WO2021131908A1 - オーディオ回路、ｄｓｄ信号の再生方法 - Google Patents

オーディオ回路、ｄｓｄ信号の再生方法 Download PDF

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    • H04R2430/01—Aspects of volume control, not necessarily automatic, in sound systems

Definitions

  • the present disclosure relates to audio signal processing, and particularly to DSD signal reproduction technology.
  • DSD Direct Stream Digital
  • SACD Super Audio CD
  • the DSD method is a type of PDM (Pulse Density Modulation) in which an audio waveform is recorded as a 1-bit pulse density modulated bitstream, and in principle, it is passed through a low-pass filter. The original audio waveform can be reproduced.
  • PDM Pulse Density Modulation
  • the DSD format audio signal playback method can be divided into two types: non-native playback and native playback.
  • non-native playback the DSD signal is once converted into a PCM (Pulse Code Modulation) signal, and then converted into an analog audio signal by a D / A converter.
  • PCM Pulse Code Modulation
  • the DSD signal is not converted into a PCM signal, but D / A conversion is performed as it is and converted into an analog audio signal.
  • various digital signal processing such as volume control and equalizing processing can be applied to the PCM signal by DSP (Digital Signal Processor or Digital Sound Processor).
  • DSP Digital Signal Processor or Digital Sound Processor
  • the PCM conversion causes a delay and is easily affected by jitter, so that the native reproduction is superior in terms of sound quality.
  • This disclosure was made in such a situation, and one of the exemplary purposes of that aspect is to provide an audio circuit that is DSD native and volume controllable.
  • the audio circuit includes a volume circuit that processes a DSD signal including DSD (Direct Stream Digital) data and a DSD clock.
  • the volume circuit has an N-bit (N ⁇ 2) first shift register for holding DSD data and an N-bit (N-M) bit (0) corresponding to a gain setting value among the N bits stored in the first shift register.
  • N-M N-bit
  • ⁇ M ⁇ N includes a replacement circuit that replaces the mute bit string having a mark ratio of substantially 50%.
  • volume control is possible with DSD native.
  • the audio circuit includes a volume circuit.
  • the volume circuit corresponds to the gain setting value of the first shift register of N bits (N ⁇ 2) holding the DSD data of the DSD (Direct Stream Digital) signal and the N bits stored in the first shift register. It includes a replacement circuit that replaces the (NM) bits (0 ⁇ M ⁇ N) with a mute bit string having a mark ratio of substantially 50%.
  • the mark ratio approaches 50% and the mute state approaches as the gain setting value becomes smaller. Therefore, volume control in DSD native is possible.
  • the mute bit string may be inverted for each DSD clock cycle. As a result, the time average of the mark rate of the mute bit string approaches 50%, so that deterioration of sound quality can be suppressed.
  • a pseudo-random bit sequence having a mark rate of 50% may be used as the mute bit string.
  • PRBS pseudo-random bit sequence
  • the substitution circuit is an N-bit second shift register that inputs data that is inverted every cycle of the DSD clock, an M bit from one end of the first shift register, and an M bit from the other end of the second shift register. It may include a coupler that couples (NM) bits.
  • the second shift register can generate a mute bit string that is inverted every cycle of the DSD clock.
  • the volume circuit may further include a counter that changes the gain set value from the initial value before the volume change toward the target value after the volume change when the volume set value is changed.
  • the time or slope from the initial value to the target value of the gain set value may be set.
  • the audio circuit may further include a current segment D / A converter that receives the N bits generated by the replacement circuit as input.
  • the "state in which the member A is connected to the member B" means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected to each other. It also includes the case of being indirectly connected via other members, which does not substantially affect the connection state or does not impair the functions and effects performed by the combination thereof.
  • a state in which the member C is provided between the member A and the member B means that the member A and the member C, or the member B and the member C are directly connected, and their electricity. It also includes the case of being indirectly connected via other members, which does not substantially affect the connection state, or does not impair the functions and effects produced by the combination thereof.
  • FIG. 1 is a circuit diagram of an audio circuit 100 according to an embodiment.
  • the audio circuit 100 is an IC (Integrated Circuit) integrated on one semiconductor substrate.
  • the audio circuit 100 is a DAC chip in which a D / A converter 102 and a volume circuit 110 are integrated.
  • the audio circuit 100 has data pin DATA and clock pin CLK, and receives a DSD signal including DSD data D1 and DSD clock CLK.
  • the volume circuit 110 receives the DSD signal including the DSD data D1 and the DSD clock CLK, and performs volume control according to the volume set value VOL.
  • the appearance probability of 0 and 1 is 50% in the mute state, and the deviation from 50% becomes the audio signal component.
  • the volume circuit 110 includes a first shift register 112 and a replacement circuit 114.
  • the substitution circuit 114 has a mark ratio of substantially 50 for (NM) bits (0 ⁇ M ⁇ N) corresponding to the gain setting value in the N-bit bit string D2 stored in the first shift register 112. It is replaced with the mute bit string MB which is%, and the replaced bit string D3 is output.
  • the number of bits M is N at the maximum gain and 0 at the minimum gain.
  • FIG. 2 is an operation waveform diagram of the audio circuit 100 of FIG.
  • D1 indicates DSD data.
  • the DSD data is a pulse density modulated 1 and 0 bitstream.
  • N bits of data D2 of the DSD data D1 are stored in the first shift register 112.
  • the replacement circuit 114 replaces the (NM) bit of the N-bit data D2 with a mute bit string MB having a mark rate of 50%.
  • the original bit is stored in the M bit.
  • the mute bit string MB is a bit string in which 1s and 0s are alternately arranged.
  • the replaced data D3 is input to the A / D converter in the subsequent stage and converted into an analog signal.
  • the audio circuit 100 repeats the same process while shifting the bit string D2 stored in the first shift register 112 from the DSD data D1 to the right for each clock cycle.
  • FIG. 3 is a diagram illustrating volume control in the audio circuit 100 of FIG.
  • VOL is the maximum value MAX
  • M N
  • DSD data D2 that is, D1
  • the DSD data to be reproduced is in a mute state because the mark rate is 50%.
  • the volume set value VOL takes an intermediate value between the minimum value MIN and the maximum value MAX, 0 ⁇ M ⁇ N, and a part of the input DSD data D2 is replaced with the mute bit string MB.
  • the effective volume of the DSD data to be reproduced is M / N times higher than that when the volume setting value is the maximum.
  • volume control in DSD native is possible. Since the volume control by DSD native does not require PCM conversion, the delay time at the time of audio reproduction can be reduced, and the power consumption of the circuit can be reduced. Further, since the volume circuit 110 can be configured by a combination of a shift register and a bit replacement circuit, it is simple and the circuit area can be small.
  • the present disclosure covers various devices and methods that are grasped as the block diagram or circuit diagram of FIG. 1 or derived from the above description, and are not limited to a specific configuration.
  • more specific configuration examples and examples will be described not to narrow the scope of the present disclosure but to help understanding the essence and operation of the disclosure and to clarify them.
  • FIG. 4 is a circuit diagram of the volume circuit 110 according to the embodiment.
  • the mute bit string MB is inverted every cycle of the DSD clock CLK.
  • the substitution circuit 114 includes a second shift register 116 and a coupler 118.
  • the second shift register 116 has N bits like the first shift register 112, and receives data (referred to as clock inversion data) D4 that is inverted every cycle of the DSD clock CLK at its input.
  • the bit string stored in the second shift register 116 is inverted every cycle of the DSD clock CLK.
  • the clock inversion data D4 can be composed of a flip-flop 115 and an inverter 117.
  • the coupler 118 combines M bits from one end of the first shift register 112 and (NM) bits from the other end of the second shift register 116, and outputs N-bit DSD data D3.
  • the replacement circuit 114 further includes a counter 120.
  • the counter 120 changes the gain set value, that is, M, from the initial value before the volume change toward the target value after the volume change.
  • the time or slope from the initial value to the target value of the gain set value M can be set by using a register.
  • FIG. 5 is a circuit diagram of the volume circuit 110 according to the modified example.
  • the clock inversion data D4 is generated by inverting the output of the second shift register 116 by the inverter 116.
  • the DSD clock may be delayed by about 1/4 cycle, and the signal may be used as the clock inversion data D4.
  • FIG. 6 is an operation waveform diagram of the volume circuit 110 of FIG. 4 or FIG.
  • the volume set value VOL is a certain value V 1 before the time t 0
  • the gain set value M is a value M 1 corresponding to the volume set value V 1 .
  • the user changes the volume set value VOL to the value V 2 .
  • the counter 120 changes the gain setting value M from the initial value M 1 corresponding to the volume setting value V 1 before the change to the target value M 2 corresponding to the volume setting value V 2 after the change. Decrease over transition time ⁇ .
  • the amplitude of the audio signal that is, the volume, which is the output of the D / A converter, gradually decreases.
  • the user changes the volume setting value VOL to the value V 3.
  • the counter 120 moves the gain setting value M from the initial value M 2 corresponding to the volume setting value V 2 before the change to the target value M 3 corresponding to the volume setting value V 3 after the change. And increase over the transition time ⁇ .
  • the amplitude of the audio signal that is, the volume, which is the output of the D / A converter, gradually increases.
  • the counter 120 operates so that the transition time ⁇ of the gain set value M becomes constant, but the present invention is not limited to this, and the counter 120 may operate so that the slope of the gain set value M becomes constant.
  • the transition time ⁇ is on the order of tens of milliseconds to hundreds of milliseconds.
  • FIG. 7 is a diagram illustrating the internal operation of the volume circuit 110 of FIG.
  • the gain setting value M is fixed at a certain value of 0 ⁇ M ⁇ N.
  • 1 and 0 of the mute bit string MB included in the DSD data D3 after volume control are inverted in the cycle of the DSD clock CLK.
  • the audio component D2 included in the DSD data D3 is shifted by 1 bit for each cycle of the DSD clock CLK.
  • the above is the internal operation of the volume circuit 110.
  • a fixed pattern is used as the mute bit MB
  • the mark rate of the mute bit string MB deviates from 50%, a DC offset occurs, which causes deterioration of sound quality.
  • the volume circuit 110 of FIG. 6 even when the NM is an odd number, the time average value of the mark rate of the mute bit string MB is 50%, so that the influence of the DC offset can be suppressed.
  • a pseudo-random signal PRBS having a mark rate of 50% may be used as the mute bit string.
  • the second shift register 116 in FIG. 4 may be replaced with an N-bit PRBS generator. Even when PRBS is used, the time average value of the mark rate of the mute bit string MB can be approached to 50%.
  • Modification 2 A fixed pattern may be used as the mute bit string. In this case, a DC offset is generated, but the circuit configuration can be further simplified.
  • the gain setting value M may be changed so that (MN) becomes an even number. In this case, the DC offset does not occur.
  • FIG. 8 is a block diagram of the D / A converter IC200.
  • the D / A converter IC 200 is configured using the architecture of the audio circuit 100 described above.
  • the D / A converter IC200 receives an audio signal in PCM format or DSD format, converts it into an analog audio signal, and outputs it.
  • DSD platform a DSD sound source is connected to the DSDCLK pin, DSD1 pin, and DSD2 pin of the D / A converter IC200, and a 2-channel audio signal is input in the DSD format.
  • the BCLK pin and the DSDCLK pin, the LRCLK pin and the DSDCL2 pin, and the DIN pin and the DSDCL1 pin are shared.
  • the PCM interface 210, audio function controller 214, oversampling digital filter 216, and delta-sigma modulator 218 become active on the PCM platform.
  • the audio function controller 214 performs signal processing such as volume control on the PCM signal received by the PCM interface 210.
  • the oversampling digital filter 216 oversamples the output of the audio function controller 214, and controls the frequency characteristics by the digital filter.
  • the delta-sigma modulator 218 ⁇ -modulates the output of the oversampling digital filter 216.
  • the output of the delta-sigma modulator 218 is two channels, and each channel is an N-bit PDM signal.
  • the N-bit ⁇ 2 channel PDM signal is input to the current segments DAC 224 and 226 for each channel via the selector 220.
  • the current segments DAC 224 and 226 correspond to the D / A converter 102 of FIG.
  • the reference voltage source 228 supplies a reference voltage to the current segments DAC 224 and 226.
  • the current segments DAC 224 and 226 have a differential current output, but are not limited to this, and may be a single-ended output or a voltage output.
  • the DSD interface 212 becomes active on the DSD platform and receives a DSD signal, specifically a DSD clock and two channels of DSD data, from an external DSD sound source.
  • the first shift register 112 of the volume circuit 110 may be configured as part of the DSD interface 212.
  • the audio function controller 214 includes the above-mentioned volume circuit 110.
  • the volume circuit 110 performs volume control on the two-channel DSD signal received by the DSD interface 212.
  • the volume-controlled DSD signal (DSD data D3 described above) output from the volume circuit 110 is input to the current segments DAC224 and 226 for each channel via the selector 220.
  • the clock generator 230 multiplies the reference clock to generate a master clock.
  • Serial interface 232 is I 2 C or SPI interface and the data pin SDA and the clock pin SCK is an external host processor is connected.
  • the serial interface 232 receives the volume setting value and various parameters from the host processor. This parameter includes the time constant and slope when the volume is soft-transitioned.
  • the volume setting value received by the serial interface 232 is supplied to the audio function controller 214.
  • the system controller 234 controls the entire D / A converter IC200 in an integrated manner.
  • a reset signal is input to the system controller 234.
  • This disclosure can be used for audio signal processing.
  • Audio circuit 102 D / A converter 110 Volume circuit 112 1st shift register 114 Substitution circuit 116 2nd shift register 118 Coupler 120 Counter 200 D / A converter IC 210 PCM Interface 212 DSD Interface 214 Audio Function Controller 216 Oversampling Digital Filter 218 ⁇ Modulator 220 Selector 224,226 Current Segment DAC 228 Reference voltage source 230 Clock generator 232 Serial interface 234 System controller

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Abstract

オーディオ回路１００は、ＤＳＤデータとＤＳＤクロックを含むＤＳＤ信号を処理するボリウム回路１１０を備える。ボリウム回路１１０は、第１シフトレジスタ１１２および置換回路１１４を備える。第１シフトレジスタ１１２は、ＤＳＤデータのＮビットを保持する。置換回路１１４は、第１シフトレジスタ１１２に格納されるＮビットのうち、ゲイン設定値に応じた（Ｎ－Ｍ）ビット（０≦Ｍ≦Ｎ）を、マーク率が実質的に５０％であるミュート用ビット列に置換する。

Description

オーディオ回路、ＤＳＤ信号の再生方法
　本開示は、オーディオ信号処理に関し、特にＤＳＤ信号の再生技術に関する。
　近年、オーディオ分野において、音源のハイレゾ化が進められている。こうした状況のもと、音源のネットワーク配信などではＤＳＤ（Direct Stream Digital）と呼ばれるフォーマットの普及が進んでおり、それに対応した再生装置が求められている。ＤＳＤ方式は、それ自体は従来から存在しており、ＳＡＣＤ（スーパーオーディオＣＤ）などでも採用されていた。
　ＤＳＤ方式は、ＰＤＭ（パルス密度変調）の一種であり、オーディオ波形が１ビットのパルス密度変調されたビットストリームとして記録されたものであり、原理的にはそれをローパスフィルタを通過させることで、もとのオーディオ波形を再生できる。
　ＤＳＤフォーマットのオーディオ信号の再生方法は、非ネイティブ再生とネイティブ再生の２つに分けられる。非ネイティブ再生では、ＤＳＤ信号を一旦、ＰＣＭ（Pulse Code Modulation）信号に変換した後に、Ｄ／Ａコンバータによってアナログオーディオ信号に変換する。
　一方、ネイティブ再生では、ＤＳＤ信号をＰＣＭ信号に変換することなく、そのままＤ／Ａ変換を行い、アナログオーディオ信号に変換する。
米国特許第９８７５７５０号明細書
　非ネイティブ再生では、ＤＳＰ（Digital Signal ProcessorあるいはDigital Sound Processor）によって、ＰＣＭ信号に対して、ボリウム制御やイコライジング処理など、さまざまなデジタル信号処理を施すことができる。一方で、ＰＣＭ変換することにより遅延が生じ、またジッタの影響を受けやすくなるため、音質の面では、ネイティブ再生の方が優れている。
　一方で、ネイティブ再生は、音質面で優れているにもかかわらず、デジタル領域においてボリウム制御ができないという制約がある。
　本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ＤＳＤネイティブでボリウム制御可能なオーディオ回路の提供にある。
　本開示のある態様はオーディオ回路に関する。オーディオ回路は、ＤＳＤ（Direct Stream Digital）データおよびＤＳＤクロックを含むＤＳＤ信号を処理するボリウム回路を備える。ボリウム回路は、ＤＳＤデータを保持するＮビット（Ｎ≧２）の第１シフトレジスタと、第１シフトレジスタに格納されるＮビットのうち、ゲイン設定値に応じた（Ｎ－Ｍ）ビット（０≦Ｍ≦Ｎ）を、マーク率が実質的に５０％であるミュート用ビット列に置換する置換回路と、を含む。
　なお、以上の構成要素の任意の組み合わせ、本開示の表現を、方法、装置などの間で変換したものもまた、本開示の態様として有効である。
　本開示のある態様によれば、ＤＳＤネイティブでボリウム制御が可能となる。
実施の形態に係るオーディオ回路の回路図である。 図１のオーディオ回路の動作波形図である。 図１のオーディオ回路におけるボリウム制御を説明する図である。 一実施例に係るボリウム回路の回路図である。 一実施例に係るボリウム回路の回路図である。 図４のボリウム回路の動作波形図である。 図４のボリウム回路の内部の動作を説明する図である。 Ｄ／ＡコンバータＩＣのブロック図である。
（実施の形態の概要）
　本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
　本明細書に開示される一実施の形態は、オーディオ回路に関する。オーディオ回路は、ボリウム回路を備える。ボリウム回路は、ＤＳＤ（Direct Stream Digital）信号のＤＳＤデータを保持するＮビット（Ｎ≧２）の第１シフトレジスタと、第１シフトレジスタに格納されるＮビットのうち、ゲイン設定値に応じた（Ｎ－Ｍ）ビット（０≦Ｍ≦Ｎ）を、マーク率が実質的に５０％であるミュート用ビット列に置換する置換回路と、を含む。
　置換回路による置換後のＮビットは、ゲイン設定値が小さくなるほど、マーク率が５０％に近づいていき、ミュート状態に近づいていく。したがって、ＤＳＤネイティブでのボリウム制御が可能となる。
　ミュート用ビット列として固定したパターンを用いると、ゲイン設定値が、（Ｎ－Ｍ）が奇数となる状態で固定されたときに、ミュート用ビット列が５０％からずれてしまい、音質が劣化する。そこで一実施形態において、ミュート用ビット列は、ＤＳＤクロックの周期毎に反転してもよい。これにより、ミュート用ビット列のマーク率の時間平均が５０％に近づくため、音質の劣化を抑制できる。
　一実施形態において、ミュート用ビット列として、マーク率が５０％の擬似ランダム信号（ＰＲＢＳ：Pseudo-random bit sequence）を用いてもよい。これにより、ミュート用ビット列のマーク率の時間平均が５０％に近づくため、音質の劣化を抑制できる。
　一実施形態において、置換回路は、ＤＳＤクロックの周期ごとに反転するデータを入力とするＮビットの第２シフトレジスタと、第１シフトレジスタの一端からＭビットと、第２シフトレジスタの他端から（Ｎ－Ｍ）ビットを結合する結合器と、を含んでもよい。第２シフトレジスタにより、ＤＳＤクロックの周期毎に反転するミュート用ビット列を生成できる。
　一実施形態において、ボリウム回路は、ボリウム設定値が変更されると、ゲイン設定値を、ボリウム変更前の初期値から、ボリウム変更後の目標値に向かって変化させるカウンタをさらに含んでもよい。
　一実施形態において、ゲイン設定値が初期値から目標値に到達するまでの時間または傾きは設定可能であってもよい。
　一実施形態において、オーディオ回路は、置換回路が生成するＮビットを入力として受ける電流セグメントＤ／Ａコンバータをさらに備えてもよい。
（実施の形態）
　以下、本開示を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　図１は、実施の形態に係るオーディオ回路１００の回路図である。オーディオ回路１００は、ひとつの半導体基板に集積化されたＩＣ（Integrated Circuit）である。たとえばオーディオ回路１００は、Ｄ／Ａコンバータ１０２とボリウム回路１１０とが集積化されたＤＡＣチップである。
　オーディオ回路１００はデータピンＤＡＴＡとクロックピンＣＬＫを有し、ＤＳＤデータＤ１とＤＳＤクロックＣＬＫを含むＤＳＤ信号を受ける。ボリウム回路１１０は、ＤＳＤデータＤ１とＤＳＤクロックＣＬＫを含むＤＳＤ信号を受け、ボリウム設定値ＶＯＬに応じたボリウム制御を行う。ＤＳＤデータＤ１は、ミュート状態で０と１の出現確率が５０％であり、５０％からの乖離が、オーディオ信号成分となる。
　ボリウム回路１１０は、第１シフトレジスタ１１２および置換回路１１４を備える。第１シフトレジスタ１１２は、ＤＳＤデータをＮビット（Ｎ≧２）を保持する。その限りでないが、たとえばＮ＝１２８である。
　置換回路１１４は、第１シフトレジスタ１１２に格納されるＮビットのビット列Ｄ２のうち、ゲイン設定値に応じた（Ｎ－Ｍ）ビット（０≦Ｍ≦Ｎ）を、マーク率が実質的に５０％であるミュート用ビット列ＭＢに置換し、置換後のビット列Ｄ３を出力する。ビット数Ｍは、最大ゲインのときにＮ、最小ゲインのときに０となる。
　以上がオーディオ回路１００の構成である。続いてオーディオ回路１００の動作を説明する。図２は、図１のオーディオ回路１００の動作波形図である。
　Ｄ１は、ＤＳＤデータを示す。ＤＳＤデータは、パルス密度変調された１と０のビットストリームである。あるクロックサイクルにおいて、ＤＳＤデータＤ１のうちのＮビット分のデータＤ２が第１シフトレジスタ１１２に格納されている。
　置換回路１１４は、ＮビットのデータＤ２のうち、（Ｎ－Ｍ）ビットを、マーク率が５０％のミュート用ビット列ＭＢに置換する。ＮビットのデータＤ２のうちＭビットはもとのビットが保存される。この例では、ミュート用ビット列ＭＢは、１と０が交互に並んだビット列である。置換後のデータＤ３は、後段のＡ／Ｄコンバータに入力され、アナログ信号に変換される。
　オーディオ回路１００は、ＤＳＤデータＤ１の中から第１シフトレジスタ１１２に格納するビット列Ｄ２を、クロックサイクル毎に、右方向にシフトしながら、同じ処理を繰り返す。
　図３は、図１のオーディオ回路１００におけるボリウム制御を説明する図である。ボリウム設定値ＶＯＬが最大値ＭＡＸのとき、Ｍ＝Ｎであり、ＤＳＤデータＤ２（すなわちＤ１）がそのまま、ＤＳＤデータＤ３として出力される。
　ボリウム設定値ＶＯＬが最小値ＭＩＮのとき、Ｍ＝０であり、入力されたＤＳＤデータＤ２の全ビットがミュート用ビット列ＭＢに置換される。この状態では再生されるＤＳＤデータは、マーク率が５０％となるから、ミュート状態となる。
　ボリウム設定値ＶＯＬが最小値ＭＩＮと最大値ＭＡＸの中間値をとるとき、０＜Ｍ＜Ｎであり、入力されたＤＳＤデータＤ２の一部がミュート用ビット列ＭＢに置換される。この状態では再生されるＤＳＤデータの実効的な音量は、ボリウム設定値が最大であるときに比べて、Ｍ／Ｎ倍となる。
　以上がオーディオ回路１００の動作である。このオーディオ回路１００によれば、ＤＳＤネイティブでのボリウム制御が可能となる。ＤＳＤネイティブでのボリウム制御は、ＰＣＭ変換が不要であるため、オーディオ再生時の遅延時間を小さくでき、また回路の消費電力を下げることができる。さらに、ボリウム回路１１０は、シフトレジスタと、ビット置換回路の組み合わせで構成できるため、シンプルであり、回路面積も小さくて済む。
　本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、開示の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
　図４は、一実施例に係るボリウム回路１１０の回路図である。この実施例において、ミュート用ビット列ＭＢは、ＤＳＤクロックＣＬＫの周期毎に反転する。置換回路１１４は、第２シフトレジスタ１１６および結合器１１８を備える。第２シフトレジスタ１１６は、第１シフトレジスタ１１２と同様にＮビットを有し、その入力に、ＤＳＤクロックＣＬＫの周期毎に反転するデータ（クロック反転データという）Ｄ４を受ける。第２シフトレジスタ１１６に格納されるビット列は、ＤＳＤクロックＣＬＫのサイクルごとに反転する。たとえばクロック反転データＤ４は、フリップフロップ１１５およびインバータ１１７で構成することができる。
　結合器１１８は、第１シフトレジスタ１１２の一端からＭビットと、第２シフトレジスタ１１６の他端から（Ｎ－Ｍ）ビットを結合し、ＮビットのＤＳＤデータＤ３を出力する。
　置換回路１１４はさらに、カウンタ１２０を備える。カウンタ１２０は、ボリウム設定値ＶＯＬが変更されると、ゲイン設定値、すなわちＭを、ボリウム変更前の初期値から、ボリウム変更後の目標値に向かって変化させる。
　ゲイン設定値Ｍが初期値から目標値に到達するまでの時間または傾きは、レジスタを用いて設定可能とすることが好ましい。
　図５は、変形例に係るボリウム回路１１０の回路図である。クロック反転データＤ４は、第２シフトレジスタ１１６の出力をインバータ１１６によって反転することにより生成される。あるいは、ＤＳＤクロックを、その１／４周期程度遅延した信号を、クロック反転データＤ４として用いてもよい。
　以上がボリウム回路１１０の構成例である。続いてその動作を説明する。図６は、図４あるいは図５のボリウム回路１１０の動作波形図である。時刻ｔ０より前にボリウム設定値ＶＯＬはある値Ｖ１であり、ゲイン設定値Ｍは、ボリウム設定値Ｖ１に応じた値Ｍ１となっている。
　時刻ｔ０に、ユーザがボリウム設定値ＶＯＬを値Ｖ２に変化させる。これに応答して、カウンタ１２０が、ゲイン設定値Ｍを、変更前のボリウム設定値Ｖ１に対応する初期値Ｍ１から、変更後のボリウム設定値Ｖ２に対応する目標値Ｍ２に、遷移時間τにわたって減少させる。これにより、Ｄ／Ａコンバータの出力であるオーディオ信号の振幅、すなわち音量が緩やかに低下していく。
　時刻ｔ１に、ユーザがボリウム設定値ＶＯＬを値Ｖ３に変化させる。これに応答して、カウンタ１２０が、ゲイン設定値Ｍを、変更前のボリウム設定値Ｖ２に対応する初期値Ｍ２から、変更後のボリウム設定値Ｖ３に対応する目標値Ｍ３に向かって遷移時間τにわたって増加させる。これにより、Ｄ／Ａコンバータの出力であるオーディオ信号の振幅、すなわち音量が緩やかに増大する。
　図６では、カウンタ１２０は、ゲイン設定値Ｍの遷移時間τが一定となるように動作しているがその限りでなく、ゲイン設定値Ｍの傾きが一定となるように動作してもよい。遷移時間τは、数十ミリ秒～数百ミリ秒のオーダーである。
　図７は、図４のボリウム回路１１０の内部の動作を説明する図である。ゲイン設定値Ｍが、０＜Ｍ＜Ｎのある値で固定される状況を考える。この場合、ボリウム制御後のＤＳＤデータＤ３に含まれるミュート用ビット列ＭＢは、ＤＳＤクロックＣＬＫの周期で、１と０が反転する。なお、ＤＳＤデータＤ３に含まれるオーディオ成分Ｄ２は、ＤＳＤクロックＣＬＫの周期毎に、１ビットずつシフトしていく。
　以上がボリウム回路１１０の内部の動作である。ミュート用ビットＭＢとして固定したパターンを用いると、Ｎ－Ｍが奇数である場合に、ミュート用ビット列ＭＢのマーク率が５０％からずれてしまいＤＣオフセットが発生し、音質の劣化の要因となる。図６のボリウム回路１１０によれば、Ｎ－Ｍが奇数である場合にも、ミュート用ビット列ＭＢのマーク率の時間平均値が５０％となるため、ＤＣオフセットの影響を抑制できる。
　また、ボリウム回路１１０の後段に、電流セグメント型のＤ／Ａコンバータを設ける場合、ミュート用ビット列ＭＢを固定すると、ミュート用ビット列ＭＢに対応するセグメントの状態が固定されることとなる。これに対して、ミュート用ビット列ＭＢのクロックサイクルで反転させると、オンとなる電流セグメントがクロックサイクルで入れ替わるため、いわゆるダイレクトエレメントマッチングの効果が得られる。
　以上、本開示について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（変形例１）
　ミュート用ビット列として、マーク率が５０％となる擬似ランダム信号ＰＲＢＳを用いてもよい。この場合、図４の第２シフトレジスタ１１６を、ＮビットのＰＲＢＳ発生器に置換すればよい。ＰＲＢＳを用いた場合も、ミュート用ビット列ＭＢのマーク率の時間平均値は５０％に近づけることができる。
（変形例２）
　ミュート用ビット列として、固定のパターンを用いてもよい。この場合、ＤＣオフセットは発生するが、回路構成をさらにシンプルにできる。なお、固定のパターンを用いる場合に、（Ｍ－Ｎ）が偶数となるように、ゲイン設定値Ｍを変化させてもよく、この場合、ＤＣオフセットは発生しない。
　最後に、オーディオ回路１００の具体例を説明する。図８は、Ｄ／ＡコンバータＩＣ２００のブロック図である。Ｄ／ＡコンバータＩＣ２００は、上述のオーディオ回路１００のアーキテクチャを用いて構成される。
　Ｄ／ＡコンバータＩＣ２００は、ＰＣＭフォーマットあるいはＤＳＤフォーマットのオーディオ信号を受け、アナログのオーディオ信号に変換して出力する。
　あるプラットフォーム（ＰＣＭプラットフォームという）では、Ｄ／ＡコンバータＩＣ２００のＢＣＬＫピン、ＬＲＣＬＫピン、ＤＩＮピンには、ＰＣＭ音源が接続され、２チャンネル（たとえばＬチャンネルとＲチャンネル）のオーディオ信号がＩ２Ｓ（Inter-IC Sound）フォーマットで入力される。別のプラットフォーム（ＤＳＤプラットフォーム）では、Ｄ／ＡコンバータＩＣ２００のＤＳＤＣＬＫピン、ＤＳＤ１ピン、ＤＳＤ２ピンには、ＤＳＤ音源が接続され、２チャンネルのオーディオ信号がＤＳＤフォーマットで入力される。
　本実施の形態において、ＢＣＬＫピンとＤＳＤＣＬＫピン、ＬＲＣＬＫピンとＤＳＤＣＬ２ピン、ＤＩＮピンとＤＳＤＣＬ１ピンは共通化されている。
　ＰＣＭインタフェース２１０、オーディオファンクションコントローラ２１４、オーバーサンプリング・デジタルフィルタ２１６、ΔΣ変調器２１８は、ＰＣＭプラットフォームでアクティブとなる。オーディオファンクションコントローラ２１４は、ＰＣＭインタフェース２１０が受信したＰＣＭ信号に、ボリウム制御などの信号処理を施す。オーバーサンプリング・デジタルフィルタ２１６は、オーディオファンクションコントローラ２１４の出力を、オーバーサンプリングし、またデジタルフィルタにより周波数特性を制御する。ΔΣ変調器２１８は、オーバーサンプリング・デジタルフィルタ２１６の出力をΔΣ変調する。ΔΣ変調器２１８の出力は２チャンネルであり、各チャンネルがＮビットのＰＤＭ信号である。Ｎビット×２チャンネルのＰＤＭ信号は、セレクタ２２０を経由して、チャンネルごとに電流セグメントＤＡＣ２２４、２２６に入力される。電流セグメントＤＡＣ２２４、２２６は、図１のＤ／Ａコンバータ１０２に対応する。基準電圧源２２８は、電流セグメントＤＡＣ２２４、２２６に基準電圧を供給する。図８では、電流セグメントＤＡＣ２２４、２２６は、差動の電流出力を有するが、その限りでなく、シングルエンド出力であってもよく、また電圧出力であってもよい。
　ＤＳＤインタフェース２１２は、ＤＳＤプラットフォームでアクティブとなり、外部のＤＳＤ音源からＤＳＤ信号、具体的にはＤＳＤクロックおよび２チャンネル分のＤＳＤデータを受信する。ボリウム回路１１０の第１シフトレジスタ１１２は、ＤＳＤインタフェース２１２の一部として構成されてもよい。
　オーディオファンクションコントローラ２１４は、上述のボリウム回路１１０を備える。ボリウム回路１１０は、ＤＳＤインタフェース２１２が受信した２チャンネルのＤＳＤ信号に対して、ボリウム制御を行う。
　ボリウム回路１１０から出力されるボリウム制御後のＤＳＤ信号（上述のＤＳＤデータＤ３）は、セレクタ２２０を経由して、チャンネルごとの電流セグメントＤＡＣ２２４、２２６に入力される。
　クロック発生器２３０は、基準クロックを逓倍し、マスタークロックを生成する。
　シリアルインタフェース２３２は、Ｉ２ＣやＳＰＩインタフェースであり、データピンＳＤＡおよびクロックピンＳＣＫには、外部のホストプロセッサが接続される。シリアルインタフェース２３２はホストプロセッサから、ボリウム設定値や各種パラメータを受信する。このパラメータには、ボリウムをソフト遷移させる際の、時定数や傾きなどが含まれる。シリアルインタフェース２３２が受信したボリウム設定値は、オーディオファンクションコントローラ２１４に供給される。
　システムコントローラ２３４は、Ｄ／ＡコンバータＩＣ２００全体を統合的に制御する。システムコントローラ２３４にはリセット信号が入力される。
　実施の形態にもとづき、具体的な語句を用いて本開示を説明したが、実施の形態は、本開示の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本開示の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本開示は、オーディオ信号処理に利用できる。
　１００　オーディオ回路
　１０２　Ｄ／Ａコンバータ
　１１０　ボリウム回路
　１１２　第１シフトレジスタ
　１１４　置換回路
　１１６　第２シフトレジスタ
　１１８　結合器
　１２０　カウンタ
　２００　Ｄ／ＡコンバータＩＣ
　２１０　ＰＣＭインタフェース
　２１２　ＤＳＤインタフェース
　２１４　オーディオファンクションコントローラ
　２１６　オーバーサンプリング・デジタルフィルタ
　２１８　ΔΣ変調器
　２２０　セレクタ
　２２４，２２６　電流セグメントＤＡＣ
　２２８　基準電圧源
　２３０　クロック発生器
　２３２　シリアルインタフェース
　２３４　システムコントローラ

Claims (12)

  1. 　ＤＳＤ（Direct Stream Digital）データおよびＤＳＤクロックを含むＤＳＤ信号を処理するボリウム回路を備え、
    　前記ボリウム回路は、
    　前記ＤＳＤデータを保持するＮビット（Ｎ≧２）の第１シフトレジスタと、
    　前記第１シフトレジスタに格納されるＮビットのうち、ゲイン設定値に応じた（Ｎ－Ｍ）ビット（０≦Ｍ≦Ｎ）を、マーク率が実質的に５０％であるミュート用ビット列に置換する置換回路と、
    　を含むことを特徴とするオーディオ回路。
  2. 　前記ミュート用ビット列は、ＤＳＤクロックの周期毎に反転することを特徴とする請求項１に記載のオーディオ回路。
  3. 　前記置換回路は、
    　前記ＤＳＤクロックの周期ごとに反転するデータを入力とするＮビットの第２シフトレジスタと、
    　前記第１シフトレジスタの一端からＭビットと、前記第２シフトレジスタの他端から（Ｎ－Ｍ）ビットを結合する結合器と、
    　を含むことを特徴とする請求項２に記載のオーディオ回路。
  4. 　前記ボリウム回路は、ボリウム設定値が変更されると、前記ゲイン設定値を、変更前の初期値から変更後の目標値に向かって変化させるカウンタをさらに含むことを特徴とする請求項１から３のいずれかに記載のオーディオ回路。
  5. 　前記ゲイン設定値が前記初期値から前記目標値に到達するまでの時間または傾きは設定可能であることを特徴とする請求項４に記載のオーディオ回路。
  6. 　前記置換回路が生成するＮビットを入力として受ける電流セグメントＤ／Ａコンバータをさらに備えることを特徴とする請求項１から５のいずれかに記載のオーディオ回路。
  7. 　ＤＳＤ（Direct Stream Digital）データおよびＤＳＤクロックを含むＤＳＤ信号の再生方法であって、
    　Ｎビット（Ｎ≧２）の第１シフトレジスタに、前記ＤＳＤデータを保持するステップと、
    　前記第１シフトレジスタに格納されるＮビットのうち、ゲイン設定値に応じた（Ｎ－Ｍ）ビット（０≦Ｍ≦Ｎ）を、マーク率が実質的に５０％であるミュート用ビット列に置換するステップと、
    　を備えることを特徴とする再生方法。
  8. 　前記ミュート用ビット列は、ＤＳＤクロックの周期毎に反転することを特徴とする請求項７に記載の再生方法。
  9. 　前記置換するステップは、
    　Ｎビットの第２シフトレジスタに、前記ＤＳＤクロックの周期毎に反転するデータを入力するステップと、
    　前記第１シフトレジスタの一端からＭビットと、前記第２シフトレジスタの他端から（Ｎ－Ｍ）ビットを結合するステップと、
    　を含むことを特徴とする請求項７または８に記載の再生方法。
  10. 　ボリウム設定値が変更されると、前記ゲイン設定値を、変更前の初期値から変更後の目標値に向かって変化させるステップをさらに備えることを特徴とする請求項７から９のいずれかに記載の再生方法。
  11. 　前記ゲイン設定値が前記初期値から前記目標値に到達するまでの時間または傾きは設定可能であることを特徴とする請求項１０に記載の再生方法。
  12. 　前記置換するステップにおいて生成されたＮビットを、電流セグメントＤ／Ａコンバータによってアナログ信号に変換するステップをさらに備えることを特徴とする請求項７から１１のいずれかに記載の再生方法。
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