JP5219722B2

JP5219722B2 - 変調方法、変調器およびａ／ｄ変換器

Info

Publication number: JP5219722B2
Application number: JP2008258710A
Authority: JP
Inventors: 努涌井; 宗藤原; 敏郎中川
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2008-10-03
Filing date: 2008-10-03
Publication date: 2013-06-26
Anticipated expiration: 2028-10-03
Also published as: JP2010093365A

Description

本発明は、変調方法、変調器およびこれを使用したΔΣ方式のＡ／Ｄ変換器に関するものである。

図４に従来のΔΣ方式のＡ／Ｄ変換器の構成を示す（例えば、特許文献１参照）。図４において、１は加算器であり、入力アナログ信号と帰還アナログ信号の差分を生成する。２は加算器１の出力信号を積分する積分器である。３は量子化器であり、積分器２から出力する信号に対して、サンプリングクロックＣＫＳによるサンプリング、量子化、符号化を順次行って、ビット数Ｎのデジタルデータを出力する。４は各デジタルデータを１サンプリング期間だけ遅延する遅延器である。７は変調器であり、遅延器４の出力デジタルデータに対してＰＷＭ（Pulse Width Modulation）およびＰＡＭ（Pulse Amplitude Modulation）によりＤ／Ａ変換を行う。６は変調器５の出力アナログ信号を増幅して加算器１に帰還アナログ信号として出力するバッファである。

このＡ／Ｄ変換器では、入力アナログ信号を加算器１を経由して積分器２に入力して積分し、その積分結果に対して、量子化器３によって、サンプリングクロックＣＫＳによるサンプリング、サンプリング結果に対する所定分解能での量子化、各量子化値についての符号化を順次行って、所定ビット数のデジタルデータを出力する。このデジタルデータは、遅延器４において１サンプリング期間だけ遅延され、変調器７に入力され、ここでアナログ信号にＤ／Ａ変換される。そして、そこで得られたアナログ信号がバッファ６によって増幅され、加算器１に帰還アナログ信号として印加する。これにより、入力アナログ信号と帰還アナログ信号の差分が加算器１で生成され、積分器２に入力されて前回の積分値に加算され、量子化器３に入力されて、次のサンプリングタイムで新たなデジタルデータが生成される。

図５に前記した変調器７の全体構成を示す。ここでは、遅延器４から変調器７に入力するデジタルデータがＩＮ１〜ＩＮ６の６ビット（Ｎ＝６）の場合の例を示す。ＦＦ１１Ａ〜ＦＦ１４Ａ、ＦＦ１１Ｂ〜ＦＦ１４Ｂ、ＦＦ１１Ｃ〜ＦＦ１４Ｃ、ＦＦ１１Ｄ〜ＦＦ１４Ｄは、データプリセットが可能なＤ型フリップフロップである。また、７１は加算器であり、各出力端子ＯＵＴ４Ａ〜ＯＵＴ４Ｄのデータの電圧を加算して１／４にする処理を行う。また、ＣＫ３は変調処理用のクロックであり、サンンプリングクロックＣＫＳの２^Ｍ倍（本例ではＭ＝２）の周波数である。ＰＳはプリセットパルスである。

図６を参照して、この変調器７の動作を説明する。サンプリングクロックＣＫＳの立上りに同期して立ち上がるプリセットパルスＰＳが“Ｈ”になると、フリップフロップＦＦ１１Ａ〜ＦＦ１４Ａ、ＦＦ１１Ｂ〜ＦＦ１４Ｂ、ＦＦ１１Ｃ〜ＦＦ１４Ｃ、ＦＦ１１Ｄ〜ＦＦ１４Ｄに所定のデータがプリセットされる。すなわち、ＦＦ１１Ａには入力データＩＮ１が、ＦＦ１２Ａには入力データＩＮ２が、ＦＦ１３Ａには入力データＩＮ３が、ＦＦ１４ＡにはＶＤＤがプリセットされる。また、ＦＦ１１Ｂには入力データＩＮ３が、ＦＦ１２Ｂには入力データＩＮ２が、ＦＦ１３Ｂには入力データＩＮ１が、ＦＦ１４Ｂには０（＝ＶＳＳ）がプリセットされる。また、ＦＦ１１Ｃには入力データＩＮ４が、ＦＦ１２Ｃには入力データＩＮ５が、ＦＦ１３Ｃには入力データＩＮ６が、ＦＦ１４ＣにはＶＤＤがプリセットされる。さらに、ＦＦ１１Ｄには入力データＩＮ６が、ＦＦ１２Ｄには入力データＩＮ５が、ＦＦ１３Ｄには入力データＩＮ４が、ＦＦ１４Ｄには０がプリセットされる。

このとき、期間Ｔ１１において、各出力端子は、ＯＵＴ４Ａ＝ＶＤＤ、ＯＵＴ４Ｂ＝０、ＯＵＴ４Ｃ＝ＶＤＤ、ＯＵＴ４Ｄ＝０となる。

次に、クロックＣＫ３が立ち上がると、各フリップフロップに保持されたデータが後段に転送される。この結果、期間Ｔ１２において、各出力端子は、ＯＵＴ４Ａ＝ＩＮ３、ＯＵＴ４Ｂ＝ＩＮ１、ＯＵＴ４Ｃ＝ＩＮ６、ＯＵＴ４Ｄ＝ＩＮ４となる。

次に、変調処理クロックＣＫ３が再度立ち上がると、各フリップフロップに保持されたデータが後段に転送される。この結果、期間Ｔ１３において、各出力端子は、ＯＵＴ４Ａ＝ＩＮ２、ＯＵＴ４Ｂ＝ＩＮ２、ＯＵＴ４Ｃ＝ＩＮ５、ＯＵＴ４Ｄ＝ＩＮ５となる。

次に、変調処理クロックＣＫ３が再度立ち上がると、各フリップフロップに保持されたデータが次段に転送される。この結果、期間Ｔ１４において、各出力端子は、ＯＵＴ４Ａ＝ＩＮ１、ＯＵＴ４Ｂ＝ＩＮ３、ＯＵＴ４Ｃ＝ＩＮ４、ＯＵＴ４Ｄ＝ＩＮ６となる。

次に、変調処理クロックＣＫ３が再度立ち上がると、各フリップフロップに保持されたデータが後段に転送される。この結果、期間Ｔ１５において、各出力端子は、ＯＵＴ４Ａ＝０、ＯＵＴ４Ｂ＝ＶＤＤ、ＯＵＴ４Ｃ＝０、ＯＵＴ４Ｄ＝ＶＤＤとなる。

以上から、期間Ｔ１１においては、加算器７１の出力端子は、ＯＵＴ５＝（ＶＤＤ＋０＋ＶＤＤ＋０）／４＝ＶＤＤ／２となる。期間Ｔ１２においては、ＯＵＴ５＝（ＩＮ３＋ＩＮ１＋ＩＮ６＋ＩＮ４）／４となり、最大でＶＤＤ、最小で０となる。また、期間Ｔ１３においては、ＯＵＴ５＝（ＩＮ２＋ＩＮ２＋ＩＮ５＋ＩＮ５）／４となり、最大でＶＤＤ、最小で０となる。また、期間Ｔ１４においては、ＯＵＴ５＝（ＩＮ１＋ＩＮ３＋ＩＮ４＋ＩＮ６）／４となり、最大でＶＤＤ、最小で０となる。さらに、期間Ｔ１５においては、ＯＵＴ５＝（０＋ＶＤＤ＋０＋ＶＤＤ）／４＝ＶＤＤ／２となる。図７に出力端子ＯＵＴ５に得られるアナログ波形のパターンの例を示した。

このように、この変調器７では、デジタルデータＩＮ１〜ＩＮ６によってパルス幅の変調（ＰＷＭ）とパルス高の変調（ＰＡＭ）が行われる。この変調器７では、出力端子ＯＵＴ５のいずれの電圧も、サンプリング周期（変換周期）の中心に対して前後対称の波形となるので、ジッタ雑音の発生がなくなり、出力のＳ／Ｎ比を向上させることができる。
特許第３３３６５７６号

ところが、上記の変調器７では、変調処理用のクロックＣＫ３がサンプリングクロックＣＫＳに対して、２^Ｍ倍となるように関係付けられており、処理するデータ数（ビット数）が増加するほどＭの値が大きくなる。このクロックＣＫ３はシステム上では最高周波数である。したがって、クロックＣＫ３が高くなるほど、逆にサンプリングクロックＣＫＳの周波数を低くしなくてはならない。Ａ／Ｄ変換器のＳ／ＮやＴＨＤ＋Ｎ（Total Harmonic Distortion + Noise）はサンプリングクロックＣＫＳの周波数が高いほど良好になるのであるが、上記理由からそのサンプリングクロックＣＫＳの周波数を高くすることができないので、Ｓ／ＮやＴＨＤ＋Ｎの向上が不十分になるという問題があった。

本発明の目的は、処理するデータ数（ビット数）に依存せず変調処理用のクロックを設定できるようにして、サンプリングクロックの周波数を高く設定できるようにした変調方法、変調器およびこの変調器を用いてＳ／ＮやＴＨＤ＋Ｎの向上を図ったＡ／Ｄ変換器を提供することである。

上記目的を達成するために、請求項１にかかる発明の変調方法は、入力するＮビットのデータを第１のグループデータおよび第２のグループデータに２等分し、前記第１のグループデータをサンプリング周期内の前半ではそのまま取り込み、後半では第１の論理に変換して取り込み、前記第２のグループデータを前記サンプリング周期内の前記前半ではそのまま取り込み、前記後半では前記第１の論理と反対の第２の論理に変換して取り込み、前記サンプリング周期の前記前半の期間内のほぼ中間タイミング以降で前記第１および第２のグループデータの各電圧を加算して１／Ｎし、前記サンプリング周期の前記後半の期間内のほぼ中間タイミング以降で前記第１の論理の電圧と前記第２の論理の電圧を加算して１／Ｎし、前記サンプリング周期内のほぼ中央に前記Ｎビットのデータで決まる電圧値をＮ＋１値で出力し、前記サンプリング周期内の前後に前記Ｎ＋１値の１つである中間の電圧値を出力することを特徴とする。
請求項２にかかる発明の変調器は、入力するＮビットのデータが２等分された第１および第２のグループデータの内の該第１のグループデータをサンプリング周期内の前半ではそのまま出力し、後半では第１の論理に変換して出力する第１の論理回路と、前記第２のグループデータを前記サンプリング周期内の前記前半ではそのまま出力し、前記後半では前記第１の論理と反対の第２の論理に変換して出力する第２の論理回路と、前記第１の論理回路の各出力データを前記前半の期間内のほぼ中間タイミングと前記後半の期間内のほぼ中間タイミングで保持して出力する１／Ｎ個の第１群のフリップフロップと、前記第２の論理回路の各出力データを前記前半の期間内のほぼ中間タイミングと前記後半の期間内のほぼ中間タイミングで保持して出力する１／Ｎ個の第２群のフリップフロップと、前記第１群および第２群のフリップフロップで保持されたデータを加算して１／Ｎする加算器とを備え、前記サンプリング周期内のほぼ中央に前記Ｎビットのデータで決まる電圧値をＮ＋１値で出力し、前記サンプリング周期内の前後に前記Ｎ＋１値の１つである中間の電圧値を出力することを特徴とする。
請求項３にかかる発明は、請求項２に記載の変調器において、前記第１群および第２群のフリップフロップの保持を行うクロックの周波数を、前記サンプリング周期をもつサンプリングクロックの２倍の周波数としたことを特徴とする。
請求項４にかかる発明のＡ／Ｄ変換器は、入力アナログ信号と帰還アナログ信号の差分を生成する加算器と、該加算器の出力信号を積分する積分器と、該積分器の出力信号をサンプリング周期毎にサンプリングし、量子化し、Nビットのデータに符号化して出力する量子化器と、前記Ｎビットのデータを１サンプリング期間だけ遅延する遅延器と、該遅延器の出力信号を変調して前記帰還アナログ信号を生成する変調器とを備えるΔΣ方式のＡ／Ｄ変換器において、前記変調器として、前記請求項２又は３に記載の変調器を使用することを特徴とする。

本発明によれば、第１および第２のグループデータを加算するサンプリング周期の前半の期間内のほぼ中間タイミング、第１の論理の電圧と第２の論理の電圧を加算するサンプリング周期の後半の期間内のほぼ中間タイミングの生成は、サンプリングクロックの２倍の周波数をもつ処理クロックで行うことができる。よって、データのビット数に関係なくサンプリングクロックの周波数を処理クロックの１／２に設定できるので、そのサンプリングクロックの周波数を高く設定することができ、ΣΔ方式のＡ／Ｄ変換器に適用するとき、Ｓ／ＮやＴＨＤ＋Ｎの向上を図ることができる。

図１は本発明の１つの実施例のΔΣ方式のＡ／Ｄ変換器の構成を示すブロック図である。１は加算器であり、入力アナログ信号と帰還アナログ信号の差分を生成する。２は加算器１の出力信号を積分する積分器である。３は量子化器であり、積分器２から出力する信号に対して、サンプリングクロックＣＫＳによるサンプリング、量子化、符号化を順次行って、ビット数Ｎのデジタルデータを出力する。４は各デジタルデータを１サンプリング期間だけ遅延する遅延器である。５は変調器であり、遅延器４の出力デジタルデータに対してＰＡＭ変調によりＤ／Ａ変換を行う。６は変調器５の出力アナログ信号を増幅して加算器１に出力するバッファである。符号１，２，３，４，６は図１で説明したものと同じである。

本実施例では、変調器５に特徴をもつ。図２はその変調器５の構成を示すブロック図である。ここでは、遅延器４から変調器５に入力するデジタルデータがＩＮ１〜ＩＮ６の６ビット（Ｎ＝６）の場合の例を示す。この変調器５は、フリップフロップＦＦ１Ａ〜ＦＦ１Ｆ、論理回路５１，５２、加算器５３を備える。ＣＫＳはサンプリングクロック、ＣＫ１はサンプリングクロックと同期した同一周波数のクロック、ＣＫ２はサンプリングクロックＣＫＳの２倍の周波数の処理クロックである。

論理回路５１は、クロックＣＫ１が“Ｈ”の期間はゲートを開いて、データＩＮ１〜ＩＮ３をそのまま個々に通過させて出力端子ＯＵＴ１Ａ〜ＯＵＴ１Ｃに出力するが、そのクロックＣＫ１が“Ｌ”の期間はデータＩＮ１〜ＩＮ３の値に拘わらず出力端子ＯＵＴ１Ａ〜ＯＵＴ１Ｃに０（＝ＶＳＳ）を出力する。また、論理回路５２は、クロックＣＫ１が“Ｈ”の期間はゲートを開いて、データＩＮ４〜ＩＮ６をそのまま個々に通過させて出力端子ＯＵＴ１Ｄ〜ＯＵＴ１Ｆに出力するが、そのクロックＣＫ１が“Ｌ”の期間はデータＩＮ４〜ＩＮ６の値に拘わらず出力端子ＯＵＴ１Ｄ〜ＯＵＴ１ＦにＶＤＤを出力する。

フリップフロップＦＦ１Ａ〜ＦＦ１Ｃは、処理クロックＣＫ２の立上りによって、論理回路５１の出力端子ＯＵＴ１Ａ〜ＯＵＴ１Ｃから出力するデータＩＮ１〜ＩＮ３又は０を取り込み、出力端子ＯＵＴ２Ａ〜ＯＵＴ２Ｃに出力する。フリップフロップＦＦ１Ｄ〜ＦＦ１Ｆは、処理クロックＣＫ２の立上りによって、論理回路５２の出力端子ＯＵＴ１Ｄ〜ＯＵＴ１Ｆから出力するデータＩＮ４〜ＩＮ６又はＶＤＤを取り込み、出力端子ＯＵＴ２Ｄ〜ＯＵＴ２Ｆに出力する。

加算器５３は、出力端子ＯＵＴ２Ａ〜ＯＵＴ２Ｆの電圧を加算して、その値を１／６にする。出力端子ＯＵＴ２Ａ〜ＯＵＴ２Ｆの電圧はＶＤＤ又は０であるので、この加算器５３で得られる電圧値は、０，1/6×ＶＤＤ，1/3×ＶＤＤ，1/2×ＶＤＤ，2/3×ＶＤＤ，5/6×ＶＤＤ，ＶＤＤの７種類（７値）となる。

図３を参照して、この変調器５の動作を説明する。サンプリングクロックＣＫＳに同期したクロックＣＫ１が“Ｈ”の期間は、論理回路５１はデータＩＮ１〜ＩＮ３をそのまま出力し、論理回路５２はデータＩＮ４〜ＩＮ６をそのまま出力する。クロックＣＫ１が“Ｌ”の期間は論理回路５１は０を出力し、論理回路５２はＶＤＤを出力する。

処理クロックＣＫ２が立ち上がると、フリップフロップＦＦ１Ａ〜ＦＦ１ＣがデータＩＮ１〜ＩＮ３を保持して出力端子ＯＵＴ１Ａ〜ＯＵＴ１Ｃに出力し、フリップフロップＦＦ１Ｄ〜ＦＦ１ＦがデータＩＮ４〜ＩＮ６を保持して出力端子ＯＵＴ１Ｄ〜ＯＵＴ１Ｆに出力する。また、処理クロックＣＫ２が再度立ち上がると、フリップフロップＦＦ１Ａ〜ＦＦ１Ｃが０を保持して出力端子ＯＵＴ１Ａ〜ＯＵＴ１Ｃに出力し、フリップフロップＦＦ１Ｄ〜ＦＦ１ＦがＶＤＤを保持して出力端子ＯＵＴ１Ｄ〜ＯＵＴ１Ｆに出力する。

したがって、出力端子ＯＵＴ１Ａ〜ＯＵＴ１Ｃの電圧は、期間Ｔ１では０、期間Ｔ２ではデータＩＮ１〜ＩＮ３の電圧、期間Ｔ３では０となる。また、出力端子ＯＵＴ１Ｄ〜ＯＵＴ１Ｆの電圧は、期間Ｔ１ではＶＤＤ、期間Ｔ２ではデータＩＮ４〜ＩＮ６の電圧、期間Ｔ３ではＶＤＤとなる。このため、加算器５３の出力端子ＯＵＴ３の電圧は、期間Ｔ１とＴ３では1/2×ＶＤＤとなるが、期間Ｔ２では０，1/6×ＶＤＤ，1/3×ＶＤＤ，1/2×ＶＤＤ，2/3×ＶＤＤ，5/6×ＶＤＤ，ＶＤＤのいずれか、つまり７値のレベルを示すものとなる。

このように、本実施例においても、加算器５３の出力端子ＯＵＴ３の電圧が、サンプリング周期（変換周期）の中心に対して前後対称の波形となるので、ジッタ雑音の発生がなくなり、出力のＳ／Ｎ比を向上させることができる。また、サンプリングクロックＣＫＳの他に使用するクロックは、それに同期したクロックＣＫ１と、２倍の周波数の処理クロックＣＫ２のみであり、しかもこの処理クロックＣＫ２は変調器５に入力するデータの数（ビット数）の影響を受けることなく、２倍の周波数に固定することができるので、その処理クロックＣＫ２をＡ／Ｄ変換器の許容最大周波数とすることにより、サンプリングクロックＣＫＳの周波数を高くすることができ、Ｓ／ＮやＴＨＤ＋Ｎの向上をはかることが可能となる。

なお、変調器５に入力するデータのビット数Ｎは、偶数であれば制限はない。

本発明の実施例のＡ／Ｄ変換器の構成を示すブロック図である。図１のＡ／Ｄ変換器の変調器の構成を示すブロック図である。図２の変調器の動作波形図である。従来のＡ／Ｄ変換器の構成を示すブロック図である。図４のＡ／Ｄ変換器の変調器の構成を示すブロック図である。図５の変調器の動作波形図である。図５の変調器の出力端子ＯＵＴ５の波形図である。

符号の説明

１：加算器、２：積分器、３：量子化器、４：遅延器、５：変調器、６：バッファ、７：変調器
５１，５２：論理回路、５３：加算器
７１：加算器
ＦＦ１Ａ〜ＦＦ１Ｄ：Ｄ型フリップフロップ
ＦＦ１１Ａ〜ＦＦ１４Ａ，ＦＦ１１Ｂ〜ＦＦ１４Ｂ，ＦＦ１１Ｃ〜ＦＦ１４Ｃ，ＦＦ１１Ｄ〜ＦＦ１４Ｄ：プリセット可能なＤ型フリップフロップ

Claims

入力するＮビットのデータを第１のグループデータおよび第２のグループデータに２等分し、
前記第１のグループデータをサンプリング周期内の前半ではそのまま取り込み、後半では第１の論理に変換して取り込み、
前記第２のグループデータを前記サンプリング周期内の前記前半ではそのまま取り込み、前記後半では前記第１の論理と反対の第２の論理に変換して取り込み、
前記サンプリング周期の前記前半の期間内のほぼ中間タイミング以降で前記第１および第２のグループデータの各電圧を加算して１／Ｎし、前記サンプリング周期の前記後半の期間内のほぼ中間タイミング以降で前記第１の論理の電圧と前記第２の論理の電圧を加算して１／Ｎし、
前記サンプリング周期内のほぼ中央に前記Ｎビットのデータで決まる電圧値をＮ＋１値で出力し、前記サンプリング周期内の前後に前記Ｎ＋１値の１つである中間の電圧値を出力することを特徴とする変調方法。
入力するＮビットのデータが２等分された第１および第２のグループデータの内の該第１のグループデータをサンプリング周期内の前半ではそのまま出力し、後半では第１の論理に変換して出力する第１の論理回路と、
前記第２のグループデータを前記サンプリング周期内の前記前半ではそのまま出力し、前記後半では前記第１の論理と反対の第２の論理に変換して出力する第２の論理回路と、
前記第１の論理回路の各出力データを前記前半の期間内のほぼ中間タイミングと前記後半の期間内のほぼ中間タイミングで保持して出力する１／Ｎ個の第１群のフリップフロップと、
前記第２の論理回路の各出力データを前記前半の期間内のほぼ中間タイミングと前記後半の期間内のほぼ中間タイミングで保持して出力する１／Ｎ個の第２群のフリップフロップと、
前記第１群および第２群のフリップフロップで保持されたデータを加算して１／Ｎする加算器とを備え、
前記サンプリング周期内のほぼ中央に前記Ｎビットのデータで決まる電圧値をＮ＋１値で出力し、前記サンプリング周期内の前後に前記Ｎ＋１値の１つである中間の電圧値を出力することを特徴とする変調器。
請求項２に記載の変調器において、
前記第１群および第２群のフリップフロップの保持を行うクロックの周波数を、前記サンプリング周期をもつサンプリングクロックの２倍の周波数としたことを特徴とする変調器。
入力アナログ信号と帰還アナログ信号の差分を生成する加算器と、該加算器の出力信号を積分する積分器と、該積分器の出力信号をサンプリング周期毎にサンプリングし、量子化し、Nビットのデータに符号化して出力する量子化器と、前記Ｎビットのデータを１サンプリング期間だけ遅延する遅延器と、該遅延器の出力信号を変調して前記帰還アナログ信号を生成する変調器とを備えるΔΣ方式のＡ／Ｄ変換器において、
前記変調器として、前記請求項２又は３に記載の変調器を使用することを特徴とするＡ／Ｄ変換器。