JPS6091727A - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
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- JPS6091727A JPS6091727A JP19957783A JP19957783A JPS6091727A JP S6091727 A JPS6091727 A JP S6091727A JP 19957783 A JP19957783 A JP 19957783A JP 19957783 A JP19957783 A JP 19957783A JP S6091727 A JPS6091727 A JP S6091727A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＣＭ（Ｉ）ｕｌｓｅ−Ｃｏｄｅ Ｍｏｄｕ
ｌ、Ｊｔｉｏｎ）レコードプレーヤ等の各種テジタル処
理７ステムに適用さｉＬるデジタル、アナログ変換装＠
に関し、特に、デジタル情報タをパルス幅変調（ＰＷＭ
： Ｐｕ−ｌ５ｃ−Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏ
ｎ ）波Ｖこ変換してアナログ化する方式のものに関す
る。
ｌ、Ｊｔｉｏｎ）レコードプレーヤ等の各種テジタル処
理７ステムに適用さｉＬるデジタル、アナログ変換装＠
に関し、特に、デジタル情報タをパルス幅変調（ＰＷＭ
： Ｐｕ−ｌ５ｃ−Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏ
ｎ ）波Ｖこ変換してアナログ化する方式のものに関す
る。
従来より、単純二進符号や二進化十進符号のように各ビ
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換するテンタル。アナログ（Ｄ／Ａ ）変換装置は
、上記各ビットの重みにて与えられるデジタル情報に対
応するパルス振幅変調（ＰＡＭ ： Ｐｕ１ｓｅ Ａｍ
ｐｌ ｉ ｔｕｄｅ Ｍｏｄｕｌａｔ １ｏｎ）波やＰ
ＷＭ波に上記デジタル信号を変換して、上記１）Ａ、Ｍ
波ある見・はＩ）ＷＭ波を低域通過フィルタ等にて補間
することによりアナログ信号を得るようにした変換方式
のものが広く知られて℃・る。
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換するテンタル。アナログ（Ｄ／Ａ ）変換装置は
、上記各ビットの重みにて与えられるデジタル情報に対
応するパルス振幅変調（ＰＡＭ ： Ｐｕ１ｓｅ Ａｍ
ｐｌ ｉ ｔｕｄｅ Ｍｏｄｕｌａｔ １ｏｎ）波やＰ
ＷＭ波に上記デジタル信号を変換して、上記１）Ａ、Ｍ
波ある見・はＩ）ＷＭ波を低域通過フィルタ等にて補間
することによりアナログ信号を得るようにした変換方式
のものが広く知られて℃・る。
デジタル信号をＰＡＭ波に変換する方式（以下、ＰＡＭ
方式と℃・う。）のり、／Ａ変換装置では、原理的に直
線性の良好な変換特性を得られるのであるか、人力デジ
タル信号の各ビットの重みに正確に対応する高精度の抵
抗加算回路や電流加算回路を必要とし、分解能を高めよ
うとすると回路規模が大きくなり且つ回路全体を高精度
にしなげればならない。また、デジタル信号をＰＷＭ波
に変換する方式（以下、ＬＭへ４方式という。）の１〕
／Ａ変換装置では、人力デジタル信号に応じてカウンタ
により出力のパルス幅を制御すれば良いので、回路構成
が簡単であるが、その変換特性が原理的に非直線で変換
誤差を含み、また、分解能に応じてカウンタの動作周波
数を高くする必要がある。
方式と℃・う。）のり、／Ａ変換装置では、原理的に直
線性の良好な変換特性を得られるのであるか、人力デジ
タル信号の各ビットの重みに正確に対応する高精度の抵
抗加算回路や電流加算回路を必要とし、分解能を高めよ
うとすると回路規模が大きくなり且つ回路全体を高精度
にしなげればならない。また、デジタル信号をＰＷＭ波
に変換する方式（以下、ＬＭへ４方式という。）の１〕
／Ａ変換装置では、人力デジタル信号に応じてカウンタ
により出力のパルス幅を制御すれば良いので、回路構成
が簡単であるが、その変換特性が原理的に非直線で変換
誤差を含み、また、分解能に応じてカウンタの動作周波
数を高くする必要がある。
すなわち、ＰＡＭ方式にて変換したアナログ信号とＰＷ
Ｍ方式にて変換したアナログ信号とを比較すると、第１
図に示すように各方式にてデジタル信号を変換したＰＡ
ＭパルスもＰＷＭパルスもｍ 積は等しいのであるが、
変換周期（Ｔ ）に対するデ−ティが変化することのな
いＰＡＭパルスに対してチューティが変化するＰＷＭパ
ルスは、フルスケール（ＦＳ）にて上記ＰＡＭパルスと
チューティが一致し、ＯＦＳ側のｌ）ＷＭパルス程その
中心（１１□・８）、（１１１，・Ｓ）＋（を才ｐｓ）
が変換周期（１゛）の中心（ｔφ）から離、ｈるため、
各アナログ信号の瞬時値レベルが第２図に示すようにＩ
）Ａ Ｍ方式よりもＬＵＷＭ方式の方か低く誤差も含ん
でしまう。
Ｍ方式にて変換したアナログ信号とを比較すると、第１
図に示すように各方式にてデジタル信号を変換したＰＡ
ＭパルスもＰＷＭパルスもｍ 積は等しいのであるが、
変換周期（Ｔ ）に対するデ−ティが変化することのな
いＰＡＭパルスに対してチューティが変化するＰＷＭパ
ルスは、フルスケール（ＦＳ）にて上記ＰＡＭパルスと
チューティが一致し、ＯＦＳ側のｌ）ＷＭパルス程その
中心（１１□・８）、（１１１，・Ｓ）＋（を才ｐｓ）
が変換周期（１゛）の中心（ｔφ）から離、ｈるため、
各アナログ信号の瞬時値レベルが第２図に示すようにＩ
）Ａ Ｍ方式よりもＬＵＷＭ方式の方か低く誤差も含ん
でしまう。
上記ＰＷＭ方式における変換特性の非直線性はアナログ
信号の周波数に応じて変化し、信号周波数が高い程、上
記非直性てよる歪が大きくなり、また、−変換周期（Ｔ
）内でのＰＷＭ波の最大パルス幅が太き℃・程、上記歪
か大きくなってしまう。
信号の周波数に応じて変化し、信号周波数が高い程、上
記非直性てよる歪が大きくなり、また、−変換周期（Ｔ
）内でのＰＷＭ波の最大パルス幅が太き℃・程、上記歪
か大きくなってしまう。
上記ＰＷＭ方式における変換歪を低減するには、Ｉ）Ｗ
Ｍ波のパルス幅をを制御するカラ／りの動作周波数を高
くして、データのＩＬＳＢを示すＰＷＭ波のパルス幅を
小さくすれば良い。しかし、ＩＬＳＢφ 。
Ｍ波のパルス幅をを制御するカラ／りの動作周波数を高
くして、データのＩＬＳＢを示すＰＷＭ波のパルス幅を
小さくすれば良い。しかし、ＩＬＳＢφ 。
当（／＋ハルス幅を小さくすると、このＰＷＭ波を低域
通過フィルタにて補間り、て得られるアナログ信号の信
号レベルが低くなってしまい、最大出力レベルと無信号
レベルとの比すなわちダイナミックレンジか低下すると
℃・う欠点がある。
通過フィルタにて補間り、て得られるアナログ信号の信
号レベルが低くなってしまい、最大出力レベルと無信号
レベルとの比すなわちダイナミックレンジか低下すると
℃・う欠点がある。
そこで、本発明は、上述の如き従来の問題点に鑑み、Ｉ
）ＷＭ方式により出力アナログ信号の歪率を悪化させる
ことなくダイナミックレンジを確保するようにした新規
な構成のデジタル、アナログ変換装置を提供するもので
ある。
）ＷＭ方式により出力アナログ信号の歪率を悪化させる
ことなくダイナミックレンジを確保するようにした新規
な構成のデジタル、アナログ変換装置を提供するもので
ある。
本発明に係るデジタル、アナログ変換装置は、上述の目
的を達成するために一変換周期を等間隔に分割した各区
間の各中心のタイミングをそ」ｔぞり、中心とする左右
対称の複数のパルス幅変調波に入力デジタルデータを変
換する手段を備えてなるものである。
的を達成するために一変換周期を等間隔に分割した各区
間の各中心のタイミングをそ」ｔぞり、中心とする左右
対称の複数のパルス幅変調波に入力デジタルデータを変
換する手段を備えてなるものである。
以下、本発明に係るデジタル、アナログ変換装置の一実
施例につし・て、図面に従い詳細に説明する。
施例につし・て、図面に従い詳細に説明する。
第３図のブロック回路に示す実施例におし・て、データ
入力端子１には、サンプリンク周期（Ｔｓ）毎にアナロ
グ信号を量子化したＮヒツトの／リアルデータが供給さ
れる。この実施例では、５ビツトのシリアルデータが上
記データ入力端子１に供給されるものとする。
入力端子１には、サンプリンク周期（Ｔｓ）毎にアナロ
グ信号を量子化したＮヒツトの／リアルデータが供給さ
れる。この実施例では、５ビツトのシリアルデータが上
記データ入力端子１に供給されるものとする。
上記シリアルデータは、上記データ入力端子１からシリ
アル、パラレル（Ｓ／１．） ）変換器２に供給され、
このＳ／Ｐ変換器２によりパラレルデータに変換される
。
アル、パラレル（Ｓ／１．） ）変換器２に供給され、
このＳ／Ｐ変換器２によりパラレルデータに変換される
。
上記Ｓ／ｌ）変換器２にて得られるパラレルデータは、
変調制御部１０に供給される。
変調制御部１０に供給される。
この変調制御部１０は、クロック入力端子１１から供給
さ、！ｔｆｃ＋、＋くなる周波数のクロックパルス（ψ
ＯＬＫ ）を言」数する４ビットカウンター２と、この
カウンター２によるｐ分周出力パルス（１）３）ヲクロ
ノクとして動作するそれぞれ４ビットの第１゜および第
２７７トレジスター３．１４を備えて（・る。
さ、！ｔｆｃ＋、＋くなる周波数のクロックパルス（ψ
ＯＬＫ ）を言」数する４ビットカウンター２と、この
カウンター２によるｐ分周出力パルス（１）３）ヲクロ
ノクとして動作するそれぞれ４ビットの第１゜および第
２７７トレジスター３．１４を備えて（・る。
上記各ソフトし／メタ１３．１４は、各最下位ビット出
力かシリアルデータ入力端子にそれぞれ戻されており、
上記カウンター２がもの分周出力パルス（Ｐ８）Ｑクロ
ックとして・１ビノトテータを巡回的＆Ｃンフ［・する
ようになっている。
力かシリアルデータ入力端子にそれぞれ戻されており、
上記カウンター２がもの分周出力パルス（Ｐ８）Ｑクロ
ックとして・１ビノトテータを巡回的＆Ｃンフ［・する
ようになっている。
第１のソフトレジスター３には、上記Ｓ／Ｐ 変換器２
にて得られるＮビーノドのパラレルデータのうち、その
ビットの重みの大きいＭＳＢ側の」三位１１、、（＋１
．□＝２）ビットのデータ（１）φ）、（Ｄ、）がｌ）
ＡＭテコーダ１５を介して４ビツトデータ（ｄφ）、（
ｄｉ）。
にて得られるＮビーノドのパラレルデータのうち、その
ビットの重みの大きいＭＳＢ側の」三位１１、、（＋１
．□＝２）ビットのデータ（１）φ）、（Ｄ、）がｌ）
ＡＭテコーダ１５を介して４ビツトデータ（ｄφ）、（
ｄｉ）。
（ｄ２）、（ｄ、）に変換されて供給される。
上記ＰＡＭデコーダ１５は、上記」三位ｎＩＩビットＤ
。
。
データ（九）、（４）を、
ｄφ＝“φ′
ｄ、＝Ｄφ＋Ｄ１
ｄ２＝ （Ｄφ＋Ｄ、） ・Ｄ１
ｄ３＝Ｄφ・Ｊ）１
に変換するもので、例えばＯＲゲートとＡＮＩ）ゲート
にて構成される。このＩ”ＡＭデコーダ１５１／こて得
ら」する４ビツトデータ（ｄφ）、（ａ＋）、（ｄ２）
、（ｃ＋：＋ ）は、１サンプリング周期（７ｐｓ）毎
に上記第１のソフトレジスタ１３にパラレルロードされ
、このソフトレジスタ１３にて上記分周出力パルス（１
〕８）のタイミング毎に厳４図に示すように巡回的にシ
フトされる。
にて構成される。このＩ”ＡＭデコーダ１５１／こて得
ら」する４ビツトデータ（ｄφ）、（ａ＋）、（ｄ２）
、（ｃ＋：＋ ）は、１サンプリング周期（７ｐｓ）毎
に上記第１のソフトレジスタ１３にパラレルロードされ
、このソフトレジスタ１３にて上記分周出力パルス（１
〕８）のタイミング毎に厳４図に示すように巡回的にシ
フトされる。
上記第１のソフトレジスタ１３は、上記４ビットデータ
（ｄφ） 、 （ｄｔ ） 、 （ｄ２） 、 （ｄｓ
）を巡回的に一シフトした４ビツトの第１の制御データ
（ＳＡ）をスイッチング制御回路１６に供給している３
゜また、第２のシフトレジスタ１４は、テーク入力回路
１７かも〔１，φ、φ、φ〕なる４ビットデータが１サ
ンプリング周期（Ｔｓ）毎に７（ラレルロードされるよ
うになっており、この４ビツトデータを」二記分周出力
パルス（Ｐ８）のタイミング毎に第４図に示すように巡
回的にシフトして、４ビツトの第２の制御データ（Ｓｌ
、）を形成し、この制御テークを上記スイッチング制御
回路１６に供給するようになっている。
（ｄφ） 、 （ｄｔ ） 、 （ｄ２） 、 （ｄｓ
）を巡回的に一シフトした４ビツトの第１の制御データ
（ＳＡ）をスイッチング制御回路１６に供給している３
゜また、第２のシフトレジスタ１４は、テーク入力回路
１７かも〔１，φ、φ、φ〕なる４ビットデータが１サ
ンプリング周期（Ｔｓ）毎に７（ラレルロードされるよ
うになっており、この４ビツトデータを」二記分周出力
パルス（Ｐ８）のタイミング毎に第４図に示すように巡
回的にシフトして、４ビツトの第２の制御データ（Ｓｌ
、）を形成し、この制御テークを上記スイッチング制御
回路１６に供給するようになっている。
さらに、上記スイッチング制御回路１６には、上記各シ
フトレジスタ１３．１４から出力される４ビットの制御
テーク（ＳＡ）、（Ｓ１３）がＮＯＲゲー）１８．１９
．２０．２１を介して第３の制御テーク（Ｓｏ）として
供給されている。
フトレジスタ１３．１４から出力される４ビットの制御
テーク（ＳＡ）、（Ｓ１３）がＮＯＲゲー）１８．１９
．２０．２１を介して第３の制御テーク（Ｓｏ）として
供給されている。
また、上記変調制御部１０は、−４二記カウンタ１２に
クロックパルス（ψｃＬ＋＜ ）を計数することにより
第４図に示すように各タイミング（１，）、（１，）。
クロックパルス（ψｃＬ＋＜ ）を計数することにより
第４図に示すように各タイミング（１，）、（１，）。
（ｔ２） 毎に出力される４ビットの計数出力テーク（
ＱｃＣＱ、 、 Ｑ２． Ｑ３． Ｑ４） ）に対する
一致検出を行なう第１および第２の一致検出回路２２．
２３をイ１ｊ１５えて℃・る。
ＱｃＣＱ、 、 Ｑ２． Ｑ３． Ｑ４） ）に対する
一致検出を行なう第１および第２の一致検出回路２２．
２３をイ１ｊ１５えて℃・る。
上記第１の一致検出回路２２は、上記Ｓ／Ｐ変換器２に
て得られるＮビットの・〈ラレルデータのうち、そのビ
ットの重みが小さ℃・ＬＳＢ側の下位ｎ、、（ｎＬ＝
３ ）ビットのデータ（Ｄ２） 、 （１）３ ）、（
１）４ ）が供給されて見・るとともに、補助データ入
力端子２４かも論理「１」の１ビツトデータ（１）Ｓ）
が供給されており、この１ビツトデータ（１）８）を上
記下位ｎＬビットデータ（Ｄ２） 、 （Ｄ３ ）、
（０４）のＭＳＢ側に伺加した４ビツトデータ（ＤＸｌ
ｊ）８． ］）２ 、 ＤＪ、 １）＜］）と上記カウ
ンタ１２がらの計数出力データ（Ｑ。
て得られるＮビットの・〈ラレルデータのうち、そのビ
ットの重みが小さ℃・ＬＳＢ側の下位ｎ、、（ｎＬ＝
３ ）ビットのデータ（Ｄ２） 、 （１）３ ）、（
１）４ ）が供給されて見・るとともに、補助データ入
力端子２４かも論理「１」の１ビツトデータ（１）Ｓ）
が供給されており、この１ビツトデータ（１）８）を上
記下位ｎＬビットデータ（Ｄ２） 、 （Ｄ３ ）、
（０４）のＭＳＢ側に伺加した４ビツトデータ（ＤＸｌ
ｊ）８． ］）２ 、 ＤＪ、 １）＜］）と上記カウ
ンタ１２がらの計数出力データ（Ｑ。
ＣＱ、 、Ｑ２．Ｑ３．Ｑ、 １１ ）とを比較して一
致検出を行なうようになっている。この第１の一致検出
回路２２にて得られる一致検出出力は、フリップフロッ
プ２６にリセットパルスとして供給されている。
致検出を行なうようになっている。この第１の一致検出
回路２２にて得られる一致検出出力は、フリップフロッ
プ２６にリセットパルスとして供給されている。
また、上記第２の一致検出回路２３は、上記１ビツトデ
ータ（Ｄ３）ｔ−上記下位ｎ １．ビットテーク（ｐ２
） 、 （Ｄ３） 、 （１）、）に伺加した４ビット
データ（ＤＸ）の補数データ（１入）が補数回路２５が
も供給されており、この補数テーク（１）ｘ）と上記割
数出力データ（Ｑｏ）とを比較し７て一致検出を行なう
ようになっている。この第２の一致検出回路２３にて得
られる一致検出出力は、上記フリップフロップ２６にセ
ットパルスとして供給されている。
ータ（Ｄ３）ｔ−上記下位ｎ １．ビットテーク（ｐ２
） 、 （Ｄ３） 、 （１）、）に伺加した４ビット
データ（ＤＸ）の補数データ（１入）が補数回路２５が
も供給されており、この補数テーク（１）ｘ）と上記割
数出力データ（Ｑｏ）とを比較し７て一致検出を行なう
ようになっている。この第２の一致検出回路２３にて得
られる一致検出出力は、上記フリップフロップ２６にセ
ットパルスとして供給されている。
なお、上記各−数構出回路２２．２３は、例えばそれぞ
れ４個のＥＸ 、 ＯＲゲートおよび１個のＮＡ、ＮＤ
ゲートにて構成される。
れ４個のＥＸ 、 ＯＲゲートおよび１個のＮＡ、ＮＤ
ゲートにて構成される。
上記第１および第２の一致検出回路２２．２３による各
−数構出出力によりトリガーされる上記フリップフロッ
グ２６は、第４図に示す各タイミでパルス幅（τ）か変
化するＰＷＭＩｌ制御信号（Ｓ 、１．、 ）を出力す
る。ここて、上記各タイミング（１８） 。
−数構出出力によりトリガーされる上記フリップフロッ
グ２６は、第４図に示す各タイミでパルス幅（τ）か変
化するＰＷＭＩｌ制御信号（Ｓ 、１．、 ）を出力す
る。ここて、上記各タイミング（１８） 。
（１２４）、（１４ｏ）、（１５６）は、−変換周期（
Ｔ）を等間隔に分割した各区間（Ｔａ）、（Ｔｂ）、（
’ｌ’ｃ）、（Ｔｄ）の中心・になっている。
Ｔ）を等間隔に分割した各区間（Ｔａ）、（Ｔｂ）、（
’ｌ’ｃ）、（Ｔｄ）の中心・になっている。
この実施例において、上述の如き構成の変調制向１部１
０により動作制御される変調部３０は、２１１、、、
＝４個の定電流源３１．３２，３３．３４を備え、次の
様に構成されている。
０により動作制御される変調部３０は、２１１、、、
＝４個の定電流源３１．３２，３３．３４を備え、次の
様に構成されている。
各定電流源３１．３２．３３．３４は、それぞれ３接点
の４個の切換スイッチ３５．３６，３７゜３８の各可動
接点（ｓ＋） 、 （ｓ２） 、 （Ｓ３） 、 （Ｓ
４）に接続されて℃・る。そして、上記各切換スイッチ
３５゜３６，３７．３８は、各第１の固定接点（ＡＩ）
。
の４個の切換スイッチ３５．３６，３７゜３８の各可動
接点（ｓ＋） 、 （ｓ２） 、 （Ｓ３） 、 （Ｓ
４）に接続されて℃・る。そして、上記各切換スイッチ
３５゜３６，３７．３８は、各第１の固定接点（ＡＩ）
。
（Ａ２） 、（Ａ３） 、（Ａ４） カ演！増幅５４０
ＣＤ反転入力端子に接続され、また、各第２の固定接
点（Ｂ１）。
ＣＤ反転入力端子に接続され、また、各第２の固定接
点（Ｂ１）。
（Ｂ２） 、 （Ｂ３） 、 （Ｂ＋）カＰ’ｔＡ’Ｍ
用のスイッチ３９を介して上記反転入力端子に接続され
、さらに各第３の固定接点（Ｃ＋） 、 （Ｃ２） 、
（Ｃ３） 、 （Ｃ４）カ接地されている。
用のスイッチ３９を介して上記反転入力端子に接続され
、さらに各第３の固定接点（Ｃ＋） 、 （Ｃ２） 、
（Ｃ３） 、 （Ｃ４）カ接地されている。
また、上記演算増幅器ＪＣＨま、その非反転入力端子が
接地されており、さらに、その出力端子４１が帰還抵抗
４２を介して反転入力端子に接続されている。
接地されており、さらに、その出力端子４１が帰還抵抗
４２を介して反転入力端子に接続されている。
上記１）ＷＭ用のスイッチ３９は、上述の変調制御部１
０のフリップフロップ２６から出力されるＰＷＭ制陣信
号（ｓＰいＭ）によってスイッチング制御されるように
なっている。
０のフリップフロップ２６から出力されるＰＷＭ制陣信
号（ｓＰいＭ）によってスイッチング制御されるように
なっている。
また、上記４個の切換スイッチ３５，３６，３７゜３８
は、上述の変調制御部１ｏのスイッチング制御回路１６
から出力されるスイッチング制御信号（Ｓ８Ｗ）によっ
て、次のように切換制御されるようになっている。
は、上述の変調制御部１ｏのスイッチング制御回路１６
から出力されるスイッチング制御信号（Ｓ８Ｗ）によっ
て、次のように切換制御されるようになっている。
第１の切換スイッチ３５は、上記スイッチング制御信号
（Ｂ５い、）によって、上記変調制御部１０の第１のシ
フ］・レジスタ１３の最上位ビット出力（Ｑ、３）が論
理「１」のときに、その可動接点（Ｓｌ）か第１の固定
接点（ＡＩ）Ｋ接続され、また第２のノフトレジスタ１
４の最上位ビット出力（Ｃ２３）が論理「１」のときに
、その可動接点（Ｓｌ）が第２の固定接点（Ｂ１）に接
続され、さらに、上記各層」−位ビノド出力（Ｑ、３）
、 （Ｃ２３）かともに論理ｒｏＪのときに、その可
動接点（Ｓｌ）か第３の固定接点（Ｃ１）に接続される
。また、第２．第３．第４の切換スイッチ３６．３７．
３８も、上記第１の切換スイッチ３５と同様（・て、上
記各シフトレジスタ１３．１４の各出力の論理値（ＣＤ
じて切換えられるようになっている。
（Ｂ５い、）によって、上記変調制御部１０の第１のシ
フ］・レジスタ１３の最上位ビット出力（Ｑ、３）が論
理「１」のときに、その可動接点（Ｓｌ）か第１の固定
接点（ＡＩ）Ｋ接続され、また第２のノフトレジスタ１
４の最上位ビット出力（Ｃ２３）が論理「１」のときに
、その可動接点（Ｓｌ）が第２の固定接点（Ｂ１）に接
続され、さらに、上記各層」−位ビノド出力（Ｑ、３）
、 （Ｃ２３）かともに論理ｒｏＪのときに、その可
動接点（Ｓｌ）か第３の固定接点（Ｃ１）に接続される
。また、第２．第３．第４の切換スイッチ３６．３７．
３８も、上記第１の切換スイッチ３５と同様（・て、上
記各シフトレジスタ１３．１４の各出力の論理値（ＣＤ
じて切換えられるようになっている。
上記４個の切換スイッチ３５．３６．３７．３８は、第
１のソフトレジスタ１３から出力される第１の制御デー
タ（ＳＡ）によって、上述の第・１図に示したタイムチ
ャートにおける区間（１″、ｌ）、（’自））。
１のソフトレジスタ１３から出力される第１の制御デー
タ（ＳＡ）によって、上述の第・１図に示したタイムチ
ャートにおける区間（１″、ｌ）、（’自））。
（Ｔｃ） 、 （’Ｉ’ｄ）毎に４個の定電流源３１，
３２，３３゜３４を上記上位ｎＨビットデータ（Ｄφ）
、（Ｄ＋ ） Ｋ対応する個数ずつ順次に選択して、
第５図に示す４個のＰＡＭパルスがら成るＩ）ＡＭ波（
ＰＡＭｏ）を形成し、このＰＡＭ波（ＰＡＭｏ）を上記
演算増幅器４゜に供給する。
３２，３３゜３４を上記上位ｎＨビットデータ（Ｄφ）
、（Ｄ＋ ） Ｋ対応する個数ずつ順次に選択して、
第５図に示す４個のＰＡＭパルスがら成るＩ）ＡＭ波（
ＰＡＭｏ）を形成し、このＰＡＭ波（ＰＡＭｏ）を上記
演算増幅器４゜に供給する。
また、上記４個の切換スイッチ３５，３６，３７゜３８
は、第２のソフトレジスタ１４がら出方される第２の制
御データ（ｓｌｌ）によって、」二記４個の定電流源３
１．３２．３３．３４を上述の各区間（Ｔａ） 、 （
Ｔｂ） 、 （１″ｃ）、（Ｔｄ）毎に順次に選択して
、上記ＰＷＭ用のスイッチ３９に接続する。上記ＰＷＭ
用のスイッチ３９ば、上記ＰＷＭ制Ｘ＋信号に基いたス
イッチング動作を行なうことにより４個のＰ ＷＭパル
スカら成るＰＷＭ波（ＰＷＭ ｏ ）を形成して、この
ｉ’ＷＭ波（ＰＷＭ ｏ ）を上記演算増幅器４ｏに供
給する。
は、第２のソフトレジスタ１４がら出方される第２の制
御データ（ｓｌｌ）によって、」二記４個の定電流源３
１．３２．３３．３４を上述の各区間（Ｔａ） 、 （
Ｔｂ） 、 （１″ｃ）、（Ｔｄ）毎に順次に選択して
、上記ＰＷＭ用のスイッチ３９に接続する。上記ＰＷＭ
用のスイッチ３９ば、上記ＰＷＭ制Ｘ＋信号に基いたス
イッチング動作を行なうことにより４個のＰ ＷＭパル
スカら成るＰＷＭ波（ＰＷＭ ｏ ）を形成して、この
ｉ’ＷＭ波（ＰＷＭ ｏ ）を上記演算増幅器４ｏに供
給する。
そして、上記演算増幅器４０は、上述の各スイッチ３５
．３６．３７．３８．３９のスイッチング動作により一
変換周期（Ｔ）内に複数回形成されるＰＡＭ波（ＰＡＭ
ｏ ）とＩ）ＷＭ彼（ＰＷＭｏ ）とを加算合成して第
６図に示すような合成パルス（”０ＩＪＴ）を出力する
。
．３６．３７．３８．３９のスイッチング動作により一
変換周期（Ｔ）内に複数回形成されるＰＡＭ波（ＰＡＭ
ｏ ）とＩ）ＷＭ彼（ＰＷＭｏ ）とを加算合成して第
６図に示すような合成パルス（”０ＩＪＴ）を出力する
。
すなわち、上述の如き構成の実施例では、Ｎビットの入
カテンタルデータの下位ｎ１．ビットデータが、−変換
周期（Ｔ）を等間隔に分割した各区間（Ｔａ）。
カテンタルデータの下位ｎ１．ビットデータが、−変換
周期（Ｔ）を等間隔に分割した各区間（Ｔａ）。
（Ｔｂ ） 、 （Ｔｃ ） 、 （’Ｖｄ ）の各中
心のタイミングを中心としてそれぞれ左右対称にパルス
幅（τ０）の変化する４個のＰＷＭパルスから成るＰＷ
Ｍ波（ＰＷＭ ｏ ）に変換される。」二記ＰＷＭ波（
ＰＷＭｏ）は、−変換周期（１゛）内で左右対称の同一
パルス幅（τ。）を有し且つ等間隔の時間遅」ｔをもっ
て順次に出力される４個のＰＷＭパルスから成るので、
低域通過フィルタにて補間してアナログ信号に変換した
ときに歪率を増大させることなく信号レベルをそのパル
ス数分だけ高くすることがて゛きる。
心のタイミングを中心としてそれぞれ左右対称にパルス
幅（τ０）の変化する４個のＰＷＭパルスから成るＰＷ
Ｍ波（ＰＷＭ ｏ ）に変換される。」二記ＰＷＭ波（
ＰＷＭｏ）は、−変換周期（１゛）内で左右対称の同一
パルス幅（τ。）を有し且つ等間隔の時間遅」ｔをもっ
て順次に出力される４個のＰＷＭパルスから成るので、
低域通過フィルタにて補間してアナログ信号に変換した
ときに歪率を増大させることなく信号レベルをそのパル
ス数分だけ高くすることがて゛きる。
また、Ｎビットの人カテンタルデータの上位＋１．。
ビットデータは、上記ＰＷＭ波（ＰＷＭ ｏ ）と時間
軸の合った上記各区間（Ｔａ）、（ＴＬ＋）、（Ｔｃ）
、（Ｔｄ）をそれぞれパルス幅とする４個のＰＡＭパル
スから成るＩＩＡＡ４波（ＰＡＭ ｏ ）に変換される
。上記Ｊ’ＡＭ波（ＰＡＭｏ）は、−変換周期（１゛）
内で順次に出力される４個のＩ）ＡＭパルスにて形成さ
れて℃・るので所謂アパーチャ効果によるＩ）ＡＭ波の
変換歪を少なくすることができる。なお、上記ＰＡＭ波
（ＰＡＭｏ）の各パルス。
軸の合った上記各区間（Ｔａ）、（ＴＬ＋）、（Ｔｃ）
、（Ｔｄ）をそれぞれパルス幅とする４個のＰＡＭパル
スから成るＩＩＡＡ４波（ＰＡＭ ｏ ）に変換される
。上記Ｊ’ＡＭ波（ＰＡＭｏ）は、−変換周期（１゛）
内で順次に出力される４個のＩ）ＡＭパルスにて形成さ
れて℃・るので所謂アパーチャ効果によるＩ）ＡＭ波の
変換歪を少なくすることができる。なお、上記ＰＡＭ波
（ＰＡＭｏ）の各パルス。
パルス間隔は、任意であるか上記アパーチャ効果の影響
を減すためにはその間隔を小さくした方が良い。
を減すためにはその間隔を小さくした方が良い。
さらに、この実施例では、上記ＰＡＭ波（ＰＡＭｏ）お
よびＰＷＭ波（ＰＷＭｏ ）を、変調部３ｏの各定電流
源３１．３２．３３．３４を一変換周期（１゛）内で順
次に切換選択することによって形成しているので、各定
電流源３１．３２．３３．３４の各定流値ｏ、）、０２
）、（ｉ３）、Ｄ４）ノ平均値に−Ｃ全体の波高値を示
すことができる。従って、各定電流源３１．３２，３３
．３４として高精度のものを用いずとも、ＰＡＭ波（Ｐ
ＡＭｏ）およびＰＷＭ波（ＰＷＭｏ）による変換特性の
直線性を確保することができモノリシックＩＣ化が容易
になる。
よびＰＷＭ波（ＰＷＭｏ ）を、変調部３ｏの各定電流
源３１．３２．３３．３４を一変換周期（１゛）内で順
次に切換選択することによって形成しているので、各定
電流源３１．３２．３３．３４の各定流値ｏ、）、０２
）、（ｉ３）、Ｄ４）ノ平均値に−Ｃ全体の波高値を示
すことができる。従って、各定電流源３１．３２，３３
．３４として高精度のものを用いずとも、ＰＡＭ波（Ｐ
ＡＭｏ）およびＰＷＭ波（ＰＷＭｏ）による変換特性の
直線性を確保することができモノリシックＩＣ化が容易
になる。
上記ＰＡＭ波（ＰＡＭｏ）とｌ）ＷＭ波（１）ＷＭｏ
）を加算合成して得られる合成パルス（ＰＯＩＪＴ ）
は、周期（１゛）の中心（ｔφ）に対して左右対称の波
形を有しているので、ＦＭ成分による誤差を含むことな
く、低域フィルタにて補間してアナログ信号に変換した
ときの変換特注の非直線性による誤差も第７図に示すよ
うに小さくなる。
）を加算合成して得られる合成パルス（ＰＯＩＪＴ ）
は、周期（１゛）の中心（ｔφ）に対して左右対称の波
形を有しているので、ＦＭ成分による誤差を含むことな
く、低域フィルタにて補間してアナログ信号に変換した
ときの変換特注の非直線性による誤差も第７図に示すよ
うに小さくなる。
上述の実施例の説明から明らかなように、本発明に係る
デジタル。アナログ変換装置ては、入力テジタルデータ
を一変換周期内でそれぞれパルス幅の等しい左右対称の
複数のＩ）Ｗｌ’ｖｌ波に変換しているので、Ｄ／Ａ変
換出力の歪率を悪化させることなくグイナミノクレン／
の広い］）／Ａ変換を行なうことかてぎ、所期の目的を
十分に達成できる。
デジタル。アナログ変換装置ては、入力テジタルデータ
を一変換周期内でそれぞれパルス幅の等しい左右対称の
複数のＩ）Ｗｌ’ｖｌ波に変換しているので、Ｄ／Ａ変
換出力の歪率を悪化させることなくグイナミノクレン／
の広い］）／Ａ変換を行なうことかてぎ、所期の目的を
十分に達成できる。
第１図は一般にＤ／Ａ変換に用いられるＩ）ＡＭ波およ
びＬＪＷＭ波を示す波形図であり、第２図は上記ＰＡＭ
波」ｄよびＰＷＭ波を用いたＪ）／Ａ変換の各変換特性
を比較して示す特性線図である。 第３図は本発明に係るデジタル、アナログ変換装置の一
実施例を示すブロック回路図であり、第４図は上記実施
例の動作を示すタムチャート、第５図は」二記実施例妃
おける上位”＋１ビツトのデータを変換して得られるＰ
ＡＭ波の波形図、第６図は上記実施例おいて各Ｉ）ＷＭ
波を加算合成Ｌ７て得られる１）ＷＭ波出力の一例を示
す波形図、第７図は上記実施例におけるＤ／Ａ変換特性
を示す特性線図である。 １０・・変調制御部 １２・・カウンタ ２２．２３−・−数構出回路 ２５・補数回路 ２６ フリップフロップ ３０ 変調部 ３１．３２．３３．３４ 定電流源 ３５．３６．３７．３８．３９ スイッチ４０ ・演算
増幅器 昭和５９年８月７０ 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願第１９９５７７号 ２、発明の名称 テジタル・アナロク変換装置 ３、補正をする者 事ｆ＃との関係 特Ｆｒ出願人 住 所 東京部品用区花品用６丁目７番３５号氏名（２
１８）ソニー株式会社 銘 称） 代表者 大 賀 典 雄 ４、代 理 人 〒１０５ 自 発 ６、補正の対象 ７、補正の内容 （７−１） 明細書の第３頁第１２行目から同頁第５行
目に亘る記載［離れるため、・・・・・・・・含んてし
まう。」を次の通り訂正する。 ［離れるため、周波数変調（Ｆ Ｍ ： Ｉｉ”ｒｅｑ
ｕｅｎｃｙＭｏｄｕｌａｔｉｏｎ ）による誤差を発生
ずる。また、各方式にて変換した各アナロク信号の瞬時
値レベルは、第２図に示すように、Ｐ Ａ Ｍ方式より
ＰＷＭ方式の方が高くなってしまい、ＰＷＭ方式による
変換特性には非直線性をもってしまう。」 （７−２） 明細書の第１０頁第２行目にある記載［Ｎ
ＡＮ ｔ〕」ヲＪ’ＮＯ１，ｔＪ ト訂１ｔＥｆル。 （７−３） 明細書の第１２頁第４行目にある記載［Ｑ
１３」をＩＱｌφ」と訂正する。 （７−４） 明細書の第１２頁第７行目にある記載（Ｑ
２８」をＩＱ２φ」と訂正する。 （７−５） 明細１の第】２頁第１０行目にある記載ｆ
−（Ｑ ＋３） 、 （Ｑ ２３）Ｊを１（Ｑｌφ）、
（Ｑ２φ）」と訂正する。 （７−６） 明細書の第１５頁第」行目から同頁第５行
目に亘る記載Ｉ上記ＰＡＭ波（ＰＡＭｏ ）は・・・・
・・ことかてきる。」を削除する。 （７−７） 明、別置の第１７貢第２行目にある記載［
−タムチャー１・」を１クィムチャ−１−Ｊと訂正する
。 （７−８） 図面の第２図を別紙の通り訂正する。 第２図 へ々デ゛シフル４ｂ号
びＬＪＷＭ波を示す波形図であり、第２図は上記ＰＡＭ
波」ｄよびＰＷＭ波を用いたＪ）／Ａ変換の各変換特性
を比較して示す特性線図である。 第３図は本発明に係るデジタル、アナログ変換装置の一
実施例を示すブロック回路図であり、第４図は上記実施
例の動作を示すタムチャート、第５図は」二記実施例妃
おける上位”＋１ビツトのデータを変換して得られるＰ
ＡＭ波の波形図、第６図は上記実施例おいて各Ｉ）ＷＭ
波を加算合成Ｌ７て得られる１）ＷＭ波出力の一例を示
す波形図、第７図は上記実施例におけるＤ／Ａ変換特性
を示す特性線図である。 １０・・変調制御部 １２・・カウンタ ２２．２３−・−数構出回路 ２５・補数回路 ２６ フリップフロップ ３０ 変調部 ３１．３２．３３．３４ 定電流源 ３５．３６．３７．３８．３９ スイッチ４０ ・演算
増幅器 昭和５９年８月７０ 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願第１９９５７７号 ２、発明の名称 テジタル・アナロク変換装置 ３、補正をする者 事ｆ＃との関係 特Ｆｒ出願人 住 所 東京部品用区花品用６丁目７番３５号氏名（２
１８）ソニー株式会社 銘 称） 代表者 大 賀 典 雄 ４、代 理 人 〒１０５ 自 発 ６、補正の対象 ７、補正の内容 （７−１） 明細書の第３頁第１２行目から同頁第５行
目に亘る記載［離れるため、・・・・・・・・含んてし
まう。」を次の通り訂正する。 ［離れるため、周波数変調（Ｆ Ｍ ： Ｉｉ”ｒｅｑ
ｕｅｎｃｙＭｏｄｕｌａｔｉｏｎ ）による誤差を発生
ずる。また、各方式にて変換した各アナロク信号の瞬時
値レベルは、第２図に示すように、Ｐ Ａ Ｍ方式より
ＰＷＭ方式の方が高くなってしまい、ＰＷＭ方式による
変換特性には非直線性をもってしまう。」 （７−２） 明細書の第１０頁第２行目にある記載［Ｎ
ＡＮ ｔ〕」ヲＪ’ＮＯ１，ｔＪ ト訂１ｔＥｆル。 （７−３） 明細書の第１２頁第４行目にある記載［Ｑ
１３」をＩＱｌφ」と訂正する。 （７−４） 明細書の第１２頁第７行目にある記載（Ｑ
２８」をＩＱ２φ」と訂正する。 （７−５） 明細１の第】２頁第１０行目にある記載ｆ
−（Ｑ ＋３） 、 （Ｑ ２３）Ｊを１（Ｑｌφ）、
（Ｑ２φ）」と訂正する。 （７−６） 明細書の第１５頁第」行目から同頁第５行
目に亘る記載Ｉ上記ＰＡＭ波（ＰＡＭｏ ）は・・・・
・・ことかてきる。」を削除する。 （７−７） 明、別置の第１７貢第２行目にある記載［
−タムチャー１・」を１クィムチャ−１−Ｊと訂正する
。 （７−８） 図面の第２図を別紙の通り訂正する。 第２図 へ々デ゛シフル４ｂ号
Claims (1)
- 一変換周期を等間隔に分割した各区間の各中心のタイミ
ングをそれぞれ中心とする左右対称の複数のパルス幅変
調波て入力デジタルデータを変換する手段を備えてなる
デジタル、アナログ変換装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19957783A JPS6091727A (ja) | 1983-10-25 | 1983-10-25 | デジタル・アナログ変換装置 |
| CA000465851A CA1289666C (en) | 1983-10-25 | 1984-10-19 | Digital-to-analog converting system |
| AU34644/84A AU579839B2 (en) | 1983-10-25 | 1984-10-24 | Digital-to-analog converting system |
| DE8484112899T DE3484227D1 (de) | 1983-10-25 | 1984-10-25 | Digital-analog-umsetzer. |
| AT84112899T ATE61502T1 (de) | 1983-10-25 | 1984-10-25 | Digital-analog-umsetzer. |
| EP84112899A EP0141386B1 (en) | 1983-10-25 | 1984-10-25 | Digital-to-analog converting apparatus |
| US06/917,308 US4739304A (en) | 1983-10-25 | 1986-10-10 | Digital-to-analog converting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19957783A JPS6091727A (ja) | 1983-10-25 | 1983-10-25 | デジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091727A true JPS6091727A (ja) | 1985-05-23 |
Family
ID=16410147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19957783A Pending JPS6091727A (ja) | 1983-10-25 | 1983-10-25 | デジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091727A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換方式 |
| JPH0258427A (ja) * | 1988-08-24 | 1990-02-27 | New Japan Radio Co Ltd | Ａ／ｄ・ｄ／ａ変換装置 |
| EP1596625A1 (en) * | 2004-05-11 | 2005-11-16 | AKG Acoustics GmbH | Circuit for the control of a loudspeaker |
| JP2005341568A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Ｄ級増幅器及びパルス幅変調方法 |
| JP2010093365A (ja) * | 2008-10-03 | 2010-04-22 | New Japan Radio Co Ltd | 変調方法、変調器およびａ／ｄ変換器 |
-
1983
- 1983-10-25 JP JP19957783A patent/JPS6091727A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換方式 |
| JPH0258427A (ja) * | 1988-08-24 | 1990-02-27 | New Japan Radio Co Ltd | Ａ／ｄ・ｄ／ａ変換装置 |
| EP1596625A1 (en) * | 2004-05-11 | 2005-11-16 | AKG Acoustics GmbH | Circuit for the control of a loudspeaker |
| JP2005341568A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Ｄ級増幅器及びパルス幅変調方法 |
| JP2010093365A (ja) * | 2008-10-03 | 2010-04-22 | New Japan Radio Co Ltd | 変調方法、変調器およびａ／ｄ変換器 |
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