KR20090111012A - 시그마-델타 아날로그-디지털 변환 방법과 그 장치 - Google Patents

시그마-델타 아날로그-디지털 변환 방법과 그 장치 Download PDF

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Abstract

시그마-델타 변조기, 데시메이션 필터, 및 신호 변환기를 포함하는 시그마-델타 아날로그 디지털 변환기가 개시된다. 상기 시그마-델타 변조기는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하여 적분신호를 발생하고, 상기 적분신호를 기준신호에 기초하여 상기 피드백 신호에 상응하는 L-비트 디지털 비트 스트림으로 변환한 후, 에러 신호를 램프 신호에 기초하여 P-비트 디지털 비트로 변환한다. 상기 데시메이션 필터는 상기 L-비트 디지털 비트 스트림을 데시메이트된 멀티-비트 디지털 데이터로 변환한다. 상기 신호 변환기는 클락 신호에 기초하여 상기 P-비트 디지털 비트를 멀티-비트 디지털 데이터로 변환한다.
시그마-델타 변조기, 데시메이션 필터, 시그마-델타 아날로그 디지털 변환기

Description

시그마-델타 아날로그-디지털 변환 방법과 그 장치{Apparatus and method for sigma-delta analog to digital converting}
본 발명은 아날로그-디지털 신호 변환 기술에 관한 것으로, 특히 오차 보정 기법을 사용하지 않고도 정확한 디지털 출력들을 얻을 수 있는 시그마-델타 아날로그-디지털 변환 방법과 그 장치에 관한 것이다.
아날로그 영역에서의 신호 처리가 디지털 영역에서의 신호 처리보다 어렵기 때문에, 이를 극복하기 위하여 아날로그 신호를 디지털 신호로 변환하기 위한 꾸준한 연구가 진행되어 왔다.
아날로그 신호를 디지털 신호로 변환하는 과정을 아날로그-디지털 변환 (Analog to Digital Conversion)이라 한다. 상기 아날로그 신호를 얼마만큼 정확하게 디지털 신호로 변환할 수 있는지가 아날로그-디지털 변환의 가장 중요한 성능 중의 하나이다.
델타-시그마 아날로그 디지털 변환기라고도 불리는 시그마-델타 아날로그 디지털 변환기는 아날로그 입력 신호를 오버샘플하고, 시그마-델타 변조를 통하여 오버샘플된 아날로그 입력 신호를 1-비트 디지털 비트 스트림으로 변환하고, 상기 디 지털 비트 스트림으로부터 멀티-비트 디지털 데이터를 얻는다.
도 1은 종래의 시그마-델타 아날로그 디지털 변환기의 블록 도를 나타낸다. 도 1을 참조하면, 시그마-델타 아날로그 디지털 변환기(10)는 시그마-델타 변조를 통하여 아날로그 입력 신호에 상응하는 디지털 신호를 출력하는 시그마-델타 변조기(11), 시그마-델타 변조기(11)로부터 출력된 에러 신호(E)를 디지털 신호로 변환하기 위한 시그마-델타 아날로그 디지털 변환기(또는, 나이퀴스트 레이트(Nyquist-Rate) 아날로그 디지털 변환기; 13), 및 에러 보정 로직(15)을 포함한다.
에러 보정 로직(15)은 정확한 디지털 출력 신호들을 얻기 위하여 시그마-델타 변조기(11)로부터 출력된 디지털 신호와 아날로그 디지털 변환기(13)로부터 출력된 디지털 신호의 오차를 보정한다. 따라서, 시그마-델타 아날로그 디지털 변환기(10)를 하드웨어로 구현하는 경우 복잡성(complexity)이 증가한다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 복잡성을 증가시키지 않고도 아날로그 신호를 디지털 신호로 정확하게 변환할 수 있는 아날로그 디지털 변환 방법과 그 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 시그마-델타 변조를 이용한 아날로그 디지털 변환 방법은 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하고 적분된 신호를 기준신호에 기초하여 양자화하는 시그마-델타 변조에 의하여 상 기 오버샘플된 아날로그 입력 신호를 L(L은 실수)-비트 디지털 비트 스트림(BS)으로 변환하는 단계와, 상기 L-비트 디지털 비트 스트림을 데시메이트된 멀티-비트 디지털 데이터로 변환하는 단계와, 상기 시그마-델타 변조에 의하여 발생한 에러 신호를 램프 신호에 기초하여 양자화하는 단계를 포함한다.
상기 시그마-델타 변조를 이용한 아날로그 디지털 변환 방법은 상기 램프 신호에 기초하여 양자화된 에러 신호를 멀티-비트 디지털 데이터로 변환하는 단계를 더 포함한다.
상기 기술적 과제를 달성하기 위한 시그마-델타 아날로그 디지털 변환기는 시그마-델타 변환기, 데시메이션 필터, 및 신호 변환기를 포함한다. 상기 시그마-델타 변환기는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하고 적분된 신호를 기준신호에 기초하여 양자화하는 시그마-델타 변조에 의하여 상기 오버샘플된 아날로그 입력 신호를 상기 피드백 신호에 상응하는 L-비트 디지털 비트 스트림으로 변환한다.
상기 데시메이션 필터는 상기 L-비트 디지털 비트 스트림을 데시메이트된 멀티-비트 디지털 데이터로 변환한다. 상기 신호 변환기는 상기 시그마-델타 변조기로부터 출력된 에러 신호를 램프 신호에 기초하여 멀티-비트 디지털 데이터로 변환한다.
상기 기술적 과제를 달성하기 위한 시그마-델타 아날로그 디지털 변환기는 시그마-델타 변조기, 데시메이션 필터, 및 신호 변환기를 포함한다. 시그마-델타 변조기는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하여 적분신 호를 발생하고, 상기 적분신호를 기준신호에 기초하여 상기 피드백 신호에 상응하는 L-비트 디지털 비트 스트림으로 변환한 후, 에러 신호를 램프 신호에 기초하여 P-비트 디지털 비트로 변환한다.
상기 데시메이션 필터는 상기 L-비트 디지털 비트 스트림을 데시메이트된 멀티-비트 디지털 데이터로 변환한다. 상기 신호 변환기는 클락 신호에 기초하여 상기 P-비트 디지털 비트를 멀티-비트 디지털 데이터로 변환한다.
상기 시그마-델타 변조기는 제1스위칭 동작시에는 상기 적분 신호와 상기 기준 신호의 비교 결과에 기초하여 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하고, 제2스위칭 동작시에는 상기 적분 신호와 상기 피드백 신호의 차이, 및 상기 램프 신호의 비교 결과에 기초하여 발생한 상기 P-비트 디지털 비트를 상기 카운터로 출력한다.
또는, 상기 시그마-델타 변조기는 제1스위칭 동작시에는 상기 적분 신호와 상기 오버샘플된 아날로그 입력 신호를 포함하는 복합 신호, 및 상기 기준 신호의 비교 결과에 기초하여 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하고, 제2스위칭 동작시에는 상기 램프 신호, 및 상기 에러 신호로 사용될 수 있는 상기 적분 신호의 비교 결과에 기초하여 발생한 상기 P-비트 디지털 비트를 상기 카운터로 출력한다.
또는, 상기 시그마-델타 변조기는 제1스위칭 동작시에는 상기 적분 신호와 상기 오버샘플된 아날로그 입력 신호를 포함하는 복합 신호, 및 상기 기준 신호의 비교 결과에 기초하여 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하고, 제2스위칭 동작시에는 상기 에러 신호로서 사용될 수 있는 상기 적분신호와 상기 램프 신호의 비교 결과에 기초하여 발생한 상기 P-비트 디지털 비트를 상기 카운터로 출력한다.
본 발명의 실시 예에 따른 아날로그 디지털 변환기는 복잡성을 증가시키지 않고도 아날로그 신호를 디지털 신호로 정확하게 변환할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예에 따른 2단 시그마-델타 아날로그 디지털 변환기의 개략적인 블록 도를 나타낸다. 도 2를 참조하면, 본 발명의 실시 예에 따른 시그마-델타 아날로그 디지털 변환기(20)는 제1샘플러(25), 시그마-델타 변조기(21), 데시메이션 필터(23), 및 신호 변환기(27)를 포함한다. 실시 예에 따라, 제1샘플러 (25)는 시그마-델타 변조기(21) 내에 구현될 수도 있다.
제1샘플러(25)는 도 2에 도시된 바와 같은 제1샘플링 주파수를 갖는 제1샘플링 신호(fs)에 응답하여 아날로그 입력 신호(In)를 오버샘플링하여 오버샘플된 아 날로그 입력 신호를 발생한다. 예컨대, 제1샘플러(25)는 스위치로 구현될 수 있다.
시그마-델타 변조기(21)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하고 적분된 신호를 기준신호(도 3, 도 4, 또는 도 5의 Vref)에 기초하여 양자화하는 시그마-델타 변조에 의하여 상기 오버샘플된 아날로그 입력 신호를 L(여기서, L은 실수, 예컨대, L=1 또는 L=1.5)-비트 디지털 비트 스트림(BS)으로 변환한다. 예컨대, 상기 피드백 신호는 L-비트 디지털 비트 스트림(BS)이거나 또는 디지털 아날로그 변환기를 통하여 L-비트 디지털 비트 스트림(BS)이 아날로그 신호로 변환된 신호일 수 있다.
데시메이션 필터(decimation filter; 23)는 시그마-델타 변조기(21)로부터 출력된 L-비트 디지털 비트 스트림(BS)을 데시메이트된 멀티-비트 디지털 데이터 (Upper bits)로 변환한다. 예컨대, 데시메이트된 멀티-비트 디지털 데이터는 N(N은 자연수, N>L)-비트 데이터일 수 있다.
예컨대, 데시메이션 필터(23)는 L-비트 디지털 비트 스트림(BS)에 포함되어 있고 오버샘플된 아날로그 입력 신호에 상응하는 저-주파수 성분들(low-frequency components)을 추출하고 추출된 저-주파수 성분들을 멀티-비트 데이터로 변환하여 상기 오버샘플된 아날로그 입력 신호에 상응하는 데시메이트된 멀티-비트 디지털 데이터(Upper bits)를 출력한다.
신호 변환기(27)는 시그마-델타 변조기(21)로부터 출력된 에러 신호(Err)를 램프 신호(도 3, 도 4, 또는 도 5의 Vramp)에 기초하여 멀티-비트 디지털 데이터 (Lower bits)로 변환한다.
예컨대, 제1샘플링 주파수를 갖는 제1샘플링 신호(fs)와 제2샘플링 주파수를 갖는 제2샘플링 신호(fs/K)가 도 2에 도시된 바와 같을 때, 시그마-델타 아날로그 디지털 변환기(20)는 디지털 데이터의 상위 비트들로서 사용되는 데시메이트된 멀티-비트 디지털 데이터(Upper bits)를 출력한 후 상기 디지털 데이터의 하위 비트들로서 사용될 수 있는 멀티-비트 디지털 데이터(Lower bits)를 출력할 수 있다. 여기서, K는 자연수이다. 예컨대, 멀티-비트 디지털 데이터는 M(M은 자연수, M>L)-비트 데이터일 수 있다.
도 3은 도 2에 도시된 2단 시그마-델타 아날로그 디지털 변환기의 일 실시 예를 나타내는 회로도이다. 도 2와 도 3을 참조하면, 시그마-델타 변조기(21)는 제1샘플러(25), 감산기(41), 적분기(43), 양자화기(45), 및 에러 신호 발생기(49)를 포함한다. 시그마-델타 변조기(21)는 디지털-아날로그 변환기(Digital to Analog Converter(DAC); 47)를 더 포함할 수 있다.
스위치로 구현될 수 있는 제1샘플러(25)는 제1샘플링 주파수를 갖는 제1샘플링 신호(fs)에 응답하여 아날로그 입력 신호(In)를 샘플링하여 오버샘플된 아날로그 입력 신호를 발생한다. 이 경우 상기 스위치는 하이 레벨을 갖는 제1샘플링 신호(fs)에 응답하여 온(on) 된다.
감산기(41)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 출력한다. 여기서, 상기 피드백 신호는 양자화기(45)의 출력 신호(즉, BS) 또는 DAC (47)의 출력신호 일수 있다.
적분기(43)는 감산기(41)로부터 출력된 차이를 적분하여 적분된 신호를 발생 한다. 비교기 또는 아날로그-디지털 변환기(ADC)로 구현될 수 있는 양자화기(45)는 적분기(43)로부터 출력된 신호를 기준 신호(Vref)에 기초하여 양자화하여 L(예컨대, L=1 또는 L=1.5)-비트 디지털 비트 스트림(BS)을 발생한다. 여기서, 양자화기(45)는 1-비트 ADC 또는 1.5-비트 ADC로 구현될 수 있다.
예컨대, 양자화기(45)는 제1입력 단자(예컨대, (-))로 입력되는 적분기(43)의 출력 신호와 제2입력 단자(예컨대, (+))로 입력되는 기준 신호(Vref)를 수신하고 비교하여 비교 결과에 따른 L-비트 디지털 비트 스트림(BS)을 발생한다.
에러 신호 발생기(49)는 적분기(43)의 출력신호와 양자화기(45)의 출력신호 (BS)의 차이에 해당하는 에러 신호(Err)를 발생한다. 예컨대, 에러 신호 발생기 (49)는 감산기로 구현될 수 있다.
신호 변환기(27)는 제2샘플러(29), 비교기(31), 및 카운터(33)를 포함한다. 제2샘플러(29)는 에러 신호 발생기(49)로부터 출력된 에러 신호(Err)를 제1샘플링 주파수보다 낮은 제2샘플링 주파수를 갖는 제2샘플링 신호(fs/K)에 기초하여 샘플링하여 샘플된 에러 신호를 발생한다.
예컨대, 제2샘플링 신호(fs/K)가 로우 레벨일 때를 "상위 비트들 출력 구간"이라 하고 제2샘플링 신호(fs/K)가 하이 레벨일 때를 "하위 비트들 출력 구간"이라 한다.
하위 비트들 출력 구간에서, ADC 또는 양자화기로 구현될 수 있는 비교기 (31)는 제2샘플러(29)로부터 출력된 샘플된 에러 신호와 램프 신호(Vramp)를 수신하여 비교하고 비교 신호(Comp)를 발생하고, 카운터(33)는 클락 신호(CLK)와 비교 신호(Comp)에 응답하여 멀티-비트 디지털 데이터(Lower bits)를 발생한다. 여기서, 비교 신호(Comp)는 1-비트 디지털 신호 또는 1.5-비트 디지털 신호일 수 있다.
도 2에 도시된 바와 같이, 시그마-델타 변조기(21)는 상위 비트들 출력 구간에서 L-비트 디지털 비트 스트림(BS)을 발생하고, 신호 변환기(27)는 하위 비트들 출력 구간에서 제2샘플링 신호(fs/K)에 응답하여 비교 신호(Comp)와 멀티-비트 디지털 데이터(Lower bits)를 발생한다.
카운터(33)는 램프 신호(Vramp)가 램핑을 시작하는 시점부터 비교 신호 (Comp)의 논리 상태가 천이할 때까지 클락 신호(CLK)의 상승 에지와 하강 에지 주에서 어느 하나의 에지를 카운트하고 카운트 결과에 따른 카운트 값을 멀티-비트 디지털 데이터(Lower bits)로서 출력한다. 램프 신호 발생기(미도시)로부터 발생할 수 있는 램프 신호(Vramp)는 상승 방향(upward) 램프 신호 또는 하강 방향 (downward) 램프 신호일 수 있다.
예컨대, 비교 신호(Comp)의 논리 상태는 제2샘플러(29)로부터 출력된 샘플된 에러 신호의 레벨이 램프 신호(Vramp)보다 커지는 시점, 또는 상기 샘플된 에러 신호의 레벨이 램프 신호(Vramp)보다 작아지는 시점에서 변경될 수 있다.
또한, 카운터(33)는 클락 신호(CLK)에 응답하여 코드를 발생하는 코드 발생기(미 도시)로 대체될 수 있다. 이 경우, 코드 발생기(미도시)는 램프 신호(Vramp)가 램핑을 시작하는 시점부터 멀티-비트 코드를 발생하고, 비교 신호(Comp)의 논리 상태가 천이하는 시점에서의 멀티-비트 코드를 래치한 후, 래치된 멀티-비트 코드를 멀티-비트 디지털 데이터(Lower bits)로서 출력할 수도 있다.
도 4는 도 2에 도시된 2단 시그마-델타 아날로그 디지털 변환기의 다른 실시 예를 나타내는 회로도이다.
도 2와 도 4를 참조하면, 시그마-델타 변조기(21)는 제1샘플러(25), 감산기(51), 적분기(53), 가산기(55), 및 양자화기(57)를 포함한다. 시그마-델타 변조기(21)는 양자화기(57)로부터 출력된 L-비트 디지털 비트 스트림(BS)을 아날로그 신호로 변환하기 위한 DAC(59)를 더 포함할 수 있다. 이 경우, DAC(59)는 L-비트 디지털 비트 스트림(BS)을 아날로그 피드백 신호로 변환한다.
상위 비트들 출력 구간 동안, 적분기(53)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하여 적분된 신호를 출력하고, 가산기(55)는 적분기 (53)의 출력 신호와 피드 포워드 경로(feed forward path)를 통하여 입력된 상기 오버샘플된 아날로그 입력 신호를 가산하고, 양자화기(57)는 가산기(55)의 출력신호를 기준신호(Vref)에 기초하여 양자화하여 L-비트 디지털 비트 스트림(BS)을 발생한다. 양자화기(57)는 비교기 또는 ADC로 구현될 수 있다.
하위 비트들 출력 구간 동안, 즉 제1샘플링 신호(fs)가 로우 레벨을 유지하고 제2샘플링 신호(fs/K)가 하이 레벨을 유지하는 동안, 제2샘플러(29)는 제2샘플링 신호(fs/K)에 응답하여 적분기(53)로부터 출력된 신호, 즉 에러 신호(Err)를 샘플링한다.
ADC 또는 양자화기로 구현될 수 있는 비교기(31)는 제2샘플러(29)로부터 출력된 샘플된 에러 신호와 램프 신호(Vramp)를 수신하여 비교하고 비교 신호(Comp)를 발생한다. 카운터(33)는 클락 신호(CLK)와 비교 신호(Comp)에 응답하여 멀티-비 트 디지털 데이터(Lower bits)를 발생한다. 상술한 바와 같이, 실시 예에 따라 카운터(33)는 코드 발생기로 대체될 수도 있다.
도 5는 도 2에 도시된 2단 시그마-델타 아날로그 디지털 변환기의 또 다른 실시 예를 나타내는 회로도이다.
도 5를 참조하면, 시그마-델타 변조기(21)는 제1샘플러(25), 감산기(61), 제1적분기(63), 제2적분기(65), 증폭기(71), 가산기(67), 및 양자화기(69)를 포함한다. 시그마-델타 변조기(21)는 L-비트 디지털 비트 스트림(BS)을 아날로그 피드백 신호로 변환하기 위한 DAC(미 도시)를 더 포함할 수 있다.
상위 비트들 출력 구간 동안 각 구성요소의 동작을 다음과 같다. 감산기(61)는 오버샘플된 아날로그 입력 신호와 피드백 신호(예컨대, 양자화기(69)의 출력 신호 또는 상기 DAC의 출력 신호)의 차이를 계산한다. 제1적분기(63)는 감산기(61)에 의하여 계산된 상기 차이를 적분하여 중간 적분신호를 발생한다. 제2적분기(65)는 제1적분기(63)로부터 출력된 상기 중간 적분신호를 적분하여 적분된 신호를 발생한다.
증폭기(71)는 제1적분기(63)로부터 출력된 상기 중간 적분신호를 n(n은 자연수, 예컨대 n=2)배 증폭한다. 가산기(67)는 상기 오버샘플된 아날로그 입력 신호, 제2적분기(65)에 의하여 적분된 신호, 및 증폭기(71)에 의하여 증폭된 중간 적분 신호를 수신하여 이들을 가산한다. 제1양자화기(69)는 가산기(67)의 출력신호를 기준신호(Vref)에 기초하여 양자화하여 L-비트 디지털 비트 스트림(BS)을 발생한다.
제1샘플러(25)가 제1샘플링 신호(fs)에 응답하여 오버샘플된 아날로그 입력 신호를 감산기(61)로 출력하는 동안, 양자화기(69)는 가산기(67)의 출력신호를 기준 신호(Vref)에 기초하여 양자화하여 L-비트 디지털 비트 스트림(BS)을 발생한다.
그러나, 하위 비트들 출력 구간 동안, 제2샘플러(29)는 제2샘플링 신호 (fs/K)에 응답하여 적분기(53)로부터 출력된 신호, 즉 에러 신호(Err)를 샘플링한다.
따라서, 상술한 바와 같이, 하위 비트들 출력 구간 동안, 신호 변환기(27)는 에러 신호(Err)에 응답하여 하위 비트들(Lower bits)을 출력할 수 있다. 여기서, 에러 신호(Err)는 양자화기(69)의 입력 신호와 출력 신호의 차이로 정의될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 개략적인 블록 도를 나타낸다.
도 6을 참조하면, 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기(80)는 시그마-델타 변조기(81), 데시메이션 필터(83), 및 카운터(85)를 포함한다. 카운터(85)는 상술한 바와 같이 코드 발생기로 대체될 수 있다.
시그마-델타 변조기(81)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하여 적분신호를 발생하고, 상기 적분신호를 기준신호(도 7, 도 8, 또는 도 9의 Vref)에 기초하여 L(L은 실수, 예컨대, L=1 또는 L=1.5)-비트 디지털 비트 스트림(BS)으로 변환한 후, 에러 신호(Err)를 램프 신호(도 7, 도 8, 또는 도 9의 Vramp)에 기초하여 P(여기서, P는 실수, 예컨대 P=1 또는 P=1.5)-비트 디지털 비트(E)로 변환한다.
데시메이션 필터(83)는 L-비트 디지털 비트 스트림(BS)을 데시메이트된 멀티-비트 디지털 데이터(Upper bits)로 변환한다. 카운터(85)는 클락 신호(CLK)에 기초하여 P-비트 디지털 비트(E)를 멀티-비트 디지털 데이터(Lower bits)로 변환한다. 카운터(85)는 신호 변화기의 일 예로서 상술한 코드 변환기로 대체될 수 있다.
도 7은 도 6에 도시된 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 일 실시 예를 나타내는 회로도이다. 우선, 각각의 스위치는 하이 레벨을 갖는 제1스위칭 신호(S1) 또는 제2스위칭 신호(S2)에 응답하여 온(on) 된다고 가정한다.
도 6과 도 7을 참조하면, 시그마-델타 변조기(81)는 제1스위칭 동작(또는 상위 비트들 출력 동작), 예컨대 제1스위칭 신호(S1)가 하이 레벨을 갖고 제2스위칭 신호(S2)가 로우 레벨을 가질 때, 적분기(93)의 출력 신호와 기준 신호(Vref)의 비교 결과에 기초하여 발생한 L-비트 디지털 비트 스트림(BS)을 데시메이션 필터(83)로 출력한다. 예컨대, 제1스위칭 신호(S1)와 제2스위칭 신호(S2)는 넌-오버랩(non-overlap) 구간을 가질 수 있다.
또한, 시그마-델타 변조기(81)는 제2스위칭 동작(또는 하위 비트 출력 동작)시, 예컨대 제1스위칭 신호(S1)가 로우 레벨을 갖고 제2스위칭 신호(S2)가 하이 레벨을 가질 때, 적분기(93)의 출력 신호와 피드백 신호(예컨대, 양자화기(97)의 출력 신호 또는 DAC(99)의 출력 신호)의 차이, 및 램프 신호(Vramp)의 비교 결과에 기초하여 발생한 P-비트 디지털 비트(E)를 카운터(85)로 출력한다.
시그마-델타 변조기(81)는 샘플러(25), 감산기(91), 적분기(93), 에러 신호 발생기(95), 양자화기(97), 및 스위치 회로(SW)를 포함한다. 시그마-델타 변조기 (81)는 양자화기(97)로부터 출력된 L-비트 디지털 비트 스트림(BS)을 아날로그 신호로 변환하기 위한 DAC(99)를 더 포함할 수 있다.
샘플러(25)는 제1샘플링 신호(fs)에 응답하여 아날로그 입력 신호를 샘플링하여 오버샘플된 아날로그 입력 신호를 발생한다.
감산기(91)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 계산하고, 적분기(93)는 감산기(91)의 출력 신호를 적분하여 적분 신호를 발생한다.
제1스위칭 동작시, 제1스위칭 블록은 적분기(93)의 출력 신호를 양자화기 (97)의 제1입력 단자(예컨대, (-))로 전송하고, 제2스위칭 블록은 기준 신호(Vref)를 양자화기(97)의 제2입력 단자(예컨대, (+))로 전송하고, 제3스위칭 블록은 양자화기(97)의 출력 단자와 데시메이션 필터(83)의 입력 단자를 접속한다.
따라서, 비교기 또는 ADC로 구현될 수 있는 양자화기(97)는 적분기(93)의 출력 신호와 기준 신호(Vref)를 수신하고 비교하여 L-비트 디지털 비트 스트림(BS)을 데시메이션 필터(83)로 출력한다. 따라서, 데시메이션 필터(83)는 L-비트 디지털 비트 스트림(BS)을 데시메이트된 멀티-비트 디지털 데이터(Upper bits)로 변환할 수 있다.
그러나, 제2스위칭 동작시, 아날로그 입력 신호(In)는 감산기(91)로 공급되지 않는다. 또한, 제2스위칭 동작시, 제1스위칭 블록은 에러 신호 발생기(95)의 출력 신호(Err) 즉, 적분기(93)의 출력 신호와 피드백 신호의 차이를 양자화기(97)의 제1입력 단자(예컨대, (-))로 전송하고, 제2스위칭 블록은 램프 신호(Vramp)를 양 자화기(97)의 제2입력 단자(예컨대, (+))로 전송하고, 제3스위칭 블록은 양자화기(97)의 출력 단자와 카운터(85)의 입력 단자를 접속한다.
따라서, 양자화기(97)는 에러 신호 발생기(95)의 출력 신호(Err)와 램프 신호(Vramp)를 수신하고 비교하여 P-비트 디지털 비트(E)을 카운터(85)로 출력한다. 따라서, 카운터(85)는 P-비트 디지털 비트(E)에 응답하여 멀티-비트 디지털 데이터(Lower Bits)를 출력한다. 에러 신호 발생기(95)는 감산기 또는 차이 노드 (difference node)로 구현될 수 있다.
도 8은 도 6에 도시된 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 다른 실시 예를 나타내는 회로도이다. 우선, 각각의 스위치는 하이 레벨을 갖는 제1스위칭 신호(S1) 또는 제2스위칭 신호(S2)에 응답하여 온(on) 된다고 가정한다.
도 6과 도 8을 참조하면, 시그마-델타 변조기(81)는 제1스위칭 동작시, 예컨대 제1스위칭 신호(S1)가 하이 레벨을 갖고 제2스위칭 신호(S2)가 로우 레벨을 가질 때, 가산기(105)의 출력 신호와 기준 신호(Vref)의 비교 결과에 기초하여 발생한 L-비트 디지털 비트 스트림(BS)을 데시메이션 필터(83)로 출력한다.
또한, 시그마-델타 변조기(81)는 제2스위칭 동작시, 예컨대 제1스위칭 신호(S1)가 로우 레벨을 갖고 제2스위칭 신호(S2)가 하이 레벨을 가질 때, 적분기 (103)의 출력 신호와 램프 신호(Vramp)의 비교 결과에 기초하여 발생한 P-비트 디지털 비트(E)를 카운터(85)로 출력한다.
시그마-델타 변조기(81)는 샘플러(25), 감산기(101), 적분기(103), 가산기 (105), 양자화기(107), 및 스위치 회로(SW)를 포함한다. 시그마-델타 변조기(81)는 양자화기(107)로부터 출력된 L-비트 디지털 비트 스트림(BS)을 아날로그 신호로 변환하기 위한 DAC(109)를 더 포함할 수 있다.
샘플러(25)는 제1샘플링 신호(fs)에 응답하여 아날로그 입력 신호를 샘플링하여 오버샘플된 아날로그 입력 신호를 발생한다.
감산기(101)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 계산하고, 적분기(103)는 감산기(101)의 출력 신호를 적분하여 적분 신호를 발생한다.
가산기(105)는 적분기(103)의 출력 신호와 피드 포워드 경로를 통하여 입력된 오버샘플된 아날로그 입력 신호를 가산한다.
제1스위칭 동작시, 제1스위칭 블록은 가산기(105)의 출력 신호를 양자화기 (107)의 제1입력 단자(예컨대, (-))로 전송하고, 제2스위칭 블록은 기준 신호 (Vref)를 양자화기(107)의 제2입력 단자(예컨대, (+))로 전송하고, 제3스위칭 블록은 양자화기(107)의 출력 단자와 데시메이션 필터(83)의 입력 단자를 접속한다.
따라서, 비교기 또는 ADC로 구현될 수 있는 양자화기(107)는 가산기(105)의 출력 신호와 기준 신호(Vref)를 수신하고 비교하여 L-비트 디지털 비트 스트림(BS)을 데시메이션 필터(83)로 출력한다. 따라서, 데시메이션 필터(83)는 L-비트 디지털 비트 스트림(BS)을 데시메이트된 멀티-비트 디지털 데이터(Upper bits)로 변환한다.
그러나, 제2스위칭 동작시, 아날로그 입력 신호(In)는 감산기(101)로 공급되지 않는다. 또한, 제2스위칭 동작시, 제1스위칭 블록은 적분기(103)의 출력 신호 (Err)를 에러 신호로서 양자화기(107)의 제1입력 단자(예컨대, (-))로 전송하고, 제2스위칭 블록은 램프 신호(Vramp)를 양자화기(107)의 제2입력 단자(예컨대, (+))로 전송하고, 제3스위칭 블록은 양자화기(107)의 출력 단자와 카운터(85)의 입력 단자를 접속한다.
따라서, 양자화기(107)는 적분기(103)의 출력 신호(Err)와 램프 신호(Vramp)를 수신하고 비교하여 P-비트 디지털 비트(E)을 카운터(85)로 출력한다. 따라서, 카운터(85)는 P-비트 디지털 비트(E)에 응답하여 멀티-비트 디지털 데이터(Lower Bits)를 출력한다.
도 9는 도 6에 도시된 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 또 다른 실시 예를 나타내는 회로도이다. 우선, 각각의 스위치는 하이 레벨을 갖는 제1스위칭 신호(S1) 또는 제2스위칭 신호(S2)에 응답하여 온(on) 된다고 가정한다.
도 6과 도 9를 참조하면, 시그마-델타 변조기(81)는 제1스위칭 동작시, 예컨대 제1스위칭 신호(S1)가 하이 레벨을 갖고 제2스위칭 신호(S2)가 로우 레벨을 가질 때, 가산기(119)의 출력 신호와 기준 신호(Vref)의 비교 결과에 기초하여 발생한 L-비트 디지털 비트 스트림(BS)을 데시메이션 필터(83)로 출력한다.
또한, 시그마-델타 변조기(81)는 제2스위칭 동작시, 예컨대 제1스위칭 신호 (S1)가 로우 레벨을 갖고 제2스위칭 신호(S2)가 하이 레벨을 가질 때, 제2적분기 (115)의 출력 신호와 램프 신호(Vramp)의 비교 결과에 기초하여 발생한 P-비트 디지털 비트(E)를 카운터(85)로 출력한다.
시그마-델타 변조기(81)는 샘플러(25), 감산기(111), 제1적분기(113), 제2적분기(115), 증폭기(117), 가산기(119), 양자화기(121), 및 스위치 회로(SW)를 포함한다. 시그마-델타 변조기(81)는 양자화기(121)로부터 출력된 L-비트 디지털 비트 스트림(BS)을 아날로그 신호로 변환하기 위한 DAC(121)를 더 포함할 수 있다.
감산기(111)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 계산하고, 제1적분기(113)는 감산기(111)의 출력 신호를 적분하여 중간 적분 신호를 발생한다. 제2적분기(115)는 제1적분기(113)로부터 출력된 상기 중간 적분 신호를 적분한다. 증폭기(117)는 제1적분기(113)로부터 출력된 상기 중간 적분 신호를 n(n은 자연수, 예컨대, n=2)배 증폭한다.
가산기(119)는 제2적분기(115)의 출력 신호, 피드 포워드 경로를 통하여 입력된 오버샘플된 아날로그 입력 신호, 및 증폭기(117)의 출력 신호를 수신하여 가산한다.
제1스위칭 동작시, 제1스위칭 블록은 가산기(119)로부터 출력된 복합 신호를 양자화기(121)의 제1입력 단자(예컨대, (-))로 전송하고, 제2스위칭 블록은 기준 신호(Vref)를 양자화기(121)의 제2입력 단자(예컨대, (+))로 전송하고, 제3스위칭 블록은 양자화기(121)의 출력 단자와 데시메이션 필터(83)의 입력 단자를 접속한다.
따라서, 비교기 또는 ADC로 구현될 수 있는 양자화기(121)는 가산기(119)의 출력 신호와 기준 신호(Vref)를 수신하고 비교하여 L-비트 디지털 비트 스트림(BS)을 데시메이션 필터(83)로 출력한다. 따라서, 데시메이션 필터(83)는 L-비트 디지 털 비트 스트림(BS)을 데시메이트된 멀티-비트 디지털 데이터(Upper bits)로 변환한다.
그러나, 제2스위칭 동작시, 아날로그 입력 신호(In)는 감산기(101)로 공급되지 않는다. 또한, 제2스위칭 동작시, 제1스위칭 블록은 제2적분기(115)의 출력 신호(Err)를 에러 신호로서 양자화기(121)의 제1입력 단자(예컨대, (-))로 전송하고, 제2스위칭 블록은 램프 신호(Vramp)를 양자화기(121)의 제2입력 단자(예컨대, (+))로 전송하고, 제3스위칭 블록은 양자화기(121)의 출력 단자와 카운터(85)의 입력 단자를 접속한다.
따라서, 양자화기(121)는 제2적분기(115)의 출력 신호(Err)와 램프 신호 (Vramp)를 수신하고 비교하여 P-비트 디지털 비트(E)을 카운터(85)로 출력한다. 따라서, 카운터(85)는 P-비트 디지털 비트(E)에 응답하여 멀티-비트 디지털 데이터(Lower Bits)를 출력한다.
도 10은 본 발명의 실시 예에 따른 시그마-델타 변조를 이용한 아날로그 디지털 변환방법을 설명하기 위한 흐름도이다. 도 2부터 도 10을 참조하면, 시그마-델타 변조기(20 또는 80)는 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하고(S10), 적분된 신호를 기준신호(Vref)에 기초하여 양자화하는 시그마-델타 변조에 의하여 상기 오버샘플된 아날로그 입력 신호를 L-비트 디지털 비트 스트림(BS)으로 변환한다(S20).
데시메이션 필터(23 또는 83)는 L-비트 디지털 비트 스트림(BS)을 데시메이트된 멀티-비트 디지털 데이터로 변환한다(S30).
시그마-델타 변조기(80) 또는 신호 변환기(27)는 상기 시그마-델타 변조에 의하여 발생한 에러 신호(Err)를 램프 신호(Vramp)에 기초하여 양자화하고(S40), 램프 신호(Vramp)에 기초하여 양자화된 에러 신호(Err)를 멀티-비트 디지털 데이터 (lower bits)로 변환한다(S50).
상기 멀티-비트 디지털 데이터는 램프 신호(Vramp)가 램핑을 시작한 시점부터 램프 신호(Vramp)와 상기 양자화된 에러 신호의 비교 결과에 따라 발생한 비교 신호의 논리 상태가 천이할 때까지 클락 신호의 상승 에지와 하강 에지 중에서 어느 하나의 개수를 카운트한 카운트 값에 해당한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 시그마-델타 아날로그 디지털 변환기의 블록 도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 2단 시그마-델타 아날로그 디지털 변환기의 개략적인 블록 도를 나타낸다.
도 3은 도 2에 도시된 2단 시그마-델타 아날로그 디지털 변환기의 일 실시 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 2단 시그마-델타 아날로그 디지털 변환기의 다른 실시 예를 나타내는 회로도이다.
도 5는 도 2에 도시된 2단 시그마-델타 아날로그 디지털 변환기의 또 다른 실시 예를 나타내는 회로도이다.
도 6은 본 발명의 다른 실시 예에 따른 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 개략적인 블록 도를 나타낸다.
도 7은 도 6에 도시된 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 일 실시 예를 나타내는 회로도이다.
도 8은 도 6에 도시된 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 다른 실시 예를 나타내는 회로도이다.
도 9는 도 6에 도시된 공유 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기의 또 다른 실시 예를 나타내는 회로도이다.
도 10은 본 발명의 실시 예에 따른 시그마-델타 변조를 이용한 아날로그 디지털 변환방법을 설명하기 위한 흐름도이다.

Claims (20)

  1. 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하고 적분된 신호를 기준신호에 기초하여 양자화하는 시그마-델타 변조에 의하여 상기 오버샘플된 아날로그 입력 신호를 상기 피드백 신호에 상응하는 L (여기서, L은 실수)-비트 디지털 비트 스트림으로 변환하는 단계;
    상기 L-비트 디지털 비트 스트림을 데시메이트된 멀티-비트 디지털 데이터로 변환하는 단계; 및
    상기 시그마-델타 변조에 의하여 발생한 에러 신호를 램프 신호에 기초하여 양자화하는 단계를 포함하는 시그마-델타 변조를 이용한 아날로그 디지털 변환 방법.
  2. 제1항에 있어서, 상기 시그마-델타 변조를 이용한 아날로그 디지털 변환 방법은 상기 램프 신호에 기초하여 양자화된 에러 신호를 멀티-비트 디지털 데이터로 변환하는 단계를 더 포함하는 시그마-델타 변조를 이용한 아날로그 디지털 변환 방법.
  3. 제2항에 있어서, 상기 램프 신호에 기초하여 양자화된 에러 신호를 멀티-비트 디지털 데이터로 변환하는 단계는,
    상기 램프 신호가 램핑을 시작한 시점부터 상기 램프 신호와 상기 양자화된 에러 신호의 비교 결과에 따라 발생한 비교 신호의 논리 상태가 천이할 때까지 클락 신호를 카운트하고 카운트 값을 상기 멀티-비트 디지털 데이터로서 출력하는 시그마-델타 변조를 이용한 아날로그 디지털 변환방법.
  4. 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하고 적분된 신호를 기준신호에 기초하여 양자화하는 시그마-델타 변조에 의하여 상기 오버샘플된 아날로그 입력 신호를 상기 피드백 신호에 상응하는 L(L은 실수)-비트 디지털 비트 스트림으로 변환하기 위한 시그마-델타 변조기;
    상기 L-비트 디지털 비트 스트림을 데시메이트된 멀티-비트 디지털 데이터로 변환하기 위한 데시메이션 필터; 및
    상기 시그마-델타 변조기로부터 출력된 에러 신호를 램프 신호에 기초하여 멀티-비트 디지털 데이터로 변환하기 위한 신호 변환기를 포함하는 시그마-델타 아날로그 디지털 변환기.
  5. 제4항에 있어서, 상기 시그마-델타 변조기는,
    상기 적분된 신호를 발생하기 위한 적분기;
    상기 적분된 신호를 상기 기준신호에 기초하여 양자화하여 상기 L-비트 디지털 비트 스트림을 발생하기 위한 양자화기; 및
    상기 적분기의 출력신호와 상기 양자화기의 출력신호의 차이에 해당하는 상기 에러신호를 발생하기 위한 에러 신호 발생기를 포함하는 시그마-델타 아날로그 디지털 변환기.
  6. 제4항에 있어서, 상기 시그마-델타 변조기는,
    상기 에러신호로서 사용될 수 있는 상기 적분된 신호를 발생하기 위한 적분기;
    상기 적분기로부터 출력된 상기 적분된 신호와 상기 오버샘플된 아날로그 입력 신호를 가산하기 위한 가산기;
    상기 가산기의 출력신호를 상기 기준신호에 기초하여 양자화하여 상기 L-비트 디지털 비트 스트림을 발생하기 위한 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기.
  7. 제4항에 있어서, 상기 시그마-델타 변조기는,
    상기 오버샘플된 아날로그 입력 신호와 상기 피드백 신호의 차이를 적분하여 중간 적분신호를 발생하기 위한 제1적분기;
    상기 중간 적분신호를 적분하여 상기 에러 신호로서 사용될 수 있는 상기 적분된 신호를 발생하기 위한 제2적분기;
    상기 중간 적분신호를 증폭하기 위한 증폭기;
    상기 오버샘플된 아날로그 입력 신호, 상기 적분된 신호, 및 상기 증폭기의 출력신호를 가산하기 위한 가산기; 및
    상기 가산기의 출력신호를 상기 기준신호에 기초하여 양자화하여 상기 L-비 트 디지털 비트 스트림을 발생하기 위한 양자화기를 포함하는 시그마-델타 아날로그 디지털 변환기.
  8. 제4항에 있어서, 상기 신호 변환기는,
    상기 에러 신호와 상기 램프 신호를 비교하여 비교 신호를 발생하기 위한 비교기; 및
    클락 신호와 상기 비교 신호에 응답하여 상기 멀티-비트 디지털 데이터를 발생하기 위한 카운터를 포함하는 시그마-델타 아날로그 디지털 변환기.
  9. 제8항에 있어서, 상기 카운터는,
    상기 램프 신호가 램핑을 시작한 시점부터 상기 비교 신호의 논리 상태가 천이할 때까지 상기 클락 신호를 카운트하고 카운트 결과에 따른 카운트 값을 상기 멀티-비트 디지털 데이터로서 출력하는 시그마-델타 아날로그 디지털 변환기.
  10. 제4항에 있어서, 상기 시그마-델타 변환기는,
    제1샘플링 주파수를 갖는 제1샘플링 신호로 아날로그 입력 신호를 샘플링하여 상기 오버샘플된 아날로그 입력 신호를 발생하기 위한 제1샘플러를 포함하며,
    상기 신호 변환기는,
    상기 에러 신호를 상기 제1샘플링 주파수보다 낮은 제2샘플링 주파수를 갖는 제2샘플링 신호로 샘플링하여 샘플된 에러 신호를 발생하기 위한 제2샘플러;
    상기 샘플된 에러 신호와 상기 램프 신호를 비교하여 비교 신호를 발생하기 위한 비교기; 및
    클락 신호와 상기 비교 신호에 응답하여 상기 멀티-비트 디지털 데이터를 발생하기 위한 카운터를 포함하는 시그마-델타 아날로그 디지털 변환기.
  11. 오버샘플된 아날로그 입력 신호와 피드백 신호의 차이를 적분하여 적분신호를 발생하고, 상기 적분신호를 기준신호에 기초하여 상기 피드백 신호에 상응하는 L(L은 실수)-비트 디지털 비트 스트림으로 변환한 후, 에러 신호를 램프 신호에 기초하여 P(P는 실수)-비트 디지털 비트로 변환하기 위한 시그마-델타 변조기;
    상기 L-비트 디지털 비트 스트림을 데시메이트된 멀티-비트 디지털 데이터로 변환하기 위한 데시메이션 필터; 및
    클락 신호에 기초하여 상기 P-비트 디지털 비트를 멀티-비트 디지털 데이터로 변환하기 위한 카운터를 포함하는 시그마-델타 아날로그 디지털 변환기.
  12. 제11항에 있어서, 상기 시그마-델타 변조기는,
    제1스위칭 동작시에는 상기 적분 신호와 상기 기준 신호의 비교 결과에 기초하여 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하고,
    제2스위칭 동작시에는 상기 적분 신호와 상기 피드백 신호의 차이, 및 상기 램프 신호의 비교 결과에 기초하여 발생한 상기 P-비트 디지털 비트를 상기 카운터로 출력하는 시그마-델타 아날로그 디지털 변환기.
  13. 제11항에 있어서, 상기 시그마-델타 변조기는,
    상기 적분 신호를 발생하기 위한 적분기;
    비교기; 및
    스위칭 신호에 응답하여, 상기 적분기의 출력신호 또는 상기 적분기의 출력 신호와 상기 피드백 신호의 차이에 해당하는 상기 에러 신호를 상기 비교기의 제1입력 단자로 출력하고, 상기 기준 신호와 상기 램프 신호 중에서 어느 하나를 상기 비교기의 제2입력 단자로 출력하고, 상기 비교기의 비교결과에 따라 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하거나 상기 P-비트 디지털 비트를 상기 카운터로 출력하기 위한 스위칭 회로를 포함하는 시그마-델타 아날로그 디지털 변환기.
  14. 제13항에 있어서, 상기 스위칭 회로는,
    상기 적분기의 상기 출력 신호와 상기 피드백 신호의 차이에 해당하는 상기 에러 신호를 발생하기 위한 에러 신호 발생기;
    상기 스위칭 신호에 응답하여 상기 적분기의 상기 출력 신호 또는 상기 에러 신호를 상기 비교기의 상기 제1입력 단자로 출력하기 위한 제1스위칭 블록;
    상기 스위칭 신호에 응답하여 상기 기준 신호 또는 상기 램프 신호를 상기 비교기의 상기 제2입력 단자로 출력하기 위한 제2스위칭 블록; 및
    상기 스위칭 신호에 응답하여 상기 L-비트 디지털 비트 스트림을 상기 데시 메이션 필터로 출력하거나 상기 P-비트 디지털 비트를 상기 카운터로 출력하기 위한 제3스위칭 블록을 포함하는 시그마-델타 아날로그 디지털 변환기.
  15. 제11항에 있어서, 상기 시그마-델타 변조기는,
    제1스위칭 동작시에는 상기 적분 신호와 상기 오버샘플된 아날로그 입력 신호를 포함하는 복합 신호, 및 상기 기준 신호의 비교 결과에 기초하여 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하고,
    제2스위칭 동작시에는 상기 램프 신호, 및 상기 에러 신호로 사용될 수 있는 상기 적분 신호의 비교 결과에 기초하여 발생한 상기 P-비트 디지털 비트를 상기 카운터로 출력하는 시그마-델타 아날로그 디지털 변환기.
  16. 제11항에 있어서, 상기 시그마-델타 변조기는,
    상기 적분 신호를 발생하기 위한 적분기;
    상기 오버샘플된 아날로그 입력 신호와 상기 적분기의 출력 신호를 가산하기 위한 가산기;
    비교기; 및
    스위칭 신호에 응답하여, 상기 가산기의 출력신호 또는 상기 에러 신호로서 사용될 수 있는 상기 적분기의 출력신호를 상기 비교기의 제1입력 단자로 출력하고, 상기 기준 신호와 상기 램프 신호 중에서 어느 하나를 상기 비교기의 제2입력 단자로 출력하고, 상기 비교기의 비교결과에 따라 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하거나 상기 P-비트 디지털 비트를 상기 카운터로 출력하기 위한 스위칭 회로를 포함하는 시그마-델타 아날로그 디지털 변환기.
  17. 제16항에 있어서, 상기 스위칭 회로는,
    상기 스위칭 신호에 응답하여 상기 가산기의 상기 출력신호 또는 상기 에러 신호를 상기 비교기의 상기 제1입력 단자로 출력하기 위한 제1스위칭 블록;
    상기 스위칭 신호에 응답하여 상기 기준 신호 또는 상기 램프 신호를 상기 비교기의 상기 제2입력 단자로 출력하기 위한 제2스위칭 블록; 및
    상기 스위칭 신호에 응답하여 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하거나 상기 P-비트 디지털 비트를 상기 카운터로 출력하기 위한 제3스위칭 블록을 포함하는 시그마-델타 아날로그 디지털 변환기.
  18. 제11항에 있어서, 상기 시그마-델타 변조기는,
    제1스위칭 동작시에는 상기 적분 신호와 상기 오버샘플된 아날로그 입력 신호를 포함하는 복합 신호, 및 상기 기준 신호의 비교 결과에 기초하여 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하고,
    제2스위칭 동작시에는 상기 에러 신호로서 사용될 수 있는 상기 적분신호와 상기 램프 신호의 비교 결과에 기초하여 발생한 상기 P-비트 디지털 비트를 상기 카운터로 출력하는 시그마-델타 아날로그 디지털 변환기.
  19. 제11항에 있어서, 상기 시그마-델타 변조기는,
    상기 오버샘플된 아날로그 입력 신호와 상기 피드백 신호의 차이를 적분하여 중간 적분신호를 발생하기 위한 제1적분기;
    상기 중간 적분신호를 적분하여 상기 적분 신호를 발생하기 위한 제2적분기;
    비교기; 및
    스위칭 신호에 응답하여, 상기 적분 신호와 상기 오버샘플된 아날로그 입력 신호를 포함하는 복합 신호, 또는 상기 에러 신호로서 사용될 수 있는 상기 적분 신호를 상기 비교기의 제1입력 단자로 출력하고, 상기 기준 신호와 상기 램프 신호 중에서 어느 하나를 상기 비교기의 제2입력 단자로 출력하고, 상기 비교기의 비교결과에 따라 발생한 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하거나 상기 P-비트 디지털 비트를 상기 카운터로 출력하기 위한 스위칭 회로를 포함하는 시그마-델타 아날로그 디지털 변환기.
  20. 제11항에 있어서, 상기 시그마-델타 변조기는,
    상기 오버샘플된 아날로그 입력 신호와 상기 피드백 신호의 차이를 적분하여 중간 적분신호를 발생하기 위한 제1적분기;
    상기 중간 적분신호를 적분하여 상기 적분신호를 발생하기 위한 제2적분기;
    상기 중간 적분 신호를 증폭하기 위한 증폭기;
    상기 오버샘플된 아날로그 입력 신호, 상기 증폭기의 출력신호, 및 상기 적 분 신호를 가산하기 위한 가산기;
    스위칭 신호에 응답하여 상기 에러 신호로서 사용될 수 있는 제2적분기로부터 출력된 상기 적분 신호 또는 상기 가산기의 출력 신호를 출력하기 위한 제1스위칭 블록;
    상기 스위칭 신호에 응답하여 상기 기준 신호 또는 상기 램프 신호를 출력하기 위한 제2스위칭 블록;
    상기 제1스위칭 블록의 출력 신호와 상기 제2스위칭 블록의 출력 신호를 비교하여 상기 L-비트 디지털 비트 스트림 또는 상기 P-비트 디지털 비트를 출력하기 위한 비교기; 및
    상기 스위칭 신호에 응답하여 상기 L-비트 디지털 비트 스트림을 상기 데시메이션 필터로 출력하거나 또는 상기 P-비트 디지털 비트를 상기 카운터로 출력하기 위한 제3스위칭 블록을 포함하는 시그마-델타 아날로그 디지털 변환기.
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