JP6504112B2 - Ａ／ｄ変換器 - Google Patents

Description

本発明は、フィードフォワード型ΔΣ変調方式と、巡回方式との２つの方式によりＡ／Ｄ変換をおこなうＡ／Ｄ変換器に関する。

通信や信号処理システムのデジタル化が進み、通信帯域の拡大や処理速度の高速化の要求に応えるべく、高速かつ高精度なＡ／Ｄ変換を実現するＡ／Ｄ変換器が求められている。

Ａ／Ｄ変換の方式は種々知られているが、例えばΔΣ型Ａ／Ｄ変換器と巡回型Ａ／Ｄ変換器とを組み合わせるハイブリッド型のＡ／Ｄ変換器がある。ΔΣ型Ａ／Ｄ変換器は巡回型Ａ／Ｄ変換器に較べて変換精度が高く、一方で巡回型Ａ／Ｄ変換器はΔΣ型Ａ／Ｄ変換器に較べて変換速度が速い。このハイブリッド型のＡ／Ｄ変換器では、高精度が要求される上位ビットのＡ／Ｄ変換にあってはΔΣ型を採用し、下位ビットのＡ／Ｄ変換にあっては巡回型に切り替えることによって、高速かつ高精度のＡ／Ｄ変換を実現する。

ところで、ハイブリッド型のＡ／Ｄ変換器では、ΔΣ型Ａ／Ｄ変換の実行後に残され、Ａ／Ｄ変換の残余値に相当するΔΣ型Ａ／Ｄ変換器を構成する積分回路の出力信号の振幅は、積分回路の増幅率に依存する。下位ビットのＡ／Ｄ変換に用いる巡回型Ａ／Ｄ変換器の分解能を有効に活用することにより、ハイブリッド型Ａ／Ｄ変換器の分解能を効率的に高めるためには、積分回路の出力信号振幅が巡回型Ａ／Ｄ変換器の入力範囲に収まる範囲で積分回路の増幅率をなるべく高く設定することが望ましい。一方で、例えばフィードバック型のΔΣ型Ａ／Ｄ変換器をハイブリッド型Ａ／Ｄ変換器の初段に用いる場合には、ΔΣ型のＡ／Ｄ変換の過程において、積分回路の出力にＡ／Ｄ変換の残余値に加えＡ／Ｄ変換の変換対象であるアナログ入力信号に相当する信号の成分が出力されるため、積分回路の出力信号の振幅が大きくなることから、積分回路の出力の飽和を回避するために積分回路の増幅率を低減する必要がある。

非特許文献１に記載のハイブリッド型Ａ／Ｄ変換器は、ΔΣ型Ａ／Ｄ変換を実行する際には、積分回路の出力とアナログ入力信号とを加算した信号を量子化する、いわゆるフィードフォワード型ΔΣ変調を採用している。これにより、積分回路の増幅率を高く保ったまま積分回路の出力信号の振幅を抑制することができる。さらに、巡回型Ａ／Ｄ変換の実行時に、ΔΣ型Ａ／Ｄ変換器に用いた量子化器を再度利用することにより、ΔΣ型と巡回型の２つのＡ／Ｄ変換方式を少ないハードウェア量で効率的に実現している。

Rombouts, P.; Woestyn, P.; De Bock, M.; Raman, J.; , "A very compact 1MS/s Nyquist-rate A/D-converter with 12 effective bits," Proceedings of the European Solid-State Circuits Conference 2012, pp.213-216, Sep. 2012 Lyden, C.; Ryan, J.; Ugarte, C.A.; Kornblum, J.; Yung, F.M. ;, "A single shot sigma delta analog to digital converter for multiplexed applications," Proceedings of the IEEE Custom Integrated Circuits Conference 1995, pp.203-206, May 1995

しかしながら、非特許文献１においては、フィードフォワード型のΔΣ変調を実現するためのアナログ入力信号と積分回路の出力信号との加算と、量子化とを、加算器としての機能を包含する加算機能付き量子化器（adding quantizer）によって実行する。非特許文献１における加算機能付き量子化器は、積分回路の出力信号とアナログ入力信号および量子化に用いる基準電圧の３組の差動信号を入力可能な差動増幅器で構成される。このため、例えば非特許文献２に示されるような加算機能を、スイッチトキャパシタ回路等を用いた加算専用の回路で構成する方式と較べて、加算の演算誤差が大きい。これにより、ΔΣ型Ａ／Ｄ変換における量子化に誤差が生じる問題や、その量子化の誤差によって積分回路の出力信号に誤差が生じやすいという問題がある。

本発明は、上記問題点を鑑みてなされたものであり、フィードフォワード型のΔΣ変調を採用するハイブリッド型Ａ／Ｄ変換器において、積分回路の増幅率を高めて巡回型のＡ／Ｄ変換の効率を高めるためのフィードフォワード型のΔΣ変調を高精度に実行しつつ、ΔΣ型と巡回型の２つのＡ／Ｄ変換において量子化器を共用してハードウェア量を抑えることにより、高速で高精度かつ小型のＡ／Ｄ変換器を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、
変換対象のアナログ信号（Ｖｉｎ）を入力信号とするΔΣ変調を実行するための積分回路（１０，１２，１４）と、
少なくとも積分回路の出力信号と、ΔΣ変調における基準信号としての第１基準信号（Ｖｒｅｆｓ）と、を加算した加算結果を出力する加算器（３０，３２）と、
積分回路の出力信号と加算器の出力信号と巡回型Ａ／Ｄ変換における基準信号としての第２基準信号（Ｖｒｅｆｃ）と、が入力され、積分回路の出力信号および加算器の出力信号を量子化した量子化結果を生成する量子化器（２０，２６）と、
積分回路と、加算器と、量子化器とを、ΔΣ変調器として動作させるΔΣ変調モード、または積分回路と、量子化器とを、巡回型Ａ／Ｄ変換器として動作させる巡回モードのいずれかのモードに切り替えて動作させるとともに、量子化結果に基づいてアナログ信号のＡ／Ｄ変換結果（Ｄｏｕｔ）を生成する制御部（４０）と、を備えるＡ／Ｄ変換器であって、
量子化器は、
比較器（２２）と、
積分回路および加算器と、比較器と、の間に介在し、積分回路および加算器と、比較器と、の互いの接続状態を切り替えるスイッチ部（２４，２８）と、を有し、
制御部は、
ΔΣ変調モードにおいて、加算結果のみが比較器に入力されるようにスイッチ部を制御し、
巡回モードにおいて、積分回路の出力信号と、積分回路の出力信号に対する比較値となるべく設定された第２基準信号と、が比較器に入力されるようにスイッチ部を制御する。

これによれば、比較器への入力信号をΔΣ変調モードと巡回モードとで切り替えることによって、ΔΣ変調モードにおいてはフィードフォワード型のΔΣ変調器として動作し、巡回モードにおいては積分回路の出力を比較器の入力に加算器を介さずに直接接続して巡回型のＡ／Ｄ変換を実行できる。

具体的には、ΔΣ変調によるＡ／Ｄ変換においては、加算器においてアナログ信号（Ｖｉｎ）と積分回路の出力信号と第１基準信号とを加算した上で、加算器の出力信号のみを入力信号として持つ、実質１差動入力の比較器によって量子化するため、非特許文献１の構成に較べて加算の演算精度を向上するとともに量子化の精度を向上することができる。一方、巡回型のＡ／Ｄ変換においては、量子化器において第２基準信号と積分回路の出力信号とを加算器を介することなく、２差動入力の比較器によって比較するため、高速かつ高精度にＡ／Ｄ変換を実行することができる。

第１実施形態におけるＡ／Ｄ変換器の構成を示すブロック図である。 量子化器の詳細な構成を示す回路図である。 ΔΣ変調モードにおける量子化器の接続状態を示す回路図である。 巡回モードにおける量子化器の接続状態を示す回路図である。 Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートである。 ΔΣ変調モードにおけるＡ／Ｄ変換器の接続状態を示す回路図である。 巡回モードにおけるＡ／Ｄ変換器の接続状態を示す回路図である。 第２実施形態におけるＡ／Ｄ変換器の構成を示すブロック図である。 Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートである。 巡回モードにおいてスイッチ（ＣＹＣ１）がオンにされたときのＡ／Ｄ変換器の接続状態を示す回路図である。 巡回モードにおいてスイッチ（ＣＹＣ２）がオンにされたときのＡ／Ｄ変換器の接続状態を示す回路図である。 第３実施形態におけるＡ／Ｄ変換器の構成を示すブロック図である。 Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートである。 ΔΣ変調モードにおけるＡ／Ｄ変換器の接続状態を示す回路図である。 巡回モードにおけるＡ／Ｄ変換器の接続状態を示す回路図である。 第４実施形態におけるＡ／Ｄ変換器の構成を示すブロック図である。 量子化器の詳細な構成を示す回路図である。 Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートである。 ΔΣ変調モードにおけるＡ／Ｄ変換器の接続状態を示す回路図である。 巡回モードにおけるＡ／Ｄ変換器の接続状態を示す回路図である。 変形例におけるＡ／Ｄ変換器の構成を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１〜図４を参照して、本実施形態に係るＡ／Ｄ変換器の概略構成について説明する。

このＡ／Ｄ変換器は、ΔΣ型Ａ／Ｄ変換と巡回（サイクリック）型Ａ／Ｄ変換の２つの方式のＡ／Ｄ変換器を備え、要求されるＡ／Ｄ変換精度および変換速度に応じてΔΣ変調によるＡ／Ｄ変換（ΔΣ変調モード）と巡回型のＡ／Ｄ変換（巡回モード）とを切り替えて動作するハイブリッド型のＡ／Ｄ変換器である。

図１に示すように、本実施形態におけるＡ／Ｄ変換器１００は、アナログ信号であるＶｉｎが入力されると、デジタル信号としてＤｏｕｔを出力する。

Ａ／Ｄ変換器１００は、積分回路１０と、量子化器２０と、加算器３０と、制御部４０と、ＤＡＣ５０と、減算部６０と、を備えている。本実施形態におけるＡ／Ｄ変換器１００は、１つの積分回路１０と、１つのＤＡＣ５０とを用いてアナログ信号Ｖｉｎに対してＡ／Ｄ変換を行う、１次ΔΣ変調を実行する。

積分回路１０は、スイッチ（ＤＳ）と減算部６０を介してアナログ信号Ｖｉｎを入力可能にされている。積分回路１０は図示しないオペアンプと積分容量とを有している。なお、以降、スイッチについての符号は、ΔΣ変調によるＡ／Ｄ変換に供されるものにＤＳと付し、巡回型のＡ／Ｄ変換に供されるものにＣＹＣ（あるいはＣＹＣ１／ＣＹＣ２）と付す。

ΔΣ変調によるＡ／Ｄ変換において、積分回路１０は、減算部６０により演算される、アナログ信号Ｖｉｎと、後述の量子化結果Ｑｏｕｔに対応した信号との差分を積分して、積分回路１０の出力信号であるＶｉｎｔを出力する。本実施形態におけるＡ／Ｄ変換器１００は差動信号による動作を行うため、積分回路１０は出力信号Ｖｉｎｔとして、Ｖｉｎｔ＋およびその逆極性のＶｉｎｔ−を出力する。

一方、巡回型のＡ／Ｄ変換においては、積分回路１０は、積分回路１０の出力に残されるＡ／Ｄ変換の残差に対するＤＡＣ５０および減算部６０による減算と、積分回路１０による増幅動作とによる演算結果を、再び積分回路１０の出力信号Ｖｉｎｔとして出力する。なお、Ａ／Ｄ変換器１００は、図１に示すように、積分回路１０の出力端子と減算部６０の入力端子がスイッチ（ＣＹＣ）を介して相互に接続されており、巡回モードにおいて積分回路１０の出力信号Ｖｉｎｔを減算部６０に入力できるようになっている。

量子化器２０は、積分回路１０の出力信号Ｖｉｎｔ、あるいは後述の加算器３０の出力信号である加算結果Ｖｓｕｍが入力され、これらの出力信号を量子化した量子化結果Ｑｏｕｔを出力する。なお、本実施形態における量子化器２０は、量子化器２０ａと量子化器２０ｂとを有する１．５ビット量子化器である。また、量子化器２０ａと量子化器２０ｂは、それぞれにＶｉｎｔ、Ｖｓｕｍ、後述の基準信号Ｖｒｅｆｃが入力される。

量子化器２０の具体的な構成を、図２を参照して説明する。なお、上記したように、量子化器２０は量子化器２０ａと量子化器２０ｂとを有するが、その構成は入力される基準信号Ｖｒｅｆｃの極性を除いて互いに同一である。なお、図２において、括弧内に示す信号名（極性）は量子化器２０ｂにおける信号名である。

図２に示すように、量子化器２０ａは、４入力（２組の差動信号の入力）１出力の比較器２２を有する。比較器２２は、２つの非反転入力端子と、２つの反転入力端子と、１つの出力端子と、を有する。

また、量子化器２０ａは、積分回路１０と比較器２２、および後述の加算器３０と比較器２２との接続状態を制御するスイッチ部２４を有する。本実施形態におけるスイッチ部２４は量子化器２０ａの６個の入力（３組の差動信号の入力）を比較器２２の４個の入力（２組の差動信号の入力）に切り替えて入力するようになっている。量子化器２０ａ、ひいてはスイッチ部２４に入力される信号は、図１および図２に示すように、巡回モード時の比較器２２の基準電圧となる第２基準信号Ｖｒｅｆｃ−およびその逆極性のＶｒｅｆｃ＋と、積分回路１０の出力信号たるＶｉｎｔ＋およびその逆極性のＶｉｎｔ−と、加算器３０の出力信号たる加算結果Ｖｓｕｍ＋とその逆極性のＶｓｕｍ−である。

なお、量子化器２０ａに入力される各種信号には添え符号として＜ａ＞を付す。例えば、量子化器２０ａに入力されるＶｒｅｆｃ−はＶｒｅｆｃ−＜ａ＞と記載し、Ｖｉｎｔ＋はＶｉｎｔ＋＜ａ＞と記載する。一方で、量子化器２０ｂに入力される各種信号には添え符号として＜ｂ＞を付す。例えば、量子化器２０ｂに入力されるＶｒｅｆｃ＋はＶｒｅｆｃ＋＜ｂ＞と記載し、Ｖｓｕｍ＋はＶｓｕｍ＋＜ｂ＞と記載する。

第２基準信号Ｖｒｅｆｃ−は、スイッチ（ＣＹＣ）を介して比較器２２における一方の非反転入力端子に入力可能になっている。この非反転入力端子に入力される電圧をＶｑ１＋と示す。より詳しくは、量子化器２０ａにおいてはＶｑ１＋＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ１＋＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ１＋＜ａ＞はＶｒｅｆｃ−＜ａ＞に等しい。ただし、Ｖｑ１＋＜ｂ＞はＶｒｅｆｃ−の逆極性であるＶｒｅｆｃ＋＜ｂ＞に等しい。

積分回路１０の出力信号Ｖｉｎｔ＋は、スイッチ（ＣＹＣ）を介して比較器２２における他方の非反転入力端子に入力可能になっている。この非反転入力端子に入力される電圧をＶｑ２＋と示す。より詳しくは、量子化器２０ａにおいてはＶｑ２＋＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ２＋＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ２＋はＶｉｎｔ＋に等しい。

加算器３０の出力信号たる加算結果Ｖｓｕｍ＋は、スイッチ（ＤＳ）を介して比較器２２における２つの非反転入力端子の両方に入力可能になっている。つまり、スイッチ（ＤＳ）がオンのときＶｑ１＋＜ａ＞およびＶｑ２＋＜ａ＞はそれぞれＶｓｕｍ＋＜ａ＞に等しく、また、Ｖｑ１＋＜ｂ＞およびＶｑ２＋＜ｂ＞はそれぞれＶｓｕｍ＋＜ｂ＞に等しい。

第２基準信号Ｖｒｅｆｃ＋は、スイッチ（ＣＹＣ）を介して比較器２２における一方の反転入力端子に入力可能になっている。この反転入力端子に入力される電圧をＶｑ１−と示す。より詳しくは、量子化器２０ａにおいてはＶｑ１−＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ１−＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ１−＜ａ＞はＶｒｅｆｃ＋＜ａ＞に等しい。ただし、Ｖｑ１−＜ｂ＞はＶｒｅｆｃ＋の逆極性であるＶｒｅｆｃ−＜ｂ＞に等しい。

積分回路１０の出力信号Ｖｉｎｔ−は、スイッチ（ＣＹＣ）を介して比較器２２における他方の反転入力端子に入力可能になっている。この反転入力端子に入力される電圧をＶｑ２−と示す。より詳しくは、量子化器２０ａにおいてはＶｑ２−＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ２−＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ２−はＶｉｎｔ−に等しい。

加算器３０の出力信号たる加算結果Ｖｓｕｍ−は、スイッチ（ＤＳ）を介して比較器２２における２つの反転入力端子の両方に入力可能になっている。つまり、スイッチ（ＤＳ）がオンのときＶｑ１−＜ａ＞およびＶｑ２−＜ａ＞はそれぞれＶｓｕｍ−＜ａ＞に等しく、また、Ｖｑ１−＜ｂ＞およびＶｑ２−＜ｂ＞はそれぞれＶｓｕｍ−＜ｂ＞に等しい。

上記したように、スイッチ（ＤＳ）はΔΣ変調モードにおいてオンになるスイッチである。よって、ΔΣ変調モードにおける比較器２２は、図３に示すように、実質的に加算器３０に出力信号であるＶｓｕｍ＋とＶｓｕｍ−のみが１組の差動信号として入力されて互いを比較する１差動入力の比較器として機能する。

また、スイッチ（ＣＹＣ）は巡回モードにおいてオンになるスイッチである。よって、巡回モードにおける比較器２２は、図４に示すように、Ｖｉｎｔ＋とＶｉｎｔ−との差分と、Ｖｒｅｆｃ＋とＶｒｅｆｃ−との差分と、を比較する２差動入力の比較器として機能する。

加算器３０は、入力される信号を加算し、その加算結果を出力する加算器である。加算器３０に入力される信号は、図１に示すように、ΔΣ変調モード時の基準電圧たる第１基準信号Ｖｒｅｆｓ＋およびその逆極性Ｖｒｅｆｓ−と、変換対象であるアナログ信号Ｖｉｎ＋およびその逆極性Ｖｉｎ−と、積分回路１０の出力信号Ｖｉｎｔ＋およびその逆極性Ｖｉｎｔ−である。なお、加算器３０も、量子化器２０に対応して２つの加算器３０ａと加算器３０ｂとを有する。加算器３０ａと加算器３０ｂとの構成は入力する第１基準信号Ｖｒｅｆｓの極性が異なる点を除いて互いに同一である。

加算器３０ａあるいは加算器３０ｂは、入力される各信号に基づいて加算を実行し、その結果をＶｓｕｍとして量子化器２０に出力する。具体的には、加算器３０ａでは、ＶｉｎとＶｉｎｔとＶｒｅｆｓ（図１ではＶｒｅｆｓ＋と記載）を加算した結果である加算結果Ｖｓｕｍ＜ａ＞が量子化器２０ａに対して出力される。また、加算器３０ｂでは、ＶｉｎとＶｉｎｔと逆極性とした基準信号Ｖｒｅｆｓ（図１ではＶｒｅｆｓ−と記載）を加算した結果である加算結果Ｖｓｕｍ＜ｂ＞が量子化器２０ｂに対して出力される。加算結果Ｖｓｕｍ＜ａ＞およびＶｓｕｍ＜ｂ＞には、それぞれ変換対象のアナログ信号であるＶｉｎの成分が含まれ、この加算結果はΔΣ変調モードにおいて量子化器２０に入力される。すなわち、このＡ／Ｄ変換器１００は、ΔΣ変調モードにおいてフィードフォワード型のΔΣ変調器を構成する。

制御部４０は、量子化器２０の生成する量子化結果Ｑｏｕｔに基づいて、アナログ信号ＶｉｎのＡ／Ｄ変換結果Ｄｏｕｔを生成する。また、制御部４０は、Ｑｏｕｔに基づいて後述のＤＡＣ５０を制御することにより、ＤＡＣ５０から後述の減算部６０への出力を制御する。なお、本実施形態における制御部４０は、量子化器２０ａの出力信号Ｑｏｕｔ＜ａ＞と、量子化器２０ｂの出力信号Ｑｏｕｔ＜ｂ＞と、の組み合わせに対応したＱｏｕｔ＜ａ：ｂ＞に基づいてＤＡＣ５０を制御している。例えば、Ｑｏｕｔ＜ａ＞＝０、且つ、Ｑｏｕｔ＜ｂ＞＝０であれば、Ｑｏｕｔ＜ａ：ｂ＞＝−１であり、Ｑｏｕｔ＜ａ＞＝０、且つ、Ｑｏｕｔ＜ｂ＞＝１であれば、Ｑｏｕｔ＜ａ：ｂ＞＝０であり、Ｑｏｕｔ＜ａ＞＝１、且つ、Ｑｏｕｔ＜ｂ＞＝１であれば、Ｑｏｕｔ＜ａ：ｂ＞＝１である。

また、制御部４０は、Ａ／Ｄ変換器１００を構成する各種スイッチを制御している。具体的には、ΔΣ変調モードにおいてはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフし、巡回モードにおいてはスイッチ（ＤＳ）をオフにするとともにスイッチ（ＣＹＣ）をオンする。

ＤＡＣ５０は、例えば一般的に知られた容量式Ｄ／Ａ変換器である。ＤＡＣ５０は、量子化結果Ｑｏｕｔ、および、制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。ＤＡＣ容量に入力された電圧に基づいて、減算部６０における減算が実行される。

次に、図５〜図７を参照して、Ａ／Ｄ変換器１００の動作について説明する。

本実施形態におけるＡ／Ｄ変換器１００の動作に係るタイミングチャートを図５に示す。ＣＬＫは基準クロックを表し、図５では基準クロックがＨｉｇｈまたはＬｏｗの状態を示すタイミングが横軸を時間にして示されている。ＤＳはスイッチ（ＤＳ）のオンまたはオフの状態を示している。ＤＳがＨｉｇｈであればスイッチ（ＤＳ）がオンであり、Ｌｏｗであればスイッチ（ＤＳ）がオフである。ＣＹＣはスイッチ（ＣＹＣ）のオンまたはオフの状態を示している。ＣＹＣがＨｉｇｈであればスイッチ（ＣＹＣ）がオンであり、Ｌｏｗであればスイッチ（ＣＹＣ）がオフである。Ｖｑ１＋＜ａ＞〜Ｖｑ２−＜ｂ＞は量子化器２０における入力端子の各信号の状態である。Ｑｏｕｔ＜ａ：ｂ＞は、Ｑｏｕｔ＜ａ＞とＱｏｕｔ＜ｂ＞とに基づいて論理演算された結果である。図５には、Ａ／Ｄ変換動作の一例としてＱｏｕｔ＜ａ：ｂ＞の値を記載する。Ｄｏｕｔは制御部４０でＱｏｕｔ＜ａ：ｂ＞の値を演算して生成される値であり、アナログ信号ＶｉｎをＡ／Ｄ変換した結果である。この例では、リセット動作の後にΔΣ変調モードにおける量子化が４サイクル実行され、その後に巡回モードにおける量子化が６サイクル実行される。すなわち、リセット動作を含めて１１クロックでＡ／Ｄ変換を完了する。

具体的には、図５に示すように、最初にリセット動作が実行される。リセット動作は、スイッチ（ＤＳ）がオンされて積分回路１０やＤＡＣ５０に含まれる容量素子やオペアンプ等の電位をアナロググランドレベル等の所定の電位にリセットする。

次いで、制御部４０は、Ａ／Ｄ変換器１００をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。これにより、量子化器２０は図３に示す結線状態となり、図１および図２に示すＡ／Ｄ変換器１００は、実質的に図６に示す結線状態となる。つまり、量子化器２０ａおよび２０ｂはそれぞれ実質的に１組の差動信号を入力として持つ比較器として機能する。この際の量子化器２０ａ，２０ｂへの入力信号は、ＶｉｎｔとＶｉｎに加え、さらに第１基準信号Ｖｒｅｆｓとを加算した結果である加算器３０の出力信号Ｖｓｕｍである。

具体的には、ΔΣ変調モードでは、Ａ／Ｄ変換器１００は、減算部６０においてアナログ信号ＶｉｎからＤＡＣ５０の出力信号を減算した結果を積分回路１０によって積分した後に、加算器３０による加算を実行し、加算器３０の出力信号を量子化器２０によって量子化する。この際、Ａ／Ｄ変換器１００は、加算器３０において積分回路１０の出力信号にアナログ信号Ｖｉｎが加算されるフィードフォワード型のΔΣ変調器として動作する。

本実施形態におけるＡ／Ｄ変換では、ΔΣ変調モードにおける量子化は４サイクル実行される。すなわち、図５に示すように、量子化器２０による量子化結果Ｑｏｕｔ＜ａ：ｂ＞は４サイクルの量子化の間に１→０→０→１のように変化し、その量子化結果を積算することによりＡ／Ｄ変換器１００のＡ／Ｄ変換結果Ｄｏｕｔの上位ビット分に相当するＡ／Ｄ変換結果が得られる。図５では、ΔΣ変調によって得られるＡ／Ｄ変換結果がＡ／Ｄ変換結果Ｄｏｕｔに対して持つ重みを考慮してＤｏｕｔの値を記載してある。ΔΣ変調モードにおける４サイクルの量子化の結果は、Ｑｏｕｔ＜ａ：ｂ＞の積算値に重みの６４を乗じた結果としてＤｏｕｔに反映され、Ｄｏｕｔは６４→６４→６４→１２８のように変化する。

次いで、制御部４０は、Ａ／Ｄ変換器１００を巡回モードで動作させる。具体的にはスイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。これにより、量子化器２０は図４に示す結線状態となり、図１および図２に示すＡ／Ｄ変換器１００は、実質的に図７に示す結線状態となる。つまり、量子化器２０ａおよび２０ｂはそれぞれ２差動入力の比較器として機能する。この際の量子化器２０ａ，２０ｂへの入力信号は、積分回路１０の出力信号Ｖｉｎｔ＋およびＶｉｎｔ−と、第２基準信号Ｖｒｅｆｃ＋およびＶｒｅｆｃ−である。

巡回モードにおいては、量子化器２０は、第２基準信号Ｖｒｅｆｃ＋およびＶｒｅｆｃ−を閾値として、１．５ビットの量子化を実行する。本実施形態では、巡回モードにおけるＡ／Ｄ変換は６サイクル実行される。すなわち、図５に示すように、Ｑｏｕｔ＜ａ：ｂ＞は巡回型のＡ／Ｄ変換における６サイクルの間に０→−１→０→１→０→１のように変化し、その量子化結果を一般的な巡回型Ａ／Ｄ変換器と同様にＡ／Ｄ変換結果Ｄｏｕｔに適宜重み付け加算した結果として、Ａ／Ｄ変換結果Ｄｏｕｔは１２８→１１２→１１２→１１６→１１６→１１７のように変化する。

次に、本実施形態におけるＡ／Ｄ変換器１００を採用することによる作用効果について説明する。

本実施形態におけるＡ／Ｄ変換器１００は、比較器２２への入力信号を、スイッチ部２４を用いてΔΣ変調モードと巡回モードとで切り替えることによって、ΔΣ変調モードにおいては加算器３０の出力を比較器２２に接続してフィードフォワード型のΔΣ変調器として動作し、巡回モードでは積分回路１０の出力と比較器２２とを加算器３０を介さずに接続して巡回型Ａ／Ｄ変換器として動作する。

具体的には、ΔΣ変調によるＡ／Ｄ変換においては、Ａ／Ｄ変換器１００は、加算器３０においてアナログ信号Ｖｉｎと積分回路１０の出力信号と基準電圧（第１基準信号）とを加算した上で、加算器３０の出力信号のみを入力信号として持つ実質１差動入力の比較器として動作する量子化器２０によって量子化するため、従来の構成に較べて加算の演算精度を向上するとともに量子化の精度を向上することができる。一方、巡回型のＡ／Ｄ変換においては、量子化器２０において基準電圧（第２基準信号）と積分回路１０の出力とを加算器３０を介することなく、２組の差動信号を入力として持つ比較器２２で比較するため、加算器３０の動作速度に影響を受けることなく高速かつ高精度にＡ／Ｄ変換を実行することができる。

（第２実施形態）
第１実施形態において説明した１次ΔΣ変調を用いるＡ／Ｄ変換器１００を基本構成とし、適宜構成を変更することができる。第１実施形態では巡回モードにおいて１クロックあたり１サイクルのＡ／Ｄ変換を行う構成を例示したが、本実施形態では、巡回モードにおいて１クロックあたり２サイクルのＡ／Ｄ変換を行うことが可能な構成について説明する。

本実施形態におけるＡ／Ｄ変換器１１０は、Ｄ／Ａ変換器および減算部をそれぞれ２つずつ備えている。つまり、Ａ／Ｄ変換器１１０は、第１実施形態におけるＡ／Ｄ変換器１００と較べてＤ／Ａ変換器および減算部をそれぞれ１つずつ多く備えている。具体的には、図８に示すように、Ａ／Ｄ変換器１１０は、第１ＤＡＣ５２と、第２ＤＡＣ５４と、第１減算部６２と、第２減算部６４と、を備えている。第１ＤＡＣ５２は第１実施形態におけるＤＡＣ５０に相当する。第１ＤＡＣ５２は第１減算部６２に接続されている。第１減算部６２は第１実施形態における減算部６０に相当する。第１減算部６２と積分回路１０との間には、スイッチ（ＣＹＣ２）が介在している。そして、スイッチ（ＣＹＣ２）と積分回路１０との間の接点に、スイッチ（ＣＹＣ１）を介して第２減算部６４が接続されている。第２ＤＡＣ５４は制御部４０と第２減算部６４との間に介在している。積分回路１０の出力信号Ｖｉｎｔは、第１実施形態と同様にスイッチ（ＣＹＣ）を介して第１減算部６２に接続されている。これに加えて、本実施形態では、出力信号Ｖｉｎｔが第２減算部６４にも接続されている。積分回路１０から第２減算部６４への接続はスイッチ（ＣＹＣ１）がオンのときに有効になる。スイッチ（ＣＹＣ１）が有効になると、第２減算部６４によって第２ＤＡＣ５４の出力信号が積分回路１０の出力信号Ｖｉｎｔから減算され、その減算の結果である第２減算部６４の出力信号が積分回路１０の入力に接続される。

図８において、符号ＤＳが付されたスイッチ（ＤＳ）はΔΣ変調モードにおいてオンになるスイッチである。符号ＣＹＣが付されたスイッチ（ＣＹＣ）は巡回モードにおいてオンになるスイッチである。符号ＣＹＣ１が付されたスイッチ（ＣＹＣ１）は巡回モードにおいて、第２ＤＡＣ５４を介して減算を行う場合にオンになるスイッチである。符号ＣＹＣ２が付されたスイッチ（ＣＹＣ２）は巡回モードにおいて、第１ＤＡＣ５２を介して減算を行う場合にオンになるスイッチである。なお、第１減算部６２の出力端子と積分回路１０の入力端子との間に介在するスイッチ（ＤＳ ｏｒ ＣＹＣ２）は、ΔΣ変調モードにおいてオンになるとともに、巡回モードにおいて，第１ＤＡＣ５２を介して減算を行う場合にもオンになる。

図９〜図１１を参照して、本実施形態におけるＡ／Ｄ変換器１１０の具体的な動作について説明する。

本実施形態におけるＡ／Ｄ変換器１１０の動作に係るタイミングチャートを図９に示す。ＣＹＣ１はスイッチ（ＣＹＣ１）のオンまたはオフの状態を示している。ＣＹＣ１がＨｉｇｈであればスイッチ（ＣＹＣ１）がオンであり、Ｌｏｗであればスイッチ（ＣＹＣ１）がオフである。ＣＹＣ２はスイッチ（ＣＹＣ２）のオンまたはオフの状態を示している。ＣＹＣ２がＨｉｇｈであればスイッチ（ＣＹＣ２）がオンであり、Ｌｏｗであればスイッチ（ＣＹＣ２）がオフである。

図９に示すように、最初にリセット動作が実行される。リセット動作は第１実施形態におけるリセット動作と同様であるため説明を省略する。

次いで、制御部４０は、Ａ／Ｄ変換器１１０をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。ただし、第１減算部６２の出力端子と積分回路１０の入力端子との間に介在するスイッチ（ＤＳ ｏｒ ＣＹＣ２）はオンにする。その結果、図８に示すＡ／Ｄ変換器１１０の結線状態は第１実施形態におけるΔΣ変調モードと実質的に同一となる（図６）。本実施形態におけるΔΣ変調モードにおける量子化も、第１実施形態と同様に４サイクルに亘って実行される。量子化の動作は第１実施形態におけるΔΣ変調モードの動作と同様であるからその説明を省略する。

次いで、制御部４０は、Ａ／Ｄ変換器１１０を巡回モードで動作させる。具体的には、制御部４０は、スイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。加えて、このとき、スイッチ（ＣＹＣ１）はオンにし、第１減算部６２の出力端子と積分回路１０の入力端子との間に介在するスイッチ（ＤＳ ｏｒ ＣＹＣ２）はオフにする。これにより、量子化器２０は図４に示す結線状態となり、図８に示すＡ／Ｄ変換器１１０は、実質的に図１０に示す結線状態となる。これは、第１実施形態における巡回モードと実質的に同一の結線状態である。

図１０に示す結線状態においてＡ／Ｄ変換が行われた直後、すなわち、巡回モードが開始されてから半クロック後において、スイッチ（ＣＹＣ１）がオフされるとともにスイッチ（ＤＳ ｏｒ ＣＹＣ２）がオンされる。これにより、図８に示すＡ／Ｄ変換器１１０は、実質的に図１１に示す結線状態となる。量子化結果に基づく減算を実行するためのＤ／Ａ変換器は、第２ＤＡＣ５４から第１ＤＡＣ５２に切り替わり、第２減算部６４は第１減算部６２に切り替わるが、実質的な動作はスイッチ（ＣＹＣ１）がオンの場合と同一である。

つまり、１クロックの間に、スイッチ（ＣＹＣ１）がオンとされた状態でのＡ／Ｄ変換と、スイッチ（ＣＹＣ２）がオンとされた状態でのＡ／Ｄ変換とが連続で実行される。すなわち、１クロックの間に巡回型のＡ／Ｄ変換が２サイクル実行される。第１実施形態においては巡回型のＡ／Ｄ変換の１サイクルに１クロックを要したが、本実施形態における巡回型のＡ／Ｄ変換は１クロックのうちに２サイクル実行されるので、巡回モードにおけるＡ／Ｄ変換に要する時間を短縮することができる。本実施形態においては、巡回型のＡ／Ｄ変換の実行時に第２基準信号Ｖｒｅｆｃおよび積分回路１０の出力の２つの差動信号が加算器３０を介さずに比較器２２に直接入力される。そのため、加算器３０の遅延時間が量子化器２０による量子化の速度に影響を与えない。また、２組の差動信号を入力信号とする量子化は２差動入力の比較器２２を用いることで高精度に実行できることから、量子化器２０は量子化の精度を保ちつつ高速に量子化を実行することができる。これにより、Ａ／Ｄ変換器１１０は、１クロックの間に精度を保ちつつ巡回型のＡ／Ｄ変換を２サイクル実行できる。

（第３実施形態）
第１実施形態および第２実施形態では１次ΔΣ変調を用いるＡ／Ｄ変換器について説明した。これに対して、本実施形態では、２次ΔΣ変調を用いるＡ／Ｄ変換器について説明する。

本実施形態におけるＡ／Ｄ変換器１２０は、図１２に示すように、積分回路１０としての第１積分器１２および第２積分器１４と、量子化器２０と、加算器３２と、制御部４０と、第１ＤＡＣ５６と、第２ＤＡＣ５８と、第１減算部６６と、第２減算部６８と、を備えている。

第１積分器１２は、第１減算部６６を介してアナログ信号Ｖｉｎが入力される。第１減算部６６は第１実施形態における減算部６０と同様の機能を発揮する。すなわち、第１減算部６６により、Ｖｉｎから後述の第１ＤＡＣ５６の出力信号の減算が実行されて、減算結果が第１積分器１２に入力される。なお、第１積分器１２の出力信号をＶｉｎｔ１と示す。また、極性を示すときにはＶｉｎｔ１＋あるいはＶｉｎｔ１−と示す。Ｖｉｎｔ１はスイッチ（ＤＳ）を介して第２積分器１４に入力されるとともに、後述の加算器３２にも入力される。

第２積分器１４の入力端子は、スイッチ（ＤＳ）を介して第１積分器１２の出力端子に接続されている。第２積分器１４の出力信号Ｖｉｎｔ２は加算器３２あるいは量子化器２０に出力されるとともに、第２減算部６８に対しても出力される。第２減算部６８は第２実施形態における第２減算部６４と同様の機能を奏するものであり、量子化結果に基づいてＶｉｎｔ２に対して減算を実行し、その減算結果を、スイッチ（ＣＹＣ）を介して第２積分器１４に入力する。

量子化器２０は、図２に示すように、比較器２２およびスイッチ部２４はともに第１実施形態と同一の構成を採用することができる。ただし、スイッチ部２４に入力される信号について、図２でＶｉｎｔ＋と記載した部分はＶｉｎｔ２＋に読み替え、Ｖｉｎｔ−と記載した部分はＶｉｎｔ２−に読み替える。

加算器３２に入力される信号は、図１２に示すように、ΔΣ変調モード時の基準電圧である第１基準信号Ｖｒｅｆｓ＋およびその逆極性Ｖｒｅｆｓ−と、変換対象であるアナログ信号Ｖｉｎ＋およびその逆極性Ｖｉｎ−と、第１積分器１２の出力信号Ｖｉｎｔ１＋およびその逆極性Ｖｉｎｔ１−と、第２積分器１４の出力信号Ｖｉｎｔ２＋およびその逆極性Ｖｉｎｔ２−である。なお、加算器３２も、量子化器２０に対応して２つの加算器３２ａと加算器３２ｂとを有する。加算器３２ａと加算器３２ｂの構成は入力する第１基準信号Ｖｒｅｆｓの極性が異なる点を除いて互いに同一である。

加算器３２ａあるいは加算器３２ｂは、入力される各信号に基づいて加算を実行し、その結果をＶｓｕｍとして量子化器２０に出力する。第１または第２実施形態における加算器３０では、積分回路１０の出力信号Ｖｉｎｔを加算対象に含んでいるが、本実施形態における加算器３２は、Ｖｉｎｔの代わりに第１積分器１２の出力Ｖｉｎｔ１および第２積分器１４の出力Ｖｉｎｔ２を加算対象に含んでいる。この加算器３２においても、加算結果Ｖｓｕｍ＋およびＶｓｕｍ−には、それぞれ変換対象のアナログ信号であるＶｉｎ＋およびＶｉｎ−の成分が含まれ、この加算結果はΔΣ変調モードにおいて量子化器２０に入力される。すなわち、このＡ／Ｄ変換器１２０は、ΔΣ変調モードにおいて２次のフィードフォワード型のΔΣ変調器を構成する。

制御部４０は、第１または第２実施形態と同様であり、量子化器２０の生成する量子化結果Ｑｏｕｔに基づいて、アナログ信号ＶｉｎのＡ／Ｄ変換結果Ｄｏｕｔを生成する。また、制御部４０は、後述の第１ＤＡＣ５６および第２ＤＡＣ５８をＱｏｕｔに基づいて制御することで、ΔΣ変調モードおよび巡回モードにおける減算に係るＤＡＣの出力信号を決定する。

第１ＤＡＣ５６および第２ＤＡＣ５８は、例えば一般的に知られた容量式Ｄ／Ａ変換器である。第１ＤＡＣ５６は、制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第２ＤＡＣ５６におけるＤＡＣ容量に入力された電圧に基づいて、第１減算部６６における減算が実行される。また、第２ＤＡＣ５８は、制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第２ＤＡＣ５８におけるＤＡＣ容量に入力された電圧に基づいて、第２減算部６８における減算が実行される。なお、本実施形態における第１ＤＡＣ５６は特許請求の範囲に記載の第１Ｄ／Ａ変換器に相当し、第２ＤＡＣ５８は特許請求の範囲に記載の第２Ｄ／Ａ変換器に相当する。

次に、図１３〜図１５を参照して、Ａ／Ｄ変換器１２０の動作について説明する。

本実施形態におけるＡ／Ｄ変換器１２０の動作に係るタイミングチャートを図１３に示す。ΣＱｏｕｔはアナログ信号ＶｉｎをＡ／Ｄ変換であるＱｏｕｔ＜ａ：ｂ＞の積算値である。ΣΣＱｏｕｔはΣＱｏｕｔを積算した値、すなわち、アナログ信号ＶｉｎをＡ／Ｄ変換であるＱｏｕｔ＜ａ：ｂ＞の二次積算値である。本実施形態におけるＡ／Ｄ変換結果Ｄｏｕｔは二次積算値ΣΣＱｏｕｔに基づいて計算される。この例では、リセット動作の後にΔΣ変調モードにおける量子化が４サイクル実行される。その後に、ΔΣ変調モードにおける最後の量子化結果に基づく減算の結果を第１積分器１２から第２積分器１４に受け渡すためのＬＡＳＴフェーズが設けられている。その後、巡回型のＡ／Ｄ変換が６サイクル実行される。すなわち、リセット動作およびＬＡＳＴフェーズを含めて１２クロックでＡ／Ｄ変換を完了する。

具体的には、図１３に示すように、最初にリセット動作が実行される。リセット動作は、スイッチ（ＤＳ）がオンされて第１積分器１２および第２積分器１４や第１ＤＡＣ５６および第２ＤＡＣ５８等に含まれる容量素子やオペアンプ等の電位をグランドレベル等にリセットする。

次いで、制御部４０は、Ａ／Ｄ変換器１２０をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。これにより、量子化器２０は図３に示す結線状態となり、図１２および図２（ただし、Ｖｉｎｔ＋およびＶｉｎｔ−はそれぞれＶｉｎｔ２＋、Ｖｉｎｔ２−に読み替える。）に示すＡ／Ｄ変換器１２０は、実質的に図１４に示す結線状態となる。

具体的には、ΔΣ変調モードでは、第１減算部６６においてアナログ信号Ｖｉｎから第１ＤＡＣ５６の出力信号の減算が実行されつつ、第１減算部６６の出力信号が第１積分器１２および第２積分器１４によって順次積分された後に、加算器３０による加算が実行され、加算器３０の出力信号が量子化器２０によって量子化される。この際、Ａ／Ｄ変換器１２０は、加算器３２において第１積分器１２および第２積分器１４の出力信号にアナログ信号Ｖｉｎが加算されるフィードフォワード型のΔΣ変調器として動作する。

本実施形態におけるＡ／Ｄ変換では、ΔΣ変調モードにおける量子化は４サイクル実行される。すなわち、図１３に示すように、量子化器２０による量子化結果Ｑｏｕｔ＜ａ：ｂ＞は４サイクルの量子化の間に１→０→１→０のように変化し、その二次積算値（ΣΣＱｏｕｔ）としては１→２→４→６のように変化する。このため、ΔΣ変調モードにおけるＡ／Ｄ変換結果を上位ビットに反映したＡ／Ｄ変換器１２０全体のＡ／Ｄ変換結果Ｄｏｕｔは６４→１２８→２５６→３８４のように変化する。

その次の１クロックにおいて、制御部４０は量子化を実行せず、第１積分器１２に残留する信号を第２積分器１４に転送するためのＬＡＳＴフェーズに移行する。

次いで、制御部４０は、Ａ／Ｄ変換器１２０を巡回モードで動作させる。具体的にはスイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。これにより、量子化器２０は図４に示す結線状態となり、図１２に示すＡ／Ｄ変換器１２０は図１５に示す結線状態となる。これは第１実施形態における巡回モードの結線状態と実質的に同一である。このため、本実施形態におけるＡ／Ｄ変換器１２０の巡回モードの動作は、第１実施形態と同様であるから、その説明を省略する。なお、巡回モードにおけるＡ／Ｄ変換は６サイクル実行される。すなわち、図１３に示すように、Ｑｏｕｔ＜ａ：ｂ＞は巡回型のＡ／Ｄ変換の６サイクルの間に０→−１→０→１→０→１のように変化し、その量子化結果を一般的な巡回型Ａ／Ｄ変換器と同様にＡ／Ｄ変換結果Ｄｏｕｔに適宜重み付け加算した結果として、Ａ／Ｄ変換結果Ｄｏｕｔは３８４→３６８→３６８→３７２→３７２→３７３のように変化する。

次に、本実施形態におけるＡ／Ｄ変換器１２０を採用することによる作用効果について説明する。

本実施形態におけるＡ／Ｄ変換器１２０は、ΔΣ変調モードにおいてはフィードフォワード型の２次ΔΣ変調器として動作し、巡回モードでは巡回型Ａ／Ｄ変換器として動作する。そのほか、第１実施形態と同様の効果を奏する。

（第４実施形態）
２次ΔΣ変調を実行する構成においても、巡回モードにおいて、１クロックあたり巡回型のＡ／Ｄ変換を２サイクル実行し、巡回型のＡ／Ｄ変換の変換速度を高速化することができる。本実施形態では、２次ΔΣ変調を用いる構成において巡回型のＡ／Ｄ変換を高速化することができる構成について説明する。

本実施形態におけるＡ／Ｄ変換器１３０は、図１６に示すように、積分回路１０としての第１積分器１２および第２積分器１４と、量子化器２６と、加算器３２と、制御部４０と、第１ＤＡＣ７０と、第２ＤＡＣ７２と、第１減算部８０と、第２減算部８２と、を備えている。

第１積分器１２は、第３実施形態における第１積分器１２と同様であり、第１減算部８０を介してアナログ信号Ｖｉｎが入力される。第１減算部８０は第３実施形態における第１減算部６６と同様の機能を発揮する。すなわち、後述の第１ＤＡＣ７０により規定される減算がＶｉｎに対して行われて第１積分器１２に入力される。Ｖｉｎｔ１はスイッチ（ＤＳ）を介して第２積分器１４に入力されるとともに、後述の量子化器２６および加算器３２にも入力される。

第２積分器１４も、第３実施形態における第２積分器１４と同様であり、スイッチ（ＤＳ）を介して第１積分器１２の出力端子が第２積分器１４の入力端子に接続されている。第２積分器１４の出力信号Ｖｉｎｔ２は加算器３２あるいは量子化器２６に出力されるとともに、スイッチ（ＣＹＣ）を介して第１積分器１２の入力端子に入力可能になっている。

第１積分器１２の出力端子と第２積分器１４の入力端子との間には、スイッチ（ＤＳ）と並列に第２減算部８２とスイッチ（ＣＹＣ）の直列回路が設けられている。第２減算部８２は、スイッチ（ＣＹＣ）がオンになる巡回モードにおいて有効となり、第１積分器１２の出力信号から第２ＤＡＣ７２の出力信号を減算して、第２積分器１４の入力端子に入力可能になっている。

量子化器２６は、第１積分器１２の出力信号Ｖｉｎｔ１、第２積分器１４の出力信号Ｖｉｎｔ２、後述の加算器３２の出力信号である加算結果Ｖｓｕｍが入力され、これらの出力信号を量子化した量子化結果Ｑｏｕｔを出力する。なお、本実施形態における量子化器２６は１．５ビット量子化器である。つまり、本実施形態における量子化器２６は、量子化器２６ａと量子化器２６ｂとを有し、それぞれにＶｉｎｔ１、Ｖｉｎｔ２、Ｖｓｕｍ、後述の基準電圧Ｖｒｅｆｃが入力される。

図１７に、量子化器２６の構成を示す。量子化器２６は、比較器２２とスイッチ部２８とを有している。比較器２２は第１実施形態と同様であるから説明を省略する。スイッチ部２８は、第１実施形態において説明したスイッチ部２４に対して、入力される信号としてＶｉｎｔに代えてＶｉｎｔ１およびＶｉｎｔ２が入力可能になっている。図１７に示すように、加算結果Ｖｓｕｍ＋およびその逆極性であるＶｓｕｍ−と、第２基準信号Ｖｒｅｆｃ＋およびその逆極性Ｖｒｅｆｃ−の入力については第１実施形態において説明したスイッチ部２４と同様である。一方、第１実施形態においてＶｉｎｔ＋が入力されていた端子については、スイッチ（ＣＹＣ２）がオンのときにＶｉｎｔ１＋が入力可能にされ、スイッチ（ＣＹＣ１）がオンのときにＶｉｎｔ２＋が入力可能にされている。また、第１実施形態においてＶｉｎｔ−が入力されていた端子については、スイッチ（ＣＹＣ２）がオンのときにＶｉｎｔ１−が入力可能にされ、スイッチ（ＣＹＣ１）がオンのときにＶｉｎｔ２−が入力可能にされている。

加算器３２は、第３実施形態において説明した加算器３２と同様であるから、その説明を省略する。

制御部４０は、第１〜第３実施形態と同様であり、量子化器２６の生成する量子化結果Ｑｏｕｔに基づいて、アナログ信号ＶｉｎのＡ／Ｄ変換結果Ｄｏｕｔを生成する。また、制御部４０は、Ｑｏｕｔに基づき後述の第１ＤＡＣ７０および第２ＤＡＣ７２を制御し、ΔΣ変調モードおよび巡回モードにおける減算に係る第１ＤＡＣ７０および第２ＤＡＣ７２の出力信号を決定する。

第１ＤＡＣ７０および第２ＤＡＣ７２は、例えば一般的に知られた容量式Ｄ／Ａ変換器である。第１ＤＡＣ７０は、量子化結果Ｑｏｕｔに基づいて制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第１ＤＡＣ７０におけるＤＡＣ容量に入力された電圧に基づいて、第１減算部８０における減算が実行される。また、第２ＤＡＣ７２は、量子化結果Ｑｏｕｔに基づいて制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第２ＤＡＣ７２におけるＤＡＣ容量に入力された電圧に基づいて、第２減算部８２における減算が実行される。なお、本実施形態における第１ＤＡＣ７０は特許請求の範囲に記載の第１Ｄ／Ａ変換器に相当し、第２ＤＡＣ７２は特許請求の範囲に記載の第２Ｄ／Ａ変換器に相当する。

次に、図１８〜図２０を参照して、Ａ／Ｄ変換器１３０の動作について説明する。

本実施形態におけるＡ／Ｄ変換器１３０の動作に係るタイミングチャートを図１８に示す。この例では、上記した第３実施形態と同様、リセット動作の後にΔΣ変調モードにおける量子化が４サイクル実行される。その後に、第１積分器１２から第２積分器１４へ信号の受け渡すためのＬＡＳＴフェーズが設けられている。その後、巡回型のＡ／Ｄ変換が６サイクル実行される。また、本実施形態における巡回型のＡ／Ｄ変換は１クロックの間に２サイクル実行される。すなわち、リセット動作およびＬＡＳＴフェーズを含めて９クロックでＡ／Ｄ変換器１３０全体としてのＡ／Ｄ変換を完了する。

Ａ／Ｄ変換器１３０の動作を具体的に説明する。図１８に示すように、最初にリセット動作が実行される。リセット動作は、スイッチ（ＤＳ）がオンされて第１積分器１２および第２積分器１４や第１ＤＡＣ７０および第２ＤＡＣ７２に含まれる積分素子やオペアンプ等の電位をアナロググランドレベル等の所定の電位にリセットする。

次いで、制御部４０は、Ａ／Ｄ変換器１３０をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。これにより、図１６および図１７に示すＡ／Ｄ変換器１３０は、実質的に図１９に示す結線状態となる。このＡ／Ｄ変換器１３０でのΔΣ変調モードにおける結線状態は第３実施形態におけるΔΣ変調モードと実質的に同一であるから、詳しい説明を省略する。第３実施形態と同様、ΔΣ変調モードにおけるＡ／Ｄ変換結果であるＤｏｕｔは６４→１２８→２５６→３８４のように変化する。

その次の１クロックにおいて、制御部４０は量子化を実行せず、第１積分器１２に残留する信号を第２積分器１４に転送するためのＬＡＳＴフェーズに移行する。

次いで、制御部４０は、Ａ／Ｄ変換器１３０を巡回モードで動作させる。具体的にはスイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。これにより、図１６および図１７Ａ／Ｄ変換器１３０は、実質的に図２０に示す結線状態となる。なお、本実施形態では、図１７に示すように、スイッチ部２８にスイッチ（ＣＹＣ１）およびスイッチ（ＣＹＣ２）が設けられている。これにより、Ｖｑ２＋にはスイッチ（ＣＹＣ１）およびスイッチ（ＣＹＣ２）の開閉の状態に応じてＶｉｎｔ２＋またはＶｉｎｔ１＋が印加されることになる。同様に、Ｖｑ１−にはスイッチ（ＣＹＣ１）およびスイッチ（ＣＹＣ２）の開閉の状態に応じてＶｉｎｔ２−またはＶｉｎｔ１−が印加されることになる。

図１８に示すように、巡回モードへの移行直後はスイッチ（ＣＹＣ１）がオンにされ、スイッチ（ＣＹＣ２）がオフにされる。これにより、比較器２２にはＶｉｎｔ２−およびＶｉｎｔ２＋と、その比較対象としての第２基準信号Ｖｒｅｆｃ−およびＶｒｅｆｃ＋が入力され、量子化器２６で量子化が実行される。制御回路４０は、量子化結果に基づき第１ＤＡＣ７０の出力信号を制御し、第１減算部８０および第１積分器１２とで減算と増幅が実行される。

その半クロック後、すなわち、巡回モードが開始されてから半クロック後において、スイッチ（ＣＹＣ１）がオフされるとともにスイッチ（ＣＹＣ２）がオンされる。比較器２２にはＶｉｎｔ１−およびＶｉｎｔ１＋と、その比較対象としての第２基準信号Ｖｒｅｆｃ−およびＶｒｅｆｃ＋が入力され、量子化器２６で量子化が実行される。制御回路４０は、量子化結果に基づき第２ＤＡＣ７２の出力信号を制御し、第２減算部８２および第２積分器１４とで減算と増幅が実行される。

つまり、第２実施形態と同様に、１クロックの間に、スイッチ（ＣＹＣ１）がオンとされた状態でのＡ／Ｄ変換と、スイッチ（ＣＹＣ２）がオンとされた状態でのＡ／Ｄ変換とが連続で実行される。すなわち、１クロックの間に巡回型のＡ／Ｄ変換が２サイクル実行される。第３実施形態においては巡回型のＡ／Ｄ変換の１サイクルに１クロックを要したが、本実施形態における巡回型のＡ／Ｄ変換は１クロックのうちに２サイクル実行されるので、巡回モードにおけるＡ／Ｄ変換に要する時間を短縮することができる。かつ、第２基準信号ＶｒｅｆｃとＶｉｎｔ１およびＶｉｎｔ２が比較器２２に直接入力されるので、加算器の遅延時間が量子化器２６による量子化の速度に影響を与えない。また、２組までの差動信号を入力信号とする量子化は２差動入力の比較器２２を用いることで高精度に実行できることから、量子化器２６は量子化の精度を保ちつつ高速に量子化を実行することができる。これにより、Ａ／Ｄ変換器１３０は、１クロックの間に精度を保ちつつ巡回型のＡ／Ｄ変換を２サイクル実行できる。

ここで、第１ＤＡＣ７０と第１減算部８０および第１積分器１２を用いて実行される減算と増幅の動作、もしくは、第２ＤＡＣ７２と第２減算部８２および第２積分器１４を用いて実行される減算と増幅の動作は、一般的な巡回型Ａ／Ｄ変換器に用いられるＭＤＡＣ（Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ）と同様の動作である。また、図２０に示した第１ＤＡＣ７０と第１減算部８０および第１積分器１２の接続順や、第２ＤＡＣ７２と第２減算部８２および第２積分器１４の接続順は、図１６と形式を揃えるように記載した接続順であり、同様の機能を発揮する別の接続順としてもよい。また、第１積分器１２および第２積分器１４は、巡回モードにおいては積分器としてではなく増幅器としての機能を発揮するよう制御回路４０により制御され、その増幅率は巡回型Ａ／Ｄ変換器に必要な、例えば２倍等の増幅率に適宜設定すればよい。

（変形例）
第４実施形態におけるＡ／Ｄ変換器１３０において、第１積分器１２の出力信号であるＶｉｎｔ１のみを加算器３２に入力、すなわちフィードフォワードし、アナログ信号Ｖｉｎをフィードフォワードしないフィードフォワード型のΔΣ変調器も採用できる。図２１に示す本変形例におけるＡ／Ｄ変換器１３１は、第４実施形態におけるＡ／Ｄ変換器１３０に対して加算器３２へのＶｉｎの入力経路が省略された構成である。

Ａ／Ｄ変換器１３１におけるΔΣ変調モードでの量子化は、アナログ信号Ｖｉｎがフィードフォワードされないので、アナログ信号Ｖｉｎのサンプリングは第１減算部８０を介して第１積分器１２のみで行われ、加算器３２もしくは量子化器２６では行われない。このため、例えばＶｉｎの変動が大きい場合においても、第１積分器１２でのサンプリングと加算器３２もしくは量子化器２６でのサンプリングとの間のサンプリングのタイミングの時間差がΔΣ変調に与える影響が小さい。Ａ／Ｄ変換器１３１ではＶｉｎの変動の影響を抑制しつつフィードフォワード型のΔΣ変調における量子化が実行可能である。また、巡回モードにおけるＡ／Ｄ変換は、第４実施形態と同様に１クロックの間に巡回型のＡ／Ｄ変換を２サイクル実行可能になっている。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態では、量子化器２０，２６を２個の比較器を用いる１．５ビットの量子化器として記載したが、量子化器の有効分解能や比較器の個数は特定の数値に限定されるものでは無く、例えば、比較器1個で有効分解能1ビットを実現する構成や多数の比較器を用いた多ビットの有効分解能を実現する構成を選択してもよい。

また、各実施形態では、加算器３０，３２を単に加算機能を持つ加算器として記載したが、その実現方法は加算機能を持つ回路であれば特定の方式に限定されるものではなく、例えば、スイッチトキャパシタ式の加算回路やオペアンプを用いたアクティブ加算回路等、加算機能を持つ種々の構成を選択すればよい。

また、上記した各実施形態において、Ｄ／Ａ変換器として、容量式のＤ／Ａ変換器を例に示したが、量子化結果Ｑｏｕｔに基づいて制御可能なＤ／Ａ変換器であれば実現方法は容量式に限定されるものではない。

また、図５、図９、図１３、図１８で示したタイミングチャートのうち、量子化結果Ｑｏｕｔやその積算値ΣＱｏｕｔ、ΣΣＱｏｕｔ、およびＡ／Ｄ変換結果Ｄｏｕｔの値は一例を示したものであり、Ａ／Ｄ変換結果や量子化結果の形式およびそれらの演算方法を特定の形式や方法に限定するものではない。同様に、ΔΣ変調のサイクル数や巡回型のＡ／Ｄ変換のサイクル数を特定の数に限定するものではなく、必要な変換精度や変換速度に応じてサイクル数を選択すればよい。

また、上記した各実施形態では、ΔΣ変調にシングルループの１次もしくは２次のΔΣ変調器を用いる構成を記載したが、ΔΣ変調器の構成は特定の構成に限定されるものではなく、より高い次数のΔΣ変調器や、カスケード型のΔΣ変調器など種々の構成を選択してもよい。同様に、ΔΣ変調器と巡回型Ａ／Ｄ変換器との組み合わせは、記載した組み合わせに限定するものではなく、例えば変形例に示したフィードフォワード型のΔΣ変調器に第３実施形態に示した巡回型Ａ／Ｄ変換器を組み合わせるなど、必要な変換精度や変換速度、利用可能なハードウェアの量等に応じて、種々の組み合わせを選択すればよい。

また、上記した各実施形態では差動信号を用いた構成について説明したが、シングルエンド信号を用いた構成も採用することができる。

１０…積分回路，１２…第１積分器，１４…第２積分器，２０（２６）…量子化器，２２…比較器，２４（２８）…スイッチ部，３０（３２）…加算器，４０…制御部

Claims (11)

1. 変換対象のアナログ信号（Ｖｉｎ）を入力信号とするΔΣ変調を実行するための積分回路（１０，１２，１４）と、
   少なくとも前記積分回路の出力信号と、ΔΣ変調における基準信号としての第１基準信号（Ｖｒｅｆｓ）と、を加算した加算結果を出力する加算器（３０，３２）と、
   前記積分回路の出力信号と前記加算器の出力信号と巡回型Ａ／Ｄ変換における基準信号としての第２基準信号（Ｖｒｅｆｃ）と、が入力され、前記積分回路の出力信号と前記加算器の出力信号とを量子化した量子化結果を生成する量子化器（２０，２６）と、
   前記積分回路と前記加算器と前記量子化器とを、ΔΣ変調器として動作させるΔΣ変調モード、または前記積分回路と前記量子化器とを、巡回型Ａ／Ｄ変換器として動作させる巡回モードのいずれかのモードに切り替えて動作させるとともに、前記量子化結果に基づいて前記アナログ信号のＡ／Ｄ変換結果（Ｄｏｕｔ）を生成する制御部（４０）と、を備えるＡ／Ｄ変換器であって、
   前記量子化器は、
   比較器（２２）と、
   前記積分回路および前記加算器と、前記比較器と、の間に介在し、前記積分回路および前記加算器と、前記比較器と、の互いの接続状態を切り替えるスイッチ部（２４，２８）と、を有し、
   前記制御部は、
   前記ΔΣ変調モードにおいて、前記加算結果のみが前記比較器に入力されるように前記スイッチ部を制御し、
   前記巡回モードにおいて、前記積分回路の出力信号と、前記積分回路の出力信号に対する比較値となるべく設定された前記第２基準信号と、が前記比較器に入力されるように前記スイッチ部を制御するＡ／Ｄ変換器。
2. 前記加算器が、前記積分回路の出力信号と、前記第１基準信号に加え、前記アナログ信号を加算した加算結果を出力し、
   前記制御部は、前記ΔΣ変調モードにおいて、前記積分回路、前記加算器および前記量子化器を、フィードフォワード型のΔΣ変調器として動作させる請求項１に記載のＡ／Ｄ変換器。
3. 前記積分回路が、唯一の第１積分器（１２）を有する請求項１または請求項２に記載のＡ／Ｄ変換器。
4. 前記制御部は、前記ΔΣ変調モードにおいて、前記量子化結果に応じて第１Ｄ／Ａ変換器（５２，５６，７０）の出力信号を制御して、ΔΣ変調を実行し、
   さらに、前記制御部は、前記巡回モードにおいて、前記量子化結果に応じて前記第１Ｄ／Ａ変換器の出力信号および第２Ｄ／Ａ変換器（５４，５８，７２）の出力信号を制御して、前記巡回モードにおける巡回型のＡ／Ｄ変換を実行可能にされる請求項１〜３のいずれか１項に記載のＡ／Ｄ変換器。
5. 前記積分回路は、第１積分器（１２）と、第２積分器（１４）とを含み、
   前記第１積分器の出力信号が前記加算器に接続され、前記第２積分器の出力信号が前記加算器と前記量子化器とに接続され、
   前記加算回路は、少なくとも、前記第１積分器の出力信号と、前記第２積分器の出力信号と、前記第１基準信号と、を加算し、
   前記制御部は、前記量子化結果に応じて第１Ｄ／Ａ変換器（５２，５６，７０）の出力信号を制御して、前記ΔΣ変調モードにおけるフィードフォワード型のΔΣ変調を実行し、
   さらに、前記制御部は、前記量子化結果に応じて第２Ｄ／Ａ変換器（５４，５８，７２）の出力信号を制御して、前記巡回モードにおける巡回型のＡ／Ｄ変換を実行する請求項１または請求項２に記載のＡ／Ｄ変換器。
6. 前記制御部は、前記第２Ｄ／Ａ変換器の出力信号に加えて、前記第１Ｄ／Ａ変換器の出力信号を前記量子化結果に応じて制御して、巡回型のＡ／Ｄ変換を実行する請求項５に記載のＡ／Ｄ変換器。
7. 前記第１積分器の出力信号が前記加算器に加え前記量子化器に接続され、
   前記スイッチ部は、前記巡回モードにおいて、前記第１積分器の出力信号と前記第２積分器の出力信号とを切り替え可能なように構成され、
   前記制御部は、前記巡回モードにおいて、前記第１積分器の出力信号と前記第２積分器の出力信号とを切り替えながら巡回型のＡ／Ｄ変換を実行するように前記スイッチ部を制御する請求項６に記載のＡ／Ｄ変換器。
8. 前記ΔΣ変調モードから前記巡回モードへ移行する直前であって、前記ΔΣ変調モードにおける最後の１クロックにおいては、前記量子化器が量子化を実行しない請求項５〜７のいずれか１項に記載のＡ／Ｄ変換器。
9. 前記制御部が、前記巡回モードにおいて、前記量子化結果に応じて前記第１Ｄ／Ａ変換器の出力信号および前記第２Ｄ／Ａ変換器の出力信号を、Ａ／Ｄ変換のサイクル毎に交互に制御して、巡回型のＡ／Ｄ変換を実行する請求項４または請求項６〜８のいずれか１項に記載のＡ／Ｄ変換器。
10. 前記巡回モードにおいて、前記量子化器において１クロックあたり２回の量子化が実行される請求項１〜９のいずれか１項に記載のＡ／Ｄ変換器。
11. 前記加算器が、スイッチトキャパシタ回路で構成される請求項１〜１０のいずれか１項に記載のＡ／Ｄ変換器。

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