WO2017208635A1 - Ａ／ｄ変換器 - Google Patents

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WO2017208635A1
WO2017208635A1 PCT/JP2017/014906 JP2017014906W WO2017208635A1 WO 2017208635 A1 WO2017208635 A1 WO 2017208635A1 JP 2017014906 W JP2017014906 W JP 2017014906W WO 2017208635 A1 WO2017208635 A1 WO 2017208635A1
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quantizer
conversion
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智裕 根塚
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株式会社デンソー
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Definitions

  • This disclosure relates to an A / D converter that performs A / D conversion by two methods, a feedforward type ⁇ modulation method and a cyclic method.
  • a / D converters that realize high-speed and high-accuracy A / D conversion are required in order to meet the demands for expansion of communication bands and higher processing speeds.
  • a / D conversion methods are known.
  • a hybrid A / D converter in which a ⁇ A / D converter and a cyclic A / D converter are combined.
  • the ⁇ A / D converter has higher conversion accuracy than the cyclic A / D converter, while the cyclic A / D converter has a higher conversion speed than the ⁇ A / D converter.
  • the ⁇ type is adopted for the high-order bit A / D conversion requiring high accuracy, and the cyclic type is switched for the low-order bit A / D conversion.
  • high-speed and high-precision A / D conversion is realized.
  • the output signal of the integration circuit that constitutes the ⁇ A / D converter that is left after execution of the ⁇ A / D conversion and corresponds to the residual value of the A / D conversion is obtained.
  • the amplitude depends on the amplification factor of the integration circuit.
  • the output signal amplitude of the integration circuit It is desirable to set the amplification factor of the integration circuit as high as possible within a range that falls within the input range of the cyclic A / D converter.
  • the hybrid A / D converter described in Non-Patent Document 1 quantizes a signal obtained by adding an output of an integration circuit and an analog input signal when performing ⁇ A / D conversion.
  • the type ⁇ modulation is adopted. Thereby, the amplitude of the output signal of the integration circuit can be suppressed while keeping the amplification factor of the integration circuit high.
  • the quantizer used for the ⁇ A / D converter when performing the cyclic A / D conversion the two A / D conversion methods of the ⁇ type and the cyclic type are reduced in the amount of hardware. It is realized efficiently.
  • Non-Patent Document 1 addition of an analog input signal for realizing feedforward type ⁇ modulation and an output signal of an integration circuit, and quantization, with an addition function including a function as an adder Performed by adding quantizer.
  • the quantizer with an addition function in Non-Patent Document 1 is composed of a differential amplifier capable of inputting three sets of differential signals of an output signal of an integration circuit, an analog input signal, and a reference voltage used for quantization. For this reason, for example, an addition calculation error is larger than a method in which an addition function as shown in Non-Patent Document 2 is configured by a circuit dedicated to addition using a switched capacitor circuit or the like. As a result, there is a problem that an error occurs in the quantization in the ⁇ A / D conversion, and an error is likely to occur in the output signal of the integration circuit due to the error in the quantization.
  • a feedforward type ⁇ modulation for increasing the efficiency of the cyclic A / D conversion by increasing the amplification factor of the integrating circuit.
  • An A / D converter includes an integration circuit for performing ⁇ modulation using an analog signal to be converted as an input signal, at least a value of an output signal of the integration circuit, and a reference signal in ⁇ modulation
  • An adder that outputs the addition result obtained by adding together the values of the first reference signal, an output signal of the integration circuit, an output signal of the adder, and a second reference signal as a reference signal in cyclic A / D conversion;
  • the quantizer that generates the quantization result obtained by quantizing the output signal of the integration circuit and the output signal of the adder, the integration circuit, the adder, and the quantizer operate as a ⁇ modulator.
  • the ⁇ modulation mode to be operated, or the integration circuit and the quantizer are operated by switching to any one of the cyclic modes for operating as a cyclic A / D converter, and the analog signal A is based on the quantization result.
  • / D A control unit that generates a conversion result.
  • the quantizer has a switch unit that is interposed between the comparator, the integration circuit and the adder, and the comparator, and switches a connection state between the integration circuit, the adder, and the comparator. .
  • the control unit controls the switch unit so that only the addition result is input to the comparator, and in the cyclic mode, the value of the output signal of the integration circuit and the comparison value for the output signal of the integration circuit should be used.
  • the switch unit is controlled so that the set value of the second reference signal is input to the comparator.
  • an adder adds the analog signal, the output signal of the integration circuit, and the first reference signal, and then has only the output signal of the adder as an input signal. Since the quantization is performed by the comparator having substantially one differential input, the calculation accuracy of addition can be improved and the quantization accuracy can be improved as compared with the configuration of Non-Patent Document 1.
  • the second reference signal and the output signal of the integrating circuit are compared by a two-differential input comparator without using an adder in the quantizer. A / D conversion can be executed with high accuracy.
  • FIG. 1 is a block diagram illustrating a configuration of an A / D converter according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a detailed configuration of the quantizer
  • FIG. 3 is a circuit diagram showing a connection state of the quantizer in the ⁇ modulation mode.
  • FIG. 4 is a circuit diagram illustrating a connection state of the quantizer in the cyclic mode.
  • FIG. 5 is a timing chart showing the operation of the A / D converter in time series.
  • FIG. 6 is a circuit diagram showing a connection state of the A / D converter in the ⁇ modulation mode.
  • FIG. 7 is a circuit diagram showing a connection state of the A / D converter in the cyclic mode.
  • FIG. 8 is a block diagram showing the configuration of the A / D converter in the second embodiment.
  • FIG. 9 is a timing chart showing the operation of the A / D converter in time series.
  • FIG. 10 is a circuit diagram showing a connection state of the A / D converter when the switch (CYC1) is turned on in the cyclic mode.
  • FIG. 11 is a circuit diagram showing a connection state of the A / D converter when the switch (CYC2) is turned on in the cyclic mode.
  • FIG. 12 is a block diagram showing the configuration of the A / D converter in the third embodiment.
  • FIG. 13 is a timing chart showing the operation of the A / D converter in time series.
  • FIG. 14 is a circuit diagram showing a connection state of the A / D converter in the ⁇ modulation mode.
  • FIG. 15 is a circuit diagram showing a connection state of the A / D converter in the cyclic mode.
  • FIG. 16 is a block diagram showing a configuration of an A / D converter in the fourth embodiment.
  • FIG. 17 is a circuit diagram showing a detailed configuration of the quantizer,
  • FIG. 18 is a timing chart showing the operation of the A / D converter in time series.
  • FIG. 19 is a circuit diagram showing a connection state of the A / D converter in the ⁇ modulation mode.
  • FIG. 20 is a circuit diagram showing a connection state of the A / D converter in the cyclic mode, and
  • FIG. 21 is a block diagram illustrating a configuration of an A / D converter according to a modification.
  • This A / D converter comprises two types of A / D converters, a ⁇ type A / D conversion and a cyclic type A / D conversion, to achieve the required A / D conversion accuracy and conversion speed. Accordingly, the hybrid A / D converter operates by switching between A / D conversion by ⁇ modulation ( ⁇ modulation mode) and cyclic A / D conversion (cyclic mode).
  • the A / D converter 100 in the present embodiment outputs Dout as a digital signal when Vin, which is an analog signal, is input.
  • the A / D converter 100 includes an integration circuit 10, a quantizer 20, an adder 30, a control unit 40, a DAC 50, and a subtraction unit 60.
  • the A / D converter 100 in the present embodiment performs first-order ⁇ modulation that performs A / D conversion on the analog signal Vin using one integration circuit 10 and one DAC 50.
  • the integration circuit 10 can receive an analog signal Vin via a switch (DS) and a subtraction unit 60.
  • the integration circuit 10 has an operational amplifier (not shown) and an integration capacitor.
  • the reference numerals of switches are attached to DS for A / D conversion by ⁇ modulation, and CYC (or CYC1 / CYC2) to those used for cyclic A / D conversion. .
  • the integrating circuit 10 integrates the difference between the analog signal Vin calculated by the subtracting unit 60 and a signal corresponding to the quantization result Qout described later, and outputs the integrating circuit 10.
  • the signal Vint is output. Since the A / D converter 100 in the present embodiment performs an operation based on a differential signal, the integration circuit 10 outputs Vint + and Vint ⁇ having the opposite polarity as the output signal Vint.
  • the integration circuit 10 performs subtraction by the DAC 50 and the subtraction unit 60 on the residual of the A / D conversion remaining in the output of the integration circuit 10 and the amplification operation by the integration circuit 10.
  • the calculation result is output again as the output signal Vint of the integration circuit 10.
  • the A / D converter 100 includes an integration circuit 10 in which the output terminal of the integration circuit 10 and the input terminal of the subtraction unit 60 are connected to each other via a switch (CYC). Ten output signals Vint can be input to the subtracting unit 60.
  • the quantizer 20 receives an output signal Vint of the integration circuit 10 or an addition result Vsum which is an output signal of an adder 30 described later, and outputs a quantization result Qout obtained by quantizing these output signals.
  • the quantizer 20 in the present embodiment is a 1.5-bit quantizer having a quantizer 20a and a quantizer 20b. Also, the quantizer 20a and the quantizer 20b receive Vint, Vsum, and a reference signal Vrefc described later, respectively.
  • the quantizer 20 includes the quantizer 20a and the quantizer 20b, and the configuration thereof is the same except for the polarity of the input reference signal Vrefc.
  • signal names (polarity) shown in parentheses are signal names in the quantizer 20b.
  • the quantizer 20a has a comparator 22 with four inputs (two sets of differential signal inputs) and one output.
  • the comparator 22 has two non-inverting input terminals, two inverting input terminals, and one output terminal.
  • the quantizer 20a includes a switch unit 24 that controls a connection state between the integrating circuit 10 and the comparator 22, and an adder 30 and the comparator 22 described later.
  • the switch unit 24 switches the six inputs (three sets of differential signal inputs) of the quantizer 20a to the four inputs (two sets of differential signal inputs) of the comparator 22 and inputs them. It is supposed to be.
  • the signal input to the quantizer 20a, and hence the switch unit 24, is a second reference signal Vrefc ⁇ serving as a reference voltage for the comparator 22 in the cyclic mode, and Vrefc + having the opposite polarity.
  • Vint + that is the output signal of the integration circuit 10 and Vint ⁇ having the opposite polarity
  • Vsum + that is the output signal of the adder 30 and Vsum ⁇ having the opposite polarity.
  • ⁇ a> is attached as a subscript to various signals input to the quantizer 20a.
  • Vrefc ⁇ input to the quantizer 20a is described as Vrefc ⁇ ⁇ a>
  • Vint + is described as Vint + ⁇ a>
  • various signals input to the quantizer 20b are appended with ⁇ b> as a subscript.
  • Vrefc + input to the quantizer 20b is described as Vrefc + ⁇ b>
  • Vsum + is described as Vsum + ⁇ b>.
  • the second reference signal Vrefc ⁇ can be input to one non-inverting input terminal of the comparator 22 via a switch (CYC).
  • the voltage input to this non-inverting input terminal is denoted as Vq1 +.
  • the quantizer 20a represents Vq1 + ⁇ a>
  • the quantizer 20b represents Vq1 + ⁇ b>. That is, when the switch (CYC) is on, Vq1 + ⁇ a> is equal to Vrefc ⁇ ⁇ a>. However, Vq1 + ⁇ b> is equal to Vrefc + ⁇ b> which is the reverse polarity of Vrefc ⁇ .
  • the output signal Vint + of the integration circuit 10 can be input to the other non-inverting input terminal of the comparator 22 via a switch (CYC).
  • the voltage input to this non-inverting input terminal is denoted as Vq2 +.
  • the quantizer 20a represents Vq2 + ⁇ a>
  • the quantizer 20b represents Vq2 + ⁇ b>. That is, Vq2 + is equal to Vint + when the switch (CYC) is on.
  • Vsum + as an output signal of the adder 30 can be input to both of the two non-inverting input terminals of the comparator 22 via the switch (DS). That is, when the switch (DS) is on, Vq1 + ⁇ a> and Vq2 + ⁇ a> are each equal to Vsum + ⁇ a>, and Vq1 + ⁇ b> and Vq2 + ⁇ b> are each equal to Vsum + ⁇ b>.
  • the second reference signal Vrefc + can be input to one inverting input terminal of the comparator 22 via a switch (CYC).
  • the voltage input to this inverting input terminal is denoted as Vq1-.
  • the quantizer 20a represents Vq1- ⁇ a>
  • the quantizer 20b represents Vq1- ⁇ b>. That is, when the switch (CYC) is on, Vq1- ⁇ a> is equal to Vrefc + ⁇ a>.
  • Vq1- ⁇ b> is equal to Vrefc- ⁇ b> which is the reverse polarity of Vrefc +.
  • the output signal Vint ⁇ of the integrating circuit 10 can be input to the other inverting input terminal of the comparator 22 via a switch (CYC).
  • the voltage input to the inverting input terminal is denoted as Vq2-.
  • the quantizer 20a represents Vq2- ⁇ a>
  • the quantizer 20b represents Vq2- ⁇ b>. That is, when the switch (CYC) is on, Vq2- is equal to Vint-.
  • Vsum ⁇ as an output signal of the adder 30 can be input to both of the two inverting input terminals of the comparator 22 via the switch (DS). That is, when the switch (DS) is on, Vq1- ⁇ a> and Vq2- ⁇ a> are equal to Vsum- ⁇ a>, respectively, and Vq1- ⁇ b> and Vq2- ⁇ b> are respectively Vsum- ⁇ b> Equal to>.
  • the switch (DS) is a switch that is turned on in the ⁇ modulation mode. Therefore, as shown in FIG. 3, the comparator 22 in the ⁇ modulation mode substantially inputs only the output signals Vsum + and Vsum ⁇ as a set of differential signals to the adder 30 and compares them with each other. Functions as a differential input comparator.
  • the switch is a switch that is turned on in the cyclic mode. Accordingly, as shown in FIG. 4, the comparator 22 in the cyclic mode functions as a two-differential input comparator that compares the difference between Vint + and Vint ⁇ and the difference between Vrefc + and Vrefc ⁇ .
  • the adder 30 is an adder that adds input signals and outputs the addition result.
  • the signal input to the adder 30 includes a first reference signal Vrefs + that is a reference voltage in the ⁇ modulation mode and its reverse polarity Vrefs ⁇ , and an analog signal Vin + that is a conversion target and its reverse polarity Vin. -, And the output signal Vint + of the integrating circuit 10 and its reverse polarity Vint-.
  • the adder 30 also includes two adders 30 a and 30 b corresponding to the quantizer 20. The configurations of the adder 30a and the adder 30b are the same except that the input first reference signal Vrefs has a different polarity.
  • the adder 30a or the adder 30b performs addition based on each input signal, and outputs the result to the quantizer 20 as Vsum. Specifically, in the adder 30a, an addition result Vsum ⁇ a> that is a result of adding Vin, Vint, and Vrefs (described as Vrefs + in FIG. 1) is output to the quantizer 20a. Further, in the adder 30b, an addition result Vsum ⁇ b> that is a result of adding the reference signals Vrefs (described as Vrefs ⁇ in FIG. 1) having the opposite polarities of Vin and Vint is output to the quantizer 20b. .
  • Vsum ⁇ a> and Vsum ⁇ b> each include a component of Vin that is an analog signal to be converted, and this addition result is input to the quantizer 20 in the ⁇ modulation mode. That is, this A / D converter 100 constitutes a feedforward type ⁇ modulator in the ⁇ modulation mode.
  • the control unit 40 generates an A / D conversion result Dout of the analog signal Vin based on the quantization result Qout generated by the quantizer 20. Moreover, the control part 40 controls the output from the DAC 50 to the below-mentioned subtraction part 60 by controlling DAC 50 mentioned later based on Qout. Note that the control unit 40 in the present embodiment is based on Qout ⁇ a: b> corresponding to the combination of the output signal Qout ⁇ a> of the quantizer 20a and the output signal Qout ⁇ b> of the quantizer 20b. The DAC 50 is controlled.
  • control unit 40 controls various switches constituting the A / D converter 100. Specifically, in the ⁇ modulation mode, the switch (DS) is turned on and the switch (CYC) is turned off. In the cyclic mode, the switch (DS) is turned off and the switch (CYC) is turned on.
  • the DAC 50 is, for example, a generally known capacitive D / A converter.
  • the DAC 50 inputs a specified voltage to a DAC capacitor (not shown) based on the quantization result Qout and the control signal output from the control unit 40. Subtraction in the subtracting unit 60 is executed based on the voltage input to the DAC capacitor.
  • FIG. 5 shows a timing chart relating to the operation of the A / D converter 100 in the present embodiment.
  • CLK represents a reference clock
  • the timing at which the reference clock indicates a high or low state is shown with the horizontal axis as time.
  • DS indicates the on / off state of the switch (DS). If DS is High, the switch (DS) is on. If Low, the switch (DS) is off.
  • CYC indicates an on or off state of the switch (CYC). If CYC is High, the switch (CYC) is on, and if Low, the switch (CYC) is off.
  • Vq1 + ⁇ a> to Vq2- ⁇ b> are states of signals at the input terminal of the quantizer 20.
  • a reset operation is first executed.
  • the switch (DS) is turned on to reset the potentials of the capacitive elements and operational amplifiers included in the integration circuit 10 and the DAC 50 to a predetermined potential such as an analog ground level.
  • the control unit 40 operates the A / D converter 100 in the ⁇ modulation mode. Specifically, the switch (DS) is turned on and the switch (CYC) is turned off. Thereby, the quantizer 20 is in the connection state shown in FIG. 3, and the A / D converter 100 shown in FIGS. 1 and 2 is substantially in the connection state shown in FIG. That is, each of the quantizers 20a and 20b substantially functions as a comparator having a set of differential signals as inputs.
  • the input signal to the quantizers 20a and 20b at this time is an output signal Vsum of the adder 30 that is the result of adding the first reference signal Vrefs in addition to Vint and Vin.
  • the A / D converter 100 integrates the result of subtracting the output signal of the DAC 50 from the analog signal Vin in the subtractor 60 by the integration circuit 10 and then performs addition by the adder 30.
  • the quantizer 20 quantizes the output signal of the adder 30.
  • the A / D converter 100 operates as a feedforward type ⁇ modulator in which the adder 30 adds the analog signal Vin to the output signal of the integrating circuit 10.
  • the quantization in the ⁇ modulation mode is executed for 4 cycles. That is, as shown in FIG. 5, the quantization result Qout ⁇ a: b> by the quantizer 20 changes as 1 ⁇ 0 ⁇ 0 ⁇ 1 during four cycles of quantization. By accumulating, an A / D conversion result corresponding to the upper bits of the A / D conversion result Dout of the A / D converter 100 is obtained. In FIG. 5, the value of Dout is described in consideration of the weight of the A / D conversion result obtained by ⁇ modulation with respect to the A / D conversion result Dout.
  • the control unit 40 operates the A / D converter 100 in the cyclic mode. Specifically, the switch (CYC) is turned on and the switch (DS) is turned off. As a result, the quantizer 20 is in the connection state shown in FIG. 4, and the A / D converter 100 shown in FIGS. 1 and 2 is substantially in the connection state shown in FIG. That is, the quantizers 20a and 20b each function as a comparator with two differential inputs.
  • the input signals to the quantizers 20a and 20b at this time are the output signals Vint + and Vint ⁇ of the integrating circuit 10 and the second reference signals Vrefc + and Vrefc ⁇ .
  • the quantizer 20 performs 1.5-bit quantization using the second reference signals Vrefc + and Vrefc ⁇ as threshold values.
  • a / D conversion in the cyclic mode is executed for 6 cycles. That is, as shown in FIG. 5, Qout ⁇ a: b> changes as 0 ⁇ ⁇ 1 ⁇ 0 ⁇ 1 ⁇ 0 ⁇ 1 during 6 cycles in cyclic A / D conversion, and its quantization
  • the A / D conversion result Dout is 128 ⁇ 112 ⁇ 112 ⁇ 116 ⁇ 116 ⁇ 117. Change.
  • the A / D converter 100 switches the input signal to the comparator 22 between the ⁇ modulation mode and the cyclic mode using the switch unit 24, so that the output of the adder 30 is output in the ⁇ modulation mode.
  • the comparator 22 Connected to the comparator 22 to operate as a feedforward type ⁇ modulator, and in the cyclic mode, the output of the integrating circuit 10 and the comparator 22 are connected without going through the adder 30 to serve as a cyclic A / D converter. Operate.
  • the A / D converter 100 adds the analog signal Vin, the output signal of the integration circuit 10 and the reference voltage (first reference signal) in the adder 30. Since the quantization is performed by the quantizer 20 operating as a substantially one differential input comparator having only the output signal of the adder 30 as an input signal, the calculation accuracy of the addition is improved as compared with the conventional configuration. The accuracy of quantization can be improved.
  • the cyclic A / D conversion two sets of differential signals are input to the quantizer 20 without using the reference voltage (second reference signal) and the output of the integrating circuit 10 via the adder 30. Since the comparison is performed by the comparator 22, the A / D conversion can be executed at high speed and with high accuracy without being affected by the operation speed of the adder 30.
  • the A / D converter 100 using the first-order ⁇ modulation described in the first embodiment is a basic configuration, and the configuration can be changed as appropriate.
  • the configuration in which A / D conversion is performed for one cycle per clock in the cyclic mode is illustrated, but in this embodiment, A / D conversion of two cycles per clock can be performed in the cyclic mode.
  • the configuration will be described.
  • the A / D converter 110 in this embodiment includes two D / A converters and two subtracting units. That is, the A / D converter 110 includes one D / A converter and one subtracting unit, respectively, as compared with the A / D converter 100 in the first embodiment.
  • the A / D converter 110 includes a first DAC 52, a second DAC 54, a first subtraction unit 62, and a second subtraction unit 64.
  • the first DAC 52 corresponds to the DAC 50 in the first embodiment.
  • the first DAC 52 is connected to the first subtracting unit 62.
  • the first subtracting unit 62 corresponds to the subtracting unit 60 in the first embodiment.
  • a switch (CYC2) is interposed between the first subtraction unit 62 and the integration circuit 10.
  • a second subtracting unit 64 is connected to a contact point between the switch (CYC2) and the integrating circuit 10 via the switch (CYC1).
  • the second DAC 54 is interposed between the control unit 40 and the second subtraction unit 64.
  • the output signal Vint of the integrating circuit 10 is connected to the first subtracting unit 62 via a switch (CYC) as in the first embodiment.
  • the output signal Vint is also connected to the second subtracting unit 64.
  • the connection from the integrating circuit 10 to the second subtracting unit 64 is effective when the switch (CYC1) is on.
  • the switch (CYC1) becomes valid, the output signal of the second DAC 54 is subtracted from the output signal Vint of the integrating circuit 10 by the second subtracting unit 64, and the output signal of the second subtracting unit 64 as a result of the subtraction is integrated into the integrating circuit 10. Connected to the input.
  • a switch (DS) to which a symbol DS is attached is a switch that is turned on in the ⁇ modulation mode.
  • a switch (CYC) to which reference sign CYC is attached is a switch that is turned on in the cyclic mode.
  • a switch (CYC1) to which reference numeral CYC1 is attached is a switch that is turned on when subtraction is performed via the second DAC 54 in the cyclic mode.
  • a switch (CYC2) to which reference sign CYC2 is attached is a switch that is turned on when subtraction is performed via the first DAC 52 in the cyclic mode.
  • switch (DS or CYC2) interposed between the output terminal of the first subtraction unit 62 and the input terminal of the integration circuit 10 is turned on in the ⁇ modulation mode and is subtracted via the first DAC 52 in the cyclic mode. Also turns on when doing.
  • FIG. 9 shows a timing chart relating to the operation of the A / D converter 110 in the present embodiment.
  • CYC1 indicates the on or off state of the switch (CYC1). If CYC1 is High, the switch (CYC1) is on, and if Low, the switch (CYC1) is off.
  • CYC2 indicates the on or off state of the switch (CYC2). If CYC2 is High, the switch (CYC2) is on, and if Low, the switch (CYC2) is off.
  • the reset operation is first executed. Since the reset operation is the same as the reset operation in the first embodiment, description thereof is omitted.
  • the control unit 40 operates the A / D converter 110 in the ⁇ modulation mode. Specifically, the switch (DS) is turned on and the switch (CYC) is turned off. However, the switch (DS or CYC2) interposed between the output terminal of the first subtraction unit 62 and the input terminal of the integration circuit 10 is turned on. As a result, the connection state of the A / D converter 110 shown in FIG. 8 is substantially the same as the ⁇ modulation mode in the first embodiment (FIG. 6).
  • the quantization in the ⁇ modulation mode in the present embodiment is also performed over 4 cycles as in the first embodiment. Since the quantization operation is the same as that of the ⁇ modulation mode in the first embodiment, the description thereof is omitted.
  • the control unit 40 operates the A / D converter 110 in the cyclic mode. Specifically, the control unit 40 turns on the switch (CYC) and turns off the switch (DS). In addition, at this time, the switch (CYC1) is turned on, and the switch (DS or CYC2) interposed between the output terminal of the first subtracting unit 62 and the input terminal of the integrating circuit 10 is turned off. As a result, the quantizer 20 is in the connection state shown in FIG. 4, and the A / D converter 110 shown in FIG. 8 is substantially in the connection state shown in FIG. This is a connection state substantially the same as the cyclic mode in the first embodiment.
  • the switch (CYC1) is turned off and the switch (DS or CYC2) is turned on immediately after A / D conversion is performed in the connection state shown in FIG. 10, that is, half a clock after the cyclic mode is started. .
  • the A / D converter 110 shown in FIG. 8 is substantially in the connection state shown in FIG.
  • the D / A converter for performing subtraction based on the quantization result is switched from the second DAC 54 to the first DAC 52, and the second subtracting unit 64 is switched to the first subtracting unit 62, but the substantial operation is a switch (CYC1). Is the same as when ON.
  • a / D conversion with the switch (CYC1) turned on and A / D conversion with the switch (CYC2) turned on are continuously executed. That is, two cycles of cyclic A / D conversion are executed during one clock.
  • one clock is required for one cycle of the cyclic A / D conversion.
  • the cyclic mode is used. The time required for A / D conversion can be shortened.
  • the second differential signal Vrefc and the two differential signals output from the integrating circuit 10 are directly input to the comparator 22 without going through the adder 30.
  • the delay time of the adder 30 does not affect the speed of quantization by the quantizer 20.
  • the quantizer 20 can quantize at high speed while maintaining the accuracy of quantization. Can be performed.
  • the A / D converter 110 can execute cyclic A / D conversion for two cycles while maintaining accuracy during one clock.
  • the A / D converter 120 in the present embodiment includes a first integrator 12 and a second integrator 14 as the integration circuit 10, a quantizer 20, an adder 32, and a control unit. 40, a first DAC 56, a second DAC 58, a first subtracting unit 66, and a second subtracting unit 68.
  • the first integrator 12 receives the analog signal Vin via the first subtraction unit 66.
  • the 1st subtraction part 66 exhibits the same function as the subtraction part 60 in 1st Embodiment. That is, the first subtracting unit 66 subtracts an output signal of the first DAC 56 described later from Vin, and the subtraction result is input to the first integrator 12.
  • the output signal of the first integrator 12 is denoted as Vint1. When indicating polarity, it is indicated as Vint1 + or Vint1-.
  • Vint1 is input to the second integrator 14 via the switch (DS) and also input to an adder 32 described later.
  • the input terminal of the second integrator 14 is connected to the output terminal of the first integrator 12 via a switch (DS).
  • the output signal Vint2 of the second integrator 14 is output to the adder 32 or the quantizer 20, and is also output to the second subtracting unit 68.
  • the second subtracting unit 68 performs the same function as the second subtracting unit 64 in the second embodiment, performs subtraction on Vint2 based on the quantization result, and displays the subtraction result on the switch (CYC). To the second integrator 14.
  • the quantizer 20 can employ the same configuration as that of the first embodiment for both the comparator 22 and the switch unit 24. However, in the signal input to the switch unit 24, the part indicated as Vint + in FIG. 2 is read as Vint2 +, and the part indicated as Vint ⁇ is read as Vint2-.
  • the signal input to the adder 32 includes a first reference signal Vrefs + that is a reference voltage in the ⁇ modulation mode and its reverse polarity Vrefs ⁇ , and an analog signal Vin + that is a conversion target and its reverse polarity.
  • Vin ⁇ the output signal Vint1 + of the first integrator 12 and its reverse polarity Vint1 ⁇
  • the adder 32 also includes two adders 32 a and 32 b corresponding to the quantizer 20. The configurations of the adder 32a and the adder 32b are the same except that the input first reference signal Vrefs has a different polarity.
  • the adder 32a or the adder 32b performs addition based on each input signal, and outputs the result to the quantizer 20 as Vsum.
  • the output signal Vint of the integration circuit 10 is included in the addition target, but the adder 32 in the present embodiment has an output Vint1 of the first integrator 12 instead of Vint.
  • the output Vint2 of the second integrator 14 is included in the addition target.
  • the addition results Vsum + and Vsum ⁇ include components of Vin + and Vin ⁇ that are analog signals to be converted, respectively, and this addition result is input to the quantizer 20 in the ⁇ modulation mode. . That is, this A / D converter 120 constitutes a second-order feedforward type ⁇ modulator in the ⁇ modulation mode.
  • the control unit 40 is the same as in the first or second embodiment, and generates the A / D conversion result Dout of the analog signal Vin based on the quantization result Qout generated by the quantizer 20. Further, the control unit 40 controls a first DAC 56 and a second DAC 58, which will be described later, based on Qout, thereby determining an output signal of the DAC related to subtraction in the ⁇ modulation mode and the cyclic mode.
  • the first DAC 56 and the second DAC 58 are, for example, generally known capacitive D / A converters.
  • the first DAC 56 inputs a specified voltage to a DAC capacitor (not shown) based on a control signal output from the control unit 40.
  • Subtraction in the first subtraction unit 66 is executed based on the voltage input to the DAC capacitance in the second DAC 56.
  • the second DAC 58 inputs a specified voltage to a DAC capacitor (not shown) based on a control signal output from the control unit 40.
  • Subtraction in the second subtraction unit 68 is performed based on the voltage input to the DAC capacitance in the second DAC 58.
  • the first DAC 56 corresponds to a first D / A converter
  • the second DAC 58 corresponds to a second D / A converter.
  • FIG. 13 shows a timing chart relating to the operation of the A / D converter 120 in the present embodiment.
  • ⁇ Qout is an integrated value of Qout ⁇ a: b> that is A / D conversion of the analog signal Vin.
  • ⁇ Qout is a value obtained by integrating ⁇ Qout, that is, a secondary integrated value of Qout ⁇ a: b> that is A / D conversion of the analog signal Vin.
  • the A / D conversion result Dout in the present embodiment is calculated based on the secondary integrated value ⁇ Qout.
  • quantization in the ⁇ modulation mode is performed for 4 cycles after the reset operation.
  • a LAST phase is provided for transferring the result of subtraction based on the last quantization result in the ⁇ modulation mode from the first integrator 12 to the second integrator 14. Thereafter, cyclic A / D conversion is performed for six cycles. That is, A / D conversion is completed in 12 clocks including the reset operation and the LAST phase.
  • the reset operation is first executed.
  • the switch (DS) is turned on to reset the potentials of capacitive elements and operational amplifiers included in the first integrator 12, the second integrator 14, the first DAC 56, the second DAC 58, and the like to the ground level or the like.
  • the control unit 40 operates the A / D converter 120 in the ⁇ modulation mode. Specifically, the switch (DS) is turned on and the switch (CYC) is turned off. As a result, the quantizer 20 enters the connection state shown in FIG. 3, and the A / D converter 120 shown in FIG. 12 and FIG. 2 (however, Vint + and Vint ⁇ are read as Vint2 + and Vint2-, respectively) The connection state shown in FIG.
  • the first subtractor 66 subtracts the output signal of the first DAC 56 from the analog signal Vin, while the output signal of the first subtractor 66 is the first integrator 12 and the second integrator.
  • the A / D converter 120 operates as a feedforward type ⁇ modulator in which the analog signal Vin is added to the output signals of the first integrator 12 and the second integrator 14 in the adder 32.
  • the quantization in the ⁇ modulation mode is executed for 4 cycles. That is, as shown in FIG. 13, the quantization result Qout ⁇ a: b> by the quantizer 20 changes in the order of 1 ⁇ 0 ⁇ 1 ⁇ 0 during four cycles of quantization, and its secondary integrated value ( ⁇ Qout) changes as 1 ⁇ 2 ⁇ 4 ⁇ 6. For this reason, the A / D conversion result Dout of the entire A / D converter 120 in which the A / D conversion result in the ⁇ modulation mode is reflected in the upper bits changes as 64 ⁇ 128 ⁇ 256 ⁇ 384.
  • control unit 40 does not perform quantization, and shifts to the LAST phase for transferring the signal remaining in the first integrator 12 to the second integrator 14.
  • the control unit 40 operates the A / D converter 120 in the cyclic mode. Specifically, the switch (CYC) is turned on and the switch (DS) is turned off. As a result, the quantizer 20 enters the connection state shown in FIG. 4, and the A / D converter 120 shown in FIG. 12 enters the connection state shown in FIG. This is substantially the same as the connection state in the cyclic mode in the first embodiment. For this reason, the operation in the cyclic mode of the A / D converter 120 in this embodiment is the same as that in the first embodiment, and thus the description thereof is omitted.
  • the A / D conversion in the cyclic mode is executed for 6 cycles. That is, as shown in FIG.
  • Qout ⁇ a: b> changes as 0 ⁇ ⁇ 1 ⁇ 0 ⁇ 1 ⁇ 0 ⁇ 1 during six cycles of cyclic A / D conversion, and its quantization
  • the A / D conversion result Dout is 384 ⁇ 368 ⁇ 368 ⁇ 372 ⁇ 372 ⁇ 373. Change.
  • the A / D converter 120 in the present embodiment operates as a feedforward type second-order ⁇ modulator in the ⁇ modulation mode, and operates as a cyclic A / D converter in the cyclic mode.
  • the same effects as in the first embodiment are obtained.
  • the A / D converter 130 in the present embodiment includes a first integrator 12 and a second integrator 14 as the integration circuit 10, a quantizer 26, an adder 32, and a control unit. 40, a first DAC 70, a second DAC 72, a first subtraction unit 80, and a second subtraction unit 82.
  • the first integrator 12 is the same as the first integrator 12 in the third embodiment, and the analog signal Vin is input via the first subtracting unit 80.
  • the first subtracting unit 80 exhibits the same function as the first subtracting unit 66 in the third embodiment. That is, subtraction defined by a first DAC 70 described later is performed on Vin and input to the first integrator 12.
  • Vint1 is input to the second integrator 14 via the switch (DS), and is also input to a quantizer 26 and an adder 32 described later.
  • the second integrator 14 is the same as the second integrator 14 in the third embodiment, and the output terminal of the first integrator 12 is connected to the input terminal of the second integrator 14 via a switch (DS). Yes.
  • the output signal Vint2 of the second integrator 14 is output to the adder 32 or the quantizer 26 and can be input to the input terminal of the first integrator 12 via a switch (CYC).
  • a series circuit of a second subtractor 82 and a switch (CYC) is provided in parallel with the switch (DS).
  • the second subtracting unit 82 is effective in the cyclic mode in which the switch (CYC) is turned on, and subtracts the output signal of the second DAC 72 from the output signal of the first integrator 12 and inputs it to the input terminal of the second integrator 14. It is possible.
  • the quantizer 26 receives an output signal Vint1 of the first integrator 12, an output signal Vint2 of the second integrator 14, and an addition result Vsum that is an output signal of an adder 32 described later, and quantizes these output signals.
  • the quantized result Qout is output.
  • the quantizer 26 in the present embodiment is a 1.5-bit quantizer. That is, the quantizer 26 in the present embodiment includes a quantizer 26a and a quantizer 26b, and Vint1, Vint2, Vsum, and a reference voltage Vrefc described later are input to each.
  • FIG. 17 shows the configuration of the quantizer 26.
  • the quantizer 26 includes a comparator 22 and a switch unit 28. Since the comparator 22 is the same as that of the first embodiment, the description thereof is omitted.
  • the switch unit 28 can input Vint1 and Vint2 instead of Vint as input signals to the switch unit 24 described in the first embodiment.
  • the addition result Vsum + and its reverse polarity Vsum- and the second reference signal Vrefc + and its reverse polarity Vrefc- are input in the same manner as the switch unit 24 described in the first embodiment.
  • Vint1 + can be input when the switch (CYC2) is on, and Vint2 + can be input when the switch (CYC1) is on.
  • Vint1- can be input when the switch (CYC2) is on and Vint2- can be input when the switch (CYC1) is on. Has been.
  • the adder 32 is the same as the adder 32 described in the third embodiment, the description thereof is omitted.
  • the control unit 40 is the same as in the first to third embodiments, and generates the A / D conversion result Dout of the analog signal Vin based on the quantization result Qout generated by the quantizer 26. Further, the control unit 40 controls a first DAC 70 and a second DAC 72 described later based on Qout, and determines output signals of the first DAC 70 and the second DAC 72 related to subtraction in the ⁇ modulation mode and the cyclic mode.
  • the first DAC 70 and the second DAC 72 are, for example, generally known capacitive D / A converters.
  • the first DAC 70 inputs a specified voltage to a DAC capacitor (not shown) based on a control signal output from the control unit 40 based on the quantization result Qout. Subtraction in the first subtracting unit 80 is performed based on the voltage input to the DAC capacitance in the first DAC 70.
  • the second DAC 72 inputs a specified voltage to a DAC capacitor (not shown) based on a control signal output from the control unit 40 based on the quantization result Qout. Based on the voltage input to the DAC capacitance in the second DAC 72, subtraction in the second subtraction unit 82 is executed.
  • the first DAC 70 corresponds to a first D / A converter
  • the second DAC 72 corresponds to a second D / A converter.
  • FIG. 18 shows a timing chart relating to the operation of the A / D converter 130 in the present embodiment.
  • four cycles of quantization in the ⁇ modulation mode are executed after the reset operation.
  • a LAST phase is provided for passing a signal from the first integrator 12 to the second integrator 14.
  • cyclic A / D conversion is performed for six cycles.
  • the cyclic A / D conversion in this embodiment is executed for two cycles during one clock. That is, the A / D conversion of the entire A / D converter 130 is completed in 9 clocks including the reset operation and the LAST phase.
  • the reset operation is first executed.
  • the switch (DS) is turned on to reset the potentials of the integration elements and operational amplifiers included in the first integrator 12, the second integrator 14, the first DAC 70, and the second DAC 72 to a predetermined potential such as an analog ground level. To do.
  • the control unit 40 operates the A / D converter 130 in the ⁇ modulation mode. Specifically, the switch (DS) is turned on and the switch (CYC) is turned off. Thereby, the A / D converter 130 shown in FIGS. 16 and 17 is substantially in the connection state shown in FIG. Since the connection state in the ⁇ modulation mode in the A / D converter 130 is substantially the same as that in the ⁇ modulation mode in the third embodiment, detailed description thereof is omitted. As in the third embodiment, Dout, which is an A / D conversion result in the ⁇ modulation mode, changes in the order of 64 ⁇ 128 ⁇ 256 ⁇ 384.
  • control unit 40 does not perform quantization, and shifts to the LAST phase for transferring the signal remaining in the first integrator 12 to the second integrator 14.
  • the control unit 40 operates the A / D converter 130 in the cyclic mode. Specifically, the switch (CYC) is turned on and the switch (DS) is turned off. Thereby, FIG. 16 and FIG. 17 A / D converter 130 will be in the connection state substantially shown in FIG.
  • the switch unit 28 is provided with a switch (CYC1) and a switch (CYC2).
  • Vint2 + or Vint1 + is applied to Vq2 + according to the open / closed state of the switch (CYC1) and the switch (CYC2).
  • Vint2- or Vint1- is applied to Vq1- according to the open / close state of the switch (CYC1) and the switch (CYC2).
  • the switch (CYC1) is turned on and the switch (CYC2) is turned off.
  • Vint2- and Vint2 + and the second reference signals Vrefc- and Vrefc + as comparison targets are input to the comparator 22, and the quantizer 26 performs quantization.
  • the control circuit 40 controls the output signal of the first DAC 70 based on the quantization result, and the first subtraction unit 80 and the first integrator 12 perform subtraction and amplification.
  • the switch (CYC1) is turned off and the switch (CYC2) is turned on.
  • the comparator 22 receives Vint1 ⁇ and Vint1 + and second reference signals Vrefc ⁇ and Vrefc + as comparison targets, and the quantizer 26 performs quantization.
  • the control circuit 40 controls the output signal of the second DAC 72 based on the quantization result, and the subtraction and amplification are executed by the second subtractor 82 and the second integrator 14.
  • one clock is required for one cycle of the cyclic A / D conversion.
  • the cyclic A / D conversion in the present embodiment is executed in two cycles in one clock, the cyclic mode is used. The time required for A / D conversion can be shortened.
  • the second reference signals Vrefc, Vint1, and Vint2 are directly input to the comparator 22, the delay time of the adder does not affect the quantization speed by the quantizer 26.
  • the quantizer 26 can operate at high speed while maintaining the accuracy of quantization. Quantization can be performed. As a result, the A / D converter 130 can perform cyclic A / D conversion for two cycles while maintaining accuracy during one clock.
  • the subtraction and amplification operations performed using the first DAC 70, the first subtraction unit 80, and the first integrator 12, or the second DAC 72, the second subtraction unit 82, and the second integrator 14 are performed.
  • the subtracting and amplifying operations are the same as those of an MDAC (Multipleing DAC) used in a general cyclic A / D converter.
  • MDAC Multipleing DAC
  • the connection order is described as being aligned, and may be another connection order exhibiting the same function.
  • the first integrator 12 and the second integrator 14 are controlled by the control circuit 40 so as to function as an amplifier rather than as an integrator in the cyclic mode, and the amplification factor thereof is a cyclic A / D converter.
  • the control circuit 40 may be set appropriately to an amplification factor of, for example, 2 times necessary for the above.
  • the A / D converter 130 of the fourth embodiment only the output signal Vint1 of the first integrator 12 is input to the adder 32, that is, feedforward, and the analog signal Vin is not feedforwarded. Can also be used.
  • the A / D converter 131 in this modification shown in FIG. 21 has a configuration in which the input path of Vin to the adder 32 is omitted from the A / D converter 130 in the fourth embodiment.
  • the quantization in the ⁇ modulation mode in the A / D converter 131 does not feed the analog signal Vin, so the sampling of the analog signal Vin is performed only by the first integrator 12 via the first subtracting unit 80, and the addition is performed. This is not done in the unit 32 or the quantizer 26. For this reason, even when the variation of Vin is large, for example, the time difference of the sampling timing between the sampling at the first integrator 12 and the sampling at the adder 32 or the quantizer 26 has little influence on the ⁇ modulation. .
  • the A / D converter 131 can perform quantization in the feedforward type ⁇ modulation while suppressing the influence of the fluctuation of Vin.
  • the cyclic A / D conversion can be executed for two cycles during one clock as in the fourth embodiment.
  • the quantizers 20 and 26 are described as 1.5-bit quantizers using two comparators.
  • the effective resolution of the quantizer and the number of comparators are set to specific numerical values. For example, a configuration that realizes 1-bit effective resolution with a single comparator or a configuration that realizes multi-bit effective resolution using a large number of comparators may be selected.
  • the adders 30 and 32 are described as simply adders having an addition function, but the implementation method is not limited to a specific method as long as the circuit has an addition function.
  • Various configurations having an addition function such as a switched capacitor type addition circuit and an active addition circuit using an operational amplifier may be selected.
  • a capacitive D / A converter is shown as an example of the D / A converter.
  • any D / A converter that can be controlled based on the quantization result Qout is realized.
  • the method is not limited to the capacity type.
  • the quantization result Qout, the integrated values ⁇ Qout, ⁇ Qout, and the A / D conversion result Dout are examples.
  • the format of the A / D conversion result or the quantization result and the calculation method thereof are not limited to a specific format or method.
  • the number of cycles of ⁇ modulation and the number of cycles of cyclic A / D conversion are not limited to specific numbers, and the number of cycles may be selected according to the required conversion accuracy and conversion speed.
  • the configuration using a single-loop primary or secondary ⁇ modulator for ⁇ modulation is described, but the configuration of the ⁇ modulator is not limited to a specific configuration, and more Various configurations such as a high-order ⁇ modulator or a cascaded ⁇ modulator may be selected.
  • the combination of the ⁇ modulator and the cyclic A / D converter is not limited to the described combination.
  • the feedforward type ⁇ modulator shown in the modification example is shown in the third embodiment. What is necessary is just to select various combinations according to required conversion precision, conversion speed, the quantity of usable hardware, etc., such as combining a cyclic A / D converter.

Abstract

Ａ／Ｄ変換器は、変換対象のアナログ信号（Ｖｉｎ）を入力信号とするΔΣ変調を実行するための積分回路（１０，１２，１４）と、少なくとも積分回路の出力信号と、ΔΣ変調における基準信号としての第１基準信号（Ｖｒｅｆｓ）と、を加算した加算結果を出力する加算器（３０，３２）と、積分回路の出力信号と加算器の出力信号と巡回型Ａ／Ｄ変換における基準信号としての第２基準信号（Ｖｒｅｆｃ）と、が入力され、積分回路の出力信号と加算器の出力信号とを量子化した量子化結果を生成する量子化器（２０，２６）と、積分回路と加算器と量子化器とを、ΔΣ変調器として動作させるΔΣ変調モード、または積分回路と量子化器とを、巡回型Ａ／Ｄ変換器として動作させる巡回モードのいずれかのモードに切り替えて動作させるとともに、量子化結果に基づいてアナログ信号のＡ／Ｄ変換結果（Ｄｏｕｔ）を生成する制御部（４０）と、を備える。

Description

Ａ／Ｄ変換器 関連出願の相互参照
　本出願は、２０１６年５月３１日に出願された日本特許出願番号２０１６－１０８５５６号に基づくもので、ここにその記載内容を援用する。
　本開示は、フィードフォワード型ΔΣ変調方式と、巡回方式との２つの方式によりＡ／Ｄ変換をおこなうＡ／Ｄ変換器に関する。
　通信や信号処理システムのデジタル化が進み、通信帯域の拡大や処理速度の高速化の要求に応えるべく、高速かつ高精度なＡ／Ｄ変換を実現するＡ／Ｄ変換器が求められている。
　Ａ／Ｄ変換の方式は種々知られているが、例えばΔΣ型Ａ／Ｄ変換器と巡回型Ａ／Ｄ変換器とを組み合わせるハイブリッド型のＡ／Ｄ変換器がある。ΔΣ型Ａ／Ｄ変換器は巡回型Ａ／Ｄ変換器に較べて変換精度が高く、一方で巡回型Ａ／Ｄ変換器はΔΣ型Ａ／Ｄ変換器に較べて変換速度が速い。このハイブリッド型のＡ／Ｄ変換器では、高精度が要求される上位ビットのＡ／Ｄ変換にあってはΔΣ型を採用し、下位ビットのＡ／Ｄ変換にあっては巡回型に切り替えることによって、高速かつ高精度のＡ／Ｄ変換を実現する。
　ところで、ハイブリッド型のＡ／Ｄ変換器では、ΔΣ型Ａ／Ｄ変換の実行後に残され、Ａ／Ｄ変換の残余値に相当するΔΣ型Ａ／Ｄ変換器を構成する積分回路の出力信号の振幅は、積分回路の増幅率に依存する。下位ビットのＡ／Ｄ変換に用いる巡回型Ａ／Ｄ変換器の分解能を有効に活用することにより、ハイブリッド型Ａ／Ｄ変換器の分解能を効率的に高めるためには、積分回路の出力信号振幅が巡回型Ａ／Ｄ変換器の入力範囲に収まる範囲で積分回路の増幅率をなるべく高く設定することが望ましい。一方で、例えばフィードバック型のΔΣ型Ａ／Ｄ変換器をハイブリッド型Ａ／Ｄ変換器の初段に用いる場合には、ΔΣ型のＡ／Ｄ変換の過程において、積分回路の出力にＡ／Ｄ変換の残余値に加えＡ／Ｄ変換の変換対象であるアナログ入力信号に相当する信号の成分が出力されるため、積分回路の出力信号の振幅が大きくなることから、積分回路の出力の飽和を回避するために積分回路の増幅率を低減する必要がある。
　非特許文献１に記載のハイブリッド型Ａ／Ｄ変換器は、ΔΣ型Ａ／Ｄ変換を実行する際には、積分回路の出力とアナログ入力信号とを加算した信号を量子化する、いわゆるフィードフォワード型ΔΣ変調を採用している。これにより、積分回路の増幅率を高く保ったまま積分回路の出力信号の振幅を抑制することができる。さらに、巡回型Ａ／Ｄ変換の実行時に、ΔΣ型Ａ／Ｄ変換器に用いた量子化器を再度利用することにより、ΔΣ型と巡回型の２つのＡ／Ｄ変換方式を少ないハードウェア量で効率的に実現している。
Rombouts, P.; Woestyn, P.; De Bock, M.; Raman, J.; , "A very compact 1MS/s Nyquist-rate A/D-converter with 12 effective bits," Proceedingsof the European Solid-State Circuits Conference 2012, pp.213-216, Sep. 2012 Lyden, C.; Ryan, J.; Ugarte, C.A.; Kornblum, J.; Yung, F.M. ;, "A single shot sigma delta analog to digital converter for multiplexed applications," Proceedings of the IEEE Custom Integrated Circuits Conference 1995, pp.203-206, May 1995
　しかしながら、非特許文献１においては、フィードフォワード型のΔΣ変調を実現するためのアナログ入力信号と積分回路の出力信号との加算と、量子化とを、加算器としての機能を包含する加算機能付き量子化器（adding quantizer）によって実行する。非特許文献１における加算機能付き量子化器は、積分回路の出力信号とアナログ入力信号および量子化に用いる基準電圧の３組の差動信号を入力可能な差動増幅器で構成される。このため、例えば非特許文献２に示されるような加算機能を、スイッチトキャパシタ回路等を用いた加算専用の回路で構成する方式と較べて、加算の演算誤差が大きい。これにより、ΔΣ型Ａ／Ｄ変換における量子化に誤差が生じる問題や、その量子化の誤差によって積分回路の出力信号に誤差が生じやすいという問題がある。
　本開示は、フィードフォワード型のΔΣ変調を採用するハイブリッド型Ａ／Ｄ変換器において、積分回路の増幅率を高めて巡回型のＡ／Ｄ変換の効率を高めるためのフィードフォワード型のΔΣ変調を高精度に実行しつつ、ΔΣ型と巡回型の２つのＡ／Ｄ変換において量子化器を共用してハードウェア量を抑えることにより、高速で高精度かつ小型のＡ／Ｄ変換器を提供することを目的とする。
　本開示の一態様に係るＡ／Ｄ変換器は、変換対象のアナログ信号を入力信号とするΔΣ変調を実行するための積分回路と、少なくとも積分回路の出力信号の値と、ΔΣ変調における基準信号としての第１基準信号の値と、を加算した加算結果を出力する加算器と、積分回路の出力信号と加算器の出力信号と巡回型Ａ／Ｄ変換における基準信号としての第２基準信号と、が入力され、積分回路の出力信号および加算器の出力信号を量子化した量子化結果を生成する量子化器と、積分回路と、加算器と、量子化器とを、ΔΣ変調器として動作させるΔΣ変調モード、または積分回路と、量子化器とを、巡回型Ａ／Ｄ変換器として動作させる巡回モードのいずれかのモードに切り替えて動作させるとともに、量子化結果に基づいてアナログ信号のＡ／Ｄ変換結果を生成する制御部と、を備える。量子化器は、比較器と、積分回路および加算器と、比較器と、の間に介在し、積分回路および加算器と、比較器と、の互いの接続状態を切り替えるスイッチ部と、を有する。制御部は、ΔΣ変調モードにおいて、加算結果のみが比較器に入力されるようにスイッチ部を制御し、巡回モードにおいて、積分回路の出力信号の値と、積分回路の出力信号に対する比較値となるべく設定された第２基準信号の値と、が比較器に入力されるようにスイッチ部を制御する。
　これによれば、比較器への入力信号をΔΣ変調モードと巡回モードとで切り替えることによって、ΔΣ変調モードにおいてはフィードフォワード型のΔΣ変調器として動作し、巡回モードにおいては積分回路の出力を比較器の入力に加算器を介さずに直接接続して巡回型のＡ／Ｄ変換を実行できる。
　具体的には、ΔΣ変調によるＡ／Ｄ変換においては、加算器においてアナログ信号と積分回路の出力信号と第１基準信号とを加算した上で、加算器の出力信号のみを入力信号として持つ、実質１差動入力の比較器によって量子化するため、非特許文献１の構成に較べて加算の演算精度を向上するとともに量子化の精度を向上することができる。一方、巡回型のＡ／Ｄ変換においては、量子化器において第２基準信号と積分回路の出力信号とを加算器を介することなく、２差動入力の比較器によって比較するため、高速かつ高精度にＡ／Ｄ変換を実行することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
図１は、第１実施形態におけるＡ／Ｄ変換器の構成を示すブロック図であり、 図２は、量子化器の詳細な構成を示す回路図であり、 図３は、ΔΣ変調モードにおける量子化器の接続状態を示す回路図であり、 図４は、巡回モードにおける量子化器の接続状態を示す回路図であり、 図５は、Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートであり、 図６は、ΔΣ変調モードにおけるＡ／Ｄ変換器の接続状態を示す回路図であり、 図７は、巡回モードにおけるＡ／Ｄ変換器の接続状態を示す回路図であり、 図８は、第２実施形態におけるＡ／Ｄ変換器の構成を示すブロック図であり、 図９は、Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートであり、 図１０は、巡回モードにおいてスイッチ（ＣＹＣ１）がオンにされたときのＡ／Ｄ変換器の接続状態を示す回路図であり、 図１１は、巡回モードにおいてスイッチ（ＣＹＣ２）がオンにされたときのＡ／Ｄ変換器の接続状態を示す回路図であり、 図１２は、第３実施形態におけるＡ／Ｄ変換器の構成を示すブロック図であり、 図１３は、Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートであり、 図１４は、ΔΣ変調モードにおけるＡ／Ｄ変換器の接続状態を示す回路図であり、 図１５は、巡回モードにおけるＡ／Ｄ変換器の接続状態を示す回路図であり、 図１６は、第４実施形態におけるＡ／Ｄ変換器の構成を示すブロック図であり、 図１７は、量子化器の詳細な構成を示す回路図であり、 図１８は、Ａ／Ｄ変換器の動作を時系列で示すタイミングチャートであり、 図１９は、ΔΣ変調モードにおけるＡ／Ｄ変換器の接続状態を示す回路図であり、 図２０は、巡回モードにおけるＡ／Ｄ変換器の接続状態を示す回路図であり、及び、 図２１は、変形例におけるＡ／Ｄ変換器の構成を示すブロック図である。
　以下、本開示の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
　（第１実施形態）
　最初に、図１～図４を参照して、本実施形態に係るＡ／Ｄ変換器の概略構成について説明する。
　このＡ／Ｄ変換器は、ΔΣ型Ａ／Ｄ変換と巡回（サイクリック）型Ａ／Ｄ変換の２つの方式のＡ／Ｄ変換器を備え、要求されるＡ／Ｄ変換精度および変換速度に応じてΔΣ変調によるＡ／Ｄ変換（ΔΣ変調モード）と巡回型のＡ／Ｄ変換（巡回モード）とを切り替えて動作するハイブリッド型のＡ／Ｄ変換器である。
　図１に示すように、本実施形態におけるＡ／Ｄ変換器１００は、アナログ信号であるＶｉｎが入力されると、デジタル信号としてＤｏｕｔを出力する。
　Ａ／Ｄ変換器１００は、積分回路１０と、量子化器２０と、加算器３０と、制御部４０と、ＤＡＣ５０と、減算部６０と、を備えている。本実施形態におけるＡ／Ｄ変換器１００は、１つの積分回路１０と、１つのＤＡＣ５０とを用いてアナログ信号Ｖｉｎに対してＡ／Ｄ変換を行う、１次ΔΣ変調を実行する。
　積分回路１０は、スイッチ（ＤＳ）と減算部６０を介してアナログ信号Ｖｉｎを入力可能にされている。積分回路１０は図示しないオペアンプと積分容量とを有している。なお、以降、スイッチについての符号は、ΔΣ変調によるＡ／Ｄ変換に供されるものにＤＳと付し、巡回型のＡ／Ｄ変換に供されるものにＣＹＣ（あるいはＣＹＣ１／ＣＹＣ２）と付す。
　ΔΣ変調によるＡ／Ｄ変換において、積分回路１０は、減算部６０により演算される、アナログ信号Ｖｉｎと、後述の量子化結果Ｑｏｕｔに対応した信号との差分を積分して、積分回路１０の出力信号であるＶｉｎｔを出力する。本実施形態におけるＡ／Ｄ変換器１００は差動信号による動作を行うため、積分回路１０は出力信号Ｖｉｎｔとして、Ｖｉｎｔ＋およびその逆極性のＶｉｎｔ－を出力する。
　一方、巡回型のＡ／Ｄ変換においては、積分回路１０は、積分回路１０の出力に残されるＡ／Ｄ変換の残差に対するＤＡＣ５０および減算部６０による減算と、積分回路１０による増幅動作とによる演算結果を、再び積分回路１０の出力信号Ｖｉｎｔとして出力する。なお、Ａ／Ｄ変換器１００は、図１に示すように、積分回路１０の出力端子と減算部６０の入力端子がスイッチ（ＣＹＣ）を介して相互に接続されており、巡回モードにおいて積分回路１０の出力信号Ｖｉｎｔを減算部６０に入力できるようになっている。
　量子化器２０は、積分回路１０の出力信号Ｖｉｎｔ、あるいは後述の加算器３０の出力信号である加算結果Ｖｓｕｍが入力され、これらの出力信号を量子化した量子化結果Ｑｏｕｔを出力する。なお、本実施形態における量子化器２０は、量子化器２０ａと量子化器２０ｂとを有する１．５ビット量子化器である。また、量子化器２０ａと量子化器２０ｂは、それぞれにＶｉｎｔ、Ｖｓｕｍ、後述の基準信号Ｖｒｅｆｃが入力される。
　量子化器２０の具体的な構成を、図２を参照して説明する。なお、上記したように、量子化器２０は量子化器２０ａと量子化器２０ｂとを有するが、その構成は入力される基準信号Ｖｒｅｆｃの極性を除いて互いに同一である。なお、図２において、括弧内に示す信号名（極性）は量子化器２０ｂにおける信号名である。
　図２に示すように、量子化器２０ａは、４入力（２組の差動信号の入力）１出力の比較器２２を有する。比較器２２は、２つの非反転入力端子と、２つの反転入力端子と、１つの出力端子と、を有する。
　また、量子化器２０ａは、積分回路１０と比較器２２、および後述の加算器３０と比較器２２との接続状態を制御するスイッチ部２４を有する。本実施形態におけるスイッチ部２４は量子化器２０ａの６個の入力（３組の差動信号の入力）を比較器２２の４個の入力（２組の差動信号の入力）に切り替えて入力するようになっている。量子化器２０ａ、ひいてはスイッチ部２４に入力される信号は、図１および図２に示すように、巡回モード時の比較器２２の基準電圧となる第２基準信号Ｖｒｅｆｃ－およびその逆極性のＶｒｅｆｃ＋と、積分回路１０の出力信号たるＶｉｎｔ＋およびその逆極性のＶｉｎｔ－と、加算器３０の出力信号たる加算結果Ｖｓｕｍ＋とその逆極性のＶｓｕｍ－である。
　なお、量子化器２０ａに入力される各種信号には添え符号として＜ａ＞を付す。例えば、量子化器２０ａに入力されるＶｒｅｆｃ－はＶｒｅｆｃ－＜ａ＞と記載し、Ｖｉｎｔ＋はＶｉｎｔ＋＜ａ＞と記載する。一方で、量子化器２０ｂに入力される各種信号には添え符号として＜ｂ＞を付す。例えば、量子化器２０ｂに入力されるＶｒｅｆｃ＋はＶｒｅｆｃ＋＜ｂ＞と記載し、Ｖｓｕｍ＋はＶｓｕｍ＋＜ｂ＞と記載する。
　第２基準信号Ｖｒｅｆｃ－は、スイッチ（ＣＹＣ）を介して比較器２２における一方の非反転入力端子に入力可能になっている。この非反転入力端子に入力される電圧をＶｑ１＋と示す。より詳しくは、量子化器２０ａにおいてはＶｑ１＋＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ１＋＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ１＋＜ａ＞はＶｒｅｆｃ－＜ａ＞に等しい。ただし、Ｖｑ１＋＜ｂ＞はＶｒｅｆｃ－の逆極性であるＶｒｅｆｃ＋＜ｂ＞に等しい。
　積分回路１０の出力信号Ｖｉｎｔ＋は、スイッチ（ＣＹＣ）を介して比較器２２における他方の非反転入力端子に入力可能になっている。この非反転入力端子に入力される電圧をＶｑ２＋と示す。より詳しくは、量子化器２０ａにおいてはＶｑ２＋＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ２＋＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ２＋はＶｉｎｔ＋に等しい。
　加算器３０の出力信号たる加算結果Ｖｓｕｍ＋は、スイッチ（ＤＳ）を介して比較器２２における２つの非反転入力端子の両方に入力可能になっている。つまり、スイッチ（ＤＳ）がオンのときＶｑ１＋＜ａ＞およびＶｑ２＋＜ａ＞はそれぞれＶｓｕｍ＋＜ａ＞に等しく、また、Ｖｑ１＋＜ｂ＞およびＶｑ２＋＜ｂ＞はそれぞれＶｓｕｍ＋＜ｂ＞に等しい。
　第２基準信号Ｖｒｅｆｃ＋は、スイッチ（ＣＹＣ）を介して比較器２２における一方の反転入力端子に入力可能になっている。この反転入力端子に入力される電圧をＶｑ１－と示す。より詳しくは、量子化器２０ａにおいてはＶｑ１－＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ１－＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ１－＜ａ＞はＶｒｅｆｃ＋＜ａ＞に等しい。ただし、Ｖｑ１－＜ｂ＞はＶｒｅｆｃ＋の逆極性であるＶｒｅｆｃ－＜ｂ＞に等しい。
　積分回路１０の出力信号Ｖｉｎｔ－は、スイッチ（ＣＹＣ）を介して比較器２２における他方の反転入力端子に入力可能になっている。この反転入力端子に入力される電圧をＶｑ２－と示す。より詳しくは、量子化器２０ａにおいてはＶｑ２－＜ａ＞と示し、量子化器２０ｂにおいてはＶｑ２－＜ｂ＞と示す。つまり、スイッチ（ＣＹＣ）がオンのとき、Ｖｑ２－はＶｉｎｔ－に等しい。
　加算器３０の出力信号たる加算結果Ｖｓｕｍ－は、スイッチ（ＤＳ）を介して比較器２２における２つの反転入力端子の両方に入力可能になっている。つまり、スイッチ（ＤＳ）がオンのときＶｑ１－＜ａ＞およびＶｑ２－＜ａ＞はそれぞれＶｓｕｍ－＜ａ＞に等しく、また、Ｖｑ１－＜ｂ＞およびＶｑ２－＜ｂ＞はそれぞれＶｓｕｍ－＜ｂ＞に等しい。
　上記したように、スイッチ（ＤＳ）はΔΣ変調モードにおいてオンになるスイッチである。よって、ΔΣ変調モードにおける比較器２２は、図３に示すように、実質的に加算器３０に出力信号であるＶｓｕｍ＋とＶｓｕｍ－のみが１組の差動信号として入力されて互いを比較する１差動入力の比較器として機能する。
　また、スイッチ（ＣＹＣ）は巡回モードにおいてオンになるスイッチである。よって、巡回モードにおける比較器２２は、図４に示すように、Ｖｉｎｔ＋とＶｉｎｔ－との差分と、Ｖｒｅｆｃ＋とＶｒｅｆｃ－との差分と、を比較する２差動入力の比較器として機能する。
　加算器３０は、入力される信号を加算し、その加算結果を出力する加算器である。加算器３０に入力される信号は、図１に示すように、ΔΣ変調モード時の基準電圧たる第１基準信号Ｖｒｅｆｓ＋およびその逆極性Ｖｒｅｆｓ－と、変換対象であるアナログ信号Ｖｉｎ＋およびその逆極性Ｖｉｎ－と、積分回路１０の出力信号Ｖｉｎｔ＋およびその逆極性Ｖｉｎｔ－である。なお、加算器３０も、量子化器２０に対応して２つの加算器３０ａと加算器３０ｂとを有する。加算器３０ａと加算器３０ｂとの構成は入力する第１基準信号Ｖｒｅｆｓの極性が異なる点を除いて互いに同一である。
　加算器３０ａあるいは加算器３０ｂは、入力される各信号に基づいて加算を実行し、その結果をＶｓｕｍとして量子化器２０に出力する。具体的には、加算器３０ａでは、ＶｉｎとＶｉｎｔとＶｒｅｆｓ（図１ではＶｒｅｆｓ＋と記載）を加算した結果である加算結果Ｖｓｕｍ＜ａ＞が量子化器２０ａに対して出力される。また、加算器３０ｂでは、ＶｉｎとＶｉｎｔと逆極性とした基準信号Ｖｒｅｆｓ（図１ではＶｒｅｆｓ－と記載）を加算した結果である加算結果Ｖｓｕｍ＜ｂ＞が量子化器２０ｂに対して出力される。加算結果Ｖｓｕｍ＜ａ＞およびＶｓｕｍ＜ｂ＞には、それぞれ変換対象のアナログ信号であるＶｉｎの成分が含まれ、この加算結果はΔΣ変調モードにおいて量子化器２０に入力される。すなわち、このＡ／Ｄ変換器１００は、ΔΣ変調モードにおいてフィードフォワード型のΔΣ変調器を構成する。
　制御部４０は、量子化器２０の生成する量子化結果Ｑｏｕｔに基づいて、アナログ信号ＶｉｎのＡ／Ｄ変換結果Ｄｏｕｔを生成する。また、制御部４０は、Ｑｏｕｔに基づいて後述のＤＡＣ５０を制御することにより、ＤＡＣ５０から後述の減算部６０への出力を制御する。なお、本実施形態における制御部４０は、量子化器２０ａの出力信号Ｑｏｕｔ＜ａ＞と、量子化器２０ｂの出力信号Ｑｏｕｔ＜ｂ＞と、の組み合わせに対応したＱｏｕｔ＜ａ：ｂ＞に基づいてＤＡＣ５０を制御している。例えば、Ｑｏｕｔ＜ａ＞＝０、且つ、Ｑｏｕｔ＜ｂ＞＝０であれば、Ｑｏｕｔ＜ａ：ｂ＞＝－１であり、Ｑｏｕｔ＜ａ＞＝０、且つ、Ｑｏｕｔ＜ｂ＞＝１であれば、Ｑｏｕｔ＜ａ：ｂ＞＝０であり、Ｑｏｕｔ＜ａ＞＝１、且つ、Ｑｏｕｔ＜ｂ＞＝１であれば、Ｑｏｕｔ＜ａ：ｂ＞＝１である。
　また、制御部４０は、Ａ／Ｄ変換器１００を構成する各種スイッチを制御している。具体的には、ΔΣ変調モードにおいてはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフし、巡回モードにおいてはスイッチ（ＤＳ）をオフにするとともにスイッチ（ＣＹＣ）をオンする。
　ＤＡＣ５０は、例えば一般的に知られた容量式Ｄ／Ａ変換器である。ＤＡＣ５０は、量子化結果Ｑｏｕｔ、および、制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。ＤＡＣ容量に入力された電圧に基づいて、減算部６０における減算が実行される。
　次に、図５～図７を参照して、Ａ／Ｄ変換器１００の動作について説明する。
　本実施形態におけるＡ／Ｄ変換器１００の動作に係るタイミングチャートを図５に示す。ＣＬＫは基準クロックを表し、図５では基準クロックがＨｉｇｈまたはＬｏｗの状態を示すタイミングが横軸を時間にして示されている。ＤＳはスイッチ（ＤＳ）のオンまたはオフの状態を示している。ＤＳがＨｉｇｈであればスイッチ（ＤＳ）がオンであり、Ｌｏｗであればスイッチ（ＤＳ）がオフである。ＣＹＣはスイッチ（ＣＹＣ）のオンまたはオフの状態を示している。ＣＹＣがＨｉｇｈであればスイッチ（ＣＹＣ）がオンであり、Ｌｏｗであればスイッチ（ＣＹＣ）がオフである。Ｖｑ１＋＜ａ＞～Ｖｑ２－＜ｂ＞は量子化器２０における入力端子の各信号の状態である。Ｑｏｕｔ＜ａ：ｂ＞は、Ｑｏｕｔ＜ａ＞とＱｏｕｔ＜ｂ＞とに基づいて論理演算された結果である。図５には、Ａ／Ｄ変換動作の一例としてＱｏｕｔ＜ａ：ｂ＞の値を記載する。Ｄｏｕｔは制御部４０でＱｏｕｔ＜ａ：ｂ＞の値を演算して生成される値であり、アナログ信号ＶｉｎをＡ／Ｄ変換した結果である。この例では、リセット動作の後にΔΣ変調モードにおける量子化が４サイクル実行され、その後に巡回モードにおける量子化が６サイクル実行される。すなわち、リセット動作を含めて１１クロックでＡ／Ｄ変換を完了する。
　具体的には、図５に示すように、最初にリセット動作が実行される。リセット動作は、スイッチ（ＤＳ）がオンされて積分回路１０やＤＡＣ５０に含まれる容量素子やオペアンプ等の電位をアナロググランドレベル等の所定の電位にリセットする。
　次いで、制御部４０は、Ａ／Ｄ変換器１００をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。これにより、量子化器２０は図３に示す結線状態となり、図１および図２に示すＡ／Ｄ変換器１００は、実質的に図６に示す結線状態となる。つまり、量子化器２０ａおよび２０ｂはそれぞれ実質的に１組の差動信号を入力として持つ比較器として機能する。この際の量子化器２０ａ，２０ｂへの入力信号は、ＶｉｎｔとＶｉｎに加え、さらに第１基準信号Ｖｒｅｆｓとを加算した結果である加算器３０の出力信号Ｖｓｕｍである。
　具体的には、ΔΣ変調モードでは、Ａ／Ｄ変換器１００は、減算部６０においてアナログ信号ＶｉｎからＤＡＣ５０の出力信号を減算した結果を積分回路１０によって積分した後に、加算器３０による加算を実行し、加算器３０の出力信号を量子化器２０によって量子化する。この際、Ａ／Ｄ変換器１００は、加算器３０において積分回路１０の出力信号にアナログ信号Ｖｉｎが加算されるフィードフォワード型のΔΣ変調器として動作する。
　本実施形態におけるＡ／Ｄ変換では、ΔΣ変調モードにおける量子化は４サイクル実行される。すなわち、図５に示すように、量子化器２０による量子化結果Ｑｏｕｔ＜ａ：ｂ＞は４サイクルの量子化の間に１→０→０→１のように変化し、その量子化結果を積算することによりＡ／Ｄ変換器１００のＡ／Ｄ変換結果Ｄｏｕｔの上位ビット分に相当するＡ／Ｄ変換結果が得られる。図５では、ΔΣ変調によって得られるＡ／Ｄ変換結果がＡ／Ｄ変換結果Ｄｏｕｔに対して持つ重みを考慮してＤｏｕｔの値を記載してある。ΔΣ変調モードにおける４サイクルの量子化の結果は、Ｑｏｕｔ＜ａ：ｂ＞の積算値に重みの６４を乗じた結果としてＤｏｕｔに反映され、Ｄｏｕｔは６４→６４→６４→１２８のように変化する。
　次いで、制御部４０は、Ａ／Ｄ変換器１００を巡回モードで動作させる。具体的にはスイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。これにより、量子化器２０は図４に示す結線状態となり、図１および図２に示すＡ／Ｄ変換器１００は、実質的に図７に示す結線状態となる。つまり、量子化器２０ａおよび２０ｂはそれぞれ２差動入力の比較器として機能する。この際の量子化器２０ａ，２０ｂへの入力信号は、積分回路１０の出力信号Ｖｉｎｔ＋およびＶｉｎｔ－と、第２基準信号Ｖｒｅｆｃ＋およびＶｒｅｆｃ－である。
　巡回モードにおいては、量子化器２０は、第２基準信号Ｖｒｅｆｃ＋およびＶｒｅｆｃ－を閾値として、１．５ビットの量子化を実行する。本実施形態では、巡回モードにおけるＡ／Ｄ変換は６サイクル実行される。すなわち、図５に示すように、Ｑｏｕｔ＜ａ：ｂ＞は巡回型のＡ／Ｄ変換における６サイクルの間に０→－１→０→１→０→１のように変化し、その量子化結果を一般的な巡回型Ａ／Ｄ変換器と同様にＡ／Ｄ変換結果Ｄｏｕｔに適宜重み付け加算した結果として、Ａ／Ｄ変換結果Ｄｏｕｔは１２８→１１２→１１２→１１６→１１６→１１７のように変化する。
　次に、本実施形態におけるＡ／Ｄ変換器１００を採用することによる作用効果について説明する。
　本実施形態におけるＡ／Ｄ変換器１００は、比較器２２への入力信号を、スイッチ部２４を用いてΔΣ変調モードと巡回モードとで切り替えることによって、ΔΣ変調モードにおいては加算器３０の出力を比較器２２に接続してフィードフォワード型のΔΣ変調器として動作し、巡回モードでは積分回路１０の出力と比較器２２とを加算器３０を介さずに接続して巡回型Ａ／Ｄ変換器として動作する。
　具体的には、ΔΣ変調によるＡ／Ｄ変換においては、Ａ／Ｄ変換器１００は、加算器３０においてアナログ信号Ｖｉｎと積分回路１０の出力信号と基準電圧（第１基準信号）とを加算した上で、加算器３０の出力信号のみを入力信号として持つ実質１差動入力の比較器として動作する量子化器２０によって量子化するため、従来の構成に較べて加算の演算精度を向上するとともに量子化の精度を向上することができる。一方、巡回型のＡ／Ｄ変換においては、量子化器２０において基準電圧（第２基準信号）と積分回路１０の出力とを加算器３０を介することなく、２組の差動信号を入力として持つ比較器２２で比較するため、加算器３０の動作速度に影響を受けることなく高速かつ高精度にＡ／Ｄ変換を実行することができる。
　（第２実施形態）
　第１実施形態において説明した１次ΔΣ変調を用いるＡ／Ｄ変換器１００を基本構成とし、適宜構成を変更することができる。第１実施形態では巡回モードにおいて１クロックあたり１サイクルのＡ／Ｄ変換を行う構成を例示したが、本実施形態では、巡回モードにおいて１クロックあたり２サイクルのＡ／Ｄ変換を行うことが可能な構成について説明する。
　本実施形態におけるＡ／Ｄ変換器１１０は、Ｄ／Ａ変換器および減算部をそれぞれ２つずつ備えている。つまり、Ａ／Ｄ変換器１１０は、第１実施形態におけるＡ／Ｄ変換器１００と較べてＤ／Ａ変換器および減算部をそれぞれ１つずつ多く備えている。具体的には、図８に示すように、Ａ／Ｄ変換器１１０は、第１ＤＡＣ５２と、第２ＤＡＣ５４と、第１減算部６２と、第２減算部６４と、を備えている。第１ＤＡＣ５２は第１実施形態におけるＤＡＣ５０に相当する。第１ＤＡＣ５２は第１減算部６２に接続されている。第１減算部６２は第１実施形態における減算部６０に相当する。第１減算部６２と積分回路１０との間には、スイッチ（ＣＹＣ２）が介在している。そして、スイッチ（ＣＹＣ２）と積分回路１０との間の接点に、スイッチ（ＣＹＣ１）を介して第２減算部６４が接続されている。第２ＤＡＣ５４は制御部４０と第２減算部６４との間に介在している。積分回路１０の出力信号Ｖｉｎｔは、第１実施形態と同様にスイッチ（ＣＹＣ）を介して第１減算部６２に接続されている。これに加えて、本実施形態では、出力信号Ｖｉｎｔが第２減算部６４にも接続されている。積分回路１０から第２減算部６４への接続はスイッチ（ＣＹＣ１）がオンのときに有効になる。スイッチ（ＣＹＣ１）が有効になると、第２減算部６４によって第２ＤＡＣ５４の出力信号が積分回路１０の出力信号Ｖｉｎｔから減算され、その減算の結果である第２減算部６４の出力信号が積分回路１０の入力に接続される。
　図８において、符号ＤＳが付されたスイッチ（ＤＳ）はΔΣ変調モードにおいてオンになるスイッチである。符号ＣＹＣが付されたスイッチ（ＣＹＣ）は巡回モードにおいてオンになるスイッチである。符号ＣＹＣ１が付されたスイッチ（ＣＹＣ１）は巡回モードにおいて、第２ＤＡＣ５４を介して減算を行う場合にオンになるスイッチである。符号ＣＹＣ２が付されたスイッチ（ＣＹＣ２）は巡回モードにおいて、第１ＤＡＣ５２を介して減算を行う場合にオンになるスイッチである。なお、第１減算部６２の出力端子と積分回路１０の入力端子との間に介在するスイッチ（ＤＳ　ｏｒ　ＣＹＣ２）は、ΔΣ変調モードにおいてオンになるとともに、巡回モードにおいて，第１ＤＡＣ５２を介して減算を行う場合にもオンになる。
　図９～図１１を参照して、本実施形態におけるＡ／Ｄ変換器１１０の具体的な動作について説明する。
　本実施形態におけるＡ／Ｄ変換器１１０の動作に係るタイミングチャートを図９に示す。ＣＹＣ１はスイッチ（ＣＹＣ１）のオンまたはオフの状態を示している。ＣＹＣ１がＨｉｇｈであればスイッチ（ＣＹＣ１）がオンであり、Ｌｏｗであればスイッチ（ＣＹＣ１）がオフである。ＣＹＣ２はスイッチ（ＣＹＣ２）のオンまたはオフの状態を示している。ＣＹＣ２がＨｉｇｈであればスイッチ（ＣＹＣ２）がオンであり、Ｌｏｗであればスイッチ（ＣＹＣ２）がオフである。
　図９に示すように、最初にリセット動作が実行される。リセット動作は第１実施形態におけるリセット動作と同様であるため説明を省略する。
　次いで、制御部４０は、Ａ／Ｄ変換器１１０をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。ただし、第１減算部６２の出力端子と積分回路１０の入力端子との間に介在するスイッチ（ＤＳ　ｏｒ　ＣＹＣ２）はオンにする。その結果、図８に示すＡ／Ｄ変換器１１０の結線状態は第１実施形態におけるΔΣ変調モードと実質的に同一となる（図６）。本実施形態におけるΔΣ変調モードにおける量子化も、第１実施形態と同様に４サイクルに亘って実行される。量子化の動作は第１実施形態におけるΔΣ変調モードの動作と同様であるからその説明を省略する。
　次いで、制御部４０は、Ａ／Ｄ変換器１１０を巡回モードで動作させる。具体的には、制御部４０は、スイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。加えて、このとき、スイッチ（ＣＹＣ１）はオンにし、第１減算部６２の出力端子と積分回路１０の入力端子との間に介在するスイッチ（ＤＳ　ｏｒ　ＣＹＣ２）はオフにする。これにより、量子化器２０は図４に示す結線状態となり、図８に示すＡ／Ｄ変換器１１０は、実質的に図１０に示す結線状態となる。これは、第１実施形態における巡回モードと実質的に同一の結線状態である。　図１０に示す結線状態においてＡ／Ｄ変換が行われた直後、すなわち、巡回モードが開始されてから半クロック後において、スイッチ（ＣＹＣ１）がオフされるとともにスイッチ（ＤＳ　ｏｒ　ＣＹＣ２）がオンされる。これにより、図８に示すＡ／Ｄ変換器１１０は、実質的に図１１に示す結線状態となる。量子化結果に基づく減算を実行するためのＤ／Ａ変換器は、第２ＤＡＣ５４から第１ＤＡＣ５２に切り替わり、第２減算部６４は第１減算部６２に切り替わるが、実質的な動作はスイッチ（ＣＹＣ１）がオンの場合と同一である。
　つまり、１クロックの間に、スイッチ（ＣＹＣ１）がオンとされた状態でのＡ／Ｄ変換と、スイッチ（ＣＹＣ２）がオンとされた状態でのＡ／Ｄ変換とが連続で実行される。すなわち、１クロックの間に巡回型のＡ／Ｄ変換が２サイクル実行される。第１実施形態においては巡回型のＡ／Ｄ変換の１サイクルに１クロックを要したが、本実施形態における巡回型のＡ／Ｄ変換は１クロックのうちに２サイクル実行されるので、巡回モードにおけるＡ／Ｄ変換に要する時間を短縮することができる。本実施形態においては、巡回型のＡ／Ｄ変換の実行時に第２基準信号Ｖｒｅｆｃおよび積分回路１０の出力の２つの差動信号が加算器３０を介さずに比較器２２に直接入力される。そのため、加算器３０の遅延時間が量子化器２０による量子化の速度に影響を与えない。また、２組の差動信号を入力信号とする量子化は２差動入力の比較器２２を用いることで高精度に実行できることから、量子化器２０は量子化の精度を保ちつつ高速に量子化を実行することができる。これにより、Ａ／Ｄ変換器１１０は、１クロックの間に精度を保ちつつ巡回型のＡ／Ｄ変換を２サイクル実行できる。
　（第３実施形態）
　第１実施形態および第２実施形態では１次ΔΣ変調を用いるＡ／Ｄ変換器について説明した。これに対して、本実施形態では、２次ΔΣ変調を用いるＡ／Ｄ変換器について説明する。
　本実施形態におけるＡ／Ｄ変換器１２０は、図１２に示すように、積分回路１０としての第１積分器１２および第２積分器１４と、量子化器２０と、加算器３２と、制御部４０と、第１ＤＡＣ５６と、第２ＤＡＣ５８と、第１減算部６６と、第２減算部６８と、を備えている。
　第１積分器１２は、第１減算部６６を介してアナログ信号Ｖｉｎが入力される。第１減算部６６は第１実施形態における減算部６０と同様の機能を発揮する。すなわち、第１減算部６６により、Ｖｉｎから後述の第１ＤＡＣ５６の出力信号の減算が実行されて、減算結果が第１積分器１２に入力される。なお、第１積分器１２の出力信号をＶｉｎｔ１と示す。また、極性を示すときにはＶｉｎｔ１＋あるいはＶｉｎｔ１－と示す。Ｖｉｎｔ１はスイッチ（ＤＳ）を介して第２積分器１４に入力されるとともに、後述の加算器３２にも入力される。
　第２積分器１４の入力端子は、スイッチ（ＤＳ）を介して第１積分器１２の出力端子に接続されている。第２積分器１４の出力信号Ｖｉｎｔ２は加算器３２あるいは量子化器２０に出力されるとともに、第２減算部６８に対しても出力される。第２減算部６８は第２実施形態における第２減算部６４と同様の機能を奏するものであり、量子化結果に基づいてＶｉｎｔ２に対して減算を実行し、その減算結果を、スイッチ（ＣＹＣ）を介して第２積分器１４に入力する。
　量子化器２０は、図２に示すように、比較器２２およびスイッチ部２４はともに第１実施形態と同一の構成を採用することができる。ただし、スイッチ部２４に入力される信号について、図２でＶｉｎｔ＋と記載した部分はＶｉｎｔ２＋に読み替え、Ｖｉｎｔ－と記載した部分はＶｉｎｔ２－に読み替える。
　加算器３２に入力される信号は、図１２に示すように、ΔΣ変調モード時の基準電圧である第１基準信号Ｖｒｅｆｓ＋およびその逆極性Ｖｒｅｆｓ－と、変換対象であるアナログ信号Ｖｉｎ＋およびその逆極性Ｖｉｎ－と、第１積分器１２の出力信号Ｖｉｎｔ１＋およびその逆極性Ｖｉｎｔ１－と、第２積分器１４の出力信号Ｖｉｎｔ２＋およびその逆極性Ｖｉｎｔ２－である。なお、加算器３２も、量子化器２０に対応して２つの加算器３２ａと加算器３２ｂとを有する。加算器３２ａと加算器３２ｂの構成は入力する第１基準信号Ｖｒｅｆｓの極性が異なる点を除いて互いに同一である。
　加算器３２ａあるいは加算器３２ｂは、入力される各信号に基づいて加算を実行し、その結果をＶｓｕｍとして量子化器２０に出力する。第１または第２実施形態における加算器３０では、積分回路１０の出力信号Ｖｉｎｔを加算対象に含んでいるが、本実施形態における加算器３２は、Ｖｉｎｔの代わりに第１積分器１２の出力Ｖｉｎｔ１および第２積分器１４の出力Ｖｉｎｔ２を加算対象に含んでいる。この加算器３２においても、加算結果Ｖｓｕｍ＋およびＶｓｕｍ－には、それぞれ変換対象のアナログ信号であるＶｉｎ＋およびＶｉｎ－の成分が含まれ、この加算結果はΔΣ変調モードにおいて量子化器２０に入力される。すなわち、このＡ／Ｄ変換器１２０は、ΔΣ変調モードにおいて２次のフィードフォワード型のΔΣ変調器を構成する。
　制御部４０は、第１または第２実施形態と同様であり、量子化器２０の生成する量子化結果Ｑｏｕｔに基づいて、アナログ信号ＶｉｎのＡ／Ｄ変換結果Ｄｏｕｔを生成する。また、制御部４０は、後述の第１ＤＡＣ５６および第２ＤＡＣ５８をＱｏｕｔに基づいて制御することで、ΔΣ変調モードおよび巡回モードにおける減算に係るＤＡＣの出力信号を決定する。
　第１ＤＡＣ５６および第２ＤＡＣ５８は、例えば一般的に知られた容量式Ｄ／Ａ変換器である。第１ＤＡＣ５６は、制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第２ＤＡＣ５６におけるＤＡＣ容量に入力された電圧に基づいて、第１減算部６６における減算が実行される。また、第２ＤＡＣ５８は、制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第２ＤＡＣ５８におけるＤＡＣ容量に入力された電圧に基づいて、第２減算部６８における減算が実行される。なお、本実施形態における第１ＤＡＣ５６は第１Ｄ／Ａ変換器に相当し、第２ＤＡＣ５８は第２Ｄ／Ａ変換器に相当する。
　次に、図１３～図１５を参照して、Ａ／Ｄ変換器１２０の動作について説明する。
　本実施形態におけるＡ／Ｄ変換器１２０の動作に係るタイミングチャートを図１３に示す。ΣＱｏｕｔはアナログ信号ＶｉｎをＡ／Ｄ変換であるＱｏｕｔ＜ａ：ｂ＞の積算値である。ΣΣＱｏｕｔはΣＱｏｕｔを積算した値、すなわち、アナログ信号ＶｉｎをＡ／Ｄ変換であるＱｏｕｔ＜ａ：ｂ＞の二次積算値である。本実施形態におけるＡ／Ｄ変換結果Ｄｏｕｔは二次積算値ΣΣＱｏｕｔに基づいて計算される。この例では、リセット動作の後にΔΣ変調モードにおける量子化が４サイクル実行される。その後に、ΔΣ変調モードにおける最後の量子化結果に基づく減算の結果を第１積分器１２から第２積分器１４に受け渡すためのＬＡＳＴフェーズが設けられている。その後、巡回型のＡ／Ｄ変換が６サイクル実行される。すなわち、リセット動作およびＬＡＳＴフェーズを含めて１２クロックでＡ／Ｄ変換を完了する。
　具体的には、図１３に示すように、最初にリセット動作が実行される。リセット動作は、スイッチ（ＤＳ）がオンされて第１積分器１２および第２積分器１４や第１ＤＡＣ５６および第２ＤＡＣ５８等に含まれる容量素子やオペアンプ等の電位をグランドレベル等にリセットする。
　次いで、制御部４０は、Ａ／Ｄ変換器１２０をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。これにより、量子化器２０は図３に示す結線状態となり、図１２および図２（ただし、Ｖｉｎｔ＋およびＶｉｎｔ－はそれぞれＶｉｎｔ２＋、Ｖｉｎｔ２－に読み替える。）に示すＡ／Ｄ変換器１２０は、実質的に図１４に示す結線状態となる。
　具体的には、ΔΣ変調モードでは、第１減算部６６においてアナログ信号Ｖｉｎから第１ＤＡＣ５６の出力信号の減算が実行されつつ、第１減算部６６の出力信号が第１積分器１２および第２積分器１４によって順次積分された後に、加算器３０による加算が実行され、加算器３０の出力信号が量子化器２０によって量子化される。この際、Ａ／Ｄ変換器１２０は、加算器３２において第１積分器１２および第２積分器１４の出力信号にアナログ信号Ｖｉｎが加算されるフィードフォワード型のΔΣ変調器として動作する。
　本実施形態におけるＡ／Ｄ変換では、ΔΣ変調モードにおける量子化は４サイクル実行される。すなわち、図１３に示すように、量子化器２０による量子化結果Ｑｏｕｔ＜ａ：ｂ＞は４サイクルの量子化の間に１→０→１→０のように変化し、その二次積算値（ΣΣＱｏｕｔ）としては１→２→４→６のように変化する。このため、ΔΣ変調モードにおけるＡ／Ｄ変換結果を上位ビットに反映したＡ／Ｄ変換器１２０全体のＡ／Ｄ変換結果Ｄｏｕｔは６４→１２８→２５６→３８４のように変化する。
　その次の１クロックにおいて、制御部４０は量子化を実行せず、第１積分器１２に残留する信号を第２積分器１４に転送するためのＬＡＳＴフェーズに移行する。
　次いで、制御部４０は、Ａ／Ｄ変換器１２０を巡回モードで動作させる。具体的にはスイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。これにより、量子化器２０は図４に示す結線状態となり、図１２に示すＡ／Ｄ変換器１２０は図１５に示す結線状態となる。これは第１実施形態における巡回モードの結線状態と実質的に同一である。このため、本実施形態におけるＡ／Ｄ変換器１２０の巡回モードの動作は、第１実施形態と同様であるから、その説明を省略する。なお、巡回モードにおけるＡ／Ｄ変換は６サイクル実行される。すなわち、図１３に示すように、Ｑｏｕｔ＜ａ：ｂ＞は巡回型のＡ／Ｄ変換の６サイクルの間に０→－１→０→１→０→１のように変化し、その量子化結果を一般的な巡回型Ａ／Ｄ変換器と同様にＡ／Ｄ変換結果Ｄｏｕｔに適宜重み付け加算した結果として、Ａ／Ｄ変換結果Ｄｏｕｔは３８４→３６８→３６８→３７２→３７２→３７３のように変化する。
　次に、本実施形態におけるＡ／Ｄ変換器１２０を採用することによる作用効果について説明する。
　本実施形態におけるＡ／Ｄ変換器１２０は、ΔΣ変調モードにおいてはフィードフォワード型の２次ΔΣ変調器として動作し、巡回モードでは巡回型Ａ／Ｄ変換器として動作する。そのほか、第１実施形態と同様の効果を奏する。
　（第４実施形態）
　２次ΔΣ変調を実行する構成においても、巡回モードにおいて、１クロックあたり巡回型のＡ／Ｄ変換を２サイクル実行し、巡回型のＡ／Ｄ変換の変換速度を高速化することができる。本実施形態では、２次ΔΣ変調を用いる構成において巡回型のＡ／Ｄ変換を高速化することができる構成について説明する。
　本実施形態におけるＡ／Ｄ変換器１３０は、図１６に示すように、積分回路１０としての第１積分器１２および第２積分器１４と、量子化器２６と、加算器３２と、制御部４０と、第１ＤＡＣ７０と、第２ＤＡＣ７２と、第１減算部８０と、第２減算部８２と、を備えている。
　第１積分器１２は、第３実施形態における第１積分器１２と同様であり、第１減算部８０を介してアナログ信号Ｖｉｎが入力される。第１減算部８０は第３実施形態における第１減算部６６と同様の機能を発揮する。すなわち、後述の第１ＤＡＣ７０により規定される減算がＶｉｎに対して行われて第１積分器１２に入力される。Ｖｉｎｔ１はスイッチ（ＤＳ）を介して第２積分器１４に入力されるとともに、後述の量子化器２６および加算器３２にも入力される。
　第２積分器１４も、第３実施形態における第２積分器１４と同様であり、スイッチ（ＤＳ）を介して第１積分器１２の出力端子が第２積分器１４の入力端子に接続されている。第２積分器１４の出力信号Ｖｉｎｔ２は加算器３２あるいは量子化器２６に出力されるとともに、スイッチ（ＣＹＣ）を介して第１積分器１２の入力端子に入力可能になっている。
　第１積分器１２の出力端子と第２積分器１４の入力端子との間には、スイッチ（ＤＳ）と並列に第２減算部８２とスイッチ（ＣＹＣ）の直列回路が設けられている。第２減算部８２は、スイッチ（ＣＹＣ）がオンになる巡回モードにおいて有効となり、第１積分器１２の出力信号から第２ＤＡＣ７２の出力信号を減算して、第２積分器１４の入力端子に入力可能になっている。
　量子化器２６は、第１積分器１２の出力信号Ｖｉｎｔ１、第２積分器１４の出力信号Ｖｉｎｔ２、後述の加算器３２の出力信号である加算結果Ｖｓｕｍが入力され、これらの出力信号を量子化した量子化結果Ｑｏｕｔを出力する。なお、本実施形態における量子化器２６は１．５ビット量子化器である。つまり、本実施形態における量子化器２６は、量子化器２６ａと量子化器２６ｂとを有し、それぞれにＶｉｎｔ１、Ｖｉｎｔ２、Ｖｓｕｍ、後述の基準電圧Ｖｒｅｆｃが入力される。
　図１７に、量子化器２６の構成を示す。量子化器２６は、比較器２２とスイッチ部２８とを有している。比較器２２は第１実施形態と同様であるから説明を省略する。スイッチ部２８は、第１実施形態において説明したスイッチ部２４に対して、入力される信号としてＶｉｎｔに代えてＶｉｎｔ１およびＶｉｎｔ２が入力可能になっている。図１７に示すように、加算結果Ｖｓｕｍ＋およびその逆極性であるＶｓｕｍ－と、第２基準信号Ｖｒｅｆｃ＋およびその逆極性Ｖｒｅｆｃ－の入力については第１実施形態において説明したスイッチ部２４と同様である。一方、第１実施形態においてＶｉｎｔ＋が入力されていた端子については、スイッチ（ＣＹＣ２）がオンのときにＶｉｎｔ１＋が入力可能にされ、スイッチ（ＣＹＣ１）がオンのときにＶｉｎｔ２＋が入力可能にされている。また、第１実施形態においてＶｉｎｔ－が入力されていた端子については、スイッチ（ＣＹＣ２）がオンのときにＶｉｎｔ１－が入力可能にされ、スイッチ（ＣＹＣ１）がオンのときにＶｉｎｔ２－が入力可能にされている。
　加算器３２は、第３実施形態において説明した加算器３２と同様であるから、その説明を省略する。
　制御部４０は、第１～第３実施形態と同様であり、量子化器２６の生成する量子化結果Ｑｏｕｔに基づいて、アナログ信号ＶｉｎのＡ／Ｄ変換結果Ｄｏｕｔを生成する。また、制御部４０は、Ｑｏｕｔに基づき後述の第１ＤＡＣ７０および第２ＤＡＣ７２を制御し、ΔΣ変調モードおよび巡回モードにおける減算に係る第１ＤＡＣ７０および第２ＤＡＣ７２の出力信号を決定する。
　第１ＤＡＣ７０および第２ＤＡＣ７２は、例えば一般的に知られた容量式Ｄ／Ａ変換器である。第１ＤＡＣ７０は、量子化結果Ｑｏｕｔに基づいて制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第１ＤＡＣ７０におけるＤＡＣ容量に入力された電圧に基づいて、第１減算部８０における減算が実行される。また、第２ＤＡＣ７２は、量子化結果Ｑｏｕｔに基づいて制御部４０から出力される制御信号に基づいて、図示しないＤＡＣ容量に規定の電圧を入力する。第２ＤＡＣ７２におけるＤＡＣ容量に入力された電圧に基づいて、第２減算部８２における減算が実行される。なお、本実施形態における第１ＤＡＣ７０は第１Ｄ／Ａ変換器に相当し、第２ＤＡＣ７２は第２Ｄ／Ａ変換器に相当する。
　次に、図１８～図２０を参照して、Ａ／Ｄ変換器１３０の動作について説明する。
　本実施形態におけるＡ／Ｄ変換器１３０の動作に係るタイミングチャートを図１８に示す。この例では、上記した第３実施形態と同様、リセット動作の後にΔΣ変調モードにおける量子化が４サイクル実行される。その後に、第１積分器１２から第２積分器１４へ信号の受け渡すためのＬＡＳＴフェーズが設けられている。その後、巡回型のＡ／Ｄ変換が６サイクル実行される。また、本実施形態における巡回型のＡ／Ｄ変換は１クロックの間に２サイクル実行される。すなわち、リセット動作およびＬＡＳＴフェーズを含めて９クロックでＡ／Ｄ変換器１３０全体としてのＡ／Ｄ変換を完了する。
　Ａ／Ｄ変換器１３０の動作を具体的に説明する。図１８に示すように、最初にリセット動作が実行される。リセット動作は、スイッチ（ＤＳ）がオンされて第１積分器１２および第２積分器１４や第１ＤＡＣ７０および第２ＤＡＣ７２に含まれる積分素子やオペアンプ等の電位をアナロググランドレベル等の所定の電位にリセットする。
　次いで、制御部４０は、Ａ／Ｄ変換器１３０をΔΣ変調モードで動作させる。具体的にはスイッチ（ＤＳ）をオンにするとともにスイッチ（ＣＹＣ）をオフにする。これにより、図１６および図１７に示すＡ／Ｄ変換器１３０は、実質的に図１９に示す結線状態となる。このＡ／Ｄ変換器１３０でのΔΣ変調モードにおける結線状態は第３実施形態におけるΔΣ変調モードと実質的に同一であるから、詳しい説明を省略する。第３実施形態と同様、ΔΣ変調モードにおけるＡ／Ｄ変換結果であるＤｏｕｔは６４→１２８→２５６→３８４のように変化する。
　その次の１クロックにおいて、制御部４０は量子化を実行せず、第１積分器１２に残留する信号を第２積分器１４に転送するためのＬＡＳＴフェーズに移行する。
　次いで、制御部４０は、Ａ／Ｄ変換器１３０を巡回モードで動作させる。具体的にはスイッチ（ＣＹＣ）をオンにするとともにスイッチ（ＤＳ）をオフにする。これにより、図１６および図１７Ａ／Ｄ変換器１３０は、実質的に図２０に示す結線状態となる。なお、本実施形態では、図１７に示すように、スイッチ部２８にスイッチ（ＣＹＣ１）およびスイッチ（ＣＹＣ２）が設けられている。これにより、Ｖｑ２＋にはスイッチ（ＣＹＣ１）およびスイッチ（ＣＹＣ２）の開閉の状態に応じてＶｉｎｔ２＋またはＶｉｎｔ１＋が印加されることになる。同様に、Ｖｑ１－にはスイッチ（ＣＹＣ１）およびスイッチ（ＣＹＣ２）の開閉の状態に応じてＶｉｎｔ２－またはＶｉｎｔ１－が印加されることになる。
　図１８に示すように、巡回モードへの移行直後はスイッチ（ＣＹＣ１）がオンにされ、スイッチ（ＣＹＣ２）がオフにされる。これにより、比較器２２にはＶｉｎｔ２－およびＶｉｎｔ２＋と、その比較対象としての第２基準信号Ｖｒｅｆｃ－およびＶｒｅｆｃ＋が入力され、量子化器２６で量子化が実行される。制御回路４０は、量子化結果に基づき第１ＤＡＣ７０の出力信号を制御し、第１減算部８０および第１積分器１２とで減算と増幅が実行される。
　その半クロック後、すなわち、巡回モードが開始されてから半クロック後において、スイッチ（ＣＹＣ１）がオフされるとともにスイッチ（ＣＹＣ２）がオンされる。比較器２２にはＶｉｎｔ１－およびＶｉｎｔ１＋と、その比較対象としての第２基準信号Ｖｒｅｆｃ－およびＶｒｅｆｃ＋が入力され、量子化器２６で量子化が実行される。制御回路４０は、量子化結果に基づき第２ＤＡＣ７２の出力信号を制御し、第２減算部８２および第２積分器１４とで減算と増幅が実行される。
　つまり、第２実施形態と同様に、１クロックの間に、スイッチ（ＣＹＣ１）がオンとされた状態でのＡ／Ｄ変換と、スイッチ（ＣＹＣ２）がオンとされた状態でのＡ／Ｄ変換とが連続で実行される。すなわち、１クロックの間に巡回型のＡ／Ｄ変換が２サイクル実行される。第３実施形態においては巡回型のＡ／Ｄ変換の１サイクルに１クロックを要したが、本実施形態における巡回型のＡ／Ｄ変換は１クロックのうちに２サイクル実行されるので、巡回モードにおけるＡ／Ｄ変換に要する時間を短縮することができる。かつ、第２基準信号ＶｒｅｆｃとＶｉｎｔ１およびＶｉｎｔ２が比較器２２に直接入力されるので、加算器の遅延時間が量子化器２６による量子化の速度に影響を与えない。また、２組までの差動信号を入力信号とする量子化は２差動入力の比較器２２を用いることで高精度に実行できることから、量子化器２６は量子化の精度を保ちつつ高速に量子化を実行することができる。これにより、Ａ／Ｄ変換器１３０は、１クロックの間に精度を保ちつつ巡回型のＡ／Ｄ変換を２サイクル実行できる。
　ここで、第１ＤＡＣ７０と第１減算部８０および第１積分器１２を用いて実行される減算と増幅の動作、もしくは、第２ＤＡＣ７２と第２減算部８２および第２積分器１４を用いて実行される減算と増幅の動作は、一般的な巡回型Ａ／Ｄ変換器に用いられるＭＤＡＣ（Ｍｕｌｔｉｐｌｙｉｎｇ　ＤＡＣ）と同様の動作である。また、図２０に示した第１ＤＡＣ７０と第１減算部８０および第１積分器１２の接続順や、第２ＤＡＣ７２と第２減算部８２および第２積分器１４の接続順は、図１６と形式を揃えるように記載した接続順であり、同様の機能を発揮する別の接続順としてもよい。また、第１積分器１２および第２積分器１４は、巡回モードにおいては積分器としてではなく増幅器としての機能を発揮するよう制御回路４０により制御され、その増幅率は巡回型Ａ／Ｄ変換器に必要な、例えば２倍等の増幅率に適宜設定すればよい。
　（変形例）
　第４実施形態におけるＡ／Ｄ変換器１３０において、第１積分器１２の出力信号であるＶｉｎｔ１のみを加算器３２に入力、すなわちフィードフォワードし、アナログ信号Ｖｉｎをフィードフォワードしないフィードフォワード型のΔΣ変調器も採用できる。図２１に示す本変形例におけるＡ／Ｄ変換器１３１は、第４実施形態におけるＡ／Ｄ変換器１３０に対して加算器３２へのＶｉｎの入力経路が省略された構成である。
　Ａ／Ｄ変換器１３１におけるΔΣ変調モードでの量子化は、アナログ信号Ｖｉｎがフィードフォワードされないので、アナログ信号Ｖｉｎのサンプリングは第１減算部８０を介して第１積分器１２のみで行われ、加算器３２もしくは量子化器２６では行われない。このため、例えばＶｉｎの変動が大きい場合においても、第１積分器１２でのサンプリングと加算器３２もしくは量子化器２６でのサンプリングとの間のサンプリングのタイミングの時間差がΔΣ変調に与える影響が小さい。Ａ／Ｄ変換器１３１ではＶｉｎの変動の影響を抑制しつつフィードフォワード型のΔΣ変調における量子化が実行可能である。また、巡回モードにおけるＡ／Ｄ変換は、第４実施形態と同様に１クロックの間に巡回型のＡ／Ｄ変換を２サイクル実行可能になっている。
　（その他の実施形態）
　以上、本開示の好ましい実施形態について説明したが、本開示は上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
　上記した各実施形態では、量子化器２０，２６を２個の比較器を用いる１．５ビットの量子化器として記載したが、量子化器の有効分解能や比較器の個数は特定の数値に限定されるものでは無く、例えば、比較器1個で有効分解能1ビットを実現する構成や多数の比較器を用いた多ビットの有効分解能を実現する構成を選択してもよい。
　また、各実施形態では、加算器３０，３２を単に加算機能を持つ加算器として記載したが、その実現方法は加算機能を持つ回路であれば特定の方式に限定されるものではなく、例えば、スイッチトキャパシタ式の加算回路やオペアンプを用いたアクティブ加算回路等、加算機能を持つ種々の構成を選択すればよい。
　また、上記した各実施形態において、Ｄ／Ａ変換器として、容量式のＤ／Ａ変換器を例に示したが、量子化結果Ｑｏｕｔに基づいて制御可能なＤ／Ａ変換器であれば実現方法は容量式に限定されるものではない。
　また、図５、図９、図１３、図１８で示したタイミングチャートのうち、量子化結果Ｑｏｕｔやその積算値ΣＱｏｕｔ、ΣΣＱｏｕｔ、およびＡ／Ｄ変換結果Ｄｏｕｔの値は一例を示したものであり、Ａ／Ｄ変換結果や量子化結果の形式およびそれらの演算方法を特定の形式や方法に限定するものではない。同様に、ΔΣ変調のサイクル数や巡回型のＡ／Ｄ変換のサイクル数を特定の数に限定するものではなく、必要な変換精度や変換速度に応じてサイクル数を選択すればよい。
　また、上記した各実施形態では、ΔΣ変調にシングルループの１次もしくは２次のΔΣ変調器を用いる構成を記載したが、ΔΣ変調器の構成は特定の構成に限定されるものではなく、より高い次数のΔΣ変調器や、カスケード型のΔΣ変調器など種々の構成を選択してもよい。同様に、ΔΣ変調器と巡回型Ａ／Ｄ変換器との組み合わせは、記載した組み合わせに限定するものではなく、例えば変形例に示したフィードフォワード型のΔΣ変調器に第３実施形態に示した巡回型Ａ／Ｄ変換器を組み合わせるなど、必要な変換精度や変換速度、利用可能なハードウェアの量等に応じて、種々の組み合わせを選択すればよい。
　また、上記した各実施形態では差動信号を用いた構成について説明したが、シングルエンド信号を用いた構成も採用することができる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (11)

  1. 　変換対象のアナログ信号（Ｖｉｎ）を入力信号とするΔΣ変調を実行するための積分回路（１０，１２，１４）と、
    　少なくとも前記積分回路の出力信号と、ΔΣ変調における基準信号としての第１基準信号（Ｖｒｅｆｓ）と、を加算した加算結果を出力する加算器（３０，３２）と、
    　前記積分回路の出力信号と前記加算器の出力信号と巡回型Ａ／Ｄ変換における基準信号としての第２基準信号（Ｖｒｅｆｃ）と、が入力され、前記積分回路の出力信号と前記加算器の出力信号とを量子化した量子化結果を生成する量子化器（２０，２６）と、
    　前記積分回路と前記加算器と前記量子化器とを、ΔΣ変調器として動作させるΔΣ変調モード、または前記積分回路と前記量子化器とを、巡回型Ａ／Ｄ変換器として動作させる巡回モードのいずれかのモードに切り替えて動作させるとともに、前記量子化結果に基づいて前記アナログ信号のＡ／Ｄ変換結果（Ｄｏｕｔ）を生成する制御部（４０）と、を備えるＡ／Ｄ変換器であって、
    　前記量子化器は、
    　比較器（２２）と、
    　前記積分回路および前記加算器と、前記比較器と、の間に介在し、前記積分回路および前記加算器と、前記比較器と、の互いの接続状態を切り替えるスイッチ部（２４，２８）と、を有し、
    　前記制御部は、
    　前記ΔΣ変調モードにおいて、前記加算結果のみが前記比較器に入力されるように前記スイッチ部を制御し、
    　前記巡回モードにおいて、前記積分回路の出力信号と、前記積分回路の出力信号に対する比較値となるべく設定された前記第２基準信号と、が前記比較器に入力されるように前記スイッチ部を制御するＡ／Ｄ変換器。
  2. 　前記加算器が、前記積分回路の出力信号と、前記第１基準信号に加え、前記アナログ信号を加算した加算結果を出力し、
    　前記制御部は、前記ΔΣ変調モードにおいて、前記積分回路、前記加算器および前記量子化器を、フィードフォワード型のΔΣ変調器として動作させる請求項１に記載のＡ／Ｄ変換器。
  3. 　前記積分回路が、唯一の第１積分器（１２）を有する請求項１または請求項２に記載のＡ／Ｄ変換器。
  4. 　前記制御部は、前記ΔΣ変調モードにおいて、前記量子化結果に応じて第１Ｄ／Ａ変換器（５２，５６，７０）の出力信号を制御して、ΔΣ変調を実行し、
    　さらに、前記制御部は、前記巡回モードにおいて、前記量子化結果に応じて前記第１Ｄ／Ａ変換器の出力信号および第２Ｄ／Ａ変換器（５４，５８，７２）の出力信号を制御して、前記巡回モードにおける巡回型のＡ／Ｄ変換を実行可能にされる請求項１～３のいずれか１項に記載のＡ／Ｄ変換器。
  5. 　前記積分回路は、第１積分器（１２）と、第２積分器（１４）とを含み、
    　前記第１積分器の出力信号が前記加算器に入力され、前記第２積分器の出力信号が前記加算器と前記量子化器とに入力され、
    　前記加算回路は、少なくとも、前記第１積分器の出力信号と、前記第２積分器の出力信号と、前記第１基準信号と、を加算し、
    　前記制御部は、前記量子化結果に応じて第１Ｄ／Ａ変換器（５２，５６，７０）の出力信号を制御して、前記ΔΣ変調モードにおけるフィードフォワード型のΔΣ変調を実行し、
    　さらに、前記制御部は、前記量子化結果に応じて第２Ｄ／Ａ変換器（５４，５８，７２）の出力信号を制御して、前記巡回モードにおける巡回型のＡ／Ｄ変換を実行する請求項１または請求項２に記載のＡ／Ｄ変換器。
  6. 　前記制御部は、前記第２Ｄ／Ａ変換器の出力信号に加えて、前記第１Ｄ／Ａ変換器の出力信号を前記量子化結果に応じて制御して、巡回型のＡ／Ｄ変換を実行する請求項５に記載のＡ／Ｄ変換器。
  7. 　前記第１積分器の出力信号が前記加算器に加え前記量子化器に入力され、
    　前記スイッチ部は、前記巡回モードにおいて、前記第１積分器の出力信号と前記第２積分器の出力信号とを切り替え可能なように構成され、
    　前記制御部は、前記巡回モードにおいて、前記第１積分器の出力信号と前記第２積分器の出力信号とを切り替えながら巡回型のＡ／Ｄ変換を実行するように前記スイッチ部を制御する請求項６に記載のＡ／Ｄ変換器。
  8. 　前記ΔΣ変調モードから前記巡回モードへ移行する直前であって、前記ΔΣ変調モードにおける最後の１クロックにおいては、前記量子化器が量子化を実行しない請求項５～７のいずれか１項に記載のＡ／Ｄ変換器。
  9. 　前記制御部が、前記巡回モードにおいて、前記量子化結果に応じて前記第１Ｄ／Ａ変換器の出力信号および前記第２Ｄ／Ａ変換器の出力信号を、Ａ／Ｄ変換のサイクル毎に交互に制御して、巡回型のＡ／Ｄ変換を実行する請求項４または請求項６～８のいずれか１項に記載のＡ／Ｄ変換器。
  10. 　前記巡回モードにおいて、前記量子化器において１クロックあたり２回の量子化が実行される請求項１～９のいずれか１項に記載のＡ／Ｄ変換器。
  11. 　前記加算器が、スイッチトキャパシタ回路で構成される請求項１～１０のいずれか１項に記載のＡ／Ｄ変換器。
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