WO2014141350A1 - Ａｄ変換器 - Google Patents

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WO2014141350A1
WO2014141350A1 PCT/JP2013/007655 JP2013007655W WO2014141350A1 WO 2014141350 A1 WO2014141350 A1 WO 2014141350A1 JP 2013007655 W JP2013007655 W JP 2013007655W WO 2014141350 A1 WO2014141350 A1 WO 2014141350A1
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converter
output
conversion
switch
signal
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PCT/JP2013/007655
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後藤　陽介
美智子 山田
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パナソニック株式会社
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M3/46—Analogue/digital converters using delta-sigma modulation as an intermediate step using a combination of at least one delta-sigma modulator in series with at least one analogue/digital converter of a different type

Definitions

  • the present disclosure relates to an AD (analog-to-digital) converter having improved differential nonlinearity (DNL).
  • AD analog-to-digital
  • multifunctional mobile terminals are required to be miniaturized in order to improve portability. For this purpose, it is necessary to reduce the size of integrated circuits and sensor elements incorporated in multifunction terminals.
  • the integrated circuit includes an AD converter that converts the output signal of the sensor element into a digital signal, it is necessary to realize the AD converter that occupies the main area of the integrated circuit with a small area.
  • the AD converter is also required to have high accuracy.
  • 16 (a) to 16 (d) are diagrams showing output waveforms of a conventional lower-bit AD converter.
  • a missing code is generated at the switching point of the upper bits output from the delta sigma type AD converter.
  • the missing code is a phenomenon in which a part of a digital code (symbol) corresponding to an analog input is not output. In other words, if the differential nonlinearity is ⁇ 1 LSB or more based on LSB (least significant bit), the phenomenon that the output code does not exist is caused.
  • the AD converter is required not to generate a missing code, but it has been difficult to suppress the occurrence of the missing code.
  • This disclosure solves the above-described problems, and an object thereof is to provide an AD converter that improves the linearity of an output signal.
  • Means taken by the AD converter of the present disclosure are: 1) an AD converter including an analog accumulation circuit, an AD converter, and a DA (digital-to-analog) converter, which provides an analog signal to A first AD converter for obtaining a first conversion result; and 2) an AD converter comprising an analog accumulator circuit, an AD converter and a DA converter, and providing a residual signal excluding the upper bits, A second AD converter that performs a first conversion process and a second conversion process to obtain a second conversion result of lower bits; and 3) calculates the first conversion result and the second conversion result. And 4) a gain of the analog accumulation circuit in the first conversion process, and a gain of the analog accumulation circuit in the second conversion process. Are different.
  • AD converter of the present disclosure is 1) a) an input terminal for supplying an analog signal, b) a first analog accumulation circuit having a first gain, and c) a first numerical value.
  • a first bit data AD converter for outputting the bit data; d) a DA converter; and e) a difference circuit for outputting a difference signal between the signal of the input terminal and the output signal of the DA converter.
  • the second analog accumulator circuit includes: It is assumed that the first gain is the first gain in the first conversion process and the second gain is different from the first gain in the second conversion process.
  • AD converter of the present disclosure is 1) a) an input terminal for supplying an analog signal, b) a first analog accumulation circuit having a first gain, and c) a first numerical value. 1) a first bit data AD converter that outputs the bit data; d) a DA converter; and e) a difference circuit that outputs a difference signal between the signal of the input terminal and the output signal of the DA converter.
  • a first AD converter that forms a loop with at least two and provides the analog input signal to obtain a first conversion result of the upper bits, 2) a) an input terminal that provides an analog signal, and b) a third A second analog accumulator circuit capable of selecting a gain and a second gain; c) a second bit data AD converter for outputting bit data of a second numerical value; d) a DA converter; and e) the input.
  • An AD converter comprising: a second AD converter that performs a first conversion process and a second conversion process and obtains a second conversion result of lower bits; 3) the second analog accumulation It is assumed that the circuit is the third gain in the first conversion process and the second gain different from the third gain in the second conversion process.
  • AD converter of the present disclosure is 1) a) an input terminal for supplying an analog signal, b) a first analog accumulation circuit having a first gain, and c) a first numerical value.
  • a first bit data AD converter for outputting the bit data; d) a DA converter; and e) a difference circuit for outputting a difference signal between the signal of the input terminal and the output signal of the DA converter.
  • a first AD converter which forms a loop and gives an analog signal to obtain a first conversion result of upper bits; 2) a) the input terminal; b) the DA converter; c) the difference circuit And a second analog accumulator circuit capable of selecting a gain, and d) a second bit data AD converter that outputs bit data of a second numerical value to form a loop, and the analog signal
  • the residual signal obtained by removing the upper bits from And a second AD converter that performs a first conversion process and a second conversion process to obtain a second conversion result of lower bits, and 3) the second analog accumulation circuit includes the second analog accumulation circuit
  • integration is performed with a first gain
  • the second conversion process integration is performed with a second gain different from the first gain.
  • the AD converter according to the present disclosure is effective for AD conversion with excellent linearity that suppresses occurrence of missing codes.
  • Embodiment 1 concerning an AD converter of this indication.
  • A) And (b) is the figure which showed the conversion flow and bit position of Embodiment 1 which concern on the AD converter of this indication.
  • A), (b) and (c) is the figure which showed the structure of each conversion mode of Embodiment 1 which concerns on the AD converter of this indication.
  • (A), (b), (c) and (d) are the figures which showed the input voltage and output code of Embodiment 1 which concern on the AD converter of this indication.
  • FIG. 6 is a circuit diagram illustrating a fourth embodiment according to an AD converter of the present disclosure. It is the figure which showed Embodiment 5 which concerns on the AD converter of this indication. It is the figure which showed Embodiment 6 which concerns on the AD converter of this indication.
  • (A) And (b) is the figure which showed the conversion flow and bit position of Embodiment 6 which concern on the AD converter of this indication. It is the figure which showed Embodiment 6 concerning the AD converter of this indication concretely. It is the figure which showed Embodiment 7 which concerns on the AD converter of this indication. It is the figure which showed Embodiment 8 which concerns on the AD converter of this indication. It is the figure which showed Embodiment 9 which concerns on the AD converter of this indication.
  • (A), (b), (c), and (d) are the figures which showed the output waveform of the conventional AD converter for lower bits.
  • FIG. 1 is a diagram illustrating a first embodiment of an AD converter according to the present disclosure.
  • a signal is given to the input terminal 1, and the conversion result is outputted to the output terminals 5, 7 and 9.
  • These output terminals 5, 7, and 9 are described as separate terminals, but one output terminal can also be a terminal for each elapse of time for each processing result.
  • the analog input signal Ain at the input terminal 1 is given to the delta sigma AD converter 2, and 1-bit delta sigma AD conversion processing is performed.
  • the quantized signal Dout1 is output by the conversion process cycle.
  • the quantized signal Dout1 is given to the shift register 3 and subjected to shift processing.
  • the signal subjected to the shift process is given to the digital accumulator circuit 4 and the digitally integrated signal is outputted to the output terminal 5 as the upper bit signal DSBIT.
  • the upper bit is set to 2 bits, delta-sigma AD conversion is performed for 4 cycles.
  • the delta sigma AD converter 2 When the upper bit signal DSBIT is obtained, the delta sigma AD converter 2 outputs a residual signal Vrsd1 which is an analog residual signal of the upper bits.
  • the residual signal Vrsd1 is supplied to the first cyclic AD converter 6, and 1.5-bit cyclic AD conversion processing is performed.
  • the first cyclic AD converter 6 outputs a quantized signal Dout2.
  • the amplification degree 1 is set in the first cyclic AD converter 6.
  • the quantized signal Dout2 is given to the shift register 3 and subjected to shift processing.
  • the shift-processed signal is given to the digital accumulating circuit 4 and an upper bit and lower bit overlap bit signal CYBIT1 is output to the output terminal 7.
  • the residual signal Vrsd2 obtained by extracting the overlap bit signal CYBIT1 from the first cyclic AD converter 6 is given to the second cyclic AD converter 8, and cyclic AD conversion processing is performed.
  • the amplification degree 2 is set in the second cyclic AD converter 8.
  • the quantized signal Dout3 is output every cycle.
  • the quantized signal Dout3 is given to the shift register 3 and subjected to shift processing.
  • the shift-processed signal is given to the digital accumulator circuit 4 and the lower bit signal CYBIT2 is output to the output terminal 9.
  • the second cyclic AD conversion is performed for 4 cycles.
  • FIG. 2A is a diagram illustrating a conversion flow of the AD converter according to the first embodiment
  • FIG. 2B illustrates a bit position (depth) of the digital data according to the first embodiment.
  • the AD converter according to the present disclosure performs conversion by switching between three operation states (modes).
  • the first mode is a delta sigma conversion mode 20 that performs delta sigma AD conversion
  • the second mode is a 1 ⁇ gain cyclic conversion mode 21 that performs cyclic AD conversion at 1 ⁇ gain
  • This mode is a double gain cyclic conversion mode 22 in which cyclic AD conversion with double gain is performed.
  • the conversion result of the upper bits can be obtained.
  • the upper bits are DSBIT bits
  • DSBIT conversion results are arranged from the MSB (most significant bit) of the bit array toward the LSB.
  • the conversion result of the lower bit CYBIT can be obtained.
  • the output digital signals of the conversion results of these modes are added in the adding step 23 to obtain the final AD conversion result.
  • this addition need not be performed after all conversion modes have been completed.
  • the 1.5 bits obtained in the 1 ⁇ gain cyclic conversion mode 21 are the bits located at the least significant bit from the MSB to the LSB of the upper bit signal DSBIT and the 2 ⁇ gain cyclic conversion mode 22.
  • the conversion result overlaps with the bit located at the most significant bit of the lower-order bit signal CYBIT to be output, and the overlap is realized.
  • FIG. 3A is a block diagram showing the configuration of the AD converter in the delta-sigma conversion mode
  • FIG. 3B is a block diagram showing the configuration of the AD converter in the 1 ⁇ gain cyclic conversion mode
  • FIG. 3C is a block diagram showing the configuration of the AD converter in the double gain cyclic conversion mode.
  • an analog signal Ain is input from the input terminal 1 and applied to the subtractor 31.
  • the output signal of the subtracter 31 is held by the sample hold circuit 32.
  • the held signal is supplied to the amplifier 33 and amplified with a gain of 1.
  • the signal output from the amplifier 33 is fed back to the subtractor 31 to constitute a 1 ⁇ gain analog accumulating circuit 41.
  • the output signal of the amplifier 33 is supplied to the Sub-AD converter 34, 1-bit AD conversion is performed, and a binary digital signal “+1” or “ ⁇ 1” is output.
  • the digital signal output from the Sub-AD converter 34 is supplied to the Sub-DA converter 35, and 1-bit DA conversion is performed using the reference voltages + Vref and -Vref.
  • the output of the Sub-DA converter 35 is given to one of the subtracters 31, and a difference signal obtained from the difference from the analog input signal Ain is output from the subtractor 31.
  • the shift register 36 shifts the output digital signal of the Sub-AD converter 34 from the MSB to the LSB by (DSBIT-1) in synchronization with a clock signal (not shown) given from the outside (hereinafter referred to as “DSB-1”). , Written as “right shift”).
  • DSBIT is 2 bits, as shown in FIG. 2B, it is shifted right by one bit toward LSB.
  • the digital accumulation circuit 37 accumulates the output digital signal of the shift register 36.
  • the digital integration for example, 1-bit digital data that is input one after another is accumulated and output.
  • the above operation is set as one cycle, and a cycle of 2nd power of DSBIT is repeated to obtain DSBIT which is an upper bit at the output terminal 100.
  • ⁇ 1x gain cyclic conversion mode >> In the 1 ⁇ gain cyclic conversion mode of FIG. 3B, since the input signal is zero, the sample hold circuit 32 holds the difference between the output of the amplifier 33 and the output of the Sub-DA converter 35. The held signal is supplied to the amplifier 33 and amplified with a gain of 1. The signal output from the amplifier 33 is fed back to the subtractor 31 to constitute a 1 ⁇ gain analog accumulating circuit 41.
  • the Sub-AD converter 39 performs 1.5-bit AD conversion on the output analog signal of the gain 1 ⁇ amplifier 33. Further, the Sub-DA converter 35 performs 1.5-bit DA conversion on the output digital signal of the Sub-AD converter 39.
  • the subtractor 31, the sample hold circuit 32, the amplifier 33, the Sub-AD converter 39, and the Sub-DA converter 35 form a closed loop of the 1 ⁇ gain cyclic conversion mode.
  • the shift register 36 right-shifts the output digital signal of the Sub-AD converter 39 by (DSBIT-1).
  • the digital accumulation circuit 37 digitally integrates the output digital signal from the shift register 36.
  • the initial shift amount in the following double gain cyclic conversion mode is larger by 1 than the shift amount (DSBIT-1) in the single gain cyclic conversion mode.
  • the sample hold circuit 32 holds the difference between the output of the amplifier 33 of 2 ⁇ gain and the output of the Sub-DA converter 35.
  • the amplifier 33 having a gain of 2 doubles the output analog signal of the sample hold circuit 32.
  • the signal output from the amplifier 33 is fed back to the subtractor 31 to constitute a double gain analog accumulating circuit 42.
  • the Sub-AD converter 39 performs 1.5-bit AD conversion on the output analog signal of the amplifier 33 having a double gain.
  • the shift register 36 is the number obtained by adding the output digital signal of the Sub-AD converter 39 to (DSBIT-1) and the current cycle number of the double gain cyclic conversion mode. Just shift right.
  • the digital accumulator circuit 37 digitally integrates the output digital signal from the shift register 36. In the 2 ⁇ gain cyclic conversion mode, the above operation is set as one cycle, and (CYBIT) cycles are repeated to obtain CYBIT as a lower bit at the output terminal 100.
  • FIG. 4 (a) is a diagram showing the upper bits when 2-bit delta-sigma conversion is performed.
  • FIG. 4B is a diagram showing the residual voltage of the integrator after performing 2-bit delta-sigma conversion.
  • FIG. 4C is a diagram showing a cyclic conversion output code obtained as a result of performing cyclic conversion on the residual voltage.
  • FIG. 4 (d) shows the input voltage and the output code when the 6-bit AD conversion is performed by performing the processing by 2-bit delta-sigma conversion and the total 5-bit cyclic conversion including overlap. Showing the relationship.
  • conversion can be performed without using the code (MSB, LSB) at the end of the conventional cyclic conversion. For this reason, the conventional missing codes shown in FIGS. 16A to 16D are not generated.
  • FIG. 5 is a diagram illustrating the second embodiment of the AD converter according to the present disclosure.
  • a control (cycle) counter 51 counts the number of cycles of a clock (not shown) given from the outside from the start of conversion.
  • the controller 52 controls each component of the AD converter based on the count output of the cycle counter 51.
  • the controller 52 performs conversion by switching to the first mode, the second mode, and the third mode.
  • the switch 15 is connected to the input terminal 1, and the analog input signal Ain of the input terminal 1 is given to the subtractor 31.
  • the output signal of the subtracter 31 is given to the sample hold circuit 32 and is held by the sample hold circuit 32.
  • the held signal is given to the amplifier 33 via the switch 16 and amplified by a gain of 1. Note that the signal output from the amplifier 33 is fed back to the subtractor 31, so that the analog accumulating circuit 40 constitutes an analog accumulating circuit of 1 ⁇ gain.
  • the output signal of the amplifier 33 is supplied to the Sub-AD converter 34 that performs 1-bit AD conversion via the switch 17 and the switch 18.
  • the Sub-AD converter 34 outputs a binary digital signal.
  • the binary signal is “+1” or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 34 via the switch 19 is given to the Sub-DA converter 35, and the Sub-DA converter 35 performs 1-bit DA conversion.
  • a closed loop is formed by the subtractor 31, the sample hold circuit 32, the amplifier 33, the Sub-AD converter 34, and the Sub-DA converter 35.
  • the shift register 56 right-shifts the output digital signal of the Sub-AD converter 34 by (DSBIT-1) in synchronization with a clock signal (not shown) given from the outside.
  • DSBIT When DSBIT is 2 bits, as shown in FIG. 2B, it is shifted right by one bit toward the LSB.
  • the digital accumulator circuit 57 integrates the output digital signal from the shift register 56.
  • the above operation is taken as one cycle, and a cycle of 2 to the DSBIT power is repeated, thereby obtaining DSBIT which is the upper bit.
  • ⁇ 1x gain cyclic conversion mode The switch 15 is connected to the input terminal 10. Since the input signal at the input terminal 10 is zero, the sample hold circuit 32 holds the difference between the output of the amplifier 33 and the output of the Sub-DA converter 35. The held signal is given to the amplifier 33 via the switch 16 and amplified by a gain of 1. Note that the signal output from the amplifier 33 is fed back to the subtractor 31, so that the analog accumulating circuit 40 constitutes an analog accumulating circuit of 1 ⁇ gain.
  • the output signal of the amplifier 33 is supplied to the Sub-AD converter 39 that performs 1.5-bit AD conversion via the switches 17 and 18.
  • a ternary digital signal is output from the Sub-AD converter 39.
  • the ternary signal is “+1”, “0”, or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 39 is given to the Sub-DA converter 35.
  • the Sub-DA converter 35 performs 1.5-bit DA conversion.
  • the shift register 56 shifts the output digital signal of the Sub-AD converter 39 to the right by (DSBIT-1).
  • the digital accumulation circuit 57 digitally integrates the output digital signal from the shift register 56.
  • the initial shift amount in the double gain cyclic conversion mode is DSBIT larger by one than the shift amount (DSBIT-1) in the single gain cyclic conversion mode.
  • the switch 15 is connected to the input terminal 10. Since the input signal is zero, the sample and hold circuit 32 holds the difference between the output of the amplifier 38 and the output of the Sub-DA converter 35. The held signal is supplied to the amplifier 38 via the switch 16 and amplified by a gain of 2. The signal output from the amplifier 38 is fed back to the subtractor 31, thereby constituting an analog accumulator circuit with a double gain in the analog accumulator circuit 40.
  • the output signal of the amplifier 38 is supplied to the Sub-AD converter 39 that performs 1.5-bit AD conversion via the switches 17 and 18.
  • the Sub-AD converter 39 outputs a ternary digital signal.
  • the ternary signal is “+1”, “0”, or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 39 is given to the Sub-DA converter 35.
  • the Sub-DA converter 35 performs 1.5-bit DA conversion.
  • the shift register 56 shifts the output digital signal of the Sub-AD converter 39 to the right by the number obtained by adding (DSBIT-1) to the current cycle number of the double gain cyclic conversion mode.
  • the digital accumulator circuit 57 digitally integrates the output digital signal from the shift register 56.
  • the above operation is set as one cycle, and (CYBIT) cycles are repeated to obtain CYBIT as a lower bit.
  • FIG. 6 is a diagram illustrating each process related to the conversion of the AD converter according to the present disclosure.
  • the AD converter according to the present disclosure performs conversion in the first mode, the second mode, and the third mode.
  • Each mode corresponds to, for example, modes 20 to 22 in FIG.
  • the first mode corresponds to the delta-sigma conversion mode 20
  • the second mode corresponds to the 1 ⁇ gain cyclic conversion mode 21
  • the third mode corresponds to the 2 ⁇ gain cyclic conversion mode 22.
  • the first mode is disclosed by FIG. 3 (a)
  • the second mode is disclosed by FIG. 3 (b)
  • the third mode is disclosed by FIG. 3 (c).
  • first mode, the second mode, and the third mode are realized, for example, by switching the switch 15 to the switch 19 in FIG.
  • ⁇ Reset process ⁇ Conversion start starts from the reset process.
  • the reset process 60 in FIG. 6 starts when the cycle counter 51, the sample hold circuit 32, the Sub-AD converters 34 and 39, and the digital accumulation circuit 57 are reset in FIG.
  • the output of the control counter 51 is CT (n)
  • the output of the sample hold circuit 32 is Ai (n)
  • the output of the Sub-DA converter 35 is DAout (n ) If the output of the digital accumulation circuit 57 is Di (n), the value of n is 0 at reset.
  • the first mode 20 includes a first counting step 61, a first conversion step 62, a second conversion step 63, and a first determination step 64.
  • ADout (n) + 1 if Ai (n)> 0 -1 if Ai (n) ⁇ 0 It is.
  • Di (n) Di (n-1) + ADout (n) / 2 ⁇ (DSBIT-1) It is.
  • 2 ⁇ (DSBIT-1) means 2 to the power of (DSBIT-1).
  • the first determination step 64 it is determined whether or not the control counter output CT (n) is a value of 2 to the DSBIT power. If YES, the process proceeds to the next mode, and if NO, the control counter 51 is updated. Then, the first conversion process 62, the second conversion process 63, and the first determination process 64 are repeated.
  • the second mode 21 includes a second count process 161, a third conversion process 162, and a fourth conversion process 163.
  • the third mode 22 includes a third counting step 261, a fifth conversion step 262, a sixth conversion step 263, and a second determination step 264.
  • ADout (n) + 1 if Ai (n)> Vref / 4 -1 if Ai (n) ⁇ -Vref / 4 0 else Get.
  • ⁇ is the number of repetitions in the third mode 22.
  • each process is repeated CYBIT times.
  • FIG. 7 is a circuit diagram illustrating Embodiment 3 according to the AD converter of the present disclosure.
  • an analog accumulator circuit and an amplifier having a gain of 2 are realized by an analog accumulator circuit 71 having an amplification function.
  • the analog accumulating circuit 71 includes switches 213 to 217, capacitive elements 304 and 305, and an operational amplifier 77.
  • the AD converter of FIG. 7 further includes switches 201 to 204 and a capacitive element 301 between the input terminal 1 and the operational amplifier 77.
  • the Sub-AD converter 72 includes switches 218 to 227, capacitive elements 306 to 309, and comparators 78 and 79 connected to the output terminals 12 and 13.
  • the AD converter of FIG. 7 further includes a switch 73 and a determination circuit 74.
  • the Sub-DA converter 76 includes switches 205 to 212 and capacitive elements 302 and 303.
  • first reference voltage VCOM in FIG. 7 is lower than the second reference voltage VREF.
  • the capacitance values of the capacitive element 304 and the capacitive element 305 are equal.
  • the operational amplifier 77 sets the switches 213 and 216 to on and sets the switches 214 and 215 to off in order to set the gain to 1.
  • the output of the output terminal 12 and the output of the output terminal 13 are individually given to the determination circuit 74, and each switch of the Sub-DA converter 76 is controlled according to the determined result. In the delta-sigma conversion mode, the path from the output terminal 13 to the determination circuit 74 is blocked by the switch 73.
  • the analog input signal Ain input from the input terminal 1 is charged to the capacitor 301 with the switch 201 and the switch 203 turned on, with the first reference voltage VCOM as a reference.
  • the switch 201 and the switch 203 are turned off, and the switch 202 and the switch 204 are turned on, so that the capacitor 301, the capacitor 304, and the capacitor 305 are connected with respect to the first reference voltage VCOM.
  • It is integrated by the operational amplifier 77 using the charge / discharge at.
  • the operational amplifier 77 since one input terminal of the operational amplifier 77 is connected to the first reference voltage VCOM, the other input terminal is virtually grounded.
  • both ends of the capacitive element 301 become the first reference voltage VCOM, the charge of the capacitive element 301 moves to the capacitive element 305.
  • the charge of the capacitor 306 is reset when the switch 219 and the switch 226 are turned on.
  • the switch 219 and the switch 226 are turned off and the switch 218 is turned on, so that the positive input voltage of the comparator 78 becomes equal to the output voltage of the operational amplifier 77.
  • 1-bit AD conversion is performed using the first reference voltage VCOM that is the negative input voltage of the comparator 78 as a threshold value.
  • the Sub-DA converter 76 is controlled by the determination circuit 74 as follows.
  • the switches 213 and 216 are set to ON, and the switches 214 and 215 are set to OFF.
  • the switch 219, the switch 221, and the switch 226 when the switch 219, the switch 221, and the switch 226 are turned on, the charges of the capacitor 306 and the capacitor 307 are reset. Next, the switch 219, the switch 221, and the switch 226 are turned off, and the switch 218 and the switch 220 are turned on, whereby the positive input voltage of the comparator 78 is determined.
  • charge redistribution is performed between the capacitive element 306 and the capacitive element 307 with reference to the output voltage of the operational amplifier 77 and the second reference voltage VREF.
  • the threshold value of the comparator 78 is VCOM ⁇ (VREF ⁇ VCOM) ⁇ C7 / (C6 + C7).
  • the switch 223, the switch 225, and the switch 227 are turned on, so that the charge of the capacitor 308 is reset, and the capacitor 309 is charged with a differential voltage between VREF and VCOM.
  • the switch 223, the switch 225, and the switch 227 are turned off, and the switch 222 and the switch 224 are turned on, whereby the positive input voltage of the comparator 79 is determined.
  • charge redistribution is performed between the capacitive element 308 and the capacitive element 309 with reference to the output voltage of the operational amplifier 77 and the first reference voltage VCOM.
  • the positive input voltage of the comparator 79 is VCOM ⁇ when the capacitance value of the capacitor 308 is C8 and the capacitance value of the capacitor 309 is C9.
  • VCOM positive input voltage
  • the negative input voltage is VCOM.
  • the threshold value of the comparator 79 being VCOM + (VREF ⁇ VCOM) ⁇ C9 / (C8 + C9).
  • the sub-AD converter 72 performs 1.5-bit AD conversion.
  • the output of the output terminal 12 and the output of the output terminal 13 are individually given to the determination circuit 74, and each switch of the Sub-DA converter 76 is controlled according to the determined result.
  • the Sub-DA converter 76 is controlled by the determination circuit 74 as follows.
  • the switch 206 and the switch 208 are turned on, the positive charge accumulated in the capacitor 302 due to the difference voltage between the second reference voltage VREF and the first reference voltage VCOM is determined with reference to VCOM. Then, integration is performed by the operational amplifier 77 using charge / discharge between the capacitor 302, the capacitor 304, and the capacitor 305.
  • the output voltage of the operational amplifier 77 is charged to the capacitor element 304 with reference to VCOM.
  • the switch 213 and the switch 215 are turned on, the output voltage of the operational amplifier 77 is accumulated by the operational amplifier 77.
  • charging / discharging between the capacitor 304 and the capacitor 305 is used for accumulation based on the first reference voltage VCOM.
  • the output voltage of the operational amplifier 77 is amplified by a factor of two.
  • the Sub-AD converter 72 and the Sub-DA converter 76 operate in the same manner as in the 1 ⁇ gain cyclic conversion mode.
  • the values C2 and C3 of the capacitors 302 and 303 are 1/2 times the values C1 of the capacitor 301, and the values C4 and C5 of the capacitors 304 and 305 are set to be 1 times the capacitance value.
  • the value C8 of the capacitor 308 is configured to be 1 times the value C6 of the capacitor 306, and the value C7 of the capacitor 307 and the value C9 of the capacitor 309 are configured to be 1/8 times the capacitance value. desirable.
  • C1 may be configured as a capacitance value that is 1 ⁇ 2 times the above.
  • the values C2, C3, C7, and C9 of the capacitive elements 302, 303, 307, and 309 are configured with the above-described doubled capacitance value. May be.
  • FIG. 8 is a diagram illustrating the fourth embodiment of the AD converter according to the present disclosure. As shown in FIG. 8, it is possible to reduce the influence of power supply noise and the like by using the AD converter in a differential manner.
  • the input terminal 1 that receives the positive analog input signal Ainp is connected to the circuit of the switches 201 to 204 and the capacitive element 301.
  • An input terminal 11 that receives a negative analog input signal Ainn is connected to a circuit of switches 1201 to 1204 and a capacitor element 1301.
  • the analog accumulation function and the amplification function with a gain of 2 are realized by an analog accumulation circuit 81 having an amplification function.
  • the analog accumulation circuit 81 includes switches 213 to 217, capacitive elements 304 and 305, and an operational amplifier 77 between the non-inverting input terminal and the inverting output terminal of the operational amplifier 77. Further, between the inverting input terminal and the non-inverting output terminal of the operational amplifier 77, switches 1213 to 1217, capacitive elements 1304 and 1305, and the operational amplifier 77 are configured.
  • the Sub-AD converter 82 takes in the output of the inverting input terminal of the operational amplifier 77 through the switches 218 to 227, the capacitive elements 306 to 309, the positive input terminal of the comparator 78, and the positive input terminal of the comparator 79. Further, the non-inverting input terminal output of the operational amplifier 77 is taken in by the switches 1218 to 1227, the capacitive elements 1306 to 1309, the negative input terminal of the comparator 78, and the negative input terminal of the comparator 79.
  • the AD converter further includes a shift register 56 that receives the output signals of the comparators 78 and 79, a switch 83, and a determination circuit 84.
  • the Sub-DA converter 86 includes switches 205 to 212, switches 1208 and 1212, and capacitive elements 302 and 303.
  • first reference voltage VCOM in FIG. 8 is lower than the second reference voltage VREF.
  • the capacitance values of the capacitive element 304 and the capacitive element 305 are equal, and the capacitive values of the capacitive element 1304 and the capacitive element 1305 are equal.
  • the operational amplifier 77 sets the switches 213 and 216 to on and sets the switches 214 and 215 to off in order to set the gain to 1. Further, the switches 1213 and 1216 are set to ON, and the switches 1214 and 1215 are set to OFF.
  • the output DOUT_L of the output terminal 12 and the output DOUT_H of the output terminal 13 are given to the determination circuit 84 individually.
  • Each switch of the Sub-DA converter 86 is controlled according to the determination result. In the delta-sigma conversion mode, the path from the output terminal 13 to the determination circuit 84 is blocked by the switch 83.
  • the analog input signal Ainp input from the input terminal 1 is charged in the capacitor 301 with the first reference voltage VCOM as a reference when the switch 201 and the switch 203 are turned on.
  • the switch 201 and the switch 203 are turned off, and the switch 202 and the switch 204 are turned on, so that the capacitor 301, the capacitor 304, and the capacitor 305 are connected with respect to the first reference voltage VCOM.
  • the differential input terminal of the operational amplifier 77 is virtually grounded to the first reference voltage VCOM, and both ends of the capacitive element 301 are equal to the first reference voltage VCOM. Move to element 305.
  • the analog input signal Ainn input from the input terminal 11 is charged to the capacitive element 1301 with the first reference voltage VCOM as a reference when the switch 1201 and the switch 1203 are turned on.
  • the switch 1201 and the switch 1203 are turned off and the switch 1202 and the switch 1204 are turned on, so that the capacitor 1301, the capacitor 1304, and the capacitor 1305 are connected to each other with the first reference voltage VCOM as a reference.
  • the differential input terminal of the operational amplifier 77 is virtually grounded to the first reference voltage VCOM, and both ends of the capacitive element 1301 are equal to the first reference voltage VCOM. Move to element 1305.
  • the switch 219, the switch 1219, the switch 226, and the switch 1226 when the switch 219, the switch 1219, the switch 226, and the switch 1226 are turned on, the charges of the capacitor 306 and the capacitor 1306 are reset. Next, the switch 219, the switch 1219, the switch 226, and the switch 1226 are turned off, and the switch 218 and the switch 1218 are turned on, so that the positive input voltage of the comparator 78 is equal to the positive output voltage of the operational amplifier 77. Voltage. As a result, the negative input voltage of the comparator 78 becomes equal to the negative output voltage of the operational amplifier 77, and 1-bit AD conversion is performed.
  • the Sub-DA converter 86 is controlled by the determination circuit 84 as follows.
  • Sub-DA converter 86 does not operate at the first input when the Sub-AD converter 82 does not operate.
  • ⁇ 1x gain cyclic conversion mode In the 1 ⁇ gain cyclic conversion mode, the switches 201 to 204 do not operate and the analog input signal Ainp is not input. Also, the switches 1201 to 1204 do not operate and the analog input signal Ainn is not input.
  • the switches 213 and 216 are set to ON, and the switches 214 and 215 are set to OFF. Further, the switches 1213 and 1216 are set to ON, and the switches 1214 and 1215 are set to OFF.
  • the sub-AD converter 82 resets the charges of the capacitive elements 306 and 307 when the switches 219, 221 and 226 are turned on, and turns on the charges of the capacitive element 1306 when the switches 1219, 1221 and 1226 are turned on. Is reset, and the capacitor 1307 is charged with a voltage difference between VREF and VCOM.
  • the switches 219, 221 and 226 are turned off and the switches 218 and 220 are turned on, whereby the positive input voltage of the comparator 78 is determined.
  • the switches 1219, 1221 and 1226 are turned off and the switches 1218 and 1220 are turned on, whereby the negative input voltage of the comparator 78 is determined.
  • the positive input voltage of the comparator 78 is VCOM + (VREF ⁇ VCOM) ⁇ C7 / (C6 + C7).
  • the negative input voltage is VCOM ⁇ (VREF ⁇ VCOM) ⁇ C7 / (C6 + C7).
  • the threshold value of the comparator 78 is ⁇ 2 ⁇ (VREF ⁇ VCOM) ⁇ C7 / (C6 + C7).
  • the capacitance values of the capacitive elements 306 and 1306 are C6, and the capacitance values of the capacitive elements 307 and 1307 are C7.
  • the switches 223, 225, and 227 are turned on, so that the charge of the capacitor 308 is reset, and the capacitor 309 is charged with the voltage difference between VREF and VCOM.
  • the switches 1223, 1225, and 1227 are turned on, the charges of the capacitor elements 1308 and 1309 are reset.
  • the switches 223, 225, and 227 are turned off and the switches 222 and 224 are turned on, whereby the positive input voltage of the comparator 79 is determined.
  • the switches 1223, 1225, 1227 are turned off and the switches 1222, 1224 are turned on, whereby the negative input voltage of the comparator 79 is determined.
  • the positive input voltage of the comparator 79 is VCOM ⁇ (VREF ⁇ VCOM) ⁇ C9 / (C8 + C9).
  • the negative input voltage is VCOM + (VREF ⁇ VCOM) ⁇ C9 / (C8 + C9).
  • the threshold value of the comparator 79 is 2 ⁇ (VREF ⁇ VCOM) ⁇ C9 / (C8 + C9).
  • the capacitance values of the capacitive elements 308 and 1308 are C8, and the capacitance values of the capacitive elements 309 and 1309 are C9.
  • the sub-AD converter 82 performs 1.5-bit AD conversion.
  • the Sub-DA converter 86 is controlled by the determination circuit 84 as follows.
  • the switch 214 and the switch 216 when the switch 214 and the switch 216 are turned on, the positive output voltage of the operational amplifier 77 is charged to the capacitor 304 with reference to VCOM, and the switch 1214 and the switch 1216 are turned on. Thus, the negative output voltage of the operational amplifier 77 is charged in the capacitor element 1304 with reference to VCOM.
  • the operation amplifier 77 accumulates the charge / discharge between the capacitor 304 and the capacitor 305 with reference to VCOM.
  • the switch 1213 and the switch 1215 when the switch 1213 and the switch 1215 are turned on, the charge / discharge between the capacitive element 1304 and the capacitive element 1305 is utilized by the operational amplifier 77 with reference to VCOM.
  • the output voltage of the operational amplifier 77 is amplified by a factor of two.
  • the Sub-AD converter 82 and the Sub-DA converter 86 operate in the same manner as in the 1 ⁇ gain cyclic conversion mode.
  • the values C2 and C3 of the capacitive elements 302, 1302, 303, and 1303 are 1 ⁇ 2 times the value C1 of the capacitive elements 301 and 1301, and the values C4 and C5 of the capacitive elements 304, 1304, 305, and 1305 are 1 It is desirable to configure with a double capacitance value.
  • the value C8 of the capacitive elements 308 and 1308 is configured to be one time the value C6 of the capacitive elements 306 and 1306, the value C7 of the capacitive elements 307 and 1307, and the value C9 of the capacitive elements 309 and 1309 is It is desirable that the capacitance value is 1/8 times.
  • C1 may be configured as a capacitance value that is 1 ⁇ 2 times the above.
  • the respective values C2, C3, C7, C9 of the capacitive elements 302, 1302, 303, 1303, 307, 1307, 309, 1309 are provided. May be configured with a capacitance value twice the above.
  • FIG. 9 is a diagram illustrating the fifth embodiment of the AD converter according to the present disclosure.
  • the cycle counter 51 counts the number of clock cycles given from the outside after the start of conversion.
  • the controller 52 controls each component of the AD converter based on the count output of the cycle counter 51.
  • the controller 52 performs conversion by switching to the first mode, the second mode, and the third mode.
  • the switch 15 is connected to the input terminal 1, and the analog signal Ain input from the input terminal 1 is given to the subtractor 31.
  • the output signal of the subtracter 31 is held by the sample hold circuit 32.
  • the held signal is given to the amplifier 33 via the switch 16 and amplified by a gain of 1. Note that the signal output from the amplifier 33 is fed back to the subtractor 31, so that the analog accumulating circuit 40 constitutes an analog accumulating circuit of 1 ⁇ gain.
  • the output signal of the amplifier 33 is supplied to the Sub-AD converter 34 that performs 1-bit AD conversion via the switch 17 and the switch 18.
  • the Sub-AD converter 34 outputs a binary digital signal via the switch 19.
  • the binary signal is “+1” or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 34 via the switch 19 is given to the Sub-DA converter 55, and the Sub-DA converter 55 performs 1-bit DA conversion.
  • the subtractor 31, the sample hold circuit 32, the amplifier 33, the Sub-AD converter 34, and the Sub-DA converter 55 form a closed loop.
  • the shift register 56 right-shifts the output digital signal of the Sub-AD converter 34 by (DSBIT-1) in synchronization with an externally applied clock signal.
  • DSBIT is 2 bits, as shown in FIG. 2B, it is shifted right by one bit toward the LSB.
  • the digital accumulator circuit 57 integrates the output digital signal from the shift register 56.
  • the above operation is taken as one cycle, and a cycle of 2 to the DSBIT power is repeated, thereby obtaining DSBIT which is the upper bit.
  • the switch 15 is connected to the input terminal 10. Since the input signal at the input terminal 10 is zero, the sample hold circuit 32 holds the difference between the output of the amplifier 33 and the output of the Sub-DA converter 55. The held signal is given to the amplifier 33 via the switch 16 and amplified by a gain of 1. Note that the signal output from the amplifier 33 is fed back to the subtractor 31, so that the analog accumulating circuit 40 constitutes an analog accumulating circuit of 1 ⁇ gain.
  • the output signal of the amplifier 33 is supplied to the Sub-AD converter 59 that performs 2.5-bit AD conversion via the switches 17 and 18.
  • a 5-level digital signal is output from the Sub-AD converter 59.
  • the quinary signal is “+1” or “+0.5” or “0” or “ ⁇ 0.5” or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 59 is given to the Sub-DA converter 55.
  • the Sub-DA converter 55 performs 2.5-bit DA conversion.
  • the shift register 56 shifts the output digital signal of the Sub-AD converter 59 to the right by (DSBIT-1).
  • the digital accumulation circuit 57 accumulates the output digital signal from the shift register 56.
  • the switch 15 is connected to the input terminal 10. Since the input signal is zero, the sample and hold circuit 32 holds the difference between the output of the amplifier 33 and the output of the Sub-DA converter 55. The held signal is supplied to the amplifier 58 via the switch 16 and amplified by a gain of 4. Note that the signal output from the amplifier 58 is fed back to the subtractor 31 to constitute a 4-times gain analog accumulator circuit.
  • the output signal of the amplifier 58 is supplied to the Sub-AD converter 59 that performs 2.5-bit AD conversion via the switches 17 and 18.
  • the Sub-AD converter 59 outputs a quinary digital signal.
  • the quinary signal is “+1” or “+0.5” or “0” or “ ⁇ 0.5” or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 59 is given to the Sub-DA converter 55.
  • the Sub-DA converter 55 performs 2.5-bit DA conversion.
  • the shift register 56 right-shifts the output digital signal of the Sub-AD converter 59 by the number obtained by adding twice the current cycle number to (DSBIT-1) in the 4-times gain cyclic conversion mode.
  • the digital accumulation circuit 57 accumulates the output digital signal of the shift register 56. In the quadruple gain cyclic conversion mode, the above operation is taken as one cycle, and (CYBIT / 2) cycles are repeated to obtain CYBIT which is a lower bit.
  • FIG. 10 is a diagram illustrating the sixth embodiment of the AD converter according to the present disclosure.
  • a signal is given to the input terminal 1 and the conversion result is outputted to the output terminals 5, 7 and 9.
  • These output terminals 5, 7, and 9 are described as separate terminals, but one output terminal can also be a terminal for each elapse of time for each processing result.
  • the analog input signal Ain at the input terminal 1 is given to the secondary delta sigma AD converter 2, and 1-bit delta sigma AD conversion processing is performed.
  • the quantized signal Dout1 is output by the conversion process cycle.
  • the quantized signal Dout1 is given to the shift register 3, subjected to shift processing, given to the digital accumulating circuit 4, and a digitally integrated signal is output to the output terminal 5 as the upper bit signal DSBIT.
  • the delta-sigma AD conversion is performed for 4 cycles.
  • the digital accumulation circuit 4 After the final quantized signal Dout1 is determined, the digital accumulation circuit 4 outputs the upper bit signal DSBIT, and the secondary delta-sigma AD converter 2 outputs the residual signal Vrsd1 that is an analog residual signal of the upper bits.
  • the residual signal Vrsd1 is given to the first cyclic AD converter 6 and 1.5-bit cyclic AD conversion processing is performed to output a quantized signal Dout2.
  • an amplification factor of 0.5 is set in the first cyclic AD converter 6.
  • the quantized signal Dout2 is supplied to the shift register 3 and subjected to shift processing.
  • the signal subjected to the shift processing is supplied to the digital accumulator circuit 4 and the output terminal 7 is connected to the upper bit and the lower bit.
  • a wrap bit signal CYBIT1 is output.
  • the residual signal Vrsd2 obtained by extracting the quantized signal Dout2 from the first cyclic AD converter 6 is given to the second cyclic AD converter 8, and cyclic AD conversion processing is performed.
  • the amplification degree 2 is set in the second cyclic AD converter 8.
  • the quantized signal Dout3 is output every cycle.
  • the quantized signal Dout3 is given to the shift register 3, subjected to shift processing, and the signal subjected to the shift processing is given to the digital accumulating circuit 4 to output the lower bit signal CYBIT2 to the output terminal 9.
  • the second cyclic AD conversion is performed for 5 cycles.
  • FIG. 11A is a diagram illustrating a conversion flow of the AD converter according to the sixth embodiment
  • FIG. 11B illustrates a bit position (depth) of digital data according to the sixth embodiment.
  • the AD converter according to the present disclosure performs conversion by switching three operation states (modes).
  • the first mode is a second order delta sigma conversion mode 20 that performs second order delta sigma AD conversion
  • the second mode is a 0.5 times gain cyclic type that performs cyclic AD conversion at 0.5 times gain.
  • This is a conversion mode 21, and the third mode is a double gain cyclic conversion mode 22 in which cyclic AD conversion with double gain is performed.
  • the conversion result of the upper bits can be obtained.
  • the upper bits are DSBIT bits
  • DSBIT conversion results are arranged from the MSB to the LSB of the bit array.
  • the output digital signals of the conversion results of these modes are added in the adding step 23 to obtain the final AD conversion result.
  • this addition need not be performed after all conversion modes have been completed.
  • the 1.5 bits obtained in the 0.5 times gain cyclic conversion mode 21 result in a conversion result in which the bit located at the least significant bit from the MSB to the LSB of the upper bit signal DSBIT overlaps with two bits, and
  • the result of conversion is one bit overlapping with the bit located at the most significant bit of the lower-order bit signal (CYBIT + 1) output from the double gain cyclic conversion mode 22. That is, overlap is realized.
  • FIG. 12 is a diagram illustrating the sixth embodiment according to the AD converter of the present disclosure.
  • a control (cycle) counter 51 counts the number of cycles of a clock (not shown) given from the outside from the start of conversion.
  • the controller 52 controls each component of the AD converter based on the count output of the cycle counter 51.
  • the controller 52 performs conversion by switching to the first mode, the second mode, and the third mode.
  • Second-order delta-sigma conversion mode The analog input signal Ain at the input terminal 1 is given to the subtractor 31a.
  • the output signal of the subtractor 31a is given to the sample hold circuit 32a and is held by the sample hold circuit 32a.
  • the held signal is supplied to the amplifier 33a and amplified with a gain of 1.
  • the signal output from the amplifier 33a is fed back to the subtractor 31a to constitute a first-stage 1 ⁇ -gain analog accumulating circuit 40a.
  • the output of the first-stage analog accumulation circuit 40a is input to the second-stage analog accumulation circuit 40 via the switch 15.
  • the input signal is given to the subtractor 31.
  • the output signal of the subtracter 31 is given to the sample hold circuit 32 and is held by the sample hold circuit 32.
  • the held signal is given to the amplifier 33 via the switch 16 and amplified by a gain of 1. Note that the signal output from the amplifier 33 is fed back to the subtractor 31 to constitute a second-stage 1 ⁇ -gain analog accumulating circuit 40.
  • the output signal of the second-stage analog accumulating circuit 40 is supplied to the Sub-AD converter 34 that performs 1-bit AD conversion via the switch 17 and the switch 18.
  • the Sub-AD converter 34 outputs a binary digital signal via the switch 19.
  • the binary signal is “+1” or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 34 via the switch 19 is given to the Sub-DA converter 35, and the Sub-DA converter 35 performs 1-bit DA conversion.
  • the output of the Sub-DA converter 35 is fed back as it is to the first-stage analog accumulator circuit 40a, and is fed back via the amplifier 46 having a unity gain in the second-stage analog accumulator circuit 40.
  • a closed loop is formed by the subtractors 31a and 31, sample hold circuits 32a and 32, amplifiers 33a and 33, sub-AD converter 34, and sub-DA converter 35.
  • the shift register 56 right-shifts the output digital signal of the Sub-AD converter 34 by (DSBIT-1) in synchronization with a clock signal (not shown) given from the outside.
  • DSBIT is 3 bits, shift right by 2 toward LSB.
  • the digital signal output from the shift register 56 is quadratic integrated by two digital accumulator circuits 57a and 57 connected in series via the switch 44 and the switch 45.
  • the switch 15 is connected to the input terminal 10, and the first stage analog accumulating circuit 40a is not necessary. Since the input signal at the input terminal 10 is zero, the second-stage sample and hold circuit 32 holds the difference between the output of the amplifier 33 and the output of the Sub-DA converter 35. The held signal is supplied to the amplifier 43 through the switch 16 and amplified with a gain of 0.5. The signal output from the amplifier 43 is fed back to the subtractor 31, so that the analog accumulating circuit 40 constitutes an analog accumulating circuit with a gain of 0.5 times.
  • the output signal of the amplifier 43 is supplied to the Sub-AD converter 39 that performs 1.5-bit AD conversion via the switches 17 and 18.
  • a ternary digital signal is output from the Sub-AD converter 39.
  • the ternary signal is “+1”, “0”, or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 39 is given to the Sub-DA converter 35.
  • the Sub-DA converter 35 performs 1.5-bit DA conversion.
  • the output of the Sub-DA converter 35 is connected to the double amplifier 47 by the switch 48 and the switch 49 and fed back to the subtractor 31.
  • the shift register 56 shifts the output digital signal of the Sub-AD converter 39 to the right by (DSBIT-2).
  • the digital accumulator circuit 57 is set to one stage by the switch 44 and the switch 45, and digitally integrates the output digital signal of the shift register 56.
  • the switch 15 is connected to the input terminal 10. Since the input signal is zero, the sample hold circuit 32 holds the difference between the output of the amplifier 33 and the output of the Sub-DA converter 35. The held signal is supplied to the amplifier 38 via the switch 16 and amplified by a gain of 2. The signal output from the amplifier 38 is fed back to the subtractor 31, thereby constituting an analog accumulator circuit with a double gain in the analog accumulator circuit 40.
  • the output signal of the amplifier 38 is supplied to the Sub-AD converter 39 that performs 1.5-bit AD conversion via the switches 17 and 18.
  • the Sub-AD converter 39 outputs a ternary digital signal.
  • the ternary signal is “+1”, “0”, or “ ⁇ 1”.
  • the output digital signal of the Sub-AD converter 39 is given to the Sub-DA converter 35.
  • the Sub-DA converter 35 performs 1.5-bit DA conversion.
  • the switches 48 and 49 are connected to the double amplifier 47.
  • the shift register 56 shifts the output digital signal of the Sub-AD converter 39 to the right by the number obtained by adding (DSBIT-2) the current cycle number of the double gain cyclic conversion mode.
  • the digital accumulator circuit 57 is set in one stage by the switch 44 and the switch 45, and digitally integrates the output digital signal of the shift register 56.
  • the gain in the first conversion in the cyclic conversion mode takes into account the variation of each component so that the maximum residual voltage in the second-order delta-sigma conversion does not exceed the convertible voltage range of the cyclic conversion. Is set. By maintaining this relationship, it can be applied to other types of secondary delta-sigma conversion, higher-order delta-sigma conversion, cascade-type delta-sigma conversion, and the like.
  • FIG. 13 is a diagram illustrating the seventh embodiment according to the AD converter of the present disclosure.
  • the seventh embodiment practically shows an analog accumulator circuit in the configuration of the sixth embodiment.
  • Second-order delta-sigma conversion mode In the first stage analog accumulating circuit 40a, an amplifier 1341 having a gain a is inserted between the input terminal 1 of the analog input signal Ain and the subtractor 31a. Further, an amplifier 1342 having a gain a is inserted between the 1.5-bit Sub-AD converter 35 and the subtractor 31a.
  • a gain b amplifier 1343 is inserted between the switch 15 and the subtractor 31, and a gain a is inserted between the 1.5-bit Sub-AD converter 35 and the subtractor 31.
  • An xb amplifier 46 is inserted.
  • the gains a and b of the amplifier are set so that the maximum output value of the analog accumulation circuit 40a and the analog accumulation circuit 40 does not exceed the dynamic range of the circuit. As a result, it is possible to prevent characteristic deterioration due to saturation of the outputs of the analog accumulating circuits 40a and 40.
  • ⁇ c-times gain cyclic conversion mode The switch 15 is connected to the input terminal 10.
  • the amplifier 47 between the 1.5-bit Sub-DA converter 35 and the subtractor 31 is set to a gain of a ⁇ b / c times.
  • the switch 16 and the switch 17 are connected to the amplifier 38, and the switch 48 and the switch 49 are connected to the amplifier 47, respectively.
  • the gain in the first conversion in the cyclic conversion mode takes into account the variation of each component so that the maximum residual voltage in the second-order delta-sigma conversion does not exceed the convertible voltage range of the cyclic conversion. Is set. By maintaining this relationship, it can be applied to other types of second-order delta-sigma conversion and the like.
  • FIG. 14 is a diagram illustrating the eighth embodiment according to the AD converter of the present disclosure. Here, description of the first and second cyclic conversion modes is omitted, and only the secondary (1 + 1) cascade type delta-sigma conversion mode is described.
  • the output of the first stage analog accumulator circuit 40a is given to a Sub-AD converter 34a that performs 1-bit AD conversion.
  • the output digital signal of the Sub-AD converter 34a is given to the Sub-DA converter 35a, and the Sub-DA converter 35a performs 1-bit DA conversion.
  • the differential voltage between the output of the first stage analog accumulation circuit 40a and the output of the Sub-DA converter 35a is input to the second stage analog accumulation circuit 40 via the switch 15.
  • the second-stage analog accumulation circuit 40 also forms a closed loop independently of the first-stage analog accumulation circuit 40a. In the second-stage analog accumulator circuit 40, the gain 1 amplifier 33, the gain 1 amplifier 43, and the gain 2 amplifier 38 are switched.
  • the shift register 56 right-shifts the output digital signals of the Sub-AD converters 34a and 34 by (DSBIT-1) in synchronization with an externally applied clock signal (not shown).
  • DSBIT is 3 bits, shift right by 2 toward LSB.
  • the first stage output digital signal is second-order integrated by the two digital accumulator circuits 57a and 57 connected in series via the switch 44 and the switch 45, and the second stage output digital signal is first-order integrated. Is done.
  • the gain in the first conversion in the cyclic conversion mode takes into account the variation of each component so that the maximum residual voltage in the second-order delta-sigma conversion does not exceed the convertible voltage range of the cyclic conversion. Is set. By maintaining this relationship, it is possible to apply to cascade type delta-sigma conversion of other configurations.
  • FIG. 15 is a diagram illustrating the ninth embodiment according to the AD converter of the present disclosure. Here, description of the first and second cyclic conversion modes is omitted, and only the third-order delta-sigma conversion mode is described.
  • FIG. 15 is a configuration in which another analog accumulation circuit 40b is added between the first-stage analog accumulation circuit 40a and the second-stage analog accumulation circuit 40 of the sixth embodiment shown in FIG. .
  • 31b is a subtracter
  • 32b is a sample and hold circuit
  • 33b is a gain 1 amplifier.
  • the output digital signal of the shift register 56 is third-order integrated by three stages of digital accumulating circuits 57a, 57b, 57.
  • the gain in the first conversion in the cyclic conversion mode takes into account the variation of each component so that the maximum residual voltage in the third-order delta-sigma conversion does not exceed the convertible voltage range of the cyclic conversion. Is set. By maintaining this relationship, it can be applied to higher-order delta-sigma conversion and the like.
  • the AD converter according to the present disclosure can improve the linearity without causing an increase in circuit area, current consumption, and conversion time as compared with the conventional method. For example, sensor signals can be detected at high speed and with high accuracy. Can be done.

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Abstract

　入力端子（１）からアナログ信号を入力して、上位ビット変換結果を得るデルタシグマＡＤ変換器（２）と、上位ビットを除いた残留信号を与えて、増幅度１の変換処理を行い、１．５ビットの変換結果を得る第１の巡回型ＡＤ変換器（６）と、増幅度２の変換処理を行い、下位ビットの変換結果を得る第２の巡回型ＡＤ変換器（８）と、上位ビット、１．５ビット、下位ビットの変換結果を与えて、ＡＤ変換値を出力するシフトレジスタ（３）及びデジタル累積回路（４）とを備える。

Description

ＡＤ変換器
　本開示は、微分非直線性（differential nonlinearity：ＤＮＬ）を改善したＡＤ（analog-to-digital）変換器に関するものである。
　近年、多機能携帯端末は、携帯性を向上させるために、小型化が求められている。そのためには、多機能端末に内蔵化する集積回路やセンサ素子について、小型化を進めていく必要がある。特に、集積回路が、センサ素子の出力信号をデジタル信号に変換するＡＤ変換器を備えている場合は、集積回路の主要な面積を占めるＡＤ変換器を小面積で実現する必要がある。
　一方、センサ素子を小型化することよって、センサ素子の検出感度が低下し、出力信号レベルが小さくなってきている。このような感度の低下を補うため、ＡＤ変換器には高精度化も求められている。
　そこで、異なる種類のＡＤ変換器を組み合わせて、上位ビットと下位ビットとを取り出す技術が開発されている（特許文献１及び非特許文献１参照）。しかし、この種の従来のＡＤ変換器において、入力信号に対する出力信号の線形性が劣化することがあった。
　図１６（ａ）～図１６（ｄ）は、従来の下位ビット用ＡＤ変換器の出力波形を示した図である。これらの図に示すように、デルタシグマ型ＡＤ変換器が出力する上位ビットの切り替わり点において、ミッシングコードが発生する。ミッシングコードは、アナログ入力に対応したデジタルコード（符号）の一部が出力されない現象である。つまり、微分非直線性がＬＳＢ（least significant bit：最下位ビット）を基に±１ＬＳＢ以上になると、出力コードが存在しない現象を招く。
特表平１０－５０８１６７号公報
H. Chen et al.,"A 13-bit, Low-Power, Compact ADC Suitable for Sensor Applications", Proceedings of 2010 International Symposium on Circuits and Systems (ISCAS), pp.2414-2417, 2010.
　上記のとおり、ＡＤ変換器にはミッシングコードが発生しないことが求められているが、ミッシングコードの発生を抑制することは、従来は困難であった。
　本開示は、以上のような課題を解決するものであり、出力信号の線形性を改善したＡＤ変換器を提供することを目的とする。
　本開示のＡＤ変換器が講じた手段は、１）アナログ累積回路、ＡＤ変換器及びＤＡ（digital-to-analog）変換器を備えたＡＤ変換器であって、アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）アナログ累積回路、ＡＤ変換器及びＤＡ変換器を備えたＡＤ変換器であって、前記上位ビットを除いた残留信号を与えて、第１の変換処理と第２の変換処理を行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、３）前記第１の変換結果と前記第２の変換結果を演算して、前記アナログ信号のＡＤ変換値を出力する演算部と、を備え、４）前記第１の変換処理における前記アナログ累積回路のゲインと、前記第２の変換処理における前記アナログ累積回路のゲインとを異ならせている。
　また、本開示のＡＤ変換器が講じた他の手段は、１）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインを有した第１のアナログ累積回路と、ｃ）第１数値のビットデータを出力する第１ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、前記アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインと第２のゲインを選択可能な第２のアナログ累積回路と、ｃ）第２数値のビットデータを出力する第２ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、前記入力端子に与える信号を無信号として、前記上位ビットを除いた残留信号との差分信号を前記第２のアナログ累積回路に与えて、第１の変換処理と第２の変換処理とを行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、を備えたＡＤ変換器であって、３）前記第２のアナログ累積回路が、前記第１の変換処理で前記第１のゲインであり、前記第２の変換処理で前記第１のゲインとは異なる前記第２のゲインであるとする。
　また、本開示のＡＤ変換器が講じた他の手段は、１）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインを有した第１のアナログ累積回路と、ｃ）第１数値のビットデータを出力する第１ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とをそれぞれ１つ以上備えてループを形成し、前記アナログ入力信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）ａ）アナログ信号を与える入力端子と、ｂ）第３のゲインと第２のゲインを選択可能な第２のアナログ累積回路と、ｃ）第２数値のビットデータを出力する第２ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、前記入力端子に与える信号を無信号として、前記上位ビットを除いた残留信号との差分信号を前記第２のアナログ累積回路に与えて、第１の変換処理と第２の変換処理を行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、を備えたＡＤ変換器であって、３）前記第２のアナログ累積回路が、前記第１の変換処理で前記第３のゲインであり、前記第２の変換処理で前記第３のゲインとは異なる前記第２のゲインであるとする。
　また、本開示のＡＤ変換器が講じた他の手段は、１）ａ）アナログ信号を与える入力端子と、ｂ）第１のゲインを有した第１のアナログ累積回路と、ｃ）第１数値のビットデータを出力する第１ビットデータＡＤ変換器と、ｄ）ＤＡ変換器と、ｅ）前記入力端子の信号と前記ＤＡ変換器の出力信号との差分信号を出力する差分回路とを備えてループを形成し、アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、２）ａ）前記入力端子と、ｂ）前記ＤＡ変換器と、ｃ）前記差分回路とを共有すると共に、ゲインの選択が可能な第２のアナログ累積回路と、ｄ）第２数値のビットデータを出力する第２ビットデータＡＤ変換器とを備えてループを形成し、前記アナログ信号から前記上位ビットを除いた残留信号を与えて、第１の変換処理と第２の変換処理を行って下位ビットの第２の変換結果を得る第２のＡＤ変換器と、を備え、３）前記第２のアナログ累積回路が、前記第１の変換処理において、第１のゲインで積分し、前記第２の変換処理において、前記第１のゲインとは異なる第２のゲインで積分する。
　本開示におけるＡＤ変換器は、ミッシングコードの発生を抑制した、線形性の優れたＡＤ変換に有効である。
本開示のＡＤ変換器に係る実施形態１を示した図である。 （ａ）及び（ｂ）は本開示のＡＤ変換器に係る実施形態１の変換フローとビットの位置を示した図である。 （ａ）、（ｂ）及び（ｃ）は本開示のＡＤ変換器に係る実施形態１の各変換モードの構成を示した図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は本開示のＡＤ変換器に係る実施形態１の入力電圧と出力コードを示した図である。 本開示のＡＤ変換器に係る実施形態２を示した図である。 本開示のＡＤ変換器の変換に係る各工程を示した図である。 本開示のＡＤ変換器に係る実施形態３を示した回路図である。 本開示のＡＤ変換器に係る実施形態４を示した回路図である。 本開示のＡＤ変換器に係る実施形態５を示した図である。 本開示のＡＤ変換器に係る実施形態６を示した図である。 （ａ）及び（ｂ）は本開示のＡＤ変換器に係る実施形態６の変換フローとビットの位置を示した図である。 本開示のＡＤ変換器に係る実施形態６を具体的に示した図である。 本開示のＡＤ変換器に係る実施形態７を示した図である。 本開示のＡＤ変換器に係る実施形態８を示した図である。 本開示のＡＤ変換器に係る実施形態９を示した図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は従来の下位ビット用ＡＤ変換器の出力波形を示した図である。
　以下、本開示の各実施形態を、図面を参照しながら説明する。
　なお、本開示にあたって、詳細な説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　また、発明者らは、本開示を当業者が十分に理解することを助けるために、図面を添付し、また詳細な説明を提供する。しかし、図面や詳細な説明によって、特許請求の範囲に記載された主題を限定するものではない。
　＜実施形態１＞
　図１は、本開示のＡＤ変換器に係る実施形態１を示した図である。図１において、入力端子１に信号が与えられ、出力端子５，７，９に変換結果が出力される。これらの出力端子５，７，９は、別々の端子として記載されているが、１つの出力端子について、各処理の結果に対する時間の経過ごとの端子とすることもできる。
　入力端子１のアナログ入力信号Ａｉｎは、デルタシグマＡＤ変換器２に与えられ、１ビットのデルタシグマＡＤ変換処理が行われる。デルタシグマＡＤ変換処理は、変換処理サイクルによって、量子化信号Ｄｏｕｔ１を出力する。量子化信号Ｄｏｕｔ１は、シフトレジスタ３に与えられ、シフト処理が施される。シフト処理された信号が、デジタル累積回路４に与えられ、デジタル積分された信号が、上位ビット信号ＤＳＢＩＴとして出力端子５に出力される。なお、上位ビットが２ビットに設定されたとき、デルタシグマＡＤ変換は、４サイクル行われる。
　上位ビット信号ＤＳＢＩＴを得ると、デルタシグマＡＤ変換器２から、上位ビットのアナログ残差信号である残差信号Ｖｒｓｄ１を出力する。残差信号Ｖｒｓｄ１は、第１の巡回型ＡＤ変換器６に与えられ、１．５ビットの巡回型ＡＤ変換処理が行われる。第１の巡回型ＡＤ変換器６は、量子化信号Ｄｏｕｔ２を出力する。このとき、第１の巡回型ＡＤ変換器６には、増幅度１が設定される。量子化信号Ｄｏｕｔ２は、シフトレジスタ３に与えられ、シフト処理が施される。シフト処理された信号が、デジタル累積回路４に与えられ、出力端子７に、上位ビットと下位ビットのオーバーラップビット信号ＣＹＢＩＴ１を出力する。
　次に、第１の巡回型ＡＤ変換器６から、オーバーラップビット信号ＣＹＢＩＴ１を取り出した残差信号Ｖｒｓｄ２が、第２の巡回型ＡＤ変換器８に与えられ、巡回型ＡＤ変換処理が行われる。このとき、第２の巡回型ＡＤ変換器８には、増幅度２が設定される。第２の巡回型ＡＤ変換処理は、１サイクルごとに量子化信号Ｄｏｕｔ３を出力する。量子化信号Ｄｏｕｔ３は、シフトレジスタ３に与えられ、シフト処理が施される。シフト処理された信号が、デジタル累積回路４に与えられ、出力端子９に下位ビット信号ＣＹＢＩＴ２を出力する。なお、下位ビットが４ビットに設定されたとき、第２の巡回型ＡＤ変換は、４サイクル行われる。
　図２（ａ）は、実施形態１に係るＡＤ変換器の変換フローを示した図であり、図２（ｂ）は、実施形態１に係るデジタルデータのビットの位置（深さ）を示した図である。
　図２（ａ）に示したように、本開示のＡＤ変換器は、３つの動作の状態（モード）を切り替えることで変換が行われる。第１のモードは、デルタシグマＡＤ変換を行うデルタシグマ変換モード２０であり、第２のモードは、１倍ゲインでの巡回型ＡＤ変換を行う１倍ゲイン巡回型変換モード２１であり、第３のモードは、２倍ゲインでの巡回型ＡＤ変換を行う２倍ゲイン巡回型変換モード２２である。
　デルタシグマ変換モード２０において、図２（ｂ）に示したように、上位ビットの変換結果を得ることができる。上位ビットがＤＳＢＩＴビットである場合は、ビットの配列のＭＳＢ（most significant bit：最上位ビット）からＬＳＢに向かって、ＤＳＢＩＴ個の変換結果を配置する。
　１倍ゲイン巡回型変換モード２１において、図２（ｂ）に示したように、１．５ビットの変換結果を得る。この結果には、２個のビット枠が与えられる。
　また、２倍ゲイン巡回型変換モード２２において、図２（ｂ）に示したように、下位ビットＣＹＢＩＴの変換結果を得ることができる。
　これら各モードの変換結果の出力デジタル信号は、加算工程２３で加算され、最終ＡＤ変換結果を得る。ただし、この加算は全ての変換モードが完了してから行う必要はない。
　このようにして、１倍ゲイン巡回型変換モード２１で得た１．５ビットは、上位ビット信号ＤＳＢＩＴのＭＳＢからＬＳＢに向かって最下位に位置するビットと、２倍ゲイン巡回型変換モード２２から出力される下位ビット信号ＣＹＢＩＴの最上位に位置するビットと重なる変換結果となり、オーバーラップを実現している。
　図３（ａ）は、デルタシグマ変換モードにおけるＡＤ変換器の構成を示したブロック図であり、図３（ｂ）は、１倍ゲイン巡回型変換モードにおけるＡＤ変換器の構成を示したブロック図であり、図３（ｃ）は、２倍ゲイン巡回型変換モードにおけるＡＤ変換器の構成を示したブロック図である。
　《デルタシグマ変換モード》
　図３（ａ）において、入力端子１からアナログ信号Ａｉｎが入力され、減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２によって、保持される。保持された信号は、増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、１倍ゲインのアナログ累積回路４１を構成している。
　増幅器３３の出力信号は、Ｓｕｂ－ＡＤ変換器３４に与えられ、１ビットのＡＤ変換が行われ、２値のデジタル信号「＋１」又は「－１」を出力する。Ｓｕｂ－ＡＤ変換器３４の出力のデジタル信号は、Ｓｕｂ－ＤＡ変換器３５に与えられて、参照電圧＋Ｖｒｅｆ及び－Ｖｒｅｆを用いた１ビットのＤＡ変換がされる。Ｓｕｂ－ＤＡ変換器３５の出力は、減算器３１の一方に与えられ、アナログ入力信号Ａｉｎとの差分を求めた差分信号が、減算器３１から出力される。
　なお、１回目の入力時においては、Ｓｕｂ－ＤＡ変換器３５の出力は０にリセットされている。
　このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ－ＡＤ変換器３４、Ｓｕｂ－ＤＡ変換器３５によって、デルタシグマ変換の閉ループが形成される。
　次に、シフトレジスタ３６は、Ｓｕｂ－ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ－１）だけ、ＭＳＢからＬＳＢに向けてシフト（以下、「右シフト」と記す）する。ＤＳＢＩＴが２ビットであるとき、図２（ｂ）に示されたように、１ビットだけＬＳＢに向かって右シフトする。
　デジタル累積回路３７は、シフトレジスタ３６の出力デジタル信号を累積する。なお、デジタル積分は、次々と入力される、例えば、１ビットのデジタルデータを累積して出力する。
　デルタシグマ変換モード２０では、以上の動作を１サイクルとして、２のＤＳＢＩＴ乗のサイクルを繰り返して、出力端子１００に、上位ビットであるＤＳＢＩＴを得る。
　《１倍ゲイン巡回型変換モード》
　図３（ｂ）の１倍ゲイン巡回型変換モードにおいて、入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ－ＤＡ変換器３５の出力との差分を保持する。保持された信号は、増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、１倍ゲインのアナログ累積回路４１を構成している。Ｓｕｂ－ＡＤ変換器３９は、ゲイン１倍増幅器３３の出力アナログ信号に対して、１．５ビットのＡＤ変換を行う。更に、Ｓｕｂ－ＤＡ変換器３５は、Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号に対して、１．５ビットのＤＡ変換を行う。
　このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ－ＡＤ変換器３９、Ｓｕｂ－ＤＡ変換器３５によって、１倍ゲイン巡回型変換モードの閉ループが形成される。
　シフトレジスタ３６は、図２（ｂ）に示したように、Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号を（ＤＳＢＩＴ－１）だけ右シフトする。また、デジタル累積回路３７は、シフトレジスタ３６の出力デジタル信号をデジタル積分する。
　このようにして、デルタシグマ変換と同じシフト量で累積するので、出力端子１００に、デルタシグマ変換の最下位ビットとオーバーラップする変換結果を得る。また、１．５ビットの結果を得ることによって、次に示す２倍ゲイン巡回型変換モードにおける初回のシフト量を、１倍ゲイン巡回型変換モードのシフト量（ＤＳＢＩＴ－１）よりも１だけ大きいＤＳＢＩＴとすることで、１倍ゲイン巡回型変換モードと２倍ゲイン巡回型変換モードとをオーバーラップすることができる。
　《２倍ゲイン巡回型変換モード》
　図３（ｃ）の２倍ゲイン巡回型変換モードにおいて、サンプルホールド回路３２は、ゲイン２倍の増幅器３３の出力とＳｕｂ－ＤＡ変換器３５の出力との差分を保持する。また、ゲイン２倍の増幅器３３は、サンプルホールド回路３２の出力アナログ信号を２倍する。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、２倍ゲインのアナログ累積回路４２を構成している。Ｓｕｂ－ＡＤ変換器３９は、ゲイン２倍の増幅器３３の出力アナログ信号に対して、１．５ビットのＡＤ変換を行う。
　シフトレジスタ３６は、図２（ｂ）に示したように、Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号を、（ＤＳＢＩＴ－１）に２倍ゲイン巡回型変換モードの現在のサイクル数を加算した数だけ右シフトする。
　デジタル累積回路３７は、シフトレジスタ３６の出力デジタル信号をデジタル積分する。２倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ）サイクルを繰り返すことで、出力端子１００に、下位ビットであるＣＹＢＩＴを得る。
　図４（ａ）は、２ビットのデルタシグマ変換を行ったときの上位ビットを示した図である。図４（ｂ）は、２ビットのデルタシグマ変換を行った後の積分器の残留電圧を示した図である。図４（ｃ）は、残留電圧に対して、サイクリック変換を行った結果のサイクリック変換出力コードを示した図である。図４（ｄ）は、２ビットのデルタシグマ変換と、オーバーラップを含む計５ビットの巡回型変換によって処理を行って、計６ビットのＡＤ変換を実施した時の入力電圧と出力コードとの関係を示している。本実施形態のオーバーラップを行うことで、従来の巡回型変換の端のコード（ＭＳＢ、ＬＳＢ）を使用せずに変換が可能となる。このため、図１６（ａ）～図１６（ｄ）に示された従来のミッシングコードは、発生しなくなる。
　＜実施形態２＞
　図５は、本開示のＡＤ変換器に係る実施形態２を示した図である。図５において、制御（サイクル）カウンタ５１は、変換開始から、外部から与えられるクロック（不図示）のサイクル数をカウントする。コントローラ５２は、サイクルカウンタ５１のカウント出力に基づき、ＡＤ変換器の各構成の制御を行う。コントローラ５２によって、第１のモード、第２のモード及び第３のモードに切り替えられて変換が行われる。
　《デルタシグマ変換モード》
　スイッチ１５は、入力端子１に接続されており、入力端子１のアナログ入力信号Ａｉｎが減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２に与えられ、サンプルホールド回路３２によって保持される。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。
　増幅器３３の出力信号は、スイッチ１７とスイッチ１８とを介して、１ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３４に与えられる。Ｓｕｂ－ＡＤ変換器３４は、２値のデジタル信号を出力する。２値信号は、「＋１」又は「－１」である。
　スイッチ１９を介したＳｕｂ－ＡＤ変換器３４の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器３５に与えられ、Ｓｕｂ－ＤＡ変換器３５は、１ビットのＤＡ変換を行う。
　このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ－ＡＤ変換器３４、Ｓｕｂ－ＤＡ変換器３５によって、閉ループを形成する。
　なお、１回目の入力時においては、Ｓｕｂ－ＤＡ変換器３５の出力は０にリセットされている。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ－１）だけ右シフトする。
　ＤＳＢＩＴが２ビットであるとき、図２（ｂ）に示したように、１ビットだけＬＳＢに向かって右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を積分する。
　以上の動作を１サイクルとして、２のＤＳＢＩＴ乗のサイクルが繰り返され、これによって上位ビットであるＤＳＢＩＴを得る。
　《１倍ゲイン巡回型変換モード》
　スイッチ１５は、入力端子１０に接続される。入力端子１０の入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ－ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。
　増幅器３３の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３９に与えられる。Ｓｕｂ－ＡＤ変換器３９から３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「－１」である。
　Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器３５に与えられる。Ｓｕｂ－ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号を（ＤＳＢＩＴ－１）だけ右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号をデジタル積分する。
　このようにして、デルタシグマ変換と同じシフト量で累積するので、出力端子１００に、デルタシグマ変換の最下位ビットとオーバーラップする変換結果を得る。また、１．５ビットの結果を得ることによって、１倍ゲイン巡回型変換モードと２倍ゲイン巡回型変換モードとをオーバーラップさせることができる。なお、２倍ゲイン巡回型変換モードにおける初回のシフト量は、１倍ゲイン巡回型変換モードのシフト量（ＤＳＢＩＴ－１）よりも１だけ大きいＤＳＢＩＴとなる。
　《２倍ゲイン巡回型変換モード》
　スイッチ１５は、入力端子１０に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３８の出力とＳｕｂ－ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３８に与えられ、ゲイン２で増幅される。なお、増幅器３８から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、２倍ゲインのアナログ累積回路を構成している。
　増幅器３８の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３９に与えられる。Ｓｕｂ－ＡＤ変換器３９は、３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「－１」である。
　Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器３５に与えられる。Ｓｕｂ－ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号を、（ＤＳＢＩＴ－１）に２倍ゲイン巡回型変換モードの現在のサイクル数を加算した数だけ右シフトする。
　デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号をデジタル積分する。２倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ）サイクル繰り返されることで下位ビットであるＣＹＢＩＴを得る。
　図６は、本開示のＡＤ変換器の変換に係る各工程を示した図である。本開示のＡＤ変換器は、第１のモード、第２のモード及び第３のモードで変換が行われる。
　各モードは、例えば、図２（ａ）のモード２０～２２に対応する。第１のモードはデルタシグマ変換モード２０に対応し、第２のモードは１倍ゲイン巡回型変換モード２１に対応し、第３のモードは２倍ゲイン巡回型変換モード２２に対応する。第１のモードは図３（ａ）によって開示され、第２のモードは図３（ｂ）によって開示され、第３のモードは図３（ｃ）によって開示されている。
　また、第１のモード、第２のモード及び第３のモードは、例えば、図５におけるスイッチ１５～スイッチ１９を切り替えることによって実現される。
　以下、図６の各工程について、図５を用いて説明する。
　《リセット工程》
　変換開始は、リセット工程からスタートする。図６のリセット工程６０は、図５において、サイクルカウンタ５１、サンプルホールド回路３２、Ｓｕｂ－ＡＤ変換器３４、３９及びデジタル累積回路５７がリセットされることから開始する。
　ｎ番目のクロックｎ（ｎは、自然数である）について、制御カウンタ５１の出力をＣＴ（ｎ）、サンプルホールド回路３２の出力をＡｉ（ｎ）、Ｓｕｂ－ＤＡ変換器３５の出力をＤＡｏｕｔ（ｎ）、デジタル累積回路５７の出力をＤｉ（ｎ）とすると、リセット時は、ｎの値が０であるので、
　ＣＴ（０）　＝　０
　Ａｉ（０）　＝　０
　ＤＡｏｕｔ（０）　＝　０
　Ｄｉ（０）　＝　０
である。
　《第１のモード》
　次に、第１のモード２０は、第１のカウント工程６１、第１の変換工程６２、第２の変換工程６３及び第１の判定工程６４によって構成される。
　第１のカウント工程６１において、制御カウンタ５１が更新され、
　ＣＴ（ｎ）　＝　ＣＴ（ｎ－１）＋１
である。
　第１の変換工程６２において、入力信号Ａｉｎ及びＳｕｂ－ＤＡ変換器３５の出力をアナログ累積回路４０に入力すると、サンプルホールド回路３２の出力は、
　Ａｉ（ｎ）　＝　Ａｉ（ｎ－１）　＋　ＩＮ（ｎ）　＋　ＤＡｏｕｔ（ｎ－１）
である。
　次に、サンプルホールド回路３２の出力をＳｕｂ－ＡＤ変換器３４に入力すると、
　ＡＤｏｕｔ（ｎ）　＝　＋１　　　ｉｆ　　Ａｉ（ｎ）　＞　０
　　　　　　　　　　　　－１　　　ｉｆ　　Ａｉ（ｎ）　≦　０
である。
　第２の変換工程６３において、Ｓｕｂ－ＡＤ変換器３４の出力をＤＳＢＩＴ右シフトし、デジタル累積回路５７に入力することで、
　Ｄｉ（ｎ）　＝　Ｄｉ（ｎ－１）　＋　ＡＤｏｕｔ（ｎ）／２＾（ＤＳＢＩＴ－１）
である。ここで、２＾（ＤＳＢＩＴ－１）は、２の（ＤＳＢＩＴ－１）乗を意味する。
　更に、Ｓｕｂ－ＡＤ変換器出力をＳｕｂ－ＤＡ変換器３５に入力して、
　ＤＡｏｕｔ（ｎ）　＝　Ｖｒｅｆ／２　×　ＡＤｏｕｔ（ｎ）
が得られる。
　第１の判定工程６４において、制御カウンタ出力ＣＴ（ｎ）が、２のＤＳＢＩＴ乗の値であるか否か判定し、ＹＥＳなら、次のモードに進み、ＮＯならば、制御カウンタ５１を更新して、第１の変換工程６２、第２の変換工程６３及び第１の判定工程６４を繰り返す。
　上位ビットが２ビットの場合は、各工程をそれぞれ４回繰り返す。
　《第２のモード》
　第２のモード２１は、第２のカウント工程１６１、第３の変換工程１６２、第４の変換工程１６３によって構成される。
　第２のカウント工程１６１において、制御カウンタ５１が更新され、
　ＣＴ（ｎ）　＝　ＣＴ（ｎ－１）＋１
である。
　第３の変換工程１６２は、Ｓｕｂ－ＤＡ変換器３５の出力をサンプルホールド回路３２に入力して、
　Ａｉ（ｎ）　＝　Ａｉ（ｎ－１）　＋　ＤＡｏｕｔ（ｎ－１）
である。更に、サンプルホールド回路３２の出力をＳｕｂ－ＡＤ変換器３９に入力して、
　ＡＤｏｕｔ（ｎ）　＝　＋１　　　ｉｆ　Ａｉ（ｎ）　＞　Ｖｒｅｆ／４
　　　　　　　　　　　　－１　　　ｉｆ　Ａｉ（ｎ）　≦　－Ｖｒｅｆ／４
　　　　　　　　　　　　　０　　　ｅｌｓｅ
を得る。
　第４の変換工程１６３は、Ｓｕｂ－ＡＤ変換器３９の出力をデジタル累積回路５７に入力して、
　Ｄｉ（ｎ）　＝　Ｄｉ（ｎ－１）　＋　ＡＤｏｕｔ（ｎ）／２＾（ＤＳＢＩＴ－１）
を得る。また、Ｓｕｂ－ＡＤ変換器３９の出力を１．５ビットのＳｕｂ－ＤＡ変換器３５に入力して、
　ＤＡｏｕｔ（ｎ）　＝　Ｖｒｅｆ／２　×　ＡＤｏｕｔ（ｎ）
を得る。
　《第３のモード》
　第３のモード２２は、第３のカウント工程２６１、第５の変換工程２６２、第６の変換工程２６３及び第２の判定工程２６４によって構成される。
　第３のカウント工程２６１において、制御カウンタ５１が更新され、
　ＣＴ（ｎ）　＝　ＣＴ（ｎ－１）　＋　１
である。
　第５の変換工程２６２において、Ｓｕｂ－ＤＡ変換器３５の出力をサンプルホールド回路３２に入力し、２倍することで、サンプルホールド回路３２の出力は、
　Ａｉ（ｎ）　＝　２×（Ａｉ（ｎ－１）　＋　ＤＡｏｕｔ（ｎ－１））
である。
　次に、サンプルホールド回路３２の出力をＳｕｂ－ＡＤ変換器３９に入力して、
　ＡＤｏｕｔ（ｎ）　＝　＋１　　　ｉｆ　Ａｉ（ｎ）　＞　Ｖｒｅｆ／４
　　　　　　　　　　　　－１　　　ｉｆ　Ａｉ（ｎ）　≦　－Ｖｒｅｆ／４
　　　　　　　　　　　　　０　　　ｅｌｓｅ
を得る。
　第６の変換工程２６３において、Ｓｕｂ－ＡＤ変換器３９の出力をデジタル累積回路５７に入力して、
　Ｄｉ（ｎ）　＝　Ｄｉ（ｎ－１）＋ＡＤｏｕｔ（ｎ）／２＾（ＤＳＢＩＴ－１＋α）
を得る。ここで、αは、第３のモード２２における繰り返し数である。また、Ｓｕｂ－ＡＤ変換器３９の出力を１．５ビットのＳｕｂ－ＤＡ変換器３５に入力して、
　ＤＡｏｕｔ（ｎ）　＝　Ｖｒｅｆ／２　×　ＡＤｏｕｔ（ｎ）
を得る。
　第２の判定工程２６４において、制御カウンタ５１の出力が、
　ＣＴ（ｎ）　＝　２＾ＤＳＢＩＴ　＋　ＣＹＢＩＴ　＋　１
であるか否か判定し、ＹＥＳなら、変換を完了する。ＮＯならば、制御カウンタ５１を更新し、第５の変換工程２６２、第６の変換工程２６３及び第２の判定工程２６４を繰り返す。
　下位ビットがＣＹＢＩＴビットの場合は、各工程を、それぞれＣＹＢＩＴ回繰り返す。
　＜実施形態３＞
　図７は、本開示のＡＤ変換器に係る実施形態３を示した回路図である。図７では、アナログ累積回路とゲイン２倍の増幅器が、増幅機能を備えたアナログ累積回路７１によって実現される。アナログ累積回路７１は、スイッチ２１３～２１７と、容量素子３０４，３０５と、演算増幅器７７とによって構成される。図７のＡＤ変換器は、入力端子１と演算増幅器７７との間に、スイッチ２０１～２０４と、容量素子３０１とを更に備える。
　Ｓｕｂ－ＡＤ変換器７２は、スイッチ２１８～２２７と、容量素子３０６～３０９と、出力端子１２、１３に接続された比較器７８，７９とによって構成される。図７のＡＤ変換器は、スイッチ７３と、判定回路７４とを更に備える。
　Ｓｕｂ－ＤＡ変換器７６は、スイッチ２０５～２１２と、容量素子３０２，３０３とによって構成される。
　なお、図７中の第１の基準電圧ＶＣＯＭは、第２の基準電圧ＶＲＥＦよりも低い電圧である。
　また、容量素子３０４と容量素子３０５との容量値は等しい。
　《デルタシグマ変換モード》
　演算増幅器７７は、ゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。
　出力端子１２の出力と出力端子１３の出力とは、判定回路７４に個々に与えられ、判定された結果に応じて、Ｓｕｂ－ＤＡ変換器７６の各スイッチを制御する。なお、デルタシグマ変換モードにおいて、出力端子１３の出力は、スイッチ７３によって、判定回路７４への経路が遮断される。
　デルタシグマ変換モードにおいて、入力端子１から入力されたアナログ入力信号Ａｉｎは、スイッチ２０１とスイッチ２０３とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として容量素子３０１に充電される。次に、スイッチ２０１とスイッチ２０３とがオフとなり、スイッチ２０２とスイッチ２０４とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０１と容量素子３０４と容量素子３０５との間での充放電を利用して、演算増幅器７７によって積分される。ここで、演算増幅器７７の一方の入力端子が、第１の基準電圧ＶＣＯＭに接続されているので、他方の入力端子は、仮想接地される。一方、容量素子３０１の両端が第１の基準電圧ＶＣＯＭになるので、容量素子３０１の電荷は、容量素子３０５へ移動する。
　Ｓｕｂ－ＡＤ変換器７２は、スイッチ２１９とスイッチ２２６とがオンとなることで、容量素子３０６の電荷がリセットされる。次に、スイッチ２１９とスイッチ２２６とがオフとなり、スイッチ２１８がオンとなることで、比較器７８の正入力電圧が演算増幅器７７の出力電圧と等しい電圧となる。この結果、比較器７８の負入力電圧である第１の基準電圧ＶＣＯＭを閾値として１ビットのＡＤ変換が行われる。
　Ｓｕｂ－ＤＡ変換器７６は、判定回路７４によって以下のように制御される。
　〔ＤＯＵＴ＿Ｌ：ロー〕
　Ｓｕｂ－ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがローの時、スイッチ２０５とスイッチ２０７とがオンとなることで、第２の基準電圧ＶＲＥＦがＶＣＯＭを基準電圧として、容量素子３０２に充電される。次に、スイッチ２０６とスイッチ２０８とがオンとなることで、第２の基準電圧ＶＲＥＦと第１の基準電圧ＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、演算増幅器７７によって積分される。ここで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０２と容量素子３０４と容量素子３０５との間に充放電が行われる。
　〔ＤＯＵＴ＿Ｌ：ハイ〕
　Ｓｕｂ－ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。次に、スイッチ２１０とスイッチ２１２とがオンとなることで、第１の基準電圧ＶＣＯＭと第２の基準電圧ＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。ここで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０３と容量素子３０４と容量素子３０５との間に充放電が行われる。なお、Ｓｕｂ－ＡＤ変換器７２が動作しない１回目の入力時には、Ｓｕｂ－ＤＡ変換器７６は動作しない。
　《１倍ゲイン巡回型変換モード》
　１倍ゲイン巡回型変換モードにおいて、スイッチ２０１～スイッチ２０４は動作せず、アナログ入力信号Ａｉｎは入力されない。
　アナログ累積回路７１において、演算増幅器７７をゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。
　Ｓｕｂ－ＡＤ変換器７２は、スイッチ２１９とスイッチ２２１とスイッチ２２６とがオンとなることで、容量素子３０６と容量素子３０７との電荷がリセットされる。次に、スイッチ２１９とスイッチ２２１とスイッチ２２６とがオフとなり、スイッチ２１８とスイッチ２２０とがオンとなることで、比較器７８の正入力電圧が決定される。ここで、演算増幅器７７の出力電圧と第２の基準電圧ＶＲＥＦとを基準として、容量素子３０６と容量素子３０７との間で電荷再配分が行われる。
　例えば、演算増幅器７７の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７８の正入力電圧は、容量素子３０６の容量値をＣ６、容量素子３０７の容量値をＣ７とすると、ＶＣＯＭ＋（ＶＲＥＦ－ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となり、負入力電圧はＶＣＯＭとなる。これは、比較器７８の閾値が、ＶＣＯＭ－（ＶＲＥＦ－ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となっていることと等しい。
　また、同時にスイッチ２２３とスイッチ２２５とスイッチ２２７とがオンとなることで、容量素子３０８の電荷がリセットされ、容量素子３０９にはＶＲＥＦとＶＣＯＭとの差電圧が充電される。次に、スイッチ２２３とスイッチ２２５とスイッチ２２７とがオフとなり、スイッチ２２２とスイッチ２２４とがオンとなることで、比較器７９の正入力電圧が決定される。ここで、演算増幅器７７の出力電圧と第１の基準電圧ＶＣＯＭとを基準として、容量素子３０８と容量素子３０９との間で電荷再配分が行われる。
　例えば、演算増幅器７７の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７９の正入力電圧は、容量素子３０８の容量値をＣ８、容量素子３０９の容量値をＣ９とすると、ＶＣＯＭ－（ＶＲＥＦ－ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となり、負入力電圧はＶＣＯＭとなる。これは、比較器７９の閾値が、ＶＣＯＭ＋（ＶＲＥＦ－ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となっていることと等しい。
　以上により、Ｓｕｂ－ＡＤ変換器７２では１．５ビットのＡＤ変換が行われる。
　出力端子１２の出力と出力端子１３の出力とは、判定回路７４に個々に与えられ、判定された結果に応じて、Ｓｕｂ－ＤＡ変換器７６の各スイッチを制御する。
　Ｓｕｂ－ＤＡ変換器７６は、判定回路７４によって以下のように制御される。
　〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ロー〕
　Ｓｕｂ－ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとの両方がローの時、スイッチ２０５とスイッチ２０７とがオンとなる。このことで、第２の基準電圧ＶＲＥＦが、ＶＣＯＭを基準として、容量素子３０２に充電される。
　次に、スイッチ２０６とスイッチ２０８とがオンとなることで、第２の基準電ＶＲＥＦと第１の基準電圧ＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、ＶＣＯＭを基準として、容量素子３０２、容量素子３０４及び容量素子３０５の間での充放電を利用して、演算増幅器７７によって積分される。
　〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ハイ〕
　Ｓｕｂ－ＡＤ変換器７２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとの両方がハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。
　次に、スイッチ２１０とスイッチ２１２とがオンとなることで、容量素子３０３の片方の端子電圧が、演算増幅器７７の仮想接地電圧ＶＣＯＭよりも高い電圧ＶＲＥＦとなる。このことで、容量素子３０４と容量素子３０５の電荷が、容量素子３０３に配分される。
　〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ロー〕
　出力端子１２のＤＯＵＴ＿Ｌがハイであり、出力端子１３のＤＯＵＴ＿Ｈがローのときには、Ｓｕｂ－ＤＡ変換器７６は動作しない。
　〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ハイ〕
　出力端子１２のＤＯＵＴ＿Ｌがローであり、出力端子１３のＤＯＵＴ＿Ｈがハイの組み合わせにおいて、判定回路７４の出力が出ることはない。
　《２倍ゲイン巡回型変換モード》
　２倍ゲイン巡回型変換モードにおいて、スイッチ２０１～２０４は動作せず、アナログ入力信号Ａｉｎは入力されない。
　アナログ累積回路７１は、スイッチ２１４とスイッチ２１６とがオンとなることで、ＶＣＯＭを基準として演算増幅器７７の出力電圧が容量素子３０４に充電される。次にスイッチ２１３とスイッチ２１５とがオンとなることで、演算増幅器７７の出力電圧が、演算増幅器７７によって累積される。なお、第１の基準電圧ＶＣＯＭを基準として、容量素子３０４と容量素子３０５の間での充放電が、累積に用いられる。ここで、容量素子３０４と容量素子３０５との容量値は等しいので、演算増幅器７７の出力電圧は２倍に増幅される。
　２倍ゲイン巡回型変換モードにおいて、Ｓｕｂ－ＡＤ変換器７２とＳｕｂ－ＤＡ変換器７６とは、１倍ゲイン巡回型変換モードと同様に動作する。
　ここで、容量素子３０１の値Ｃ１に対し、容量素子３０２，３０３の値Ｃ２、Ｃ３は１／２倍、容量素子３０４，３０５の値Ｃ４、Ｃ５は１倍の容量値で構成することが望ましい。また、容量素子３０６の値Ｃ６に対し、容量素子３０８の値Ｃ８は１倍で構成し、容量素子３０７の値Ｃ７，容量素子３０９の値Ｃ９は１／８倍の容量値で構成することが望ましい。
　しかし、例えば入力レンジを２倍に広げる目的で、Ｃ１を上記の１／２倍の容量値として構成してもよい。また、例えば、ＶＲＥＦの２倍の値を積分器の出力レンジとして構成するために、容量素子３０２，３０３，３０７，３０９の値Ｃ２，Ｃ３，Ｃ７，Ｃ９を上記の２倍の容量値で構成してもよい。
　＜実施形態４＞
　図８は、本開示のＡＤ変換器に係る実施形態４を示した図である。図８に示すように、本ＡＤ変換器を差動化して用いることで、電源ノイズ等による影響を軽減することも可能である。
　図８のＡＤ変換器では、正極性のアナログ入力信号Ａｉｎｐを受ける入力端子１がスイッチ２０１～２０４と容量素子３０１との回路に接続される。また、負極性のアナログ入力信号Ａｉｎｎを受ける入力端子１１がスイッチ１２０１～１２０４と容量素子１３０１との回路に接続される。
　アナログ累積機能とゲイン２倍の増幅機能は、増幅機能を備えたアナログ累積回路８１によって実現される。アナログ累積回路８１は、演算増幅器７７の非反転入力端子と反転出力端子との間において、スイッチ２１３～２１７と容量素子３０４，３０５と演算増幅器７７とによって構成される。また、演算増幅器７７の反転入力端子と非反転出力端子との間において、スイッチ１２１３～１２１７と容量素子１３０４，１３０５と演算増幅器７７とによって構成される。
　Ｓｕｂ－ＡＤ変換器８２は、スイッチ２１８～２２７、容量素子３０６～３０９、比較器７８の正入力端子、比較器７９の正入力端子によって、演算増幅器７７の反転入力端子出力を取り入れる。また、スイッチ１２１８～１２２７、容量素子１３０６～１３０９、比較器７８の負入力端子、比較器７９の負入力端子によって、演算増幅器７７の非反転入力端子出力を取り入れる。
　更に、本ＡＤ変換器は、比較器７８，７９の出力信号を受けるシフトレジスタ５６と、スイッチ８３及び判定回路８４とを備える。
　Ｓｕｂ－ＤＡ変換器８６は、スイッチ２０５～２１２と、スイッチ１２０８、１２１２と、容量素子３０２，３０３とによって構成される。
　なお、図８中の第１の基準電圧ＶＣＯＭは、第２の基準電圧ＶＲＥＦよりも低い電圧である。
　また、容量素子３０４と容量素子３０５との容量値は等しく、容量素子１３０４と容量素子１３０５との容量値は等しい。
　《デルタシグマ変換モード》
　演算増幅器７７は、ゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。また、スイッチ１２１３，１２１６をオンに設定して、スイッチ１２１４，１２１５をオフに設定する。
　出力端子１２の出力ＤＯＵＴ＿Ｌと出力端子１３の出力ＤＯＵＴ＿Ｈとは、判定回路８４に個々に与えられる。判定結果に応じて、Ｓｕｂ－ＤＡ変換器８６の各スイッチが制御される。なお、デルタシグマ変換モードにおいて、出力端子１３の出力は、スイッチ８３によって、判定回路８４への経路が遮断される。
　デルタシグマ変換モードにおいて、入力端子１から入力されたアナログ入力信号Ａｉｎｐは、スイッチ２０１とスイッチ２０３とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として容量素子３０１に充電される。次に、スイッチ２０１とスイッチ２０３とがオフとなり、スイッチ２０２とスイッチ２０４とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として、容量素子３０１と容量素子３０４と容量素子３０５との間での充放電によって、演算増幅器７７によって積分される。ここで、演算増幅器７７の差動入力端子は第１の基準電圧ＶＣＯＭに仮想接地されており、容量素子３０１の両端が第１の基準電圧ＶＣＯＭと等しくなるため、容量素子３０１の電荷は、容量素子３０５へ移動する。
　同様に、入力端子１１から入力されたアナログ入力信号Ａｉｎｎは、スイッチ１２０１とスイッチ１２０３とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として容量素子１３０１に充電される。次に、スイッチ１２０１とスイッチ１２０３とがオフとなり、スイッチ１２０２とスイッチ１２０４とがオンとなることで、第１の基準電圧ＶＣＯＭを基準として、容量素子１３０１と容量素子１３０４と容量素子１３０５との間での充放電によって、演算増幅器７７によって積分される。ここで、演算増幅器７７の差動入力端子は第１の基準電圧ＶＣＯＭに仮想接地されており、容量素子１３０１の両端が第１の基準電圧ＶＣＯＭと等しくなるため、容量素子１３０１の電荷は、容量素子１３０５へ移動する。
　Ｓｕｂ－ＡＤ変換器８２は、スイッチ２１９とスイッチ１２１９とスイッチ２２６とスイッチ１２２６とがオンとなることで、容量素子３０６と容量素子１３０６との電荷がリセットされる。次に、スイッチ２１９とスイッチ１２１９とスイッチ２２６とスイッチ１２２６とがオフとなり、スイッチ２１８とスイッチ１２１８とがオンとなることで、比較器７８の正入力電圧が演算増幅器７７の正の出力電圧と等しい電圧となる。その結果、比較器７８の負入力電圧が演算増幅器７７の負の出力電圧と等しい電圧となり、１ビットのＡＤ変換が行われる。
　Ｓｕｂ－ＤＡ変換器８６は、判定回路８４によって以下のように制御される。
　〔ＤＯＵＴ＿Ｌ：ロー〕
　Ｓｕｂ－ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがローの時、スイッチ２０５とスイッチ２０７とがオンとなることで、第２の基準電圧ＶＲＥＦが、ＶＣＯＭを基準電圧として、容量素子３０２に充電され、スイッチ２０９とスイッチ２１１とがオンとなることによって、容量素子３０３の電荷がリセットされる。次に、スイッチ２０６とスイッチ２０８とがオンとなることで、ＶＲＥＦとＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、演算増幅器７７によって積分される。同時に、スイッチ２１０とスイッチ１２０８とがオンとなることで、第１の基準電圧ＶＣＯＭと第２の基準電圧ＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。
　〔ＤＯＵＴ＿Ｌ：ハイ〕
　Ｓｕｂ－ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌがハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。また、スイッチ２０５とスイッチ２０７とがオンとなることによって、第２の基準電圧ＶＲＥＦが、第１の基準電圧ＶＣＯＭを基準として、容量素子３０２に充電される。次に、スイッチ２１０とスイッチ２１２とがオンとなることで、ＶＣＯＭとＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。同時に、スイッチ２０６とスイッチ１２１２とがオンすることで、ＶＲＥＦとＶＣＯＭとの差電圧によって、容量素子３０２に蓄積された正の電荷が、演算増幅器７７に蓄積される。
　なお、Ｓｕｂ－ＡＤ変換器８２が動作しない１回目の入力時には、Ｓｕｂ－ＤＡ変換器８６は動作しない。
　《１倍ゲイン巡回型変換モード》
　１倍ゲイン巡回型変換モードにおいて、スイッチ２０１～２０４は動作せず、アナログ入力信号Ａｉｎｐは入力されない。また、スイッチ１２０１～１２０４は動作せず、アナログ入力信号Ａｉｎｎは入力されない。
　アナログ累積回路８１において、演算増幅器７７をゲイン１に設定するために、スイッチ２１３，２１６をオンに設定して、スイッチ２１４，２１５をオフに設定する。また、スイッチ１２１３，１２１６をオンに設定して、スイッチ１２１４，１２１５をオフに設定する。
　Ｓｕｂ－ＡＤ変換器８２は、スイッチ２１９，２２１，２２６がオンとなることで、容量素子３０６，３０７の電荷がリセットされ、スイッチ１２１９，１２２１，１２２６がオンとなることで、容量素子１３０６の電荷がリセットされ、容量素子１３０７にはＶＲＥＦとＶＣＯＭとの差電圧が充電される。次に、スイッチ２１９，２２１，２２６がオフとなり、スイッチ２１８，２２０がオンとなることで、比較器７８の正入力電圧が決定される。同時に、スイッチ１２１９，１２２１，１２２６がオフとなり、スイッチ１２１８，１２２０がオンとなることで、比較器７８の負入力電圧が決定される。
　例えば、演算増幅器７７の正と負の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７８の正入力電圧は、ＶＣＯＭ＋（ＶＲＥＦ－ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となり、比較器７８の負入力電圧はＶＣＯＭ－（ＶＲＥＦ－ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となる。これは、比較器７８の閾値が、－２×（ＶＲＥＦ－ＶＣＯＭ）×Ｃ７／（Ｃ６＋Ｃ７）となっていることと等しい。ここで、容量素子３０６，１３０６の容量値をＣ６、容量素子３０７，１３０７の容量値をＣ７とする。
　また、同時にスイッチ２２３，２２５，２２７がオンとなることで、容量素子３０８の電荷がリセットされ、容量素子３０９にはＶＲＥＦとＶＣＯＭとの差電圧が充電される。また、スイッチ１２２３，１２２５，１２２７がオンとなることで、容量素子１３０８，１３０９の電荷がリセットされる。次に、スイッチ２２３，２２５，２２７がオフとなり、スイッチ２２２，２２４がオンとなることで、比較器７９の正入力電圧が決定される。同時に、スイッチ１２２３，１２２５，１２２７がオフとなり、スイッチ１２２２，１２２４がオンとなることで、比較器７９の負入力電圧が決定される。
　例えば、演算増幅器７７の正と負の出力電圧が第１の基準電圧ＶＣＯＭと等しい時、比較器７９の正入力電圧は、ＶＣＯＭ－（ＶＲＥＦ－ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となり、比較器７９の負入力電圧はＶＣＯＭ＋（ＶＲＥＦ－ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となる。これは、比較器７９の閾値が、２×（ＶＲＥＦ－ＶＣＯＭ）×Ｃ９／（Ｃ８＋Ｃ９）となっていることと等しい。ここで、容量素子３０８，１３０８の容量値をＣ８、容量素子３０９，１３０９の容量値をＣ９とする。
　以上により、Ｓｕｂ－ＡＤ変換器８２では１．５ビットのＡＤ変換が行われる。
　Ｓｕｂ－ＤＡ変換器８６は、判定回路８４によって以下のように制御される。
　〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ロー〕
　Ｓｕｂ－ＤＡ変換器８６は、Ｓｕｂ－ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとが共にローの時、スイッチ２０５とスイッチ２０７とがオンとなることで、第２の基準電圧ＶＲＥＦが、ＶＣＯＭを基準電圧として、容量素子３０２に充電され、また、スイッチ２０９とスイッチ２１１とがオンとなることによって、容量素子３０３の電荷がリセットされる。次に、スイッチ２０６とスイッチ２０８とがオンとなることで、ＶＲＥＦとＶＣＯＭとの差電圧によって容量素子３０２に蓄積された正の電荷が、演算増幅器７７によって積分される。同時に、スイッチ２１０とスイッチ１２０８とがオンとなることで、第１の基準電圧ＶＣＯＭと第２の基準電圧ＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。
　〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ハイ〕
　Ｓｕｂ－ＡＤ変換器８２の出力端子１２のデジタル信号ＤＯＵＴ＿Ｌと出力端子１３のデジタル信号ＤＯＵＴ＿Ｈとが共にハイの時、スイッチ２０９とスイッチ２１１とがオンとなることで、容量素子３０３の電荷がリセットされる。また、スイッチ２０５とスイッチ２０７とがオンとなることによって、第２の基準電圧ＶＲＥＦが、第１の基準電圧ＶＣＯＭを基準として、容量素子３０２に充電される。次に、スイッチ２１０とスイッチ２１２とがオンとなることで、ＶＣＯＭとＶＲＥＦとの差電圧によって、容量素子３０３に蓄積された負の電荷が、演算増幅器７７に蓄積される。同時に、スイッチ２０６とスイッチ１２１２とがオンすることで、ＶＲＥＦとＶＣＯＭとの差電圧によって、容量素子３０２に蓄積された正の電荷が、演算増幅器７７に蓄積される。
　〔ＤＯＵＴ＿Ｌ：ハイ、ＤＯＵＴ＿Ｈ：ロー〕
　出力端子１２のＤＯＵＴ＿Ｌがハイであり、出力端子１３のＤＯＵＴ＿Ｈがローのときには、Ｓｕｂ－ＤＡ変換器８６は動作しない。
　〔ＤＯＵＴ＿Ｌ：ロー、ＤＯＵＴ＿Ｈ：ハイ〕
　出力端子１２のＤＯＵＴ＿Ｌがローであり、出力端子１３のＤＯＵＴ＿Ｈがハイの組み合わせにおいて、判定回路８４の出力が出ることはない。
　《２倍ゲイン巡回型変換モード》
　２倍ゲイン巡回型変換モードにおいて、スイッチ２０１～２０４は動作せず、アナログ入力信号Ａｉｎｐは入力されない。また、スイッチ１２０１～１２０４は動作せず、アナログ入力信号Ａｉｎｎは入力されない。
　アナログ累積回路８１は、スイッチ２１４とスイッチ２１６とがオンとなることで、ＶＣＯＭを基準として演算増幅器７７の正の出力電圧が容量素子３０４に充電されるとともに、スイッチ１２１４とスイッチ１２１６とがオンとなることで、ＶＣＯＭを基準として演算増幅器７７の負の出力電圧が容量素子１３０４に充電される。次に、スイッチ２１３とスイッチ２１５とがオンとなることで、ＶＣＯＭを基準として容量素子３０４と容量素子３０５との間での充放電を利用して演算増幅器７７によって累積される。これとともに、スイッチ１２１３とスイッチ１２１５とがオンとなることで、ＶＣＯＭを基準として容量素子１３０４と容量素子１３０５との間での充放電を利用して、演算増幅器７７によって累積される。ここで、容量素子３０４，３０５，１３０４，１３０５の容量値は等しいので、演算増幅器７７の出力電圧は２倍に増幅される。
　２倍ゲイン巡回型変換モードにおいて、Ｓｕｂ－ＡＤ変換器８２とＳｕｂ－ＤＡ変換器８６とは、１倍ゲイン巡回型変換モードと同様に動作する。
　ここで、容量素子３０１，１３０１の値Ｃ１に対し、容量素子３０２，１３０２，３０３，１３０３の値Ｃ２、Ｃ３は１／２倍、容量素子３０４，１３０４，３０５，１３０５の値Ｃ４、Ｃ５は１倍の容量値で構成することが望ましい。また、容量素子３０６，１３０６の値Ｃ６に対し、容量素子３０８，１３０８の値Ｃ８は１倍で構成し、容量素子３０７，１３０７の値Ｃ７で構成し、容量素子３０９，１３０９の値Ｃ９は、１／８倍の容量値で構成することが望ましい。しかし、例えば、入力レンジを２倍に広げる目的で、Ｃ１を上記の１／２倍の容量値として構成してもよい。また、例えば、ＶＲＥＦの２倍の値を積分器の出力レンジとして構成するために、容量素子３０２，１３０２，３０３，１３０３，３０７，１３０７，３０９，１３０９のそれぞれの値Ｃ２，Ｃ３，Ｃ７，Ｃ９を上記の２倍の容量値で構成してもよい。
　＜実施形態５＞
　図９は、本開示のＡＤ変換器に係る実施形態５を示した図である。図９のＡＤ変換器において、サイクルカウンタ５１は、変換開始から、外部から与えられるクロックのサイクル数をカウントする。コントローラ５２は、サイクルカウンタ５１のカウント出力に基づき、ＡＤ変換器の各構成の制御を行う。コントローラ５２によって、第１のモード、第２のモード及び第３のモードに切り替えられて変換が行われる。
　《デルタシグマ変換モード》
　スイッチ１５は、入力端子１に接続されており、入力端子１から入力されたアナログ信号Ａｉｎが減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２によって、保持される。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。
　増幅器３３の出力信号は、スイッチ１７とスイッチ１８とを介して、１ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３４に与えられる。Ｓｕｂ－ＡＤ変換器３４は、スイッチ１９を介して、２値のデジタル信号を出力する。２値信号は、「＋１」又は「－１」である。
　スイッチ１９を介したＳｕｂ－ＡＤ変換器３４の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器５５に与えられ、Ｓｕｂ－ＤＡ変換器５５は、１ビットのＤＡ変換を行う。
　このようにして、減算器３１、サンプルホールド回路３２、増幅器３３、Ｓｕｂ－ＡＤ変換器３４、Ｓｕｂ－ＤＡ変換器５５によって、閉ループを形成する。
　なお、１回目の入力時においては、Ｓｕｂ－ＤＡ変換器５５の出力は０にリセットされている。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号に同期して、（ＤＳＢＩＴ－１）だけ右シフトする。ＤＳＢＩＴが２ビットであるとき、図２（ｂ）に示したように、１ビットだけＬＳＢに向かって右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を積分する。
　以上の動作を１サイクルとして、２のＤＳＢＩＴ乗のサイクルが繰り返され、これによって上位ビットであるＤＳＢＩＴを得る。
　《１倍ゲイン巡回型変換モード》
　次に、スイッチ１５は、入力端子１０に接続される。入力端子１０の入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ－ＤＡ変換器５５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、１倍ゲインのアナログ累積回路を構成している。
　増幅器３３の出力信号は、スイッチ１７，１８を介して、２．５ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器５９に与えられる。Ｓｕｂ－ＡＤ変換器５９から５値のデジタル信号を出力する。５値信号は、「＋１」又は「＋０．５」又は「０」又は「－０．５」又は「－１」である。
　Ｓｕｂ－ＡＤ変換器５９の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器５５に与えられる。Ｓｕｂ－ＤＡ変換器５５は、２．５ビットのＤＡ変換を行う。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器５９の出力デジタル信号を（ＤＳＢＩＴ－１）だけ右シフトする。また、デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を累積する。
　以上の動作によって、デルタシグマ変換の最下位ビットとオーバーラップした変換結果が得られる。また、２．５ビットの結果を得ることで、次に示す４倍ゲイン巡回型変換モードの最上位ビットともオーバーラップした変換結果を得ることができる。
　《４倍ゲイン巡回型変換モード》
　次に、スイッチ１５は、入力端子１０に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ－ＤＡ変換器５５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器５８に与えられ、ゲイン４で増幅される。なお、増幅器５８から出力された信号は、減算器３１にフィードバックされることで、４倍ゲインのアナログ累積回路を構成している。
　増幅器５８の出力信号は、スイッチ１７，１８を介して、２．５ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器５９に与えられる。Ｓｕｂ－ＡＤ変換器５９は、５値のデジタル信号を出力する。５値信号は、「＋１」又は「＋０．５」又は「０」又は「－０．５」又は「－１」である。
　Ｓｕｂ－ＡＤ変換器５９の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器５５に与えられる。Ｓｕｂ－ＤＡ変換器５５は、２．５ビットのＤＡ変換を行う。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器５９の出力デジタル信号を、（ＤＳＢＩＴ－１）に４倍ゲイン巡回型変換モードの中で、現在のサイクル数の２倍を加算した数だけ右シフトする。
　デジタル累積回路５７は、シフトレジスタ５６の出力デジタル信号を累積する。４倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ／２）サイクル繰り返されることで下位ビットであるＣＹＢＩＴを得る。
　＜実施形態６＞
　図１０は、本開示のＡＤ変換器に係る実施形態６を示した図である。図１０において、入力端子１に信号が与えられ、出力端子５，７，９に変換結果が出力される。これらの出力端子５，７，９は、別々の端子として記載されているが、１つの出力端子について、各処理の結果に対する時間の経過ごとの端子とすることもできる。
　入力端子１のアナログ入力信号Ａｉｎは、２次デルタシグマＡＤ変換器２に与えられ、１ビットのデルタシグマＡＤ変換処理が行われる。デルタシグマＡＤ変換処理は、変換処理サイクルによって、量子化信号Ｄｏｕｔ１を出力する。量子化信号Ｄｏｕｔ１は、シフトレジスタ３に与えられ、シフト処理を施して、デジタル累積回路４に与えられ、デジタル積分した信号を上位ビット信号ＤＳＢＩＴとして出力端子５に出力する。なお、上位ビットが３ビットに設定されたとき、デルタシグマＡＤ変換は、４サイクル行われる。
　最後の量子化信号Ｄｏｕｔ１が確定した後、デジタル累積回路４は上位ビット信号ＤＳＢＩＴを出力し、２次デルタシグマＡＤ変換器２は上位ビットのアナログ残差信号である残差信号Ｖｒｓｄ１を出力する。残差信号Ｖｒｓｄ１は、第１の巡回型ＡＤ変換器６に与えられ、１．５ビットの巡回型ＡＤ変換処理が行われ、量子化信号Ｄｏｕｔ２を出力する。このとき、第１の巡回型ＡＤ変換器６には、増幅度０．５が設定される。量子化信号Ｄｏｕｔ２は、シフトレジスタ３に与えられて、シフト処理が施され、シフト処理が施された信号が、デジタル累積回路４に与えられて、出力端子７に、上位ビットと下位ビットのオーバーラップビット信号ＣＹＢＩＴ１を出力する。
　次に、第１の巡回型ＡＤ変換器６から、量子化信号Ｄｏｕｔ２を取り出した残差信号Ｖｒｓｄ２が、第２の巡回型ＡＤ変換器８に与えられ、巡回型ＡＤ変換処理が行われる。このとき、第２の巡回型ＡＤ変換器８には、増幅度２が設定される。第２の巡回型ＡＤ変換処理は、１サイクルごとに量子化信号Ｄｏｕｔ３を出力する。量子化信号Ｄｏｕｔ３は、シフトレジスタ３に与えられて、シフト処理が施され、シフト処理が施された信号が、デジタル累積回路４に与えられて、出力端子９に下位ビット信号ＣＹＢＩＴ２を出力する。なお、下位ビットが、４ビットに設定されたとき、第２の巡回型ＡＤ変換は、５サイクル行われる。
　図１１（ａ）は、実施形態６に係るＡＤ変換器の変換フローを示した図であり、図１１（ｂ）は、実施形態６に係るデジタルデータのビットの位置（深さ）を示した図である。
　図１１（ａ）に示したように、本開示のＡＤ変換器は、３つの動作の状態（モード）を切り替えることで変換が行われる。第１のモードは、２次デルタシグマＡＤ変換を行う２次デルタシグマ変換モード２０であり、第２のモードは、０．５倍ゲインでの巡回型ＡＤ変換を行う０．５倍ゲイン巡回型変換モード２１であり、第３のモードは、２倍ゲインでの巡回型ＡＤ変換を行う２倍ゲイン巡回型変換モード２２である。
　２次デルタシグマ変換モード２０において、図１１（ｂ）に示したように、上位ビットの変換結果を得ることができる。上位ビットがＤＳＢＩＴビットである場合は、ビットの配列のＭＳＢからＬＳＢに向かって、ＤＳＢＩＴ個の変換結果を配置する。
　０．５倍ゲイン巡回型変換モード２１において、図１１（ｂ）に示したように、１．５ビットの変換結果を得る。この結果には、２個のビット枠が与えられる。
　また、２倍ゲイン巡回型変換モード２２において、図１１（ｂ）に示したように、下位ビット（ＣＹＢＩＴ＋１）の変換結果を得ることができる。
　これら各モードの変換結果の出力デジタル信号は、加算工程２３で加算され、最終ＡＤ変換結果を得る。ただし、この加算は全ての変換モードが完了してから行う必要はない。
　このようにして、０．５倍ゲイン巡回型変換モード２１で得た１．５ビットは、上位ビット信号ＤＳＢＩＴのＭＳＢからＬＳＢに向かって最下位に位置するビットと２ビット重なる変換結果となり、また、２倍ゲイン巡回型変換モード２２から出力される下位ビット信号（ＣＹＢＩＴ＋１）の最上位に位置するビットと１ビット重なる変換結果となる。つまり、オーバーラップを実現している。
　図１２は、本開示のＡＤ変換器に係る実施形態６を示した図である。図１２において、制御（サイクル）カウンタ５１は、変換開始から、外部から与えられるクロック（不図示）のサイクル数をカウントする。コントローラ５２は、サイクルカウンタ５１のカウント出力に基づき、ＡＤ変換器の各構成の制御を行う。コントローラ５２によって、第１のモード、第２のモード及び第３のモードに切り替えられて変換が行われる。
　《２次デルタシグマ変換モード》
　入力端子１のアナログ入力信号Ａｉｎが減算器３１ａに与えられる。減算器３１ａの出力信号は、サンプルホールド回路３２ａに与えられ、サンプルホールド回路３２ａによって保持される。保持された信号は、増幅器３３ａに与えられ、ゲイン１で増幅される。なお、増幅器３３ａから出力された信号は、減算器３１ａにフィードバックされることで、１段目の１倍ゲインのアナログ累積回路４０ａを構成している。
　１段目のアナログ累積回路４０ａの出力は、スイッチ１５を介して２段目のアナログ累積回路４０に入力される。入力された信号は減算器３１に与えられる。減算器３１の出力信号は、サンプルホールド回路３２に与えられ、サンプルホールド回路３２によって保持される。保持された信号は、スイッチ１６を介して増幅器３３に与えられ、ゲイン１で増幅される。なお、増幅器３３から出力された信号は、減算器３１にフィードバックされることで、２段目の１倍ゲインのアナログ累積回路４０を構成している。
　２段目のアナログ累積回路４０の出力信号は、スイッチ１７とスイッチ１８とを介して、１ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３４に与えられる。Ｓｕｂ－ＡＤ変換器３４は、スイッチ１９を介して、２値のデジタル信号を出力する。２値信号は、「＋１」又は「－１」である。
　スイッチ１９を介したＳｕｂ－ＡＤ変換器３４の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器３５に与えられ、Ｓｕｂ－ＤＡ変換器３５は、１ビットのＤＡ変換を行う。Ｓｕｂ－ＤＡ変換器３５の出力は、１段目のアナログ累積回路４０ａにそのままフィードバックされるとともに、２段目のアナログ累積回路４０にて１倍ゲインの増幅器４６を介してフィードバックされる。
　このようにして、減算器３１ａ，３１、サンプルホールド回路３２ａ，３２、増幅器３３ａ，３３、Ｓｕｂ－ＡＤ変換器３４、Ｓｕｂ－ＤＡ変換器３５によって、閉ループを形成する。
　なお、１回目の入力時においては、Ｓｕｂ－ＤＡ変換器３５の出力は０にリセットされている。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ－１）だけ右シフトする。ＤＳＢＩＴが３ビットであるとき、２だけＬＳＢに向かって右シフトする。また、スイッチ４４とスイッチ４５とを介して直列に接続された２つのデジタル累積回路５７ａ，５７によって、シフトレジスタ５６の出力デジタル信号は２次積分される。
　以上の動作を１サイクルとして、ＤＳＢＩＴが３ビットであれば４サイクル繰り返され、これによって上位ビットであるＤＳＢＩＴを得る。
　《０．５倍ゲイン巡回型変換モード》
　スイッチ１５は、入力端子１０に接続され、１段目のアナログ累積回路４０ａは不要となる。入力端子１０の入力信号は、ゼロであるので、２段目のサンプルホールド回路３２は、増幅器３３の出力とＳｕｂ－ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器４３に与えられ、ゲイン０．５で増幅される。なお、増幅器４３から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、０．５倍ゲインのアナログ累積回路を構成している。
　増幅器４３の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３９に与えられる。Ｓｕｂ－ＡＤ変換器３９から３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「－１」である。
　Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器３５に与えられる。Ｓｕｂ－ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。Ｓｕｂ－ＤＡ変換器３５の出力は、スイッチ４８及びスイッチ４９により２倍増幅器４７に接続され、減算器３１にフィードバックされる。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号を（ＤＳＢＩＴ－２）だけ右シフトする。また、デジタル累積回路５７は、スイッチ４４及びスイッチ４５により１段に設定され、シフトレジスタ５６の出力デジタル信号をデジタル積分する。
　以上の動作によって、２次デルタシグマ変換の最下位ビットと２ビットオーバーラップした変換結果が得られる。また、１．５ビットの結果を得ることによって、次に示す２倍ゲイン巡回型変換モードの最上位ビットともオーバーラップした変換結果を得ることができる。
　《２倍ゲイン巡回型変換モード》
　スイッチ１５は、入力端子１０に接続された状態である。入力信号は、ゼロであるので、サンプルホールド回路３２は、増幅器３３の出力とＳｕｂ－ＤＡ変換器３５の出力との差分を保持する。保持された信号は、スイッチ１６を介して増幅器３８に与えられ、ゲイン２で増幅される。なお、増幅器３８から出力された信号は、減算器３１にフィードバックされることで、アナログ累積回路４０において、２倍ゲインのアナログ累積回路を構成している。
　増幅器３８の出力信号は、スイッチ１７，１８を介して、１．５ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３９に与えられる。Ｓｕｂ－ＡＤ変換器３９は、３値のデジタル信号を出力する。３値信号は、「＋１」又は「０」又は「－１」である。
　Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号は、Ｓｕｂ－ＤＡ変換器３５に与えられる。Ｓｕｂ－ＤＡ変換器３５は、１．５ビットのＤＡ変換を行う。スイッチ４８及びスイッチ４９は、２倍増幅器４７に接続されている。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３９の出力デジタル信号を、（ＤＳＢＩＴ－２）に２倍ゲイン巡回型変換モードの現在のサイクル数を加算した数だけ右シフトする。
　デジタル累積回路５７は、スイッチ４４及びスイッチ４５により１段に設定され、シフトレジスタ５６の出力デジタル信号をデジタル積分する。
　２倍ゲイン巡回型変換モードでは、以上の動作を１サイクルとして、（ＣＹＢＩＴ＋１）サイクル繰り返されることで下位ビットであるＣＹＢＩＴを得る。
　なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、２次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、他の方式の２次デルタシグマ変換や、更に高次のデルタシグマ変換、カスケード型デルタシグマ変換等に応用することが可能である。
　＜実施形態７＞
　図１３は、本開示のＡＤ変換器に係る実施形態７を示した図である。実施形態７は、実施形態６の構成中のアナログ累積回路を実用的に示したものである。
　《２次デルタシグマ変換モード》
　１段目のアナログ累積回路４０ａにおいて、アナログ入力信号Ａｉｎの入力端子１と減算器３１ａとの間にゲインａの増幅器１３４１を挿入する。また、１．５ビットのＳｕｂ－ＡＤ変換器３５と減算器３１ａとの間に、ゲインａの増幅器１３４２を挿入する。
　２段目のアナログ累積回路４０において、スイッチ１５と減算器３１との間にゲインｂの増幅器１３４３を挿入し、１．５ビットのＳｕｂ－ＡＤ変換器３５と減算器３１との間にゲインａ×ｂの増幅器４６を挿入する。
　増幅器のゲインａ、ｂは、アナログ累積回路４０ａ、アナログ累積回路４０の最大出力値が回路のダイナミックレンジを超えないように設定する。このことで、アナログ累積回路４０ａ，４０の出力が飽和することによる特性劣化を防ぐことが可能となる。
　《ｃ倍ゲイン巡回型変換モード》
　スイッチ１５は、入力端子１０に接続される。増幅器４３のゲインがｃ倍の時、１．５ビットのＳｕｂ－ＤＡ変換器３５と減算器３１との間の増幅器４７はａ×ｂ／ｃ倍のゲインに設定する。
　以上の構成によって、２次デルタシグマ変換の最下位ビットと１＋ｌｏｇ２（１／ｃ）ビットオーバーラップした変換結果が得られる。
　《２倍ゲイン巡回型変換モード》
　スイッチ１６及びスイッチ１７は増幅器３８に、スイッチ４８及びスイッチ４９は増幅器４７にそれぞれ接続されている。
　なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、２次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、他の方式の２次デルタシグマ変換等に応用することが可能である。
　＜実施形態８＞
　図１４は、本開示のＡＤ変換器に係る実施形態８を示した図である。ここでは、第１及び第２の巡回型変換モードについての説明は省略し、２次（１＋１）カスケード型デルタシグマ変換モードのみについて説明する。
　１段目のアナログ累積回路４０ａの出力は、１ビットのＡＤ変換を行うＳｕｂ－ＡＤ変換器３４ａに与えられる。Ｓｕｂ－ＡＤ変換器３４ａの出力デジタル信号は、Ｓｕｂ－ＤＡ変換器３５ａに与えられ、Ｓｕｂ－ＤＡ変換器３５ａは、１ビットのＤＡ変換を行う。また、１段目のアナログ累積回路４０ａの出力とＳｕｂ－ＤＡ変換器３５ａの出力との差分電圧は、スイッチ１５を介して２段目のアナログ累積回路４０に入力される。
　２段目のアナログ累積回路４０も、１段目のアナログ累積回路４０ａから独立して閉ループを構成している。２段目のアナログ累積回路４０では、ゲイン１の増幅器３３と、ゲイン１の増幅器４３と、ゲイン２の増幅器３８とが切り替えられる。
　シフトレジスタ５６は、Ｓｕｂ－ＡＤ変換器３４ａ，３４の出力デジタル信号を、外部から与えるクロック信号（不図示）に同期して、（ＤＳＢＩＴ－１）だけ右シフトする。ＤＳＢＩＴが３ビットであるとき、２だけＬＳＢに向かって右シフトする。また、スイッチ４４とスイッチ４５とを介して直列に接続された２つのデジタル累積回路５７ａ，５７によって、１段目の出力デジタル信号は２次積分され、２段目の出力デジタル信号は１次積分される。
　なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、２次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、他の構成のカスケード型デルタシグマ変換等に応用することが可能である。
　＜実施形態９＞
　図１５は、本開示のＡＤ変換器に係る実施形態９を示した図である。ここでは、第１及び第２の巡回型変換モードについての説明は省略し、３次デルタシグマ変換モードのみについて説明する。
　図１５の構成は、図１２に示した実施形態６の１段目のアナログ累積回路４０ａと２段目のアナログ累積回路４０との間にもう１段のアナログ累積回路４０ｂを追加した構成である。３１ｂは減算器、３２ｂはサンプルホールド回路、３３ｂはゲイン１の増幅器である。シフトレジスタ５６の出力デジタル信号は、３段のデジタル累積回路５７ａ，５７ｂ，５７により３次積分される。
　なお、巡回型変換モードの第１の変換におけるゲインは、各構成要素のばらつきを考慮したうえで、３次デルタシグマ変換における最大の残留電圧が巡回型変換の変換可能電圧範囲を超えないように設定される。この関係を保つことで、更に高次のデルタシグマ変換等に応用することが可能である。
　以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
　なお、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略等を行うことができる。
　本開示に係るＡＤ変換器は、従来の方式と比べて回路面積や消費電流、変換時間の増加を招くことなく、線形性を良化させることができ、例えばセンサ信号の検知を高速かつ高精度に行うことができる。
１　入力端子
２　デルタシグマＡＤ変換器
３　シフトレジスタ
４　デジタル累積回路
５　出力端子
６　第１の巡回型ＡＤ変換器
７　出力端子
８　第２の巡回型ＡＤ変換器
９　出力端子
１０，１１　入力端子
１２，１３　出力端子
１５～１９　スイッチ
２０　デルタシグマ変換モード
２１　１倍ゲイン巡回型変換モード
２２　２倍ゲイン巡回型変換モード
２３　加算工程
３１，３１ａ，３１ｂ　減算器
３２，３２ａ，３２ｂ　サンプルホールド回路
３３，３３ａ，３３ｂ　増幅器
３４，３４ａ　Ｓｕｂ－ＡＤ変換器
３５，３５ａ　Ｓｕｂ－ＤＡ変換器
３６　シフトレジスタ
３７　デジタル累積回路
３８　増幅器
３９　Ｓｕｂ－ＡＤ変換器
４０，４０ａ，４０ｂ　アナログ累積回路
４１　１倍ゲインのアナログ累積回路
４２　２倍ゲインのアナログ累積回路
４３，４６，４７　増幅器
４４，４５，４８，４９　スイッチ
５１　サイクルカウンタ
５２　コントローラ
５５　Ｓｕｂ－ＤＡ変換器
５６　シフトレジスタ
５７，５７ａ，５７ｂ　デジタル累積回路
５８　増幅器
５９　Ｓｕｂ－ＡＤ変換器
６０　リセット工程
６１　第１のカウント工程
６２　第１の変換工程
６３　第２の変換工程
６４　第１の判定工程
７１　アナログ累積回路
７２　Ｓｕｂ－ＡＤ変換器
７３　スイッチ
７４　判定回路
７６　Ｓｕｂ－ＤＡ変換器
７７　演算増幅器
７８，７９　比較器
８１　アナログ累積回路
８２　Ｓｕｂ－ＡＤ変換器
８３　スイッチ
８４　判定回路
８６　Ｓｕｂ－ＤＡ変換器
１００　出力端子
１０３　デジタルカウンタ
１６１　第２のカウント工程
１６２　第３の変換工程
１６３　第４の変換工程
２０１～２２７　スイッチ
３０１～３０９　容量素子
２６１　第３のカウント工程
２６２　第５の変換工程
２６３　第６の変換工程
２６４　第２の判定工程
１２０１～１２０４　スイッチ
１２０８　容量素子
１２１２～１２２７　スイッチ
１３０１　容量素子
１３０４～１３０９　容量素子
１３４１～１３４３　増幅器

Claims (15)

  1. 　アナログ累積回路、ＡＤ変換器及びＤＡ変換器を備えたＡＤ変換器であって、アナログ信号を与えて上位ビットの第１の変換結果を得る第１のＡＤ変換器と、
    　アナログ累積回路、ＡＤ変換器及びＤＡ変換器を備えたＡＤ変換器であって、前記上位ビットを除いた残留信号を与えて、第１の変換処理と第２の変換処理を行い、下位ビットの第２の変換結果を得る第２のＡＤ変換器と、
    　前記第１の変換結果と前記第２の変換結果を演算して、前記アナログ信号のＡＤ変換値を出力する演算部と、を備え、
    　前記第１の変換処理における前記アナログ累積回路のゲインと、前記第２の変換処理における前記アナログ累積回路のゲインとを異ならせたことを特徴とするＡＤ変換器。
  2. 　請求項１記載のＡＤ変換器において、
    　前記第１の変換処理は、前記残留信号を与えた初回の変換処理であり、前記第２の変換処理は、前記初回の変換処理の後における少なくとも１つの新たな変換処理であることを特徴とするＡＤ変換器。
  3. 　請求項２記載のＡＤ変換器において、
    　前記第１の変換処理において、前記アナログ累積回路のゲインが１であり、前記第２の変換処理において、前記アナログ累積回路のゲインが２であることを特徴とするＡＤ変換器。
  4. 　請求項３記載のＡＤ変換器において、
    　前記第１のＡＤ変換器を構成する前記アナログ累積回路は、１次のデルタシグマ変調器であることを特徴とするＡＤ変換器。
  5. 　請求項２記載のＡＤ変換器において、
    　前記第１の変換処理において、前記アナログ累積回路のゲインが２―ｋ（ｋ＝０，１，２，…）であり、前記第２の変換処理において、前記アナログ累積回路のゲインが２であることを特徴とするＡＤ変換器。
  6. 　請求項５記載のＡＤ変換器において、
    　前記第１のＡＤ変換器を構成する前記アナログ累積回路は、高次のデルタシグマ変調器であることを特徴とするＡＤ変換器。
  7. 　請求項６記載のＡＤ変換器において、
    　前記第１のＡＤ変換器を構成する前記アナログ累積回路は、カスケード型のデルタシグマ変調器であることを特徴とするＡＤ変換器。
  8. 　請求項１記載のＡＤ変換器において、
    　前記アナログ累積回路は、
    　入力端子に信号を与えて出力端子から信号を出力する演算増幅器と、
    　前記演算増幅器の前記入力端子と前記出力端子との間に接続した第１の容量と、
    　前記演算増幅器の前記入力端子と前記出力端子との間に接続した第２の容量と、
    　前記第２の容量の第１端子と前記演算増幅器の前記入力端子もしくは固定電圧端子とを選択して接続する第１のスイッチ回路と、
    　前記第２の容量の第２端子と前記演算増幅器の前記出力端子もしくは前記固定電圧端子とを選択して接続する第２のスイッチ回路とを備えたことを特徴とするＡＤ変換器。
  9. 　請求項１記載のＡＤ変換器において、
    　前記アナログ累積回路は、
    　第１入力端子及び第２入力端子を備え、前記第１入力端子に信号を与え、前記第２入力端子に固定電圧を与えて、出力端子から信号を出力する演算増幅器と、
    　前記第１入力端子と前記出力端子間に各々並列に接続した第１の容量、第２の容量及び第１のスイッチと、
    　前記第２の容量の第１端子と前記演算増幅器の前記第１入力端子間にあって、両端子間を導通・遮断する第２のスイッチと、
    　前記第２の容量の前記第１端子と固定電圧端子間にあって、両端子間を導通・遮断する第３のスイッチと、
    　前記第２の容量の第２端子と前記演算増幅器の前記出力端子間にあって、両端子間を導通・遮断する第４のスイッチと、
    　前記第２の容量の前記第２端子と前記固定電圧端子間にあって、両端子間を導通・遮断する第５のスイッチとを備えることを特徴とするＡＤ変換器。
  10. 　請求項９記載のＡＤ変換器において、
    　前記演算増幅器の前記第１入力端子及び前記第２入力端子間に信号を与え、
    　前記第２入力端子と前記出力端子間に各々並列に接続した第３の容量、第４の容量及び第５のスイッチと、
    　前記第４の容量の第１端子と前記演算増幅器の前記第２入力端子間にあって、両端子間を導通・遮断する第６のスイッチと、
    　前記第４の容量の前記第２端子と固定電圧端子間にあって、両端子間を導通・遮断する第７のスイッチと、
    　前記第４の容量の第２端子と前記演算増幅器の前記出力端子間にあって、両端子間を導通・遮断する第８のスイッチと、
    　前記第４の容量の前記第２端子と前記固定電圧端子間にあって、両端子間を導通・遮断する第９のスイッチとを備えることを特徴とするＡＤ変換器。
  11. 　請求項１記載のＡＤ変換器において、
    　前記第２のＡＤ変換器は、巡回型ＡＤ変換器であることを特徴とするＡＤ変換器。
  12. 　請求項１記載のＡＤ変換器において、
    　前記第１のＡＤ変換器及び前記第２のＡＤ変換器の出力信号を与えて、各々の出力デジタルデータを累積処理して出力するデジタル回路を更に有することを特徴とするＡＤ変換器。
  13. 　請求項４記載のＡＤ変換器において、
    　前記第１の積分型ＡＤ変換器の出力デジタルデータは等しい重みでデジタル積分され、前記第２のＡＤ変換器の初回出力デジタルデータは、前記第１の積分型ＡＤ変換器の前記出力デジタルデータと等しい重みでデジタル積分され、次に、１回ごとに重みを半分にしてデジタル積分することを特徴とするＡＤ変換器。
  14. 　請求項５記載のＡＤ変換器において、
    　前記第１の変換処理における前記アナログ累積回路の第３のゲインをｍとして、前記第２のＡＤ変換器の初回出力デジタルデータは、前記第１のＡＤ変換器の前記出力デジタルデータの最も小さい重みの１／ｍ倍と等しい重みでデジタル積分され、次に、１回ごとに重みを半分にしてデジタル積分されることを特徴とするＡＤ変換器。
  15. 　請求項１２記載のＡＤ変換器において、
    　前記デジタル回路は、シフトレジスタ及びデジタル累積回路を備えたことを特徴とするＡＤ変換器。
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