JP6565746B2 - 電圧検出装置 - Google Patents
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Description
図1から図13は第1実施形態の説明図を示す。図1は車両に搭載される電圧検出装置の電気的構成例を概略的に示している。この電圧検出装置1は、組電池2を構成する各電圧セル3の端子間電圧等の状態や、電圧検出装置1を構成する要素の故障を監視するものである。組電池2は、例えば電気自動車の走行用モータの電源として搭載されるものであり、リチウムイオン二次電池による複数の電池セル3を直列接続して構成される。
図2に示すように、A/D変換装置6は、信号処理部12と、量子化部13と、を備える。信号処理部12は、第1ブロック14と第2ブロック15とを備えた二次構成とされている。第1ブロック14および第2ブロック15は同様の構成を備えるため、以下の説明では、第1ブロック14の構成説明を行う。第1ブロック14は回路入出力端子として2つの入力端子Tis、Ticと出力端子Toとを備える。
(1)ΔΣモード
図3はΔΣモードにおける動作をタイミングチャートにより示している。ΔΣモードおにおいては、A/D変換装置6は所謂オーバーサンプリング型のA/D変換処理を行うようになっている。図3中にハッチングのない「Reset」「Sample」「Hold」は、それぞれリセット動作、ΔΣサンプル動作、ΔΣホールド動作を行うタイミングを示している。図3に示すように、第1ブロック14及び第2ブロック15は、リセット動作、ΔΣサンプル動作、ΔΣホールド動作を同時並行して行う。また、第1ブロック14及び第2ブロック15は、ステップT1においてリセット動作した後、ステップT2においてΔΣサンプル動作し、その後、ステップT3においてΔΣホールド動作する。そして、ステップT4、T5…に示すように、ΔΣサンプル動作、ΔΣホールド動作を繰り返し行う。このとき、所定回これらの動作をオーバーサンプリングして行いつつ、量子化部13がデジタル出力し続け、デジタルフィルタ8がこの量子化部13の出力値をローパスフィルタ処理してデータ出力Doとする。
図4に示すように、第1ブロック14のリセット動作においては、制御部9がスイッチS0a、S2a、S4a、S9a、S18aをオンしそれ以外のスイッチをオフすることでキャパシタC1a〜C3aの蓄積電荷をアナロググランド線に放電させる動作を行う。第2ブロック15のリセット動作では、制御部9がスイッチS0b、S2b、S4b、S9b、S18bをオンしそれ以外のスイッチをオフすることでキャパシタC1b〜C3bの蓄積電荷をアナロググランド線に放電させる動作を行う。なお、制御部9は、ΔΣモードとする前にデジタルフィルタ8をリセット処理している。
図5に示すように、第1ブロック14のΔΣサンプル動作においては、制御部9がスイッチS1a、S2a、S14a、S16aをオンしそれ以外のスイッチをオフすることで、キャパシタC1aにアナログ入力信号Vinを充電させる。また、スイッチS14a、S16aがオンするため、キャパシタC2a、C3aは演算増幅器24aの反転入力端子と出力端子との間に並列接続される。これにより第1ブロック14は、キャパシタC2a、C3aの蓄積電荷に応じて演算増幅器24aを用いて積分処理された電圧を出力端子Toから出力する。
図6に示すように、第1ブロック14のΔΣホールド動作においては、制御部9がスイッチS3a、S14a、S16aをオンし、それ以外のスイッチをオフすることで演算増幅器24aの反転入力端子にスイッチS3aを介在したキャパシタC1aの一端を接続させる。このとき、演算増幅器24a及びキャパシタC1a〜C3aが電荷分配回路、積分回路を構成する。前述のΔΣサンプル動作時にキャパシタC1aに蓄積された電荷から、D/A変換器25aの変換出力VRaに応じた電荷を減算してフィードバックされた残余電荷がキャパシタC2a、C3aに移動する。これにより、この残余電荷がキャパシタC2a、C3aに蓄積される。
(2)巡回モード
図7は巡回モードにおける動作をタイミングチャートにより示している。図7において、ハッチングの付された「Input」、「Sample」、「Hold」は、それぞれ、入力動作、巡回サンプル動作、巡回ホールド動作を行うタイミングを示している。図7に示すように、第1ブロック14及び第2ブロック15は、ステップT11において同時にリセット動作した後、ステップT12において第2ブロック15がリセット動作を保持したまま第1ブロック14が入力動作し、その後、ステップT13において第1ブロック14が巡回ホールド動作するときには第2ブロック15が巡回サンプル動作し、ステップT14において第2ブロック15が巡回ホールド動作するときには第1ブロック14が巡回サンプル動作する。そして、第1ブロック14及び第2ブロック15は、ステップT15、T16…に示すように、ステップT13、T14の処理を繰り返し行う。
巡回モードにおける第1ブロック14及び第2ブロック15のリセット動作は、図4に示すΔΣモードにおける第1ブロック14及び第2ブロック15のリセット動作と同じであり説明を省略する。なお、ここで制御部9は、巡回モードにおいてデータ出力Doを得るに先立ち、図8に示すように量子化器13の出力とデジタルフィルタ8との間をスイッチ7を用いて切断し、そのままデータ出力Doとするようにスイッチ7を切替える。
図8に示すように、第1ブロック14の入力サンプル動作においては、制御部9がスイッチS10a、S17aをオンしそれ以外のスイッチをオフすることでキャパシタC2a、C3aの他方の端子にアナログ入力信号Vinを入力させる。このとき、キャパシタC2a、C3aは入力端子Tisのアナログ入力信号Vinにより充電される。制御部9はスイッチS2a、S4aをオンしなくても良いが、キャパシタC1aの両端子間電圧の変動を防止するためキャパシタC1aの両端子をアナロググランド線に接続すると良い。このとき制御部9が、スイッチS21をオンすることによりアナログ入力信号Vinを量子化部13の第2A/D変換器27bに入力させ、この第2A/D変換器27bの量子化値Qo2に基づいて、次回の第1ブロック14の巡回ホールド動作をさせるための変換出力VRaを設定する。
図9に示すように、第1ブロック14の巡回ホールド動作においては、制御部9がスイッチS2a、S4a、S16aをオンすると共にスイッチS11a、S12a、S13aの何れかをオンし、それ以外のスイッチをオフすることで演算増幅器24aの反転入力端子と出力端子との間にキャパシタC3aの両端を接続する。このとき前述の第1ブロック14の入力動作時(2回目以降に繰り返すときには、第1ブロック14の巡回サンプル動作時)にキャパシタC2a、C3aに蓄積された電荷から、演算増幅器24aが量子化器13のデジタル出力に基づくD/A変換部26aの変換出力VRaに応じた電荷を減算して、残余電荷をキャパシタC3aに蓄積するMDAC(Multiplying-DAC)処理が行われる。そして、MDAC処理された出力電圧Vo1が出力端子Toから出力される。
図9に示すように、第2ブロック15の巡回サンプル動作においては、制御部9がスイッチS0b、S2b、S4b、S8b、S15bをオンしそれ以外のスイッチをオフすることで第2ブロック15の入力端子Ticに第1ブロック14の出力端子Toの出力電圧Vo1を入力させると共に、入力端子Ticと演算増幅器24bの反転入力端子との間にキャパシタC2b、C3bを介在させ、反転入力端子をアナロググランド線に接続させる。これにより、キャパシタC2b、C3bが第1ブロック14の出力端子Toの出力電圧Vo1により充電されることになる。スイッチS2b、S4bはオンされていなくても良いが、キャパシタC1bの両端子間電圧の変動を防止するためキャパシタC1bの両端子をアナロググランド線に接続すると良い。
図10に示すように、第1ブロック14の巡回サンプル動作においては、制御部9がスイッチS0a、S2a、S4a、S8a、S15aをオンしそれ以外のスイッチをオフすることで第1ブロック14の入力端子Ticに第2ブロック15の出力端子Toの出力電圧Vo2を入力させると共に、入力端子Ticと演算増幅器24aの反転入力端子との間にキャパシタC3aを介在させ、反転入力端子をアナロググランド線に接続させる。これにより、キャパシタC2a、C3aが第2ブロック15の出力端子Toの出力電圧Vo2により充電されることになる。スイッチS2a、S4aはオンされていなくても良いが、キャパシタC1aの両端子間電圧の変動を防止するためキャパシタC1aの両端子をアナロググランド線に接続すると良い。
図10に示すように、第2ブロック15の巡回ホールド動作においては、制御部9がスイッチS2b、S4b、S16bをオンすると共にスイッチS11b、S12b、S13bの何れかをオンし、それ以外のスイッチをオフすることで演算増幅器24aの両入力端子にキャパシタC3bの両端を接続すると共に、反転入力端子にスイッチを介在したキャパシタC2bの一端を入力させる。このとき、前述の第2ブロック15の巡回サンプル動作時にキャパシタC2b、C3aに蓄積された電荷から、演算増幅器24aが、量子化器13のデジタル出力に基づくD/A変換部26aの変換出力VRaに応じた電荷を減算して、残余電荷をキャパシタC3aに蓄積するMDAC(Multiplying-DAC)処理が行われる。そして、MDAC処理された出力電圧Vo2が出力端子Toから出力される。
(3)ハイブリッドモード
図11はA/D変換結果を出力する1サイクル分の処理手順をタイミングチャートにより概略的に示している。この図11においては、ハッチングが付されていない部分がΔΣモードの処理と同じようにΔΣ型のA/D変換処理を行う部分であり、ハッチングが付されている部分が巡回モードの処理と同じ巡回型のA/D変換処理を行う部分を示す。この図11に示すように、A/D変換装置6は、ハイブリッドモードにおいて処理当初にΔΣ型のA/D変換処理を行い、その後、その量子化の残余値を処理対象として、前述の巡回型のA/D変換処理を行う。まず、第1ブロック14及び第2ブロック15はステップT21において同時にリセット動作した後、ステップT22において同時にΔΣサンプル動作、ステップT23において同時にΔΣホールド動作を行う。その後、ステップT24〜T27に示すように、この一連の処理を所定回(例えば数十回)だけ交互に繰り返しオーバーサンプリング処理して実行する。このΔΣ型のA/D変換処理を行うときには、第1ブロック14及び第2ブロック15は前述したように同一タイミングにおいて同じ動作状態となる。
図14から図17は第2実施形態の追加説明図を示す。第1実施形態の説明と同一機能を備える部分には同一符号を付して説明を省略する。図14はA/D変換装置106の構成例を示している。この図14に示すA/D変換装置106は、信号処理部112と、量子化部13と、制御部109と、を備える。信号処理部112は、第1ブロック114及び第2ブロック115を備える。第1ブロック114はキャパシタ切替回路20a、121a、122aを備え、第2ブロック115はキャパシタ切替回路20b、121b、122bを備える。キャパシタ切替回路121aはキャパシタC2aと共に、スイッチS8a、S9a、S11a〜S14aを備え、キャパシタ切替回路122aは、キャパシタC3aと共にスイッチS15a、S16a、S18aを備える。
巡回モードにおける第1ブロック114及び第2ブロック115のリセット動作は、図4に示すΔΣモードにおける第1ブロック114及び第2ブロック115のリセット動作と同じであり、説明を省略する。なお、ここで制御部9は、巡回モードにおいてデータ出力Doを得るに先立ち、制御部109とデジタルフィルタ8との間を切断してそのままデータ出力Doとするようにスイッチ7を切替える。
図16に示すように、第1ブロック114の当初サンプル動作においては、制御部109がスイッチS1a、S2a、S14a、S16aをオンしその他のスイッチをオフさせる。制御部109がスイッチS1a、S2aをオンすることでキャパシタC1aの他方の端子にアナログ入力信号Vinを入力させる。これによりキャパシタC1aにはアナログ入力信号Vinが充電される。他方、制御部109がスイッチS14a、S16aをオンすることで、キャパシタC2a、C3aは、演算増幅器24aの反転入力端子と出力端子との間に並列接続される。
図16に示すように、第2ブロック115の当初サンプル動作においては、制御部109がスイッチS1b、S2b、S14b、S16bをオンしその他のスイッチをオフさせる。このとき制御部109がスイッチS1b、S2bをオンすることでキャパシタC1bの他方の端子に第1ブロック114の出力端子Toの出力電圧Vo1を入力させる。このときキャパシタC1bには第1ブロック114の出力電圧Vo1が充電される。他方、キャパシタC2b、C3bは、演算増幅器24bの反転入力端子と出力端子との間に並列接続される。
図17に示すように、第1ブロック114の当初ホールド動作においては、制御部109がスイッチS6a、S14a、S16aをオンし、それ以外のスイッチをオフする。制御部9が、スイッチS6aをオンすることで、キャパシタC1aの他方の端子にD/A変換器25aから所定の中間固定値となる中間レベルVMを印加する。このとき、キャパシタC2a、C3aは演算増幅器24aの反転入力端子及び出力端子間に介在させたまま保持される。
図17に示すように、第2ブロック115の当初ホールド動作においては、制御部9がスイッチS6b、S14b、S16bをオンし、それ以外のスイッチをオフする。制御部9がスイッチS6bをオンすることで、キャパシタC1bの他方の端子にD/A変換器25bから所定の中間固定値となる中間レベルVMを印加する。このときキャパシタC2b、C3bは演算増幅器24aの反転入力端子及び出力端子間に介在したまま保持される。
図18から図22は第3実施形態の追加説明図を示す。例えば第1実施形態の「(1)ΔΣモード」は、縦続接続するブロック14、15の段数を増やすほど単位時間当たりの精度を上げやすい。このため、より検出精度、変換精度を上げるためにはブロック14、15の段数を増やすと良い。しかしブロック14、15の段数を4段以上に増やすと、系が不安定になりやすく、D/A変換器の精度設計が困難になりやすいため、ブロック14、15を1〜3段程度で用いることが望ましい。第3実施形態のA/D変換装置206は1段のブロック214を用いた形態を示す。
(1)ΔΣモード
図19はΔΣモードにおける1サイクル分の処理手順を概略的に示すタイミングチャートである。図19に示す「Reset」「Sample」「Hold」は、それぞれリセット動作、ΔΣサンプル動作、ΔΣホールド動作を示す。信号処理部212のブロック214は、ステップT61においてリセット動作し、その後、ステップT62、T63…においてΔΣサンプル動作及びΔΣホールド動作を繰り返す。このとき、所定回これらの動作をオーバーサンプリングして行いつつ、量子化部213がデジタル出力し続け、デジタルフィルタ8がこの量子化部13の出力値をローパスフィルタ処理してデータ出力Doとする。
図20に示すように、ブロック214のリセット動作は、第1実施形態の第1ブロック14のリセット動作と同様であり説明を省略する。なお、制御部9は、ΔΣモードとする前にデジタルフィルタ8をリセット処理している。
図21に示すように、ブロック214のΔΣサンプル動作は、第1実施形態における第1ブロック14のΔΣサンプル動作、第2実施形態における第1ブロック14の当初サンプル動作と同様である。
図22に示すように、ブロック214のΔΣホールド動作は、第1実施形態における第1ブロック14のΔΣホールド動作、第2実施形態における第1ブロック14の当初ホールド動作と同様である。
(2)巡回モード
図23から図27は巡回モードを実行するときの各動作状態を示している。ブロック214は、リセット動作を行い、その後、初回サンプル動作を行い、その後、初回ホールド及び初回巡回サンプル動作を行う。その後、ブロック214は巡回ホールド動作、及び巡回サンプル動作を繰り返し行う。
図23に示すように、ブロック214のリセット動作は、図20に示したΔΣモードのリセット動作と同様である。ただし、制御部209はA/D変換器227の変換出力とデジタルフィルタ8を切離すようにスイッチ7を切り替える。
図24に示すように、ブロック214の初回サンプル動作においては、制御部9がスイッチS1a、S2a、S14a、S16aをオンし、それ以外のスイッチをオフさせる。このときの動作は、第2実施形態における第1ブロック14の当初サンプル動作と同様となり説明を省略する。
図25に示すように、ブロック214の初回積分ホールド及び初回巡回サンプル動作においては、制御部209がスイッチS5a〜S7aの何れか、S14a、S16aをオンし、それ以外のスイッチをオフする。制御部209がD/A変換器25aのスイッチS5a〜S7aの何れかをオンすることで、D/A変換器25aの変換出力VRaをキャパシタC1aの他端に入力させる。このとき、前述のブロック14の初回サンプル動作時にキャパシタC1aに蓄積された電荷から、D/A変換部25aの変換出力VRaに応じた電荷を減算してフィードバックされた残余電荷がキャパシタC2a、C3aに移動する。これにより、この残余電荷がキャパシタC2a、C3aに蓄積される。このとき、出力端子Toの出力電圧Voはブロックの電圧ゲインをa1とすればa1×Vinとなる。
図26に示すように、ブロック214の巡回ホールド動作においては、制御部209が量子化器213の量子化値Qo1に応じてD/A変換器25aのスイッチS11a〜S13aの何れかをオンすると共に、スイッチS2a、S4a、S16aをオンし、それ以外のスイッチをオフする。制御部209がD/A変換器26aのスイッチS11a〜S13aの何れかをオンすることで、D/A変換器26aの変換出力VRaをキャパシタC2aの他端に入力させる。このとき、前述の図25に示す動作時にキャパシタC1a〜C3aに蓄積された電荷から、演算増幅器24aが、量子化器213のデジタル出力に基づくD/A変換部26aの変換出力VRaに応じた電荷を減算して、残余電荷をキャパシタC3aに蓄積するMDAC処理が行われる。このときの出力電圧Voは2×a1×Vin−変換出力VRaとなり、量子化部213がこの出力電圧VoをA/D変換器227により量子化し出力する。また、制御部209がスイッチS2a、S4aをオンすることでキャパシタC1aの両端をアナロググランド線に接続して放電させる。
図27に示すように、ブロック214の巡回サンプル動作においては、制御部9がスイッチS2a、S4a、S14a、S16aをオンしそれ以外のスイッチをオフする。これにより制御部9が出力電圧VoをキャパシタC2aにも入力させ充電させる。このとき、前述の出力電圧Vo=2×a1×Vin−変換出力VRaがキャパシタC2に入力されることになる。
(3)ハイブリッドモード
ハイブリッドモードを実行するときの各動作状態について図23〜図27を参照しながら説明する。ハイブリッドモードにおいて、制御部9は、量子化部213のA/D変換器227とデジタルフィルタ8とを切り離すようにスイッチ7を切替える。ブロック214は、まず図23に示すリセット動作を行い、その後、図24に示す<初回サンプル動作>、続く、図25に示す<初回ホールド動作及び初回巡回サンプル動作>を所定の複数回繰り返し行う。
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。各構成要素は概念的なものであり、前述の実施形態に限定されるものではない。
Claims (7)
- 組電池(2)を構成する複数の電池セル(3)の電圧を検出する電圧検出装置(1)であって、
前記電池セルの電圧を検出するときに前記複数の電池セルのうち1又は2以上の電池セルの端子間信号、又は、前記電圧検出装置の故障診断時に故障診断用信号を取得してA/D変換する装置であって、ΔΣ型のA/D変換処理するΔΣモードと、巡回型のA/D変換処理する巡回モードと、又は/及び、上位ビットを前記ΔΣ型でA/D変換処理した後にその残存ビットを取得するときに前記巡回型でA/D変換処理するハイブリッドモードと、を備えるA/D変換装置(6;106;206)と、
前記A/D変換装置が処理する前記ΔΣモードと前記巡回モードと前記ハイブリッドモードと、を切替え制御する制御部(9;109;209)と、を備え、
前記制御部は、前記電池セルの端子間信号を検出するときには、前記A/D変換装置に前記ΔΣモード又は前記ハイブリッドモードによりA/D変換処理させ、故障診断時に故障診断用信号を検出するときには、前記A/D変換装置に前記巡回モード又は前記ハイブリッドモードによりA/D変換処理させ、
前記制御部は、前記A/D変換装置が前記電池セルの端子間信号をアナログ入力信号(Vin)としてA/D変換するときには前記ΔΣ型の処理と前記巡回型の処理との割合を所定の第1割合としてA/D変換処理させ、前記故障診断時に前記故障診断用信号を前記アナログ入力信号(Vin)としてA/D変換するときには前記第1割合よりも前記ΔΣ型の処理割合を低くした第2割合としてA/D変換処理させる電圧検出装置。 - 請求項1記載の電圧検出装置において、
前記A/D変換装置(6;106)は、
A/D変換器(27a、27b)を備えた量子化部(13)と、
第1のD/A変換器(25a、26a)を備え、前記制御部(9;109)によりスイッチが切替えられることに応じて第1の前記キャパシタ(C1a、C2a、C3a)の蓄積電荷を前記第1のD/A変換器の出力に応じて充放電する第1のキャパシタ切替回路(20a、21a、22a;20a、121a、122a)と、前記第1のキャパシタ切替回路の第1のキャパシタの蓄積電荷に応じた処理を行う第1の演算増幅器(24a)と、を備え、アナログ入力信号(Vin)を入力する第1ブロック(14;114)と、
第2のD/A変換器(25b、26b)を備え、前記制御部(9;109)によりスイッチが切替えられることに応じて第2の前記キャパシタ(C1b、C2b、C3b)の蓄積電荷を充放電する第2のキャパシタ切替回路(20b、21b、22b;20a、121b、122b)と、前記第2のキャパシタ切替回路の第2のキャパシタの蓄積電荷に応じた処理を行う第2の演算増幅器(24b)と、を備え、前記第1ブロックの第1の演算増幅器(24a)の出力電圧を入力する第2ブロック(15;115)と、を備え、
前記制御部(9;109)によりスイッチが切替えられることに応じて前記量子化部のA/D変換器のデジタル出力を前記第1又は/及び第2のD/A変換器を通じて前記第1又は/及び第2のキャパシタ切替回路の第1又は/及び第2のキャパシタに接続し、前記第1又は第2の演算増幅器を用いて積分する2段のブロックの構成とされている電圧検出装置。 - 請求項1記載の電圧検出装置において、
前記A/D変換装置(206)は、
D/A変換器(25a、26a)を備え前記制御部(209)によりスイッチが切替えられることに応じて前記キャパシタ(C1a、C2a、C3a)の蓄積電荷を充放電するキャパシタ切替回路(20a、221a、222a)と、前記キャパシタ切替回路のキャパシタの蓄積電荷に応じた処理を行う演算増幅器(24a)と、前記演算増幅器により処理される出力電圧をA/D変換処理するA/D変換器(227)を備える量子化部(13)と、を備え、
前記量子化部のA/D変換器のデジタル出力をD/A変換器(25a、26a)を通じて前記キャパシタ切替回路のキャパシタに接続し、前記演算増幅器を用いて積分する1段のブロック(214)の構成とされている電圧検出装置。 - 請求項2または3記載の電圧検出装置において、
前記A/D変換装置(6;106;206)は、前記ΔΣモード、前記巡回モード、及び前記ハイブリッドモードの何れも同一の演算増幅器(24a、24b;24a、24b;24a)を用いてA/D変換処理する電圧検出装置。 - 請求項2から4の何れか一項に記載の電圧検出装置において、
前記A/D変換装置(6;106;206)は、
前記量子化部のA/D変換器によるA/D変換結果をデジタルフィルタ処理するデジタルフィルタ(8)をさらに備え、
前記制御部(9;109;209)は、前記A/D変換装置(6;106;206)に前記ΔΣモードでA/D変換処理させるときには前記デジタルフィルタを通じてデータ出力させる電圧検出装置。 - 組電池(2)を構成する複数の電池セル(3)の電圧を検出する電圧検出装置(1)であって、
前記電池セルの電圧を検出するときに前記複数の電池セルのうち1又は2以上の電池セルの端子間信号、又は、前記電圧検出装置の故障診断時に故障診断用信号を取得してA/D変換する装置であって、ΔΣ型のA/D変換処理するΔΣモードと、巡回型のA/D変換処理する巡回モードと、又は/及び、上位ビットを前記ΔΣ型でA/D変換処理した後にその残存ビットを取得するときに前記巡回型でA/D変換処理するハイブリッドモードと、を備えるA/D変換装置(6)と、
前記A/D変換装置が処理する前記ΔΣモードと前記巡回モードと前記ハイブリッドモードと、を切替え制御する制御部(9)と、を備え、
前記制御部は、前記電池セルの端子間信号を検出するときには、前記A/D変換装置に前記ΔΣモード又は前記ハイブリッドモードによりA/D変換処理させ、故障診断時に故障診断用信号を検出するときには、前記A/D変換装置に前記巡回モード又は前記ハイブリッドモードによりA/D変換処理させ、
前記A/D変換装置(6)は、
A/D変換器(27a、27b)を備えた量子化部(13)を備え、
前記制御部(9)は、
前記A/D変換装置(6)を前記巡回モードで動作させるとき、
前記アナログ入力信号(Vin)を第1の前記キャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に入力サンプル動作させると共に前記量子化部(13)のA/D変換器(27b)に前記アナログ入力信号を入力させ、
このとき得られる前記A/D変換器(27b)のデジタル出力を第1の前記D/A変換器(26a)を通じて前記第1のキャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に接続し、第1の前記演算増幅器(24a)によりMDAC動作させると共に、前記第1の演算増幅器(24a)の出力電圧を第2のキャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)にサンプル動作させ、さらに前記第1の演算増幅器(24a)の出力電圧を前記A/D変換器(27a)に入力させて得られるデジタル出力を上位ビットとし、
このとき得られる前記A/D変換器(27a)のデジタル出力を第2の前記D/A変換器(26b)を通じて前記第2のキャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)に接続し、第2の前記演算増幅器(24b)によりMDAC動作させると共に、前記第2の演算増幅器(24b)の出力電圧を前記第1のキャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に巡回サンプル動作させ、さらに前記第2の演算増幅器(24b)の出力電圧を前記A/D変換器(27b)に入力させて得られるデジタル出力を前記上位ビットの下位ビットとし、
前記上位ビット及び前記下位ビットの取得処理を最上位から最下位まで繰り返す電圧検出装置。 - 組電池(2)を構成する複数の電池セル(3)の電圧を検出する電圧検出装置(1)であって、
前記電池セルの電圧を検出するときに前記複数の電池セルのうち1又は2以上の電池セルの端子間信号、又は、前記電圧検出装置の故障診断時に故障診断用信号を取得してA/D変換する装置であって、ΔΣ型のA/D変換処理するΔΣモードと、巡回型のA/D変換処理する巡回モードと、又は/及び、上位ビットを前記ΔΣ型でA/D変換処理した後にその残存ビットを取得するときに前記巡回型でA/D変換処理するハイブリッドモードと、を備えるA/D変換装置(106)と、
前記A/D変換装置が処理する前記ΔΣモードと前記巡回モードと前記ハイブリッドモードと、を切替え制御する制御部(109)と、を備え、
前記制御部は、前記電池セルの端子間信号を検出するときには、前記A/D変換装置に前記ΔΣモード又は前記ハイブリッドモードによりA/D変換処理させ、故障診断時に故障診断用信号を検出するときには、前記A/D変換装置に前記巡回モード又は前記ハイブリッドモードによりA/D変換処理させ、
前記A/D変換装置(106)は、
A/D変換器(27a、27b)を備えた量子化部(13)を備え、
前記制御部(109)は、
前記A/D変換装置(106)を前記巡回モードで動作させるとき、
前記アナログ入力信号(Vin)をアナログ信号入力用の前記キャパシタ切替回路(20a)のキャパシタ(C1a)に当初サンプルする動作、
前記D/A変換器(25a)を通じて所定の中間固定値(VM)を前記アナログ信号入力用のキャパシタ切替回路(20a)のキャパシタ(C1a)に印加して第1の前記演算増幅器(24a)により積分させて前記第1の演算増幅器の出力電圧を当初ホールドする動作、
前記第1の演算増幅器の出力電圧を信号入力用の前記キャパシタ切替回路(20b)のキャパシタ(C1b)に当初サンプルする動作、
前記D/A変換器(25b)を通じて前記中間固定値(VM)を前記信号入力用のキャパシタ切替回路(20b)のキャパシタ(C1b)に印加して第2の前記演算増幅器(24b)により積分させて前記第2の演算増幅器の出力電圧を当初ホールドする動作、を複数回繰り返した後、
第1の前記キャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)の蓄積電荷を放電させ、
その後、前記第2の演算増幅器の出力電圧を前記A/D変換器(27b)に入力させることにより得られるデジタル出力を前記D/A変換器(26a)を通じて前記キャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に接続し、前記第1の演算増幅器(24a)にMDAC(Multiplying-DAC)動作させ、前記第1の演算増幅器(24a)の出力電圧を第2の前記キャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)に巡回サンプル動作させ、さらに前記演算増幅器(24a)の出力電圧を前記A/D変換器(27a)に入力させて得られるデジタル出力を前記上位ビットとして取得し、
このとき取得される前記A/D変換器(27a)のデジタル出力を前記D/A変換器(26b)を通じて前記キャパシタ切替回路(21b、22b)のキャパシタ(C2b、C3b)に接続し、前記第2の演算増幅器(24b)にMDAC動作させると共に、前記第2の演算増幅器(24b)の出力電圧を前記第1のキャパシタ切替回路(21a、22a)のキャパシタ(C2a、C3a)に巡回サンプル動作させ、さらに前記第2の演算増幅器(24b)の出力電圧を前記A/D変換器(27b)に入力させて得られるデジタル出力を前記上位ビットの下位の下位ビットとして取得し、
前記上位ビット及び前記下位ビットの取得処理を最上位から最下位まで繰り返す電圧検出装置。
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