JP2010022047A - 可変ゲイン増幅器およびｄ／ａ変換器 - Google Patents

Abstract

【課題】回路規模が小さく、同一回路でありながら任意の分解能のゲイン設定を可能とする。
【解決手段】２進コード「１０１」の場合、ＬＳＢは１なのでコンデンサＣ１１に電荷ＣＶinをサンプリングするとともに、コンデンサＣ１０の電荷をゼロに初期化する（状態Ａ）。コンデンサＣ１０とＣ１１との間で電荷の加算と分割とを同時に行う（状態Ｂ）。次のビットは０なので、コンデンサＣ１１に電荷ゼロをサンプリングし（状態Ｄ）、その後、コンデンサＣ１０とＣ１１との間で電荷の加算と分割を同時に行う（状態Ｂ）。ＭＳＢは１なので、コンデンサＣ１１に電荷ＣＶinをサンプリングし（状態Ｃ）、その後、コンデンサＣ１０とＣ１１との間で電荷の加算と分割を同時に行う（状態Ｂ）。
【選択図】図１３

Description

本発明は、入力電圧を指定されたゲインで増幅する可変ゲイン増幅器および基準電圧をデジタル値に応じたアナログ電圧に変換するＤ／Ａ変換器に関する。

車両におけるパワートレイン制御システム、車両制御システム、ボデー制御システムおよび情報通信システムにおいては、温度、エンジンの燃焼状態、各種アクチュエータの動作状態、吸気／排気状態、車両の姿勢状態、バッテリ状態など車両の外部環境やあらゆる機能の動作状態をセンシングするために多くのセンサが用いられている。各々のセンサは、さまざまな物理的、電気化学的な原理を用いることにより、特定の物理量や化学量の変化を電気量（電圧、電流、静電容量）の変化に変換して出力する。

センサからの電圧出力レベルは、一般的に数ｍＶから数百ｍＶと小さいものが多い。一方、自動車用マイコンなどに搭載されているＡ／Ｄ変換器の入力ダイナミックレンジ（変換電圧範囲）は、一般的に０Ｖから５Ｖのものが多用されている。センサからの微小な信号をそのままＡ／Ｄ変換するとＡ／Ｄ変換器のダイナミックレンジを有効に用いることができないため、Ａ／Ｄ変換器の前に適当な倍率を持つ増幅器が置かれることが多い。

また、センサ自身の製造上のばらつきにより、センサの感度やオフセットにばらつきを生じるため、処理回路には何らかの補正手段を設けることが一般的である。代表的な補正手段はＥＣＵ(Electronic Control Unit)上のマイクロコンピュータ（マイコン）である。センサをＥＣＵと接続し、ＥＣＵにおいて適当な固定倍率で増幅してＡ／Ｄ変換した後、ＥＣＵのマイコンにて補正演算を実行するものである。

こうした手段において、センサのオフセット電圧を補正する場合には、簡単な加減算処理で済むが、感度を補正する場合には、乗除算処理が必要となるため、センサの数が多い場合には補正演算処理のための処理負担が増大する。

ところで、近年、車両の制御が複雑化するのに伴い、ＥＣＵの処理負担が急増しており、センサ信号の前処理回路をセンサ側に持たせてＥＣＵから分離する動きが加速している。また、センサが増えるにつれてセンサとＥＣＵとを接続する線（ハーネス）の数も増大する一方であり、個々のセンサとＥＣＵとをセンサごとに個別の線で接続する代わりに、決められた通信プロトコルを持つ車載ＬＡＮ（ＣＡＮ、ＬＩＮなど）で接続する例が増えてきている。

こうした構成では、センサ出力信号の増幅、Ａ／Ｄ変換、場合によっては変換後の簡単な処理までセンサ側で実行し、その実行結果（デジタル値）がＬＡＮのバス線を介してＥＣＵに送られる。この場合、前述したセンサのばらつき補正についてもセンサ側で同時に実行し、補正後の正規化されたセンサ出力値をＥＣＵに送る方が都合がよい。

センサ側で補正を行う手段は２つに大別される。１つ目はＡ／Ｄ変換前のアナログ信号に対して実行する手段であり、２つ目は、前述のＥＣＵでの補正と同様にＡ／Ｄ変換値（デジタル値）に対して補正演算処理を実行する手段である。

補正処理のうち、オフセット（センサ出力の定常偏差）補正は加減算処理であり、比較的簡単な手段で実現可能である。アナログ処理であればＤ／Ａ変換器と減算処理回路（オペアンプを用いて容易に構成可能）、デジタル処理であれば加算器のみで構成できる。これに対し、感度補正を行うためには乗除算処理が必要となる。アナログ処理であれば可変ゲイン増幅器もしくは可変分圧比を有する分圧回路などが必要となり、デジタル処理であれば乗算器もしくはＭＰＵ(Micro Processing Unit)が必要である。これらは、何れも上記オフセット補正手段と比べ回路規模の大きいものである。

特許文献１、２には可変ゲインアンプが示されている。このうち特許文献１の可変ゲインアンプは、演算増幅器とＲ−２Ｒ抵抗回路を用いてＮビットデジタル信号によりゲインを可変としたものである。また、特許文献２の可変ゲインアンプは、多ビットの抵抗ストリングを用いたものである。

特開２００３−８７０６８号公報 特開２００３−２１８６５０号公報

これらの可変ゲインアンプは、何れも抵抗数を増やすことでゲインの可変幅、調整幅を小さくし、より細かいゲイン設定が可能となるが、レイアウト面積の増大を免れない。また、ゲイン精度は抵抗の比精度に依存するが、ＬＳＩにおいて抵抗の比精度を高めようとすると抵抗サイズを大きくする必要があり、一層レイアウト面積が増大してしまう。

本発明は上記事情に鑑みてなされたもので、その目的は、抵抗ストリングを用いることなく回路規模が小さく、同一回路でありながら任意の分解能のゲイン設定が可能な可変ゲイン増幅器およびＤ／Ａ変換器を提供することにある。

請求項１に記載した手段によれば、電荷累積手段は、蓄積電荷を初期化した後、２進コードのビットデータ値に応じて入力電圧または所定の電圧に応じた電荷を蓄積電荷に累積的に加算し、電荷分割手段は、電荷累積手段の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する。そして、ゲインを設定するための２進コードのＬＳＢ側から順に各ビットデータ値に対応して、電荷累積手段による電荷の累積動作と電荷分割手段による電荷の分割動作とを実行する。

本手段によれば、１回の電荷累積動作と電荷分割動作とにより１ビットのゲイン設定が可能となり、ｎ回（ｎ≧１）繰り返し動作をさせることで、２進コード値に従ったｎビットの分解能を持つゲイン設定が可能となる。その結果、分解能に応じて回路構成を増やすことなく、巡回数を増やすことにより任意の分解能を持つゲイン設定が可能となる。

請求項２に記載した手段によれば、電荷累積手段および電荷分割手段は、演算増幅器と、演算増幅器の出力端子と入力端子との間に接続可能とされた第１のコンデンサと、演算増幅器の出力端子と入力端子との間に接続された第２のコンデンサとから構成され、はじめに第２のコンデンサの電荷を初期化し、２進コードのＬＳＢ側から順に各ビットに対応して、第１のコンデンサに当該各ビットのデータ値に応じて入力電圧または所定の電圧に応じた電荷を設定し、第１および第２のコンデンサを演算増幅器の出力端子と入力端子との間に接続することにより、両コンデンサの蓄積電荷の加算と電荷の分割とを実行する。

請求項３に記載した手段によれば、差動入力電圧を２進コード値で規定されたゲインで差動増幅して差動出力する。これにより、コモンモードノイズを有効に除去することができる。また、回路を対称にレイアウトすることにより、接続切替時に発生するフィードスルーなどによる誤差を相殺でき、より高い精度でゲイン設定が可能となる。

請求項４に記載した手段によれば、各コンデンサは互いに等しい静電容量を有している。

請求項５に記載した手段によれば、電荷累積手段は、蓄積電荷を初期化した後、２進コードのビットデータ値に応じて基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を蓄積電荷に累積的に加算し、電荷分割手段は、電荷累積手段の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する。そして、２進コードのＬＳＢ側から順に各ビットに対応して、電荷累積手段による電荷の累積動作と電荷分割手段による電荷の分割動作とを実行する。本手段によれば、分解能に応じて回路構成を増やすことなく、２進コードのビット数に応じた分解能を持つＤ／Ａ変換が可能となる。

請求項６に記載した手段によれば、電荷累積手段および電荷分割手段は、演算増幅器と、演算増幅器の出力端子と入力端子との間に接続可能とされた第１のコンデンサと、演算増幅器の出力端子と入力端子との間に接続された第２のコンデンサとから構成され、はじめに第２のコンデンサの電荷を初期設定し、２進コードのＬＳＢ側から順に各ビットに対応して、第１のコンデンサに当該各ビットのデータ値に応じて基準電圧に応じた電荷または所定の電荷（例えばゼロ）を設定し、第１および第２のコンデンサを演算増幅器の出力端子と入力端子との間に接続することにより、両コンデンサの蓄積電荷の加算と電荷の分割とを実行することにより２進コード値に応じたアナログ電圧を出力する。

請求項７に記載した手段によれば、２つの基準電圧の差分電圧を２進コード値に応じたアナログ電圧に変換して差動出力する。これにより、コモンモードノイズを有効に除去することができる。また、回路を対称にレイアウトすることにより、接続切替時に発生するフィードスルーなどによる誤差を相殺でき、より高い精度でＤ／Ａ変換できる。

請求項８に記載した手段によれば、各コンデンサは互いに等しい静電容量を有している。

本発明の第１の実施形態である可変ゲイン増幅器の構成および各スイッチの切替状態を示す図 設定ゲインが５／４の場合のタイミングチャート 設定ゲインが９／８の場合のタイミングチャート 設定ゲインが１３／８の場合のタイミングチャート 設定ゲインが７／８の場合のタイミングチャート ｎ＝４の場合について誤差ΔＧ［％］の計算結果を示す図 本発明の第２の実施形態である可変ゲイン増幅器の構成および各スイッチの切替状態を示す図 本発明の第３の実施形態であるＤ／Ａ変換器の構成および各スイッチの切替状態を示す図 デジタル値「１１１」をＤ／Ａ変換する場合のタイミングチャート 本発明の第４の実施形態である可変ゲイン増幅器の構成およびＤ／Ａ変換動作中の各スイッチの切替状態を示す図 増幅動作中の各スイッチの切替状態を示す図 デジタル値「００１」をＤ／Ａ変換した後、入力電圧ＶinをＤ／Ａ変換出力電圧だけオフセットした電圧を１倍以上２倍以下のゲインで増幅する場合のタイミングチャート 本発明の第５の実施形態を示す図１相当図 設定ゲインが５／８の場合のタイミングチャート 本発明の第６の実施形態を示す図８相当図 デジタル値「１０１」をＤ／Ａ変換する場合のタイミングチャート 本発明の第７の実施形態である２種類の信号入力回路を示す構成図 本発明の第８の実施形態を示す差動型可変ゲイン増幅器の構成図 本発明の第９の実施形態を示す図１８相当図 本発明の第１０の実施形態を示す差動型Ｄ／Ａ変換器の構成図 本発明の第１１の実施形態を示す図２０相当図

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図６を参照しながら説明する。
図１は、可変ゲイン増幅器の構成および各スイッチの切替状態を示している。この可変ゲイン増幅器１は、例えば車両のＥＣＵに搭載されたマイコン、車載センサに付随する信号処理回路などに設けられており、不可避的にばらつきを持つセンサの感度やオフセットに対し、各センサごとに指定されるゲインを用いて上記ばらつきを補正しながらセンサ出力信号を増幅するものである。ここで、センサ信号の電圧Ｖinは信号入力端子２に入力され、２進コード値で規定されたゲインで増幅された信号の電圧Ｖoutは信号出力端子３から出力される。

可変ゲイン増幅器１は、オペアンプ（演算増幅器）４、コンデンサＣ１、Ｃ２、Ｃ３（第１、第２、第３のコンデンサに相当）およびスイッチＳ1a、Ｓ1b、Ｓ2a、Ｓ3a、Ｓ3b、Ｓｆから構成されている。コンデンサＣ１、Ｃ２、Ｃ３は、互いに等しい静電容量Ｃを有している。スイッチＳ1a〜Ｓｆは、アナログスイッチから構成されており、上記ＥＣＵのマイコンやセンサの信号処理回路などの制御回路５（制御手段に相当）から出力される切替信号により切り替えられる。

コンデンサＣ１、Ｃ３の各一端は、それぞれスイッチＳ1a、Ｓ3aを切り替えることにより信号入力端子２またはオペアンプ４の出力端子に接続されるようになっており、コンデンサＣ２の一端は、スイッチＳ2aを切り替えることによりグランド線（所定電位Ｖrefm）またはオペアンプ４の出力端子に接続されるようになっている。コンデンサＣ２の他端は、オペアンプ４の反転入力端子に接続されており、コンデンサＣ１、Ｃ３の各他端は、それぞれスイッチＳ1b、Ｓ3bを介してオペアンプ４の反転入力端子に接続されている。オペアンプ４の非反転入力端子、出力端子は、それぞれグランド線、信号出力端子３に接続されており、オペアンプ４の出力端子と反転入力端子との間にはスイッチＳｆが接続されている。

電荷分割手段６は、オペアンプ４とコンデンサＣ１、Ｃ２とから構成されており、初期に入力電圧Ｖinに応じた電荷をコンデンサＣ１に蓄積し、その蓄積電荷を予め設定された比（１／２）で分割してその電荷を再びコンデンサＣ１、Ｃ２に蓄積するものである。電荷累積手段７は、オペアンプ４とコンデンサＣ２、Ｃ３とから構成されており、初期に入力電圧Ｖinまたは所定の電圧Ｖrefm（０Ｖ）に応じた電荷をコンデンサＣ３に蓄積し、その蓄積電荷を電荷分割手段６のコンデンサＣ２の蓄積電荷と加算してその結果を再び蓄積するものである。

図１（ａ）、（ｂ）、（ｃ′）、（ｃ）は、それぞれ本発明でいう第１の状態、第２の状態、第３の状態、第４の状態に相当し、入力電圧Ｖinのサンプリング状態Ａ、コンデンサＣ１とＣ２との間での電荷分配状態Ｂ（分圧状態Ｂ）、コンデンサＣ２の電荷初期化状態Ｃ′、コンデンサＣ２からＣ３への電荷加算状態Ｃを表している。図中に示す矢印は、増幅過程において当該各状態間での遷移が発生し得ることを示している。

図２〜図５は、可変ゲイン増幅器１の設定ゲインが５／４、９／８、１３／８、７／８の場合のタイミングチャートであり、以下それぞれについて説明する。
［設定ゲインが５／４の場合：図２］
本ケースの設定ゲイン５／４（１．２５）は１よりも大きいので、最初に、スイッチＳ1b、Ｓ3b、Ｓｆがオンとされ、スイッチＳ1a、Ｓ3aが信号入力端子２（Ｖin）側に切り替えられ、スイッチ2aが信号出力端子３（Ｖout）側に切り替えられる。この初期のサンプリング状態Ａにおいて、コンデンサＣ１、Ｃ３に入力電圧Ｖinに応じた電荷ＣＶinがサンプリングされ、残るコンデンサＣ２の電荷はゼロに初期化される。このときの出力電圧Ｖoutは０Ｖである。

続いて、スイッチＳｆ、Ｓ3bがオフとされた後、スイッチＳ1a、Ｓ3aが信号出力端子３（Ｖout）側に切り替えられ、サンプリング状態Ａから電荷分配状態Ｂになる。この電荷分配状態Ｂにおいて、コンデンサＣ３の電荷は保存される。オペアンプ４の出力端子と反転入力端子との間に容量値の等しいコンデンサＣ１とＣ２が接続されるので、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／２・ＣＶinとなる（電荷分割手段６による電荷分割動作）。

本ケースの設定ゲイン５／４（１．２５）は３／２（１＋１／２＝１．５）よりも小さいので、コンデンサＣ２の電荷（＝１／２・ＣＶin）の加算は不要である。そこで、スイッチＳ1bがオフとされた後スイッチＳｆがオンとされ、電荷分配状態Ｂから電荷初期化状態Ｃ′になる。この電荷初期化状態Ｃ′では、コンデンサＣ１、Ｃ３の電荷が保存されたままコンデンサＣ２の電荷がゼロ（所定の電荷状態）に初期化される。このときの出力電圧Ｖoutは０Ｖである。

その後、スイッチＳｆがオフとされた後スイッチＳ1bがオンとされ、再び電荷分配状態Ｂになる。この電荷分配状態Ｂにおいて、コンデンサＣ３の電荷は保存され、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／４・ＣＶinとなる（電荷分割手段６による電荷分割動作）。

設定ゲインは５／４（１＋１／４＝１．２５）に等しいので、スイッチＳ1bがオフ、スイッチＳ3bがオン、スイッチＳ2aがグランド（所定電位Ｖrefm）側に切り替えられ、電荷分配状態Ｂから電荷加算状態Ｃになる。この電荷加算状態Ｃでは、コンデンサＣ２とＣ３との間で電荷分配（電荷転送）が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷ＣＶinとコンデンサＣ２の電荷（＝１／４・ＣＶin）との和（＝５／４・ＣＶin）となる（電荷累積手段７による電荷加算動作）。その結果、出力電圧Ｖoutは、設定ゲイン通りに５／４・Ｖinとなる。

［設定ゲインが９／８の場合：図３］
最初のサンプリング状態Ａから電荷分配状態Ｂ、電荷初期化状態Ｃ′を経て電荷分配状態Ｂに至るまでの過程は、設定ゲインが５／４の場合（図２）と同様である。本ケースの設定ゲイン９／８（１．１２５）は５／４（１．２５）よりも小さいので、この電荷分配状態ＢにおけるコンデンサＣ２の電荷（＝１／４・ＣＶin）の加算も不要である。そこで、電荷分配状態Ｂから再び電荷初期化状態Ｃ′になり、コンデンサＣ１、Ｃ３の電荷が保存されたままコンデンサＣ２の電荷がゼロに初期化される。

初期化後、再び電荷分配状態Ｂになり、コンデンサＣ３の電荷が保存されたまま、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／８・ＣＶinとなる（電荷分割手段６による電荷分割動作）。設定ゲインは９／８（１＋１／８＝１．１２５）に等しいので、電荷分配状態Ｂから電荷加算状態Ｃになり、コンデンサＣ２とＣ３との間で電荷分配（電荷転送）が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷ＣＶinとコンデンサＣ２の電荷（＝１／８・ＣＶin）との和（＝９／８・ＣＶin）となる（電荷累積手段７による電荷加算動作）。その結果、出力電圧Ｖoutは、設定ゲイン通りに９／８・Ｖinとなる。

［設定ゲインが１３／８の場合：図４］
最初のサンプリング状態Ａから電荷分配状態Ｂに至る過程は、設定ゲインが５／４の場合（図２）および９／８の場合（図３）と同様である。本ケースの設定ゲイン１３／８（１．６２５）は３／２（１＋１／２＝１．５）よりも大きいので、この電荷分配状態ＢにおけるコンデンサＣ２の電荷（＝１／２・ＣＶin）の加算が必要である。そこで、スイッチＳ1bがオフ、スイッチＳ3bがオンとされ、スイッチＳ2aがグランド（Ｖrefm）側に切り替えられ、電荷分配状態Ｂから電荷加算状態Ｃになる。この電荷加算状態Ｃでは、コンデンサＣ２とＣ３との間で電荷分配（電荷転送）が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷ＣＶinとコンデンサＣ２の電荷（＝１／２・ＣＶin）との和（＝３／２・ＣＶin）となる（電荷累積手段７による電荷加算動作）。

加算後、再び電荷分配状態Ｂになり、コンデンサＣ３の電荷が保存されたまま、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／４・ＣＶinとなる（電荷分割手段６による電荷分割動作）。設定ゲイン１３／８（１．６２５）は７／４（１＋１／２＋１／４＝１．７５）よりも小さいので、この電荷分配状態ＢにおけるコンデンサＣ２の電荷（＝１／４・ＣＶin）の加算は不要である。そこで、電荷分配状態Ｂから電荷初期化状態Ｃ′になり、コンデンサＣ１、Ｃ３の電荷が保存されたままコンデンサＣ２の電荷がゼロに初期化される。

初期化後、再び電荷分配状態Ｂになり、コンデンサＣ３の電荷が保存されたまま、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／８・ＣＶinとなる（電荷分割手段６による電荷分割動作）。設定ゲインは１３／８（１＋１／２＋１／８＝１．６２５）に等しいので、電荷分配状態Ｂから電荷加算状態Ｃになり、コンデンサＣ２とＣ３との間で電荷分配（電荷転送）が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷３／２・ＣＶinとコンデンサＣ２の電荷（＝１／８・ＣＶin）との和（＝１３／８・ＣＶin）となる（電荷累積手段７による電荷加算動作）。その結果、出力電圧Ｖoutは、設定ゲイン通りに１３／８・Ｖinとなる。

［設定ゲインが７／８の場合：図５］
本ケースの設定ゲイン７／８（０．８７５）は１よりも小さいので、初期のサンプリング状態Ａにおいて、スイッチＳ1b、Ｓ3b、Ｓｆがオンとされ、スイッチＳ1aが信号入力端子２（Ｖin）側に切り替えられ、スイッチ2a、Ｓ3aが信号出力端子３（Ｖout）側に切り替えられる。これにより、コンデンサＣ１にのみ入力電圧Ｖinに応じた電荷ＣＶinがサンプリングされ、残るコンデンサＣ２、Ｃ３の電荷はゼロに初期化される。

続いて、サンプリング状態Ａから電荷分配状態Ｂになり、コンデンサＣ３の電荷がゼロに保存されたまま、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／２・ＣＶinとなる（電荷分割手段６による電荷分割動作）。設定ゲイン７／８（０．８７５）は１／２（０．５）よりも大きいので、この電荷分配状態ＢにおけるコンデンサＣ２の電荷（＝１／２・ＣＶin）の加算が必要である。そこで、電荷分配状態Ｂから電荷加算状態Ｃになり、コンデンサＣ２とＣ３との間で電荷分配（電荷転送）が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷０とコンデンサＣ２の電荷（＝１／２・ＣＶin）との和（＝１／２・ＣＶin）となる（電荷累積手段７による電荷加算動作）。

加算後、再び電荷分配状態Ｂになり、コンデンサＣ３の電荷が保存されたまま、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／４・ＣＶinとなる（電荷分割手段６による電荷分割動作）。設定ゲイン７／８（０．８７５）は３／４（０＋１／２＋１／４＝０．７５）よりも大きいので、この電荷分配状態ＢにおけるコンデンサＣ２の電荷（＝１／４・ＣＶin）の加算も必要である。そこで、再び電荷分配状態Ｂから電荷加算状態Ｃになり、コンデンサＣ２とＣ３との間で電荷分配（電荷転送）が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷１／２・ＣＶinとコンデンサＣ２の電荷（＝１／４・ＣＶin）との和（＝３／４・ＣＶin）となる（電荷累積手段７による電荷加算動作）。

加算後、再び電荷分配状態Ｂになり、コンデンサＣ３の電荷が保存されたまま、コンデンサＣ１とＣ２との間で電荷が均等に分配（分割）され、コンデンサＣ１、Ｃ２の電荷は１／８・ＣＶinとなる（電荷分割手段６による電荷分割動作）。設定ゲインは７／８（０＋１／２＋１／４＋１／８＝０．８７５）に等しいので、電荷分配状態Ｂから電荷加算状態Ｃになり、コンデンサＣ２とＣ３との間で電荷分配（電荷転送）が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷３／４・ＣＶinとコンデンサＣ２の電荷（＝１／８・ＣＶin）との和（＝７／８・ＣＶin）となる（電荷累積手段７による電荷加算動作）。その結果、出力電圧Ｖoutは、設定ゲイン通りに７／８・Ｖinとなる。

以上説明した４つの例から明らかになるように、０倍から２倍の範囲内の任意のゲインGainは、次の（１）式に従って達成される。ここで、Ｋ０、Ｋ１、Ｋ２、Ｋ３、…、Ｋｎは０または１である。

上述したゲイン５／４の場合にはＫ０＝１、Ｋ１＝０、Ｋ２＝１、Ｋ３〜Ｋｎ＝０、ゲイン９／８の場合にはＫ０＝１、Ｋ１＝０、Ｋ２＝０、Ｋ３＝１、Ｋ４〜Ｋｎ＝０、ゲイン１３／８の場合にはＫ０＝１、Ｋ１＝１、Ｋ２＝０、Ｋ３＝１、Ｋ４〜Ｋｎ＝０、ゲイン７／８の場合にはＫ０＝０、Ｋ１＝１、Ｋ２＝１、Ｋ３＝１、Ｋ４〜Ｋｎ＝０である。

すなわち、２進コード「Ｋ０Ｋ１Ｋ２…Ｋn-1Ｋｎ」のＭＳＢ側（Ｋ０側）から順に各ビットに対応して、電荷分割手段６による電荷の分割動作を実行するとともに、当該各ビットのデータ値が１のときは電荷累積手段７による電荷の加算動作を実行し、０のときは加算動作を非実行とする。

換言すれば、電荷分配状態Ｂと電荷初期化状態Ｃ′または電荷分配状態Ｂと電荷加算状態Ｃを１セットとしてｎ回巡回動作させることによりｎビットの分解能でゲイン設定が可能となる（ｎ≧０）。ゲインが１倍より小さい場合には、Ｋ０＝０であるため初期のサンプリング状態ＡにおいてコンデンサＣ１にのみ入力電圧Ｖinに応じた電荷ＣＶinが蓄積され、ゲインが１倍以上の場合には、Ｋ０＝１であるためサンプリング状態ＡにおいてコンデンサＣ１とＣ３に入力電圧Ｖinに応じた電荷ＣＶinが蓄積される。

また、Ｋｉ（ｉ≧１）が０の場合には、ｉ回目の巡回（状態遷移）を電荷分配状態Ｂから電荷初期化状態Ｃ′を介して電荷分配状態Ｂに戻る推移とし、Ｋｉが１の場合には、ｉ回目の巡回（状態遷移）を電荷分配状態Ｂから電荷加算状態Ｃを介して電荷分配状態Ｂに戻る推移とする。さらに、ｎビットの分解能でゲイン設定を行う場合、必ずしもｎ回目までの巡回動作を行う必要はない。Ｋｉが１でＫi+1、Ｋi+2、…、Ｋｎが全て０である場合には、ｉ回目の巡回で終了させればよい。何れの場合も、最後は電荷加算状態Ｃで終了する。

次に、可変ゲイン増幅器を用いてセンサの感度を補正する場合について、可変ゲイン増幅器１により設定されるゲインと、感動補正にとって望ましい理想等比ステップによるゲインとの差を検討する。可変ゲイン増幅器１と２のべき乗倍の増幅が可能な増幅器（例えば後述する第２の実施形態に示す可変ゲイン増幅器１１）とを直列に用いた場合のゲインGainは、（２）式のようになる。

また、理想等比ステップによるゲインGainは、（３）式のようになる。

（２）式により設定可能なゲインGainと（３）式により設定可能なゲインGainとの差（誤差）ΔＧは、（４）式のようになる。ただし、比較する項の対応関係は、（５）式に示す通りである。（４）式に示すΔＧを％表示すると（６）式に示すようになる。

図６は、ｎ＝４の場合について（６）式に示すΔＧ［％］の計算結果を示している。理想的にはゲインを等比ステップで設定できることが望ましいが、可変ゲイン増幅器１と２のべき乗倍の増幅が可能な可変ゲイン増幅器１１（図７参照）とを用いても、等比ステップによる設定ゲインとのずれが最大で約６％程度に止まることが分かる。

以上説明したように、本実施形態の可変ゲイン増幅器１は、一端がオペアンプ４の出力端子に接続可能とされ、他端がオペアンプ４の反転入力端子に接続または接続可能とされた３つのコンデンサＣ１、Ｃ２、Ｃ３を備えている。このうちコンデンサＣ１は、入力電圧Ｖinに応じて蓄積された電荷の一部を順次コンデンサＣ２に分配するために用いられ、コンデンサＣ２は、分配された電荷のうち必要な大きさの電荷だけをコンデンサＣ３に転送するために用いられる。また、コンデンサＣ３は、移された電荷を加算しながら保持するために用いられ、出力電圧ＶoutはコンデンサＣ３の蓄積電荷に応じて定まる。

本実施形態によれば、２進コードのＭＳＢ側から順に各ビットに対応して、電荷の分割動作を実行するとともに当該各ビットのデータ値に応じて電荷の加算動作を実行する。すなわち、コンデンサＣ１とＣ２との間での電荷分配状態Ｂと、コンデンサＣ２の電荷初期化状態Ｃ′またはコンデンサＣ２からＣ３への電荷加算状態Ｃとを１サイクル繰り返す巡回動作（遷移動作）により１ビットのゲイン設定が可能となり、ｎサイクル（ｎ≧１）の巡回動作をさせることで、２進コード値で規定されたｎビットの分解能を持つゲイン設定が可能となる。その結果、分解能に応じてコンデンサの数を増やすことなく、巡回数を増やすことにより任意の分解能を持つゲイン設定が可能となり、従来の可変ゲイン増幅器と比べてレイアウト面積を低減することができる。

また、可変ゲイン増幅器１と２のべき乗倍の増幅が可能な増幅器とを直列に用いることにより、ほぼ等比ステップによるゲイン設定が可能となる。その結果、例えばセンサごとに感度のばらつきが存在しても、可変ゲイン増幅器１を用いて個別に且つ容易に感度の補正ゲインを設定することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について図７を参照しながら説明する。
図７は、可変ゲイン増幅器の構成および各スイッチの切替状態を示しており、図１と同一構成要素には同一符号を付している。この可変ゲイン増幅器１１は、例えば車両のＥＣＵに搭載されたマイコン、車載センサに付随する信号処理回路などに設けられている。センサ信号の電圧Ｖinは信号入力端子２に入力され、増幅信号の電圧Ｖoutは信号出力端子３から出力される。

可変ゲイン増幅器１１は、オペアンプ４、コンデンサＣ１０、Ｃ１１（第１、第２のコンデンサに相当）およびスイッチＳ10a、Ｓ11a、Ｓ11b、Ｓ11c、Ｓｆから構成されている。コンデンサＣ１０とＣ１１は互いに等しい静電容量Ｃを有している。スイッチＳ10a〜Ｓｆは、アナログスイッチから構成されており、上記ＥＣＵのマイコンやセンサの信号処理回路などの制御回路１５（制御手段に相当）により切り替えられる。

コンデンサＣ１０は、オペアンプ４の出力端子と反転入力端子との間に接続可能とされている。すなわち、コンデンサＣ１０の一端は、スイッチＳ10aを切り替えることにより信号入力端子２またはオペアンプ４の出力端子に接続されるようになっており、他端はオペアンプ４の反転入力端子に接続されている。また、コンデンサＣ１１の一端は、スイッチＳ11aを切り替えることにより信号入力端子２、オペアンプ４の出力端子またはグランド線（所定電位Ｖrefm）に接続されるようになっており、他端は、スイッチＳ11bを介してオペアンプ４の反転入力端子に接続されるとともに、スイッチＳ11cを介してグランド線に接続されるようになっている。オペアンプ４の非反転入力端子、出力端子は、それぞれグランド線（所定電位）、信号出力端子３に接続されており、オペアンプ４の出力端子と反転入力端子との間にはスイッチＳｆが接続されている。

次に、本実施形態の作用を説明する。
図７（ａ）、（ｂ）、（ｃ）は、それぞれ本発明でいう第１の状態、第２の状態、第３の状態に相当し、入力電圧Ｖinのサンプリング状態Ａ、コンデンサＣ１１からＣ１０への電荷加算状態Ｂ（２倍増幅）、増幅電圧のサンプリング状態Ｃを表している。図中に示す矢印は、増幅過程において当該各状態間での遷移が発生し得ることを示している。

最初に、スイッチＳ11b、Ｓｆがオン、スイッチＳ11cがオフとされ、スイッチＳ10a、Ｓ11aが信号入力端子２（Ｖin）側に切り替えられる。このサンプリング状態Ａにおいて、コンデンサＣ１０、Ｃ１１に入力電圧Ｖinに応じた電荷ＣＶinがサンプリングされる。このときの出力電圧Ｖoutは０Ｖである。

続いて、スイッチＳｆがオフとされた後、スイッチＳ10aが信号出力端子３（Ｖout）側に切り替えられるとともにスイッチＳ11aがグランド側に切り替えられ、サンプリング状態Ａから電荷加算状態Ｂになる。この電荷加算状態Ｂでは、電荷分配によりコンデンサＣ１１の電荷がコンデンサＣ１０に全て移され、コンデンサＣ１０の電荷は、自ら持っていた電荷ＣＶinとコンデンサＣ１１の電荷（＝ＣＶin）との和（＝２・ＣＶin）となる。その結果、２倍の増幅が行われ、出力電圧Ｖoutは２・Ｖinとなる。

さらに高いゲインが必要な場合には、スイッチＳ11bがオフ、スイッチＳ11cがオンとされるとともに、スイッチＳ11aが信号出力端子３（Ｖout）側に切り替えられる。このサンプリング状態Ｃにおいて、コンデンサＣ１１には出力電圧Ｖoutに応じた電荷すなわちコンデンサＣ１０に等しい電荷（＝２・ＣＶin）がサンプリングされる。その後、再び電荷加算状態Ｂになり、電荷分配によりコンデンサＣ１１の電荷がコンデンサＣ１０に全て移され、コンデンサＣ１０の電荷は、自ら持っていた電荷２・ＣＶinとコンデンサＣ１１の電荷（＝２・ＣＶin）との和（＝４・ＣＶin）となる。その結果、２倍の増幅が行われ、出力電圧Ｖoutは４・Ｖinとなる。

以降必要なゲインが得られるまで、電荷加算状態Ｂから増幅電圧のサンプリング状態Ｃを介して電荷加算状態に戻る巡回動作が繰り返し行われ、入力電圧Ｖinは、その巡回数に応じて２のべき乗倍に増幅される。

以上説明したように、本実施形態の可変ゲイン増幅器１１は、オペアンプ４の出力端子と反転入力端子との間に接続可能とされたコンデンサＣ１０と、一端がオペアンプ４の出力端子に接続可能とされ、他端が少なくともオペアンプ４の反転入力端子に接続可能とされたコンデンサＣ１１を備えている。コンデンサＣ１１は、入力電圧Ｖinまたは出力電圧Ｖoutに応じた電荷をサンプリングした後、その電荷をコンデンサＣ１０に移すために用いられ、コンデンサＣ１０は、移された電荷を加算しながら保持するために用いられる。

本実施形態によれば、コンデンサＣ１１からＣ１０への電荷加算状態と、コンデンサＣ１１への出力電圧Ｖoutに応じた電荷のサンプリング状態とを１サイクル繰り返す巡回動作ごとに２倍の増幅が行われる。その結果、コンデンサの数を増やすことなく、巡回数を増やすことにより２^ｎ倍のゲイン設定が可能となり、従来の可変ゲイン増幅器と比べてレイアウト面積を低減することができる。

（第３の実施形態）
次に、本発明の第３の実施形態について図８および図９を参照しながら説明する。
図８は、Ｄ／Ａ変換器の構成および各スイッチの切替状態を示しており、図１と同一構成要素には同一符号を付している。このＤ／Ａ変換器２１は、例えば車両のＥＣＵに搭載されたマイコンに設けられている。入力端子２２には一定の基準電圧Ｖrefpが入力されており、２進コード値であるデジタル値をＤ／Ａ変換して得られるアナログ電圧Ｖoutは信号出力端子３から出力される。

Ｄ／Ａ変換器２１は、オペアンプ４、コンデンサＣ１、Ｃ２、Ｃ３（第１、第２、第３のコンデンサに相当）およびスイッチＳ1a、Ｓ1b、Ｓ2a、Ｓ3b、Ｓｆから構成されている。その主回路部分は、図１に示す構成において、信号入力端子２を基準電圧Ｖrefpの入力端子２２に置き換えるとともに、スイッチＳ3aを除いてコンデンサＣ３の一端をオペアンプ４の出力端子に接続した構成とされている。コンデンサＣ１、Ｃ２、Ｃ３は互いに等しい静電容量Ｃを有している。スイッチＳ1a〜Ｓｆは、アナログスイッチから構成されており、上記ＥＣＵのマイコンなどの制御回路２５（制御手段に相当）から出力される切替信号により切り替えられる。

電荷分割手段２３は、オペアンプ４とコンデンサＣ１、Ｃ２とから構成されており、初期に基準電圧Ｖrefpに応じた電荷をコンデンサＣ１に蓄積し、その蓄積電荷を予め設定された比（１／２）で分割してその電荷を再びコンデンサＣ１、Ｃ２に蓄積するものである。電荷累積手段２４は、オペアンプ４とコンデンサＣ２、Ｃ３とから構成されており、初期にコンデンサＣ３の蓄積電荷をゼロに初期化し、その蓄積電荷を電荷分割手段２３のコンデンサＣ２の蓄積電荷と加算してその結果を再び蓄積するものである。

図８（ａ）、（ｂ）、（ｃ′）、（ｃ）は、それぞれ本発明でいう第１の状態、第２の状態、第３の状態、第４の状態に相当し、基準電圧Ｖrefpのサンプリング状態Ａ、コンデンサＣ１とＣ２との間での電荷分配状態Ｂ（分圧状態Ｂ）、コンデンサＣ２の電荷初期化状態Ｃ′、コンデンサＣ２からＣ３への電荷加算状態Ｃを表している。図中に示す矢印は、Ｄ／Ａ変換過程において当該各状態間での遷移が発生し得ることを示している。

図９は、３ビットのデジタル値「１１１」をＤ／Ａ変換して７／８・Ｖrefpなるアナログの出力電圧Ｖoutを生成する場合のタイミングチャートである。最初に、スイッチＳ1b、Ｓ3b、Ｓｆがオンとされ、スイッチＳ1aが入力端子２２（Ｖrefp）側に切り替えられ、スイッチ2aが信号出力端子３（Ｖout）側に切り替えられる。このサンプリング状態Ａにおいて、コンデンサＣ１に基準電圧Ｖrefpに応じた電荷ＣＶrefpがサンプリングされ、コンデンサＣ２、Ｃ３の電荷はゼロに初期化される。このときの出力電圧Ｖoutは０Ｖである。

続いて、スイッチＳｆ、Ｓ3bがオフとされた後、スイッチＳ1aが信号出力端子３（Ｖout）側に切り替えられ、サンプリング状態Ａから電荷分配状態Ｂになる。この電荷分配状態Ｂにおいて、コンデンサＣ３の電荷は保存される。オペアンプ４の出力端子と反転入力端子との間に容量値の等しいコンデンサＣ１、Ｃ２が接続されるので、コンデンサＣ１とＣ２との間で電荷が均等に分配され、コンデンサＣ１、Ｃ２の電荷は１／２・ＣＶrefpとなる（電荷分割手段２３による電荷分割動作）。

その後、２進コード値であるデジタル値の上位ビットから順に、当該ビットが０（第１の論理レベル）の場合には、スイッチＳ1bがオフとされた後スイッチＳｆがオンとされ、電荷分配状態Ｂを起点として電荷初期化状態Ｃ′になる。この電荷初期化状態Ｃ′では、コンデンサＣ１、Ｃ３の電荷が保存されたままコンデンサＣ２の電荷がゼロに初期化される。出力電圧Ｖoutは０Ｖである。

一方、当該ビットが１（第２の論理レベル）の場合にはスイッチＳ1bがオフ、スイッチＳ3bがオンとされ、スイッチＳ2aがグランド（電位Ｖrefm）側に切り替えられ、電荷分配状態Ｂを起点として電荷加算状態Ｃになる。この電荷加算状態Ｃでは、コンデンサＣ１の電荷が保存されたままコンデンサＣ２とＣ３との間で電荷分配が行われ、コンデンサＣ３の電荷は、自ら持っていた電荷とコンデンサＣ２の電荷との和となる（電荷累積手段２４による電荷加算動作）。

本ケースでは、３ビットが全て「１」なので、電荷分配状態Ｂを起点として電荷加算状態Ｃに移行する動作を３回繰り返し、最後は電荷加算状態Ｃで終了する。コンデンサＣ３の電荷は、１回目の移行では、自ら持っていた電荷０とコンデンサＣ２の電荷（＝１／２・ＣＶrefp）との和（＝１／２・ＣＶrefp）となり、２回目の移行では、自ら持っていた電荷（＝１／２・ＣＶrefp）とコンデンサＣ２の電荷（＝１／４・ＣＶrefp）との和（＝３／４・ＣＶrefp）となり、３回目の移行では、自ら持っていた電荷（＝３／４・ＣＶrefp）とコンデンサＣ２の電荷（＝１／８・ＣＶrefp）との和（＝７／８・ＣＶrefp）となる。

一般に、ｎビットのデジタル値（２進コード値）「Ｋ１Ｋ２Ｋ３…Ｋn-1Ｋｎ」に対してＤ／Ａ変換して得られるアナログ電圧Ｖoutは（７）式のようになる。この場合、Ｋｉが１でＫi+1、Ｋi+2、…、Ｋｎが全て０である場合には、ｉ回目に電荷分配状態Ｂを起点として電荷加算状態Ｃに移行した時点で動作を終了させればよい。

以上説明したように、本実施形態のＤ／Ａ変換器２１は、一端が少なくともオペアンプ４の出力端子に接続または接続可能とされ、他端がオペアンプ４の反転入力端子に接続または接続可能とされた３つのコンデンサＣ１、Ｃ２、Ｃ３を備えている。このうちコンデンサＣ１は、基準電圧Ｖrefpに応じて蓄積された電荷の一部を順次コンデンサＣ２に分配するために用いられ、コンデンサＣ２は、分配された電荷のうちデジタル値の論理レベルが１であるときの電荷だけをコンデンサＣ３に移すために用いられる。また、コンデンサＣ３は、移された電荷を加算しながら保持するために用いられ、出力電圧ＶoutはコンデンサＣ３の蓄積電荷に応じて定まる。

本手段によれば、２進コード値であるデジタル値の上位ビットから順に、その論理レベルに応じて電荷分配状態Ｂを起点として電荷初期化状態Ｃ′または電荷加算状態Ｃに遷移させることによりＤ／Ａ変換が可能となる。その結果、分解能に応じてコンデンサの数を増やすことなく、２進コード値のビット数に応じた分解能を持つＤ／Ａ変換が可能となり、従来のＤ／Ａ変換器と比べてレイアウト面積を低減することができる。

（第４の実施形態）
次に、本発明の第４の実施形態について図１０ないし図１２を参照しながら説明する。
図１０および図１１は、電圧オフセット機能が付加された可変ゲイン増幅器の構成および各スイッチの切替状態を示しており、図１、図８と同一構成要素には同一符号を付している。この可変ゲイン増幅器３１は、図１に示す可変ゲイン増幅器１と図８に示すＤ／Ａ変換器２１とを組み合わせた構成を備えており、ｍビットのＤ／Ａ変換動作を行った後、入力電圧ＶinをこのＤ／Ａ変換出力電圧だけオフセットし、このオフセット後の電圧をｎビットの分解能を持つゲインで増幅するものである。

可変ゲイン増幅器３１は、オペアンプ４、コンデンサＣ１、Ｃ２、Ｃ３（第１、第２、第３のコンデンサに相当）およびスイッチＳ1a、Ｓ1b、Ｓ1c、Ｓ2a、Ｓ2b、Ｓ2c、Ｓ3a、Ｓ3b、Ｓｆから構成されている。コンデンサＣ１、Ｃ２、Ｃ３は互いに等しい静電容量Ｃを有している。スイッチＳ1a〜Ｓｆは、アナログスイッチから構成されており、制御回路３５（制御手段に相当）から出力される切替信号により切り替えられる。

コンデンサＣ１の一端は、スイッチＳ1aを切り替えることにより信号入力端子２、入力端子２２またはオペアンプ４の出力端子に接続されるようになっており、コンデンサＣ２の一端は、スイッチＳ2aを切り替えることにより信号入力端子２、グランド線（所定電位Ｖrefm）またはオペアンプ４の出力端子に接続されるようになっている。また、コンデンサＣ３の一端は、スイッチＳ3aを切り替えることによりグランド線（所定電位Ｖrefm）またはオペアンプ４の出力端子に接続されるようになっている。コンデンサＣ１、Ｃ２、Ｃ３の各他端は、それぞれスイッチＳ1b、Ｓ2b、Ｓ3bを介してオペアンプ４の反転入力端子に接続されており、さらに、コンデンサＣ１、Ｃ２の各他端は、それぞれスイッチＳ1c、Ｓ2cを介してオペアンプ４の出力端子に接続されている。

図１０（ａ）、（ｂ）、（ｃ′）、（ｃ）は、それぞれＤ／Ａ変換動作における第１の状態、第２の状態、第３の状態、第４の状態に相当し、基準電圧Ｖrefpのサンプリング状態Ａ、コンデンサＣ１とＣ２との間での電荷分配状態Ｂ（分圧状態Ｂ）、コンデンサＣ２の電荷初期化状態Ｃ′、コンデンサＣ２からＣ３への電荷加算状態Ｃを表している。図中に示す矢印は、Ｄ／Ａ変換過程において当該各状態間での遷移が発生し得ることを示している。

図１１（ａ）、（ｂ）、（ｃ′）、（ｃ）は、それぞれ増幅動作における第５の状態、第６の状態、第７の状態、第８の状態に相当し、入力電圧ＶinをＤ／Ａ変換出力電圧だけオフセットした電圧のサンプリング状態Ａ、コンデンサＣ１とＣ３との間での電荷分配状態Ｂ（分圧状態Ｂ）、コンデンサＣ３の電荷初期化状態Ｃ′、コンデンサＣ３からＣ２への電荷加算状態Ｃを表している。図中に示す矢印は、増幅過程において当該各状態間での遷移が発生し得ることを示している。

図１２は、３ビットの２進コード値であるデジタル値「００１」をＤ／Ａ変換して１／８・Ｖrefpなるアナログの出力電圧Ｖoutを生成し、その後、入力電圧Ｖinからアナログ電圧１／８・Ｖrefpを減算したオフセット後の電圧を１倍以上２倍以下の所定ゲインで増幅する場合のタイミングチャートである。このうちＤ／Ａ変換動作は、第３の実施形態で説明した通りであるため説明を省略する。ただし、デジタル値が「００１」であるため、電荷分配状態Ｂ（図１０（ｂ））を起点とする電荷初期化状態Ｃ′（図１０（ｃ′））への移行が２回繰り返された後、電荷加算状態Ｃ（図１０（ｃ））に移行してＤ／Ａ変換動作を終了する。このときのコンデンサＣ１、Ｃ３の電荷は１／８・ＣＶrefpである。

その後、図１１（ａ）に示すように、スイッチＳ2bがオフとされた後、スイッチＳ1c、Ｓ2cがオンとされ、スイッチＳ1a、Ｓ2aが信号入力端子２（Ｖin）側に切り替えられる。このオフセットされた電圧のサンプリング状態Ａにおいて、コンデンサＣ３はホールドコンデンサとして機能し、コンデンサＣ１、Ｃ２に電荷Ｃ（Ｖin−１／８・Ｖrefp）がサンプリングされる。続いて、スイッチＳ1c、Ｓ2cがオフとされた後スイッチＳｆがオンとされ、コンデンサＣ３の電荷はゼロに初期化される。このときの出力電圧Ｖoutは０Ｖである。なお、１倍よりも小さいゲインで増幅する場合には、図１１（ａ）においてスイッチＳ2cがオフのままとされ、コンデンサＣ１にのみ電荷Ｃ（Ｖin−１／８・Ｖrefp）がサンプリングされ、コンデンサＣ２、Ｃ３の電荷がゼロに初期化される。

これ以降の増幅動作では、図１１に示す可変ゲイン増幅器３１のコンデンサＣ２、Ｃ３は、それぞれ図１に示す可変ゲイン増幅器１のコンデンサＣ３、Ｃ２と同じように機能する。そして、コンデンサＣ１とＣ３との間での電荷分配状態Ｂと、コンデンサＣ３の電荷初期化状態Ｃ′またはコンデンサＣ３からＣ２への電荷加算状態Ｃとを１サイクル繰り返す巡回動作（遷移動作）により１ビットのゲイン設定が可能となり、ｎサイクル（ｎ≧１）の巡回動作をさせることで、ｎビットの分解能を持つゲインでの増幅が可能となる。

可変ゲイン増幅器３１の一般式は、（８）式のように表すことができる。

以上説明したように、本実施形態の可変ゲイン増幅器３１は、一端が少なくともオペアンプ４の出力端子に接続可能とされ、他端がオペアンプ４の反転入力端子に接続可能とされた３つのコンデンサＣ１、Ｃ２、Ｃ３を備えている。そして、これらのコンデンサＣ１、Ｃ２、Ｃ３とオペアンプ４をＤ／Ａ変換動作とそれに続く増幅動作とで共通に用いている。この構成により、コンデンサの数を増やすことなく、Ｄ／Ａ変換によりデジタル値（２進コード値）に応じたアナログ電圧を設定でき、さらに、そのアナログ電圧だけオフセットされた入力電圧Ｖinに対し任意の巡回数を設定することにより任意の分解能を持つゲイン設定が可能となる。

（第５の実施形態）
次に、本発明の第５の実施形態について図１３および図１４を参照しながら説明する。
図１３は、可変ゲイン増幅器の構成および各スイッチの切替状態を示しており、図１、図７と同一または対応する構成要素には同一符号を付している。この可変ゲイン増幅器４１は、電荷累積手段４２、電荷分割手段４３および制御回路４５から構成されており、図７においてスイッチＳ10aを除くとともに、コンデンサＣ１０の一端がオペアンプ４の出力端子に直接接続された回路構成を備えている。ただし、本実施形態ではコンデンサＣ１０は第２のコンデンサに相当し、コンデンサＣ１１は第１のコンデンサに相当する。

電荷累積手段４２と電荷分割手段４３は、作用が互いに密接に関係しており、全体としてオペアンプ４およびコンデンサＣ１０、Ｃ１１を備えた構成となっている。電荷累積手段４２は、コンデンサＣ１０の蓄積電荷を初期化した後、２進コードのビットデータ値に応じて入力電圧Ｖinまたは所定の電圧Ｖrefm（０Ｖ）に応じた電荷をコンデンサＣ１０の蓄積電荷に累積的に加算するものである。電荷分割手段４３は、コンデンサＣ１０の蓄積電荷を予め設定された比（１／２）で分割してその電荷を再び蓄積するものである。

この可変ゲイン増幅器４１は、０倍〜１倍までのゲインを２進コードに従ってｎビットの分解能で設定可能となっている。また、図１に示す可変ゲイン増幅器１がバイナリコードのＭＳＢ側からＬＳＢ側に向かって順に処理するのに対し、本実施形態の可変ゲイン増幅器４１は、バイナリコードのＬＳＢ側からＭＳＢ側に向かって順に各ビットデータ値に対応して、電荷累積手段４２による電荷の累積動作と電荷分割手段４３による電荷の分割動作とを実行する点において異なっている。

次に、本実施形態の作用を説明する。
図１３（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれコンデンサＣ１０の初期化を兼ねたサンプリング状態Ａ、コンデンサＣ１０とＣ１１との間での電荷分配状態Ｂ（電荷累積動作、電荷分割動作）、コンデンサＣ１１への入力電圧Ｖinのサンプリング状態Ｃ、コンデンサＣ１１への電圧Ｖrefm（０Ｖ）のサンプリング状態Ｄを表している。図中に示す矢印は、増幅過程において当該各状態間での遷移が発生し得ることを示している。

図１４は、可変ゲイン増幅器４１の設定ゲインが５／８の場合のタイミングチャートである。最初のサンプリング状態Ａでは、２進コード「Ｋ１Ｋ２Ｋ３」＝「１０１」で表されるゲイン５／８のＬＳＢのデータ値が１であるため、スイッチＳ11c、Ｓｆがオンとされ、スイッチＳ11bがオフとされ、スイッチＳ11aが信号入力端子２（Ｖin）側に切り替えられる。これにより、コンデンサＣ１１に入力電圧Ｖinに応じた電荷ＣＶinがサンプリングされる。また、このサンプリング状態Ａは、コンデンサＣ１０の電荷の初期化を兼ねており、コンデンサＣ１０の電荷はゼロになる。

続いて、スイッチＳｆ、Ｓ11cがオフとされた後、スイッチＳ11bがオン、スイッチ11aが信号出力端子３（Ｖout）側に切り替えられ、サンプリング状態Ａから電荷分配状態Ｂになる。オペアンプ４の出力端子と反転入力端子との間に容量値の等しいコンデンサＣ１０とＣ１１が接続されるので、コンデンサＣ１０とＣ１１との間で電荷の加算と電荷の分割とが同時に行われ、コンデンサＣ１０、Ｃ１１の電荷は１／２・ＣＶinとなる。

次のビットＫ２は０であるため、スイッチＳ11bがオフとされ、スイッチＳ11cがオンとされ、スイッチＳ11aが電圧Ｖrefm側に切り替えられてサンプリング状態Ｄになる。これにより、コンデンサＣ１１に電圧Ｖrefmに応じた電荷ゼロがサンプリングされる。その後、電荷分配状態Ｂになり、コンデンサＣ１０とＣ１１との間で電荷の加算と電荷の分割とが同時に行われ、コンデンサＣ１０、Ｃ１１の電荷は１／４・ＣＶinとなる。

次のビットＫ１（ＭＳＢ）は１であるため、スイッチＳ11bがオフとされ、スイッチＳ11cがオンとされ、スイッチＳ11aが信号入力端子２（Ｖin）側に切り替えられてサンプリング状態Ｃになる。これにより、コンデンサＣ１１に入力電圧Ｖinに応じた電荷ＣＶinがサンプリングされる。その後、電荷分配状態Ｂになり、コンデンサＣ１０とＣ１１との間で電荷の加算と電荷の分割とが同時に行われ、コンデンサＣ１０、Ｃ１１の電荷は５／８・ＣＶinとなる。

すなわち、２進コードＫを（９）式に示すように「Ｋ１Ｋ２Ｋ３…Ｋn-1Ｋｎ」とすると、（１０）式に示すようにコンデンサＣ１０の初期化に対応した出力電圧Ｖout(n)は０となり、ＬＳＢに対応した最初の電荷の加算と分割とにより得られる出力電圧Ｖout(n-1)は（Ｖout(n)＋Ｋｎ・Ｖin）／２となる。制御回路４５は、ＬＳＢ側からＭＳＢ側に向かって順に各ビットに対応して、コンデンサＣ１０とＣ１１の電荷の加算とコンデンサＣ１０とＣ１１の電荷の分割（１／２）とを実行する。そして、ＭＳＢに対応した最後の電荷の加算と分割とにより得られる出力電圧Ｖout(0)は（Ｖout(1)＋Ｋｎ・Ｖin）／２となり、それが最終的な出力電圧Ｖoutとなる。その結果、２進コードＫで定まる可変ゲインに従い、（１１）式で示す出力電圧Ｖoutを得ることができる。

以上説明したように、本実施形態では２進コードのＬＳＢ側から順に各ビットに対応して、電荷累積手段４２による電荷の累積動作と電荷分割手段４３による電荷の分割動作とを実行する。すなわち、２進コードのビットデータ値に応じて、サンプリング状態ＣまたはＤにおいてコンデンサＣ１１に電荷を蓄積し、電荷分配状態Ｂに移行してコンデンサＣ１０とＣ１１の蓄積電荷の加算と電荷の分割とを実行する。その結果、分解能に応じてコンデンサの数を増やすことなく、任意の分解能を持つゲイン設定が可能となり、従来の可変ゲイン増幅器と比べてレイアウト面積を低減することができる。

増幅動作中、２進コードのビットデータ値が１と判定されると、スイッチＳ11aが信号入力端子２（Ｖin）側に切り替えられて入力電圧Ｖinに応じた電荷がサンプリングされる。このため、本実施形態の可変ゲイン増幅器４１は、増幅動作中における入力電圧Ｖinの変動が十分に小さい場合、すなわち入力電圧Ｖinの周波数が低い場合に好適となる。また、可変ゲイン増幅器４１の前段にサンプルホールド回路を設ければ、周波数が高い場合でも入力電圧Ｖinの変動による誤差を防止することができる。

（第６の実施形態）
次に、本発明の第６の実施形態について図１５および図１６を参照しながら説明する。
図１５は、巡回型Ｄ／Ａ変換器の構成および各スイッチの切替状態を示しており、図１３と同一の構成要素には同一符号を付している。この巡回型のＤ／Ａ変換器５１は、オペアンプ４、コンデンサＣ１０、Ｃ１１（第２、第１のコンデンサに相当）およびスイッチＳ11a、Ｓ11b、Ｓ11c、Ｓｆが図１３に示す可変ゲイン増幅器４１と同様に接続されて構成されている。入力端子２２には、一定の基準電圧Ｖrefpが入力されている。

電荷累積手段５２と電荷分割手段５３は、作用が互いに密接に関係しており、全体としてオペアンプ４およびコンデンサＣ１０、Ｃ１１を備えた構成となっている。電荷累積手段５２は、コンデンサＣ１０の蓄積電荷を初期化した後、２進コードのビットデータ値に応じた電荷または所定の電圧Ｖrefm（０Ｖ）に応じた電荷をコンデンサＣ１０の蓄積電荷に累積的に加算するものである。電荷分割手段５３は、コンデンサＣ１０の蓄積電荷を予め設定された比（１／２）で分割してその電荷を再び蓄積するものである。

図１５（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれコンデンサＣ１０の初期化を兼ねたサンプリング状態Ａ、コンデンサＣ１０とＣ１１との間での電荷分配状態Ｂ（電荷加算動作、電荷分割動作）、コンデンサＣ１１への基準電圧Ｖrefpのサンプリング状態Ｃ、コンデンサＣ１１への基準電圧Ｖrefm（０Ｖ）のサンプリング状態Ｄを表している。図中に示す矢印は、増幅過程において当該各状態間での遷移が発生し得ることを示している。

図１６は、２進コード値であるデジタル値「Ｋ１Ｋ２Ｋ３」が「１０１」の場合のＤ／Ａ変換器５１のタイミングチャートである。はじめにコンデンサＣ１０の電荷を初期化し（状態Ａ）、２進コードのＬＳＢ側から順に各ビットに対応して、コンデンサＣ１１に当該各ビットのデータ値に応じて基準電圧ＶrefpまたはＶrefmに応じた電荷を設定し（サンプリング状態Ａ、Ｃ、Ｄ）、コンデンサＣ１０、Ｃ１１をオペアンプ４の出力端子と入力端子との間に接続することにより、両コンデンサＣ１０、Ｃ１１の蓄積電荷の加算と電荷の分割（電荷累積動作、電荷分割動作）とを実行する（電荷分配状態Ｂ）。このときのスイッチの切替動作は、第５の実施形態で説明した可変ゲイン増幅器４１の切替動作と同様であるため具体的な説明は省略する。

２進コードＫを（９）式に示すように「Ｋ１Ｋ２Ｋ３…Ｋn-1Ｋｎ」とすると、（１２）式に示すようにコンデンサＣ１０の初期化に対応した出力電圧Ｖout(n)は０となり、ＬＳＢに対応した最初の電荷の加算と分割とにより得られる出力電圧Ｖout(n-1)は（Ｖout(n)＋Ｋｎ・Ｖrefp）／２となる。制御回路５５は、ＬＳＢ側からＭＳＢ側に向かって順に各ビットに対応して、コンデンサＣ１０とＣ１１の電荷の加算とコンデンサＣ１０とＣ１１の電荷の分割（１／２）とを巡回実行する。そして、ＭＳＢに対応した最後の電荷の加算と分割とにより得られる出力電圧Ｖout(0)は（Ｖout(1)＋Ｋｎ・Ｖrefp）／２となり、それが最終的な出力電圧Ｖoutとなる。その結果、２進コードＫに従い、（１３）式で示すアナログの出力電圧Ｖoutを得ることができる。

以上説明したように、本実施形態のＤ／Ａ変換器５１は、デジタル値（２進コード値）のＬＳＢ側から順に各ビットデータ値に対応して、サンプリング状態ＣまたはＤにおいてコンデンサＣ１１に電荷を蓄積し、電荷分配状態Ｂに移行してコンデンサＣ１０とＣ１１の蓄積電荷の加算と電荷の分割とを実行する。この巡回動作の結果、分解能に応じてコンデンサの数を増やすことなく、デジタル値のビット数に応じた分解能を持つＤ／Ａ変換が可能となり、従来のＤ／Ａ変換器と比べてレイアウト面積を低減することができる。また、Ｄ／Ａ変換器５１の後段にサンプルホールド回路を設け、一定周期ごとにＤ／Ａ変換動作とそのＤ／Ａ変換結果のサンプルホールド動作とを繰り返すことにより、定常的なアナログ電圧出力が可能となる。

（第７の実施形態）
次に、本発明の第７の実施形態について図１７を参照しながら説明する。
図１７は、上述した可変ゲイン増幅器の適用例を示している。図１７（ａ）は、図示しない車載センサからの入力電圧Ｖinを可変ゲイン増幅器１（図１参照）により感度補正しながら増幅し、適当なダイナミックレンジにまで増幅した電圧をＡ／Ｄ変換器９１によりＡ／Ｄ変換してデジタルデータＤoutを得る信号入力回路を示している。

車両のＥＣＵに搭載されたマイクロコンピュータ（マイコン）９２は、上述した制御回路５が実行する切替制御を実行するとともに、Ａ／Ｄ変換器９１の変換動作を制御する。マイコン９２は、センサ信号の増幅に先立って或いはセンサ信号の増幅途中で、所定の基準電圧を入力電圧ＶinとしたときのデジタルデータＤoutが所定の値となるように、可変ゲイン増幅器１のゲインを自動設定するＡＧＣ（Automatic Gain Control）機能を有している。

図１７（ｂ）は、車載センサからの入力電圧Ｖinをオフセット補正回路９３によりオフセット補正し、可変ゲイン増幅器１により感度補正しながら増幅した後、Ａ／Ｄ変換器９１によりＡ／Ｄ変換してデジタルデータＤoutを得る信号入力回路を表している。ＲＯＭ９４には、検査工程において、各センサに対するオフセット補正電圧と設定ゲインとが書き込まれている。コントローラ９６は、ＲＯＭ９４からレジスタ９５を介してオフセット補正電圧とゲインとを読み出し、それに従ってオフセット補正回路９３のオフセット補正動作と可変ゲイン増幅器１の増幅動作を制御する。

このように、センサ信号のＡ／Ｄ入力回路に可変ゲイン増幅器１を用いることにより、従来のものと比べてレイアウト面積を低減することができる。その結果、例えば図１７（ｂ）に示す信号入力回路を車載センサ側に設けることができ、ＥＣＵ側のマイコンの処理負担を軽減することができる。

（第８の実施形態）
図１８は、図１に示した可変ゲイン増幅器１を差動の形態に構成したものである。この可変ゲイン増幅器１０１の入力端子１０２、１０３にはそれぞれ電圧Ｖinp、Ｖinmが入力され、この差動入力電圧（Ｖinp−Ｖinm）を２進コード値で規定されたゲインで差動増幅した電圧（Ｖoutp−Ｖoutm）は、信号出力端子１０３、２０３から出力される。

可変ゲイン増幅器１０１は、差動出力形態を有するオペアンプ１０４、コンデンサＣ１０１、Ｃ２０１（第１のコンデンサに相当）、コンデンサＣ１０２、Ｃ２０２（第２のコンデンサに相当）、コンデンサＣ１０３、Ｃ２０３（第３のコンデンサに相当）およびスイッチＳ101a、Ｓ201a、Ｓ101b、Ｓ201b、Ｓ102a、Ｓ202a、Ｓ103a、Ｓ203a、Ｓ103b、Ｓ203b、Ｓf1、Ｓf2から構成されている。

これらのコンデンサＣ１０１〜Ｃ２０３は、互いに等しい静電容量Ｃを有している。スイッチＳ101a〜Ｓf2は、アナログスイッチから構成されており、ＥＣＵのマイコンやセンサの信号処理回路などの制御回路１０５（制御手段に相当）から出力される切替信号により切り替えられる。電荷分割手段１０６は、オペアンプ１０４およびコンデンサＣ１０１、Ｃ２０１、Ｃ１０２、Ｃ２０２から構成されており、電荷累積手段１０７は、オペアンプ１０４およびコンデンサＣ１０２、Ｃ２０２、Ｃ１０３、Ｃ２０３から構成されている。ＶＢは適当なバイアス電圧である。

この可変ゲイン増幅器１０１の動作は、差動動作する点を除けば第１の実施形態で説明した可変ゲイン増幅器１の動作と同様となり、ｎサイクル（ｎ≧１）の巡回動作をさせることで、（１）式に示したように２進コード値で規定されたｎビットの分解能を持つゲイン設定が可能となる。また、差動動作によりコモンモードノイズを有効に除去することができる。さらに、電圧Ｖinp側と電圧Ｖinm側とで回路レイアウトは対称構造とされ同一タイミングで動作させるので、例えば各スイッチの切り替え時にフィードスルーによる不要電荷の注入があっても、差動動作によりその電荷注入による誤差を相殺することができる。

（第９の実施形態）
図１９は、図１３に示した可変ゲイン増幅器４１を差動の形態に構成したものであり、図１８と同一構成要素には同一符号を付している。この可変ゲイン増幅器１１１は、オペアンプ１０４、コンデンサＣ１１０、Ｃ２１０（第２のコンデンサに相当）、コンデンサＣ１１１、Ｃ２１１（第１のコンデンサに相当）、およびスイッチＳ111a、Ｓ211a、Ｓ111b、Ｓ211b、Ｓ111c、Ｓ211c、Ｓf1、Ｓf2から構成されている。

これらのコンデンサＣ１１０〜Ｃ２１１は、互いに等しい静電容量Ｃを有している。スイッチＳ111a〜Ｓf2は、アナログスイッチから構成されており、ＥＣＵのマイコンやセンサの信号処理回路などの制御回路１１５（制御手段に相当）から出力される切替信号により切り替えられる。電荷累積手段１１２と電荷分割手段１１３は、作用が互いに密接に関係しており、全体としてオペアンプ１０４およびコンデンサＣ１１０、Ｃ１１１、Ｃ２１０、Ｃ２１１を備えた構成となっている。ＶＡ、ＶＢは適当なバイアス電圧であり、互いに同じ電圧であってもよい。

この可変ゲイン増幅器１１１の動作は、差動動作する点を除けば第５の実施形態で説明した可変ゲイン増幅器４１の動作と同様となる他、差動動作をすることにより第８の実施形態と同様の効果が得られる。

（第１０の実施形態）
図２０は、図８に示したＤ／Ａ変換器２１を差動の形態に構成したものであり、図１８と同一構成要素には同一符号を付している。このＤ／Ａ変換器１２１の入力端子１２２、２２２にはそれぞれ一定の基準電圧Ｖrefp、Ｖrefmが入力されており、デジタル値をＤ／Ａ変換して得られるアナログ電圧（Ｖoutp−Ｖoutm）は、信号出力端子１０３、２０３から出力される。

Ｄ／Ａ変換器１２１は、オペアンプ１０４、コンデンサＣ１０１、Ｃ２０１（第１のコンデンサに相当）、コンデンサＣ１０２、Ｃ２０２（第２のコンデンサに相当）、コンデンサＣ１０３、Ｃ２０３（第３のコンデンサに相当）およびスイッチＳ101a、Ｓ201a、Ｓ101b、Ｓ201b、Ｓ102a、Ｓ202a、Ｓ103b、Ｓ203b、Ｓf1、Ｓf2から構成されている。

これらのコンデンサＣ１０１〜Ｃ２０３は、互いに等しい静電容量Ｃを有している。スイッチＳ101a〜Ｓf2は、ＥＣＵのマイコンやセンサの信号処理回路などの制御回路１２５（制御手段に相当）から出力される切替信号により切り替えられる。電荷分割手段１２３は、オペアンプ１０４およびコンデンサＣ１０１、Ｃ２０１、Ｃ１０２、Ｃ２０２から構成されており、電荷累積手段１２４は、オペアンプ１０４およびコンデンサＣ１０２、Ｃ２０２、Ｃ１０３、Ｃ２０３から構成されている。ＶＢは適当なバイアス電圧である。

このＤ／Ａ変換器１２１の動作は、差動動作する点を除けば第３の実施形態で説明したＤ／Ａ変換器２１の動作と同様となる他、差動動作をすることにより第８の実施形態と同様の効果が得られる。

（第１１の実施形態）
図２１は、図１５に示したＤ／Ａ変換器５１を差動の形態に構成したものであり、図１９と同一構成要素には同一符号を付している。このＤ／Ａ変換器１３１は、オペアンプ１０４、コンデンサＣ１１０、Ｃ２１０（第２のコンデンサに相当）、コンデンサＣ１１１、Ｃ２１１（第１のコンデンサに相当）、およびスイッチＳ111a、Ｓ211a、Ｓ111b、Ｓ211b、Ｓ111c、Ｓ211c、Ｓf1、Ｓf2から構成されている。

これらのコンデンサＣ１１０〜Ｃ２１１は、互いに等しい静電容量Ｃを有している。スイッチＳ111a〜Ｓf2は、ＥＣＵのマイコンやセンサの信号処理回路などの制御回路１３５（制御手段に相当）から出力される切替信号により切り替えられる。電荷累積手段１３２と電荷分割手段１３３は、作用が互いに密接に関係しており、全体としてオペアンプ１０４およびコンデンサＣ１１０、Ｃ１１１、Ｃ２１０、Ｃ２１１を備えた構成となっている。ＶＡ、ＶＢは適当なバイアス電圧であり、互いに同じ電圧であってもよい。

このＤ／Ａ変換器１３１の動作は、差動動作する点を除けば第６の実施形態で説明したＤ／Ａ変換器５１の動作と同様となる他、差動動作をすることにより第８の実施形態と同様の効果が得られる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
［第１の実施形態の変形例］
コンデンサＣ１、Ｃ２、Ｃ３の各一端は、少なくともオペアンプ４の出力端子に接続または接続可能とされ、他端はオペアンプ４の反転入力端子に接続または接続可能とされていればよい。この場合、少なくともコンデンサＣ１（必要に応じてコンデンサＣ３）に入力電圧Ｖinに応じた電荷を蓄積でき、コンデンサＣ３の電荷を保存したままコンデンサＣ１とＣ２との間で電荷分配ができ、コンデンサＣ１、Ｃ３の電荷を保存したままコンデンサＣ２を所定の電荷状態にでき、コンデンサＣ１の電荷を保存したままコンデンサＣ２の電荷をコンデンサＣ３に移すことができる構成とする。

入力電圧Ｖinのサンプリング状態Ａにおいて、ゲインに応じてコンデンサＣ１またはコンデンサＣ１、Ｃ３に入力電圧Ｖinに応じた電荷を蓄積するとともに、残るコンデンサＣ２（、Ｃ３）の電荷をゼロ以外の値に初期化する構成としてもよい。また、サンプリング状態Ａにおける初期化は、オペアンプ４の出力端子と反転入力端子との間を接続するとともに、初期化するコンデンサＣ２（、Ｃ３）をオペアンプ４の出力端子と反転入力端子との間に接続して行う回路方式に限られない。

コンデンサＣ２の電荷初期化状態Ｃ′において、コンデンサＣ２の電荷をゼロ以外の値に設定する構成としてもよい。電荷加算状態Ｃにおいて、コンデンサＣ２の電荷の一部をコンデンサＣ３に移す構成としてもよい。
コンデンサＣ１、Ｃ２、Ｃ３の電荷を保存する場合、コンデンサＣ１、Ｃ２、Ｃ３の他端をオペアンプ４の反転入力端子から切り離すことことに替えて、コンデンサＣ１、Ｃ２、Ｃ３の一端を開放する構成としてもよい。

コンデンサＣ１、Ｃ２、Ｃ３の静電容量は、互いに異なっていてもよい。
電荷累積手段７は、各ビットのデータ値に応じて、コンデンサＣ３に蓄積された電荷からコンデンサＣ２の蓄積電荷を減算してその結果を再び蓄積可能に構成してもよい。また、コンデンサＣ２に替えてコンデンサＣ１に蓄積された電荷をコンデンサＣ３に転送してもよい。

［第２の実施形態の変形例］
コンデンサＣ１０は、オペアンプ４の出力端子と反転入力端子との間に接続可能とされており、コンデンサＣ１１は、一端が少なくともオペアンプ４の出力端子に接続可能とされ、他端が少なくともオペアンプ４の反転入力端子に接続可能とされていればよい。この場合、コンデンサＣ１、Ｃ２に入力電圧Ｖinに応じた電荷を蓄積でき、コンデンサＣ２の電荷をコンデンサＣ１に移すことができ、コンデンサＣ２に増幅電圧に応じた電荷を蓄積できる構成とする。

電荷加算状態Ｂにおいて、コンデンサＣ１１の電荷の一部をコンデンサＣ１０に移す構成としてもよい。増幅電圧のサンプリング状態Ｃにおいて、コンデンサＣ１１の他端をグランド電位以外の電位に接続してもよく、或いはコンデンサＣ１１に出力電圧の分圧電圧に応じた電荷を蓄積する構成としてもよい。
コンデンサＣ１０、Ｃ１１の静電容量は、互いに異なっていてもよい。

［第３の実施形態の変形例］
コンデンサＣ１、Ｃ２、Ｃ３の各一端は、少なくともオペアンプ４の出力端子に接続または接続可能とされ、他端はオペアンプ４の反転入力端子に接続または接続可能とされていればよい。この場合、コンデンサＣ１に基準電圧Ｖrefpに応じた電荷を蓄積するとともにコンデンサＣ２、Ｃ３の電荷を初期化でき、コンデンサＣ３の電荷を保存したままコンデンサＣ１とＣ２との間で電荷分配ができ、コンデンサＣ１、Ｃ３の電荷を保存したままコンデンサＣ２の電荷を初期化でき、コンデンサＣ１の電荷を保存したままコンデンサＣ２の電荷をコンデンサＣ３に移すことができる構成とする。

基準電圧Ｖrefpのサンプリング状態Ａにおける初期化は、オペアンプ４の出力端子と反転入力端子との間を接続するとともに、初期化するコンデンサＣ２、Ｃ３をオペアンプ４の出力端子と反転入力端子との間に接続して行う回路方式に限られない。
コンデンサＣ１、Ｃ２、Ｃ３の電荷を保存する場合、コンデンサＣ１、Ｃ２、Ｃ３の他端をオペアンプ４の反転入力端子から切り離すことことに替えて、コンデンサＣ１、Ｃ２、Ｃ３の一端を開放する構成としてもよい。
コンデンサＣ１、Ｃ２、Ｃ３の静電容量は、所定の重み付けがなされていてもよい。

第４の実施形態についても、上記第１の実施形態、第３の実施形態と同様の変形が可能である。
第７の実施形態において、可変ゲイン増幅器１に替えて可変ゲイン増幅器１１、３１または４１を用いてもよい。可変ゲイン増幅器３１を用いる場合には、図１７（ｂ）におけるオフセット補正回路９３を省くことができる。
差動動作する各実施形態についても、シングル動作する各実施形態と同様の変形が可能である。

１、１１、３１、４１、１０１、１１１は可変ゲイン増幅器、２、１０２、２０２は信号入力端子、３、１０３、２０３は信号出力端子、４、１０４はオペアンプ（演算増幅器）、５、１５、２５、３５、４５、５５、１０５、１１５、１２５、１３５は制御回路（制御手段）、６、２３、４３、５３、１０６、１１３、１２３、１３３は電荷分割手段、７、２４、４２、５２、１０７、１１２、１２４、１３２は電荷累積手段、２１、５１、１２１、１３１はＤ／Ａ変換器、Ｃ１、Ｃ１０１、Ｃ２０１はコンデンサ（第１のコンデンサ）、Ｃ２、Ｃ１０２、Ｃ２０２はコンデンサ（第２のコンデンサ）、Ｃ３、Ｃ１０３、Ｃ２０３はコンデンサ（第３のコンデンサ）、Ｃ１０、Ｃ１１はコンデンサ（第１、第２のコンデンサ／第２、第１のコンデンサ）、Ｃ１１０、Ｃ１１１はコンデンサ（第２、第１のコンデンサ）、Ｃ２１０、Ｃ２１１はコンデンサ（第２、第１のコンデンサ）である。

Claims (8)

1. 信号入力端子に与えられる入力電圧を２進コード値で規定されたゲインで増幅して信号出力端子から出力する可変ゲイン増幅器であって、
   電荷を蓄積可能に構成され、前記２進コードのビットデータ値に応じて前記入力電圧または所定の電圧に応じた電荷を蓄積電荷に累積加算する電荷累積手段と、
   前記電荷累積手段の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する電荷分割手段と、
   前記電荷累積手段の蓄積電荷を初期化した後、前記２進コードのＬＳＢ側から順に各ビットデータ値に対応して、前記電荷累積手段による電荷の累積動作と前記電荷分割手段による電荷の分割動作とを実行する制御手段とを備えていることを特徴とする可変ゲイン増幅器。
2. 前記電荷累積手段および電荷分割手段は、
   出力端子が前記信号出力端子に接続された演算増幅器と、
   前記演算増幅器の出力端子と入力端子との間に接続可能とされ、一端が前記信号入力端子に接続可能であって前記入力電圧または所定の電圧に応じた電荷を設定可能な第１のコンデンサと、
   前記演算増幅器の出力端子と入力端子との間に接続され、電荷を初期設定可能な第２のコンデンサとから構成され、
   前記制御手段は、はじめに前記第２のコンデンサの電荷を初期化し、前記２進コードのＬＳＢ側から順に各ビットに対応して、前記第１のコンデンサに当該各ビットのデータ値に応じて前記入力電圧に応じた電荷または所定の電荷を設定し、前記第１および第２のコンデンサを前記演算増幅器の出力端子と入力端子との間に接続することにより、両コンデンサの蓄積電荷の加算と電荷の分割とを実行することを特徴とする請求項１記載の可変ゲイン増幅器。
3. 差動入力電圧を２進コード値で規定されたゲインで差動増幅して差動出力するように、前記電荷累積手段および前記電荷分割手段が差動の形態に構成されていることを特徴とする請求項１または２記載の可変ゲイン増幅器。
4. 前記各コンデンサは、互いに等しい静電容量を有していることを特徴とする請求項２記載の可変ゲイン増幅器。
5. 基準電圧を２進コード値に応じたアナログ電圧に変換して信号出力端子から出力するＤ／Ａ変換器であって、
   電荷を蓄積可能に構成され、前記２進コードのビットデータ値に応じて前記基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を蓄積電荷に累積加算する電荷累積手段と、
   前記電荷累積手段の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する電荷分割手段と、
   前記電荷累積手段の蓄積電荷を初期化した後、前記２進コードのＬＳＢ側から順に各ビットデータ値に対応して、前記電荷累積手段による電荷の累積動作と前記電荷分割手段による電荷の分割動作とを実行する制御手段とを備えていることを特徴とするＤ／Ａ変換器。
6. 前記電荷累積手段および電荷分割手段は、
   出力端子が前記信号出力端子に接続された演算増幅器と、
   前記演算増幅器の出力端子と入力端子との間に接続可能とされ、前記基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を設定可能な第１のコンデンサと、
   前記演算増幅器の出力端子と入力端子との間に接続され、電荷を初期設定可能な第２のコンデンサとから構成され、
   前記制御手段は、はじめに前記第２のコンデンサの電荷を初期化し、前記２進コードのＬＳＢ側から順に各ビットに対応して、前記第１のコンデンサに当該各ビットのデータ値に応じて前記基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を設定し、前記第１および第２のコンデンサを前記演算増幅器の出力端子と入力端子との間に接続することにより、両コンデンサの蓄積電荷の加算と電荷の分割とを実行することを特徴とする請求項５記載のＤ／Ａ変換器。
7. ２つの基準電圧の差分電圧を２進コード値に応じたアナログ電圧に変換して差動出力するように、前記電荷累積手段および前記電荷分割手段が差動の形態に構成されていることを特徴とする請求項５または６記載のＤ／Ａ変換器。
8. 前記各コンデンサは、互いに等しい静電容量を有していることを特徴とする請求項６記載のＤ／Ａ変換器。

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