JP2003283337A - Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 低電源電圧で動作し、且つ出力信号の高周波
成分及びノイズ成分の少ないＤ／Ａ変換器を得る。 【解決手段】 クロックφ１がハイレベルである期間
に、デジタル信号に基づいて、容量素子Ｃ１１〜Ｃ１ｉ
を基準電圧Ｖｒ＋又はＶｒ−とサンプリンググランドＶ
１との間に接続して基準電圧とサンプリンググランドＶ
１との差に応じた電荷を保持させ、且つ容量素子Ｃ２１
〜Ｃ２ｉを基準電圧Ｖｒ＋又はＶｒ−とサンプリンググ
ランドＶ２との間に接続して基準電圧とサンプリンググ
ランドＶ２との差に応じた電荷を保持させ、クロックφ
２がハイレベルである期間に、容量素子Ｃ１１〜Ｃ１
ｉ、Ｃ２１〜Ｃ２ｉを演算増幅器１００の入力端子と出
力端子との間に帰還容量素子Ｃfbと並列に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、オーディオ機器
等の分野での信号処理に用いられる、デジタル信号をア
ナログ信号に変換するためのＤ／Ａ変換器に関し、特
に、低い電源電圧で動作し且つ高調波成分及びノイズ成
分の少ないアナログ信号を出力することの可能なスイッ
チト・キャパシタ型のＤ／Ａ変換器及びこれを用いたデ
ルタシグマ型Ｄ／Ａ変換器に関する。

【０００２】

【従来の技術】従来、オーディオ分野、例えばコンパク
トディスク（ＣＤ）で用いられる１６ビットデジタル信
号等の高ビットのデジタル入力信号を、アナログ出力信
号に変換するようにした信号変換装置として、例えば、
図６に示すような、いわゆるデルタシグマ型Ｄ／Ａ変換
器が提案されている。この信号変換装置１０において
は、１６ビット等の高ビットデジタル入力信号を、デジ
タルフィルタ１１で６４倍から１２８倍程度に補間し、
さらに、補間処理されたデジタル信号をデジタルデルタ
シグマ変調器１２でビット数の少ない（低分解能）デジ
タル信号に変換し、さらに、信号制御回路１３で、次段
のスイッチト・キャパシタ型Ｄ／Ａ変換器１５を制御で
きる適切な形態のデジタルデータに変換し、スイッチト
・キャパシタ型Ｄ／Ａ変換器１５でアナログ出力信号を
得るようにしている。

【０００３】前記スイッチト・キャパシタ型Ｄ／Ａ変換
器１５としては、数々のものが提案されている。例え
ば、本出願人が先に出願した特開平１１−０５５１２１
号公報に記載のスイッチト・キャパシタ型のＤ／Ａ変換
器４０においては、図７に示すように、出力端子と反転
入力端子とが容量素子Ｃfbで接続されると共に、非反転
入力端子がアナロググランドに接続されている演算増幅
器１００と、容量素子Ｃ１〜Ｃｉと、容量素子Ｃ1 〜Ｃ
i と演算増幅器１００の反転入力端子との間に接続され
たスイッチＳＢと、各容量素子Ｃ1 〜Ｃi の右側の端
子、つまり、前記スイッチＳＢと接続される側の端子を
アナロググランドに接続するスイッチＳＵ１〜ＳＵi
と、容量素子Ｃ1 〜Ｃi の左側の端子を２種類の基準電
圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵ
Ｇ１〜ＳＵＧｉと、各容量素子Ｃ１〜Ｃｉの左側の端子
と演算増幅器１００の出力端子との間に接続されたスイ
ッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を
供給するためのクロック供給部２００とを備えている。

【０００４】そして、第１の期間にデジタルデータにし
たがって、所定の基準電圧に対応する電荷を容量素子Ｃ
１〜Ｃｉに保持させ、第２の期間に容量素子Ｃ１〜Ｃｉ
を演算増幅器１００の反転入力端子と出力端子との間に
接続している。つまり、クロックφ１がハイレベルのと
きデジタルデータＳｘ（ｘ＝１〜ｉ）の極性に応じて、
例えば、デジタルデータＳｘが“１”の場合には、容量
素子Ｃｘを、基準電圧Ｖｒ＋とアナロググランドとの間
に接続し、容量素子Ｃｘに、プラス極性の電荷をサンプ
リングし、デジタルデータＳｘが“−１”の場合には、
基準電圧Ｖｒ−とアナロググランドとの間に接続してマ
イナス極性の電荷をサンプリングし、クロックφ２がハ
イレベルのときに容量素子Ｃｘを演算増幅器１００の出
力端子と反転入力端子との間に接続するようにしてい
る。

【０００５】

【発明が解決しようとする課題】ところで、前記特開平
１１−０５５１２１号公報に記載のスイッチト・キャパ
シタ型Ｄ／Ａ変換器４０を、例えば、ＭＯＳ半導体集積
回路として実現し、正の電源電位ＶＤＤと負の電源電位
０〔Ｖ〕との元で動作させる場合、できるだけ高いＳＮ
比を得るため、基準電圧を大きくし、容量素子のサンプ
リングに起因する、いわゆるｋＴ／Ｃノイズを低減し、
且つ容易な構成とするために、基準電圧Ｖｒ＋をＶＤＤ
とし、基準電圧Ｖｒ−を０〔Ｖ〕とし、アナロググラン
ドを電源電圧の中点電位（１／２）・ＶＤＤとしてい
る。

【０００６】図８は、容量素子Ｃｉ周辺の各部位の電位
の様子を表したものであって、図８（ａ）は、基準電圧
としてＶｒ＋が選択された場合を表し、容量素子Ｃｉを
２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続す
るスイッチＳＵＧｉがＭＯＳトランジスタで構成される
ＭＯＳスイッチＱ１に対応し、容量素子Ｃｉをアナログ
グランドに接続するためのスイッチＳＵｉがＭＯＳスイ
ッチＱ２に対応している。また、図８（ｂ）は基準電圧
としてＶｒ−が選択された場合を表し、スイッチＳＵｉ
がＭＯＳスイッチＱ３に対応し、スイッチＳＵＧｉがＭ
ＯＳスイッチＱ４に対応している。

【０００７】ここで、アナロググランドに接続される、
ＭＯＳスイッチＱ２及びＱ３が、図８（ａ）及び（ｂ）
に示すように、ＮチャネルＭＯＳトランジスタで構成さ
れている場合には、ソース電位は（１／２）・ＶＤＤで
あり、このとき、ゲート電位をＶＤＤとすると、ＭＯＳ
スイッチＱ２及びＱ３のゲート・ソース間電圧ＶＧＳ
は、（１／２）・ＶＤＤとなる。

【０００８】しかしながら低い電源電圧の元で、このＭ
ＯＳ半導体集積回路を動作させようとした場合、アナロ
ググランドに接続されるスイッチ（この場合Ｑ２及びＱ
３）は、ＭＯＳトランジスタで構成されているため、ゲ
ート・ソース間電圧ＶＧＳとＭＯＳトランジスタの閾値
電圧ＶＴとの相対関係によっては、ＭＯＳスイッチがオ
ン状態とならず、第１の期間に容量素子に電荷をサンプ
リングすることができない場合がある。

【０００９】図９は、異なる電源電圧で同じサイズのＮ
チャネルＭＯＳトランジスタを導通させた場合の、ソー
ス電位と抵抗値（いわゆるＯＮ抵抗値）との対応を表し
たものである。なお、図９において、横軸はソース電位
を表し、縦軸はＯＮ抵抗値を表す。また、特性線Ｌ１の
電源電圧ＶＤＤが最も低く、右側の特性線ほど電源電圧
ＶＤＤが高い。なお、特性線Ｌ１〜Ｌ３において、ソー
ス電位が（１／２）・ＶＤＤであるときのＯＮ抵抗値を
○印で表している。

【００１０】図９に示すように、電源電圧ＶＤＤが低く
なると、ソース電位が（１／２）・ＶＤＤであるときの
ＯＮ抵抗値は急激に高くなる。したがって、所定の時間
内に電荷をサンプリングするためには、ＯＮ抵抗値が低
くなるようにＭＯＳトランジスタのサイズを大きくしな
ければならない。しかしながら、スイッチを構成するＭ
ＯＳトランジスタのサイズを大きくするということは、
電荷をサンプリングするためにゲート電圧が変化しスイ
ッチがＯＦＦする時のフィードスルーノイズが大きくな
ることを意味し、各回のサンプリングにおける電荷量に
ばらつきが発生し、これが演算増幅器１００の出力信号
に高調波を発生させたり、ノイズを発生させたりすると
いったことにつながる。

【００１１】また、仮に、基盤効果による閾値電圧ＶＴ
の変化を無視しても、ゲート・ソース間電圧、つまり
（１／２）・ＶＤＤが閾値電圧ＶＴ以下であると、ＭＯ
ＳスイッチはＯＮ状態とならないため、動作可能な最低
電源電圧ＶＤＤは、ＶＤＤ＝２・ＶＴとなる。同様に、
アナロググランドに接続されるスイッチをＰチャネルＭ
ＯＳトランジスタで構成した場合、図８（ａ）のＭＯＳ
スイッチＱ２及びＱ３が、ＰチャネルＭＯＳトランジス
タとなることから、この場合も上記と同様に、ゲート・
ソース間電圧ＶＧＳは（１／２）・ＶＤＤとなる。よっ
て、これが閾値電圧ＶＴ以下であった場合には、ＭＯＳ
スイッチＱ２及びＱ３はＯＮ状態とならないから、動作
可能な最低電源電圧ＶＤＤは、ＶＤＤ＝２・ＶＴとな
る。なお、ＰチャネルＭＯＳトランジスタの場合、その
閾値電圧ＶＴの符号はマイナスであるから、この場合に
は、閾値電圧ＶＴはその絶対値と考える。

【００１２】また、アナロググランドに接続されるＭＯ
ＳスイッチＱ２及びＱ３が、ＮチャネルＭＯＳトランジ
スタ及びＰチャネルＭＯＳトランジスタを並列に接続し
て構成される場合には、この場合もこれらＭＯＳトラン
ジスタのゲート・ソース間電圧ＶＧＳは、（１／２）・
ＶＤＤとなる。したがって、このゲート・ソース間電圧
ＶＧＳが、ＭＯＳスイッチを構成する二つのＭＯＳトラ
ンジスタのうち、より低い方の閾値電圧ＶＴよりも低く
なると、ＭＯＳスイッチはＯＮ状態とならなくなるた
め、動作可能な最低電源電圧ＶＤＤは、閾値電圧ＶＴの
何れか低い方に基づいて決定される。つまり、動作可能
な最低電源電圧ＶＤＤは、ＭＯＳスイッチの閾値電圧Ｖ
Ｔによって制約されてしまうことになる。

【００１３】そこで、本発明は、上記従来の未解決の問
題に着目してなされたものであり、より低い電源電圧で
動作することができ、且つ良好な出力を得ることの可能
なＤ／Ａ変換器を提供することを目的としている。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るＤ／Ａ変換器は、与えられ
たデジタル信号をアナログ信号に変換するＤ／Ａ変換器
であって、第１の期間に、前記デジタル信号に基づい
て、電荷保持用電源電圧と第１の基準電圧との差に応じ
た電荷を保持する第１の容量素子及び前記電荷保持用電
源電圧と第２の基準電圧との差に応じた電荷を保持する
第２の容量素子と、第２の期間に、前記第１及び第２の
容量素子を演算増幅器の入力端子と出力端子との間に接
続するスイッチ手段と、を備えることを特徴としてい
る。

【００１５】また、請求項２に係るＤ／Ａ変換器は、与
えられたデジタル信号をアナログ信号に変換するＤ／Ａ
変換器であって、第１の期間に、前記デジタル信号に基
づいて、電荷保持用電源電圧と第１の基準電圧との差に
応じた電荷を保持する第１の容量素子及び前記電荷保持
用電源電圧と第２の基準電圧との差に応じた電荷を保持
する第２の容量素子と、第２の期間に、前記第１及び第
２の容量素子を演算増幅器の反転入力端子と非反転出力
端子との間に接続する第１のスイッチ手段と、前記第１
の期間に、前記デジタル信号に基づいて、前記電荷保持
用電源電圧と前記第１の基準電圧との差に応じた電荷を
保持する第３の容量素子及び前記電荷保持用電源電圧と
前記第２の基準電圧との差に応じた電荷を保持する第４
の容量素子と、前記第２の期間に、前記第３及び第４の
容量素子を前記演算増幅器の非反転入力端子と反転出力
端子との間に接続する第２のスイッチ手段と、を備える
ことを特徴としている。

【００１６】また、請求項３に係るＤ／Ａ変換器は、請
求項１又は２記載のＤ／Ａ変換器において、前記スイッ
チ手段は、ＭＯＳトランジスタを含んで構成されること
を特徴としている。本発明の請求項４に係るデルタシグ
マ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサン
プリングされたデジタル信号をアナログ信号に変換する
デルタシグマ型Ｄ／Ａ変換器であって、前記デジタル信
号を補間して、前記サンプリング周波数よりも周波数の
高い第２のデジタル信号に変換するデジタルフィルタ
と、前記第２のデジタル信号をノイズシェーピングして
より低ビット数の第３のデジタル信号に変換するデジタ
ルデルタシグマ変調器と、デジタル・アナログ変換を行
うＤ／Ａ変換器と、を備え、当該Ｄ／Ａ変換器は、第１
の期間に、前記第３のデジタル信号に基づいて、電荷保
持用電源電圧と第１の基準電圧との差に応じた電荷を保
持する第１の容量素子及び前記電荷保持用電源電圧と第
２の基準電圧との差に応じた電荷を保持する第２の容量
素子と、第２の期間に、前記第１及び第２の容量素子を
演算増幅器の入力端子と出力端子との間に接続するスイ
ッチ手段と、を備えることを特徴としている。

【００１７】また、請求項５に係るデルタシグマ型Ｄ／
Ａ変換器は、所定のサンプリング周波数でサンプリング
されたデジタル信号をアナログ信号に変換するデルタシ
グマ型Ｄ／Ａ変換器であって、前記デジタル信号を補間
して、前記サンプリング周波数よりも周波数の高い第２
のデジタル信号に変換するデジタルフィルタと、前記第
２のデジタル信号をノイズシェーピングしてより低ビッ
ト数の第３のデジタル信号に変換するデジタルデルタシ
グマ変調器と、デジタル・アナログ変換を行うＤ／Ａ変
換器と、を備え、当該Ｄ／Ａ変換器は、第１の期間に、
前記第３のデジタル信号に基づいて、電荷保持用電源電
圧と第１の基準電圧との差に応じた電荷を保持する第１
の容量素子及び前記電荷保持用電源電圧と第２の基準電
圧との差に応じた電荷を保持する第２の容量素子と、第
２の期間に、前記第１及び第２の容量素子を演算増幅器
の反転入力端子と非反転出力端子との間に接続する第１
のスイッチ手段と、前記第１の期間に、前記第３のデジ
タル信号に基づいて、前記電荷保持用電源電圧と前記第
１の基準電圧との差に応じた電荷を保持する第３の容量
素子及び前記電荷保持用電源電圧と前記第２の基準電圧
との差に応じた電荷を保持する第４の容量素子と、前記
第２の期間に、前記第３及び第４の容量素子を前記演算
増幅器の非反転入力端子と反転出力端子との間に接続す
る第２のスイッチ手段と、を備えることを特徴としてい
る。

【００１８】さらに、請求項６に係るデルタシグマ型Ｄ
／Ａ変換器は、請求項４又は５記載のデルタシグマ型Ｄ
／Ａ変換器において、前記スイッチ手段は、ＭＯＳトラ
ンジスタを含んで構成されることを特徴としている。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、第１の実施の形態を説明す
る。図１は、本発明の第１の実施の形態におけるスイッ
チト・キャパシタ型のＤ／Ａ変換器５０の回路構成図で
ある。なお、前記図７に示す従来のＤ／Ａ変換器４０と
同一部には同一符号を付与している。

【００２０】このＤ／Ａ変換器５０は、出力端子と反転
入力端子とが容量素子Ｃfbで接続されると共に、非反転
入力端子がアナロググランドＶ３に接続される演算増幅
器１００と、容量素子Ｃ１１〜Ｃ１ｉと、これら容量素
子Ｃ１１〜Ｃ１ｉと演算増幅器１００の反転入力端子と
の間に接続されたスイッチＳＢ１と、各容量素子Ｃ１１
〜Ｃ１ｉの右側の端子、つまり、前記スイッチＳＢ１と
接続される側の端子を第１のサンプリンググランドＶ１
にそれぞれ接続するスイッチＳＵ１１〜ＳＵ１ｉと、を
備えている。なお、以下、容量素子に電荷をサンプリン
グする動作の基準となる電位をサンプリンググランドと
呼ぶ。

【００２１】さらに、前記容量素子Ｃ１１〜Ｃ１ｉのそ
れぞれと対応する容量素子Ｃ２１〜Ｃ２ｉと、これら容
量素子Ｃ２１〜Ｃ２ｉと演算増幅器１００の反転入力端
子との間に接続されたスイッチＳＢ２と、各容量素子Ｃ
２１〜Ｃ２ｉの右側の端子、つまり、前記スイッチＳＢ
２と接続される側の端子を第２のサンプリンググランド
Ｖ２に接続するスイッチＳＵ２１〜ＳＵ２ｉと、前記容
量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉのそれぞれ対
応する容量素子の左側の端子どうしを、２種類の基準電
圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵ
Ｇ１〜ＳＵＧｉと、各容量素子Ｃ１１〜Ｃ１ｉ及びＣ２
１〜Ｃ２ｉのそれぞれ対応する容量素子の左側の端子ど
うしと前記演算増幅器１００の出力端子との間に接続さ
れたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１
及びφ２を供給するクロック供給部２００とを備えてい
る。

【００２２】前記クロック供給部２００から供給される
２種類のクロックφ１及びφ２は、図２に示すように、
それぞれ、ローレベルとハイレベルとを所定間隔で繰り
返すようなクロックであって、一方がハイレベルのとき
他方はローレベルとなって、互いのクロックのハイレベ
ル部分は重複しないようになっている。前記スイッチＳ
Ｕ１１〜ＳＵ１ｉ、ＳＵ２１〜ＳＵ２ｉはクロックφ１
がハイレベルであるとき導通状態（ＯＮ状態）となり、
これ以外のときには非導通状態（ＯＦＦ状態）となる。
これを図１においては、“φ１”で表している。

【００２３】前記スイッチＳＵＧ１〜ＳＵＧｉは、Ｄ／
Ａ変換器５０に入力される、１ビットのデータからなる
デジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応
じて、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉ
の左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに
接続する。具体的には、ｘ番目のデジタルデータをＳｘ
で表すものとすると、クロックφ１がハイレベルであり
且つデジタルデータＳｘの極性が“＋１”であるときに
は、基準電圧Ｖｒ＋に接続し、クロックφ１がハイレベ
ルであり且つデジタルデータＳｘの極性が“−１”であ
るときには、基準電圧Ｖｒ−に接続する。そして、これ
を、前記図１中では、“Ｓｘ・φ１”及び“Ｓｘｂ・φ
１”で表している。なお、前記“ｂ”は、論理反転を表
している。また、クロックφ１がローレベルであるとき
には非導通状態（ＯＦＦ状態）となる。

【００２４】ここで、前記デジタルデータＳｘの極性
は、そのデータ値が“１”であるとき“＋１”、データ
値が“０”であるとき“−１”とする。前記スイッチＳ
Ｂ１、ＳＢ２及びスイッチＳＹ１〜ＳＹｉは、クロック
φ２がハイレベルのとき導通状態（ＯＮ状態）となり、
これ以外のときには非導通状態（ＯＦＦ状態）となるス
イッチである。なお、図１においてこれを“φ２”で表
している。

【００２５】次に、上記第１の実施の形態の動作を説明
する。まず、クロックφ１がハイレベルの時には、スイ
ッチＳＵ１１〜ＳＵ１ｉ及びＳＵ２１〜ＳＵ２ｉがＯＮ
状態となり、容量素子Ｃ１１〜Ｃ１ｉの右側、つまり、
前記演算増幅器１００の反転入力端子と接続される側の
端子は、サンプリンググランドＶ１に接続され、同様
に、容量素子Ｃ２１〜Ｃ２ｉの右側は、サンプリンググ
ランドＶ２に接続される。さらに、スイッチＳＵＧ１〜
ＳＵＧｉの動作によって、デジタルデータＳ１〜Ｓｉの
極性（＋１又は−１）に応じて、容量素子Ｃ１１〜Ｃ１
ｉ及びＣ２１〜Ｃ２ｉの対応する容量素子どうしの左側
の端子が基準電圧Ｖｒ＋又はＶｒ−に接続され、容量素
子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉはそれぞれ基準電
圧Ｖｒ＋又はＶｒ−とサンプリンググランドＶ１又はＶ
２との差に対応する電荷を保持する。つまり、〔Ｖｒ
＋〕−Ｖ１、〔Ｖｒ＋〕−Ｖ２、〔Ｖｒ−〕−Ｖ１、
〔Ｖｒ−〕−Ｖ２の何れかに対応する電荷を保持する。

【００２６】この状態からクロックφ２がハイレベルに
なると、スイッチＳＹ１〜ＳＹｉがＯＮ状態となって、
容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉが演算増幅
器１００の出力端子（出力電位ＯＵＴ）と反転入力端子
との間に接続される。また、クロックφ２がハイレベル
になると、スイッチＳＢ１及びＳＢ２はＯＮ状態、スイ
ッチＳＵＧ１〜ＳＵＧｉ及びスイッチＳＵ１１〜ＳＵ１
ｉ及びＳＵ２１〜ＳＵ２ｉはＯＦＦ状態となる。これに
よって、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉ
に、クロックφ１がハイレベルである期間に保持された
電荷が、演算増幅器１００の帰還容量素子Ｃfbに転送つ
まり、積分される。

【００２７】すると、容量素子Ｃ１１〜Ｃ１ｉ、Ｃ２１
〜Ｃ２ｉ及びＣfbの間で、各容量素子で保持していた電
荷の電荷再分配を行うための電荷の移動が行われる。こ
こで、前記Cfb の値を零とし、また、容量素子の総数を
２・ｉ個（Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ）とし、こ
れらは全て同一の容量値Ｃ０とする。また、対をなす基
準電圧Ｖｒ＋及びＶｒ−間の中点、サンプリンググラン
ドＶ１及びＶ２間の中点を電源電圧の１／２、つまり、
（１／２）・ＶＤＤとし、基準電圧Ｖｒ＋を、（１／
２）・ＶＤＤよりもＶｒ０だけ高い電圧（Ｖｒ＋＝
〔（１／２）・ＶＤＤ〕＋Ｖｒ０）、基準電圧Ｖｒ−を
（１／２）・ＶＤＤよりもＶｒ０だけ低い電圧（Ｖｒ−
＝〔（１／２）・ＶＤＤ−Ｖｒ０〕）、サンプリンググ
ランドＶ１を（１／２）・ＶＤＤよりもＶａだけ低い電
圧（Ｖ１＝（１／２）・ＶＤＤ−Ｖａ）、サンプリング
グランドＶ２を（１／２）・ＶＤＤよりもＶａだけ高い
電圧（Ｖ２＝（１／２）・ＶＤＤ＋Ｖａ）とする。

【００２８】このとき、基準電圧Ｖｒ＋とサンプリング
グランドＶ１との電位差及び基準電圧Ｖｒ＋とサンプリ
ンググランドＶ２との電位差は次式（１）となり、ま
た、次式（２）が成り立つ。

【００２９】

【数１】

【００３０】ここで、クロックφ１がハイレベルである
期間に容量素子Ｃ１１及びＣ２１に保持される合計の電
荷は、デジタルデータＳ１が“１”のときも、Ｓ１が
“−１”のときも、同じ電荷量であって、Ｃ０・Ｓ１・
（Ｖｒ１＋Ｖｒ２）である。同様に、Ｃ１２及びＣ２２
に保持される電荷量の合計は、Ｃ０・Ｓ２・（Ｖｒ１＋
Ｖｒ２）、同様に、Ｃ１ｉ及びＣ２ｉに保持される電荷
量の合計は、Ｃ０・Ｓｉ・（Ｖｒ１＋Ｖｒ２）となる。

【００３１】次に、クロックφ１がハイレベルである期
間に各容量素子に保持される全電荷量と、クロックφ２
がハイレベルである期間に各容量素子に保持される全電
荷量との間には、差動増幅器１００の出力電圧をＯＵＴ
としたとき、電荷の保存則にしたがって、次式（３）が
成り立つ。 Ｃ０・Ｓ１・（Ｖｒ１＋Ｖｒ２）＋Ｃ０・Ｓ２・（Ｖｒ１＋Ｖｒ２）＋…… Ｃ０・Ｓｉ・（Ｖｒ１＋Ｖｒ２） ＝ＯＵＴ・（Ｃ１１＋Ｃ１２＋……＋Ｃ１ｉ＋……＋ Ｃ２１＋Ｃ２２＋……＋Ｃ２ｉ）……（３） 前記（３）式において、Ｃ１１〜Ｃ１ｉ及びＣ２１〜２
ｉは同一の容量値Ｃ０であるから、前記（３）式は、次
式（４）で表すことができ、これから、（５）式が導か
れる。

【００３２】 Ｃ０・（Ｖｒ１＋Ｖｒ２）・（Ｓ１＋Ｓ２＋……Ｓｉ） ＝ＯＵＴ・Ｃ０・２・ｉ ……（４） ＯＵＴ＝Ｖｒ０・（Ｓ１＋Ｓ２＋……＋Ｓｅ＋Ｓｆ＋……＋Ｓｉ）／ｉ ……（５） したがって、（５）式によれば、図１に示したスイッチ
ト・キャパシタ型Ｄ／Ａ変換器５０はｉビットのリニア
レベル型のＤ／Ａ変換器となる。

【００３３】この実施の形態によれば、以下に示すよう
な効果を得ることができる。前記図７に示す、従来のｉ
ビットのリニアレベル型のＤ／Ａ変換器４０では、図８
（ａ）より、次式（６）が成り立つ。 〔Ｖｒ−（１／２）・ＶＤＤ〕・Ｃｉ−（１／２）・ＶＤＤ・Ｃｉ ＝Ｖｒ・Ｃｉ ……（６） 一方、前記図１に示す本願発明におけるＤ／Ａ変換器５
０では、図３より、次式（７）及び（８）が成り立つ。
したがって、Ｃｉ′＝Ｃ１ｉ＝Ｃ２ｉとすると、電荷の
合計は、（７）及び（８）式から次式（９）となる。

【００３４】なお、図３において、（ａ）は、基準電圧
としてＶｒ＋が選択された場合、（ｂ）は、基準電圧と
してＶｒ−が選択された場合であって、容量素子Ｃ１ｉ
及びＣ２ｉの周辺の電位の様子を表している。 （〔Ｖｒ＋〕−Ｖ１）・Ｃ１ｉ−（１／２）・ＶＤＤ・Ｃ１ｉ ＝（〔Ｖｒ＋〕＋Ｖａ）・Ｃ１ｉ ……（７） （〔Ｖｒ＋〕−Ｖ２）・Ｃ２ｉ−（１／２）・ＶＤＤ・Ｃ２ｉ ＝（〔Ｖｒ＋〕−Ｖａ）・Ｃ２ｉ ……（８） 電荷の合計（７）＋（８） ＝（〔Ｖｒ＋〕＋Ｖａ）・Ｃ１ｉ＋（〔Ｖｒ＋〕−Ｖａ）・Ｃ２ｉ ＝〔Ｖｒ＋〕×２・Ｃｉ′ ……（９） したがって、従来のＤ／Ａ変換器４０においては、前記
（６）式に示すように、基準電圧Ｖｒ＋、Ｖｒ−を容量
Ｃｉでサンプリングし、電荷Ｖｒ・Ｃｉを得るようにし
ているのに対し、上記第１の実施の形態においては、前
記（８）式に示すように、電圧（〔Ｖｒ＋〕＋Ｖａ）を
容量Ｃｉ′／２で、また、電圧（〔Ｖｒ＋〕−Ｖａ）を
容量Ｃｉ′／２でサンプリングし、（〔Ｖｒ＋〕＋Ｖ
ａ）・Ｃｉ′／２＋（〔Ｖｒ＋〕−Ｖａ）・Ｃｉ′／２
＝〔Ｖｒ＋〕・Ｃｉ′なる電荷を得るようにしているこ
とと等しい。

【００３５】したがって、Ｄ／Ａ変換器５０の方が、従
来のＤ／Ａ変換器４０に比較してより低い電源電圧で動
作させることができる。また、上述のように、Ｄ／Ａ変
換器５０を、正の電源電位ＶＤＤと負の電源電位０
〔Ｖ〕の元で動作させ、基準電圧Ｖｒ＋をＶＤＤ電位と
し、基準電圧Ｖｒ−を０〔Ｖ〕電位とし、サンプリング
グランドＶ１を電源電圧の中点（１／２）・ＶＤＤより
もＶａだけ低い電位とし、サンプリンググランドＶ２を
電源電圧の中点電位（１／２）・ＶＤＤよりもＶａだけ
高い電位とする。

【００３６】このようにすることによって、スイッチＳ
ＵＧ１〜ＳＵＧｉのうち、基準電圧Ｖｒ＋に接続される
スイッチとしてＰチャネルＭＯＳトランジスタ、また、
基準電圧Ｖｒ−に接続されるスイッチとしてＮチャネル
ＭＯＳトランジスタを用いることができ、また、サンプ
リンググランドＶ１に接続されるスイッチＳＵ１１〜Ｓ
Ｕ１ｉとしてＮチャネルＭＯＳトランジスタ、サンプリ
ンググランドＶ２に接続されるスイッチＳＵ２１〜ＳＵ
２ｉとしてＰチャネルＭＯＳトランジスタを用いること
ができる。

【００３７】このように各スイッチをＰチャネル及びＮ
チャネルＭＯＳトランジスタで構成したときの、容量素
子の周囲の各部位の電位の様子を示したものが図３であ
る。図３（ａ）は、デジタルデータＳｘが“１”である
場合のクロックφ１がハイレベルである期間の様子、図
３（ｂ）はデジタルデータＳｘが“−１”である場合の
クロックφ１がハイレベルである期間の様子である。

【００３８】図３（ａ）において、ＭＯＳスイッチＱ５
は、図１におけるスイッチＳＵ１ｉに対応し、ＭＯＳス
イッチＱ６及びＱ７はそれぞれスイッチＳＵ２ｉ、ＳＵ
Ｇｉに対応している。同様に図３（ｂ）において、ＭＯ
ＳスイッチＱ８及びＱ９はそれぞれ図１におけるスイッ
チＳＵＧｉ、ＳＵ１ｉに対応し、ＭＯＳスイッチＱ１０
はスイッチＳＵ２ｉに対応している。

【００３９】図３（ａ）に示すように、容量素子Ｃ１ｉ
をサンプリンググランドＶ１に接続するＭＯＳスイッチ
Ｑ５は、ソース電位が（１／２）・ＶＤＤ−Ｖａであ
り、ゲート電位がＶＤＤであるから、ＭＯＳスイッチＱ
５のゲート・ソース間電圧ＶＧＳは（１／２）・ＶＤＤ
＋Ｖａとなる。このゲート・ソース間電圧ＶＧＳが閾値
電圧ＶＴ以下であるとＭＯＳスイッチはＯＮ動作しなく
なるので、ＭＯＳスイッチＱ５が正常なサンプリング動
作をすることが可能な最低の電源電圧ＶＤＤは、ＶＤＤ
＝２・（ＶＴ−Ｖａ）である。

【００４０】また、容量素子Ｃ２ｉをサンプリンググラ
ンドＶ２に接続するＭＯＳスイッチＱ６は、ソース電位
が（１／２）・ＶＤＤ＋Ｖａ、ゲート電位が０〔Ｖ〕で
あるので、ＭＯＳスイッチＱ６のゲート・ソース間電圧
ＶＧＳは｜（１／２）・ＶＤＤ＋Ｖａ｜となる。これが
閾値電圧の絶対値｜ＶＴ｜以下であるとＭＯＳスイッチ
Ｑ６はＯＮ動作しなくなるので、ＭＯＳスイッチＱ６が
正常なサンプリング動作可能な最低の電源電圧ＶＤＤ
は、ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。

【００４１】同様に、図３（ｂ）において、容量素子Ｃ
２ｉをサンプリンググランドＶ２に接続するＭＯＳスイ
ッチＱ１０は、ソース電位が（１／２）・ＶＤＤ＋Ｖａ
であり、ゲート電位が０〔Ｖ〕であるため、ＭＯＳスイ
ッチＱ１０のゲート・ソース間電圧ＶＧＳの絶対値は、
（１／２）・ＶＤＤ＋Ｖａとなる。これが閾値電圧ＶＴ
以下であるとＭＯＳスイッチＱ１０はＯＮ動作しなくな
るから、ＭＯＳスイッチＱ１０が正常なサンプリング動
作可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ
−Ｖａ）となる。

【００４２】また、容量素子Ｃ１ｉをサンプリンググラ
ンドＶ１に接続するＭＯＳスイッチＱ９は、ソース電位
が（１／２）・ＶＤＤ−Ｖａであり、ゲート電位がＶＤ
Ｄであるから、ＭＯＳスイッチＱ９のゲート・ソース間
電圧ＶＧＳは、（１／２）・ＶＤＤ＋Ｖａとなる。これ
が閾値電圧の絶対値｜ＶＴ｜以下であるとＭＯＳスイッ
チＱ９はＯＮ動作しないから、ＭＯＳスイッチＱ９が正
常なサンプリング動作可能な最低の電源電圧ＶＤＤは、
ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。

【００４３】このように、図７に示すＤ／Ａ変換器４０
における動作可能な最低電源電圧が２・ＶＴであるのに
対し、図１に示すＤ／Ａ変換器５０の最低電源電圧は２
・（ＶＴ−Ｖａ）であるから、最低電源電圧をより低く
設定することができる。なお、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとでは、閾値電
圧ＶＴが違う場合があるが、この場合には、閾値電圧Ｖ
Ｔのより大きい方が、支配的となって最低電源電圧が決
定されることになる。このように閾値電圧ＶＴのより大
きい方に基づき最低電源電圧を決定したとしても、従来
のＤ／Ａ変換器４０における最低電源電圧２・ＶＴより
も低く設定することができる。

【００４４】なお、このとき、サンプリンググランドと
して、Ｖ１を０〔Ｖ〕、Ｖ２をＶＤＤ電位とすることに
よって、動作可能な最低電源電圧を、より低く設定する
ことができる。図４は、ソース電位の変化に対するＮチ
ャネルＭＯＳトランジスタのＯＮ抵抗値（Ｌ１１）と、
ＰチャネルＭＯＳトランジスタのＯＮ抵抗値（Ｌ１２）
とを表したものであって、横軸はソース電位、縦軸はＯ
Ｎ抵抗値を表す。各特性線Ｌ１１及びＬ１２上の○印
は、ソース電圧が電源電圧の（１／２）・ＶＤＤとなる
ときのＯＮ抵抗値を表し、また、各特性線Ｌ１１及びＬ
１２上の×印は、ＮチャネルＭＯＳトランジスタ（Ｑ
５、Ｑ９）の動作点となる電位Ｖ１つまり（１／２）・
ＶＤＤ−Ｖａと、ＰチャネルＭＯＳトランジスタ（Ｑ
６、Ｑ１０）の動作点となる電位Ｖ２つまり、（１／
２）・ＶＤＤ＋Ｖａとを表す。なお、特性線Ｌ１１及び
Ｌ１２はそれぞれ異なる電源電圧ＶＤＤにおける、ＯＮ
抵抗値を表している。

【００４５】図４において、各特性線Ｌ１１及びＬ１２
において○印位置と、×印位置におけるＯＮ抵抗値を比
較すると、×印位置におけるＯＮ抵抗値の方が低い。し
たがって、所定の時間内に正しい電荷をサンプリングす
るためのＭＯＳトランジスタのサイズを小さくすること
ができる。したがって、ＭＯＳトランジスタのサイズが
小さいということは、電荷をサンプリングするためにゲ
ート電圧が変化し、スイッチがＯＦＦするときのフィー
ドスルーノイズが小さくなり、サンプリング毎の電荷量
のばらつきが少なく、これにより出力信号の高調波成分
やノイズを小さくすることができる。

【００４６】なお、図１において、スイッチＳＢ１、Ｓ
Ｂ２も、このＤ／Ａ変換器５０が動作するために確実に
ＯＮ、ＯＦＦ動作させる必要があるが、これらのソース
電位はアナロググランドＶ３であるから、スイッチＳＢ
１、ＳＢ２をＮチャネルＭＯＳトランジスタで構成し、
アナロググランドＶ３を、（１／２）・ＶＤＤよりも充
分低くすること、或いは、スイッチＳＢ１、ＳＢ２をＰ
チャネルＭＯＳトランジスタで構成し、アナロググラン
ドＶ３を（１／２）・ＶＤＤよりも充分高くすることに
よって、確実に動作させることができる。

【００４７】また、スイッチＳＹ１〜ＳＹｉは、アナロ
ググランドＶ３が（１／２）・ＶＤＤよりも低く設定さ
れている場合には、例えば前記図６に示すように、Ｄ／
Ａ変換器１５よりも前段に配置されているデルタシグマ
変調器１２でのフィードバックゲインを“１”よりも充
分大きく設定してアナログ出力信号の振幅を適度に小さ
くし、ソース電位となるアナログ出力信号電位の範囲を
（１／２）・ＶＤＤよりも充分低くすることによって、
ＮチャネＭＯＳトランジスタ、或いはＮチャネルＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタとを並列
に用いて構成することができる。

【００４８】同様に、アナロググランドＶ３が（１／
２）・ＶＤＤよりも高く設定されている場合には、例え
ば図６のデルタシグマ変調器１２でのフィードバックゲ
インを“１”よりも充分大きく設定して、アナログ出力
信号の振幅を適度に小さくし、ソース電位となるアナロ
グ出力信号電位の範囲を（１／２）・ＶＤＤよりも充分
高くすることによって、ＰチャネルＭＯＳトランジス
タ、或いはＮチャネルＭＯＳトランジスタとＰチャネル
ＭＯＳトランジスタとを並列に用いて構成することがで
きる。

【００４９】次に、本発明の第２の実施の形態を説明す
る。この第２の実施の形態は、上記第１の実施の形態で
は、演算増幅器１００をシングルエンド型の回路構成に
したのに対し、全差動型の回路構成にしたものである。
この第２の実施の形態におけるＤ／Ａ変換器５５は、図
５に示すように、非反転出力端子（ＯＵＴ＋）と反転入
力端子とが容量素子Ｃfb１で接続されると共に、反転出
力端子（ＯＵＴ−）と非反転入力端子とが容量素子Ｃfb
２で接続されている演算増幅器１００と、非反転出力側
の容量素子Ｃ１１〜Ｃ１ｉ及び各容量素子Ｃ１１〜Ｃ１
ｉのそれぞれに対応する容量素子Ｃ２１〜Ｃ２ｉと、前
記各容量素子Ｃ１１〜Ｃ１ｉと演算増幅器１００の反転
入力端子との間に接続されたスイッチＳＢ１と、各容量
素子Ｃ１１〜Ｃ１ｉの右側の端子を第１のサンプリング
グランドＶ１に接続するスイッチＳＵ１１〜ＳＵ１ｉ
と、前記各容量素子Ｃ２１〜Ｃ２ｉと演算増幅器１００
の反転入力端子との間に接続されたスイッチＳＢ２と、
各容量素子Ｃ２１〜Ｃ２ｉの右側の端子を第２のサンプ
リンググランドＶ２に接続するスイッチＳＵ２１〜ＳＵ
２ｉと、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２
ｉの対応する左側の端子どうしを、２種類の基準電位
（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ
１１〜ＳＵＧ１ｉと、各容量素子Ｃ１１〜Ｃ１ｉ及びＣ
２１〜Ｃ２ｉの対応する左側の端子どうしと前記演算増
幅器１００の非反転出力端子との間に接続されたスイッ
チＳＹ１１〜ＳＹ１ｉとを備えている。

【００５０】さらに、反転出力側の容量素子Ｃ３１〜Ｃ
３ｉ及びこれら容量素子Ｃ３１〜Ｃ３ｉのそれぞれに対
応するＣ４１〜Ｃ４ｉと、前記各容量素子Ｃ３１〜Ｃ３
ｉと演算増幅器１００の非反転入力端子との間に接続さ
れたスイッチＳＢ３と、各容量素子Ｃ３１〜Ｃ３ｉの右
側の端子を第１のサンプリンググランドＶ１に接続する
スイッチＳＵ３１〜ＳＵ３ｉと、前記各容量素子Ｃ４１
〜Ｃ４ｉと演算増幅器１００の非反転入力端子との間に
接続されたスイッチＳＢ４と、各容量素子Ｃ４１〜Ｃ４
ｉの右側の端子を第２のサンプリンググランドＶ２に接
続するスイッチＳＵ４１〜ＳＵ４ｉと、前記容量素子Ｃ
３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの対応する左側の端子
どうしを、２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れ
かに接続するスイッチＳＵＧ２１〜ＳＵＧ２ｉと、各容
量素子Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの対応する左
側の端子どうしと前記演算増幅器１００の反転出力端子
との間に接続されたスイッチＳＹ２１〜ＳＹ２ｉとを備
え、さらに、上記第１の実施の形態と同様の２種類のク
ロックφ１及びφ２を供給するクロック供給部２００を
備えている。

【００５１】そして、上記第１の実施の形態と同様に、
前記スイッチＳＵＧ１１〜ＳＵＧ１ｉは、入力される、
１ビットのデータからなるデジタルデータＳ１〜Ｓｉの
極性（＋１又は−１）に応じて、前記容量素子Ｃ１１〜
Ｃ１ｉ及びＣ２１〜Ｃ２ｉの左側の端子を基準電圧（Ｖ
ｒ＋、Ｖｒ−）の何れかに接続し、クロックφ１がハイ
レベルであり且つデジタルデータＳｘの極性が“＋１”
であるときには、基準電圧Ｖｒ＋に接続し、クロックφ
１がハイレベルであり且つデジタルデータＳｘの極性が
“−１”であるときには、基準電圧Ｖｒ−に接続する。
また、クロックφ１がローレベルであるときには非導通
状態（ＯＦＦ状態）となる。

【００５２】一方、前記スイッチＳＵＧ２１〜ＳＵＧ２
ｉは、デジタルデータＳ１〜Ｓｉの極性（＋１又は−
１）に応じて、前記容量素子Ｃ３１〜Ｃ３ｉ及びＣ４１
〜Ｃ４ｉの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の
何れかに接続し、クロックφ１がハイレベルであり且つ
デジタルデータＳｘの極性が“＋１”であるときには、
基準電圧Ｖｒ−に接続し、クロックφ１がハイレベルで
あり且つデジタルデータＳｘの極性が“−１”であると
きには、基準電圧Ｖｒ＋に接続する。また、クロックφ
１がローレベルであるときには非導通状態（ＯＦＦ状
態）となる。

【００５３】ここで、前記デジタルデータＳｘの極性
は、そのデータ値が“１”であるとき“＋１”、データ
値が“０”であるとき“−１”とする。前記スイッチＳ
Ｂ１〜ＳＢ４及びスイッチＳＹ１１〜ＳＹ１ｉ、ＳＹ２
１〜ＳＹ２ｉは、クロックφ２がハイレベルのとき導通
状態（ＯＮ状態）となり、これ以外のときには非導通状
態（ＯＦＦ状態）となるスイッチである。

【００５４】次に、第２の実施の形態の動作を説明す
る。このＤ／Ａ変換器５５は、上記第１の実施の形態に
おけるＤ／Ａ変換器５０と同様に動作するが、この第２
の実施の形態におけるＤ／Ａ変換器５５では、前記演算
増幅器１００の非反転出力側に接続される容量素子群Ｃ
１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉからなる非反転出力側
容量素子群Ｇｒ１と、演算増幅器１００の反転出力側に
接続される容量素子群Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４
ｉからなる反転出力側容量素子群Ｇｒ２とでは、クロッ
クφ１がハイレベルである期間に、極性的に反転する電
荷を保持する。そして、クロックφ２がハイレベルであ
る期間に、これら非反転出力側容量素子群Ｇｒ１を演算
増幅器１００の非反転出力端子と反転入力端子との間に
接続し、反転出力泡容量素子群Ｇｒ２を演算増幅器１０
０の反転出力端子と非反転入力端子との間に接続する。

【００５５】これによって、非反転出力側容量素子群Ｇ
ｒ１及び反転出力側容量素子群Ｇｒ２の各容量素子に、
クロックφ１がハイレベルである期間に保持された電荷
が、演算増幅器１００の帰還容量素子Ｃfb１及びＣfb２
に転送されて積分され、上記第１の実施の形態と同様
に、非反転出力側容量素子群Ｇｒ１の各容量素子とＣfb
１との間、及び反転出力側容量素子群Ｇｒ２の各容量素
子とＣfb２の間で、各容量素子で保持していた電荷の電
荷再分配を行うための電荷の移動が行われる。

【００５６】このとき、非反転出力側容量素子群Ｇｒ１
と反転出力端子群Ｇｒ２とでは、逆極性の電荷を保持す
るから、非反転出力側の出力端子からの出力電圧と反転
出力側の出力端子からの出力電圧との差が実際の出力信
号となり、全差動のアナログ信号出力を得ることができ
る。この第２の実施の形態においても、正の電源電位Ｖ
ＤＤと負の電源電位０〔Ｖ〕の元で動作させ、基準電圧
Ｖｒ＋をＶＤＤ電位とし、基準電圧Ｖｒ−を０〔Ｖ〕電
位とする。また、サンプリンググランドＶ１を電源電圧
ＶＤＤの中点電位（１／２）・ＶＤＤよりもＶａだけ低
い電位とし、サンプリンググランドＶ２を電源電圧ＶＤ
Ｄの中点電位（１／２）・ＶＤＤよりもＶａだけ高い電
位とする。

【００５７】このようにすることによって、この場合も
上記第１の実施の形態と同様に、スイッチＳＵＧ１１〜
ＳＵ１ｉ、ＳＵＧ２１〜ＳＵＧ２ｉのうち、基準電圧Ｖ
ｒ＋に接続されるスイッチをＰチャネルＭＯＳトランジ
スタ、基準電位Ｖｒ−に接続されるスイッチをＮチャネ
ルＭＯＳトランジスタで構成し、また、サンプリンググ
ランドＶ１に接続されるスイッチＳＵ１１〜ＳＵ１ｉ、
ＳＵ３１〜ＳＵ３ｉをＮチャネルＭＯＳトランジスタ、
サンプリンググランドＶ２に接続されるスイッチＳＵ２
１〜ＳＵ２ｉ、ＳＵ４１〜ＳＵ４ｉをＰチャネルＭＯＳ
トランジスタで構成することができる。

【００５８】したがって、この場合も上記第１の実施の
形態と同様に、ＭＯＳスイッチとなるＭＯＳトランジス
タのサイズを小さくすることができる。また、電荷をサ
ンプリングするためにゲート電圧が変化しＭＯＳスイッ
チがＯＦＦする時のフィードスルーノイズを小さくする
ことができ、サンプリング毎の電荷量のばらつきを小さ
くすることができる。

【００５９】また、対をなす、演算増幅器１００の非反
転出力側の系と反転出力側の系とでは、サンプリング時
のフィードスルーノイズは同極性であり且つ等価である
ため、演算増幅器１００の差動出力信号に現れるフィー
ドスルーノイズは相殺されることになる。したがって、
フィードスルーノイズは、相殺しきれなかったわずかな
誤差成分のみとなり、この誤差成分は、ＭＯＳスイッチ
のサイズが大きい場合に比較して小さい。したがって、
出力信号の高調波成分やノイズを低減することができ
る。

【００６０】また、上記第１及び第２の実施の形態にお
いて、例えば、実際に大規模集積回路として実現する際
に、サンプリンググランドＶ１又はＶ２に接続されるス
イッチＳＵ１１〜ＳＵ４ｉ、ＳＢ１〜ＳＢ４を、クロッ
クφ１又はクロックφ２と同期して動作させる際に、こ
れらスイッチをＯＦＦ動作させるときには、他のスイッ
チよりもわずかに早くＯＦＦ動作するようにタイミング
調整を行い、デジタルデータＳｘが“１”の場合と、
“−１”の場合とで、混入するフィードスルーノイズが
等価となるように調整する方法がある。しかしながら、
上記第１及び第２の実施の形態においては、スイッチを
構成するＭＯＳスイッチのサイズを小さくすることでフ
ィードスルーノイズの発生量を低減することができる。
したがって、前記スイッチを駆動するための処理装置に
おいてタイミング調整を行うために処理負荷が増加する
といったようなことを伴うことはなく、容易に実現する
ことができる。

【００６１】また、上記第１及び第２の実施の形態にお
いては、スイッチト・キャパシタ型Ｄ／Ａ変換器単体と
した場合について説明したが、上記第１及び第２の実施
の形態におけるスイッチト・キャパシタ型Ｄ／Ａ変換器
５０或いは５５を、前記図６に示すスイッチト・キャパ
シタ型Ｄ／Ａ変換器１５として適用し、いわゆるデルタ
シグマ型Ｄ／Ａ変換器として用いることも可能である。
このようにすることによって、より低い電源電圧で動作
するＤ／Ａ変換器を含んでなる、デルタシグマ型Ｄ／Ａ
変換器を容易に得ることができる。

【００６２】なお、上記各実施の形態においては、サン
プリンググランドとして、Ｖ１＝（１／２）・ＶＤＤ−
Ｖａ、Ｖ２＝（１／２）・ＶＤＤ＋Ｖａとした場合につ
いて説明したが、これに限るものではなく、Ｖ１＝
（〔Ｖｒ＋〕＋〔Ｖｒ−〕）／２−Ｖａ、Ｖ２＝（〔Ｖ
ｒ＋〕＋〔Ｖｒ−〕）／２＋Ｖａ（ただし、Ｖａは任意
の値）を満足するように設定すればよい。

【００６３】ここで、上記第１の実施の形態において、
第１の期間がクロックφ１がハイレベルである期間に対
応し、第２の期間がクロックφ２がハイレベルである期
間に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源
電圧に対応し、サンプリンググランドＶ１が第１の基準
電圧に対応し、容量素子Ｃ１１〜Ｃ１ｉが第１の容量素
子に対応し、サンプリンググランドＶ２が第２の基準電
圧に対応し、容量素子Ｃ２１〜Ｃ２ｉが第２の容量素子
に対応し、スイッチＳＹ１〜ＳＹｉ及びＳＢ１、ＳＢ２
がスイッチ手段に対応している。

【００６４】また、上記第２の実施の形態において、第
１の期間がクロックφ１がハイレベルである期間に対応
し、第２の期間がクロックφ２がハイレベルである期間
に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源電
圧に対応し、サンプリンググランドＶ１が第１の基準電
圧に対応し、容量素子Ｃ１１〜Ｃ１ｉが第１の容量素子
に対応し、容量素子Ｃ３１〜Ｃ３ｉが第３の容量素子に
対応し、サンプリンググランドＶ２が第２の基準電圧に
対応し、容量素子Ｃ２１〜Ｃ２ｉが第２の容量素子に対
応し、容量素子Ｃ４１〜Ｃ４ｉが第４の容量素子に対応
し、スイッチＳＹ１１〜ＳＹ１ｉ及びＳＢ１、ＳＢ２が
第１のスイッチ手段に対応し、スイッチＳＹ２１〜ＳＹ
２ｉ及びＳＢ３、ＳＢ４が第２のスイッチ手段に対応し
ている。

【００６５】

【発明の効果】本発明の請求項１乃至請求項３に係るＤ
／Ａ変換器によれば、第１の期間に、与えられたデジタ
ル信号に基づいて、電荷保持用電源電圧と第１の基準電
圧との差に応じた電荷を第１の容量素子で保持すると共
に、電荷保持用電源電圧と第２の基準電圧との差に応じ
た電荷を第２の容量素子で保持し、第２の期間に第１及
び第２の容量素子を、演算増幅器の入力端子と出力端子
との間に接続するようにしたので、より低い電源電圧で
動作させることができ、且つ、出力信号に高調波成分や
ノイズ成分の少ないＤ／Ａ変換器を実現することができ
る。

【００６６】このとき、第１の期間に、与えられたデジ
タル信号に基づいて、電荷保持用電源電圧と第１の基準
電圧との差に応じた電荷を第１及び第３の容量素子で保
持する共に、電荷保持用電源電圧と第２の基準電圧との
差に応じた電荷を第２及び第４の容量素子で保持し、第
２の期間に、第１及び第２の容量素子を演算増幅器の反
転入力端子と非反転出力端子との間に接続し、且つ第３
及び第４の容量素子を演算増幅器の非反転入力端子と反
転出力端子との間に接続することによって、より低い電
源電圧で動作させることができ、且つ、出力信号に高調
波成分やノイズ成分の少ない全差動型のＤ／Ａ変換器を
実現することができる。

【００６７】また、本発明の請求項４乃至請求項６に係
るデルタシグマ型Ｄ／Ａ変換器によれば、デジタルフィ
ルタがデジタル信号を補間して、サンプリング周波数よ
りも周波数の高い第２のデジタル信号に変換し、デジタ
ルデルタシグマ変調器が第２のデジタル信号をノイズシ
ェーピングしてより低ビット数の第３のデジタル信号に
変換し、さらに、Ｄ／Ａ変換器がＤ／Ａ変換する際に、
第１の期間に、第３のデジタル信号に基づいて、電荷保
持用電源電圧と第１の基準電圧との差に応じた電荷を第
１の容量素子で保持し、電荷保持用電源電圧と第２の基
準電圧との差に応じた電荷を第２の容量素子で保持し、
第２の期間に、第１及び第２の容量素子を演算増幅器の
入力端子と出力端子との間に接続するようにしたので、
より低い電源電圧で動作させることができ、且つ、出力
信号に高調波成分やノイズ成分の少ないＤ／Ａ変換器を
含んで構成されるデルタシグマ型Ｄ／Ａ変換器を実現す
ることができる。

【００６８】このとき、前記Ｄ／Ａ変換器において、第
１の期間に、第３のデジタル信号に基づいて、電荷保持
用電源電圧と第１の基準電圧との差に応じた電荷を第１
及び第３の容量素子で保持する共に、電荷保持用電源電
圧と第２の基準電圧との差に応じた電荷を第２及び第４
の容量素子で保持し、第２の期間に、第１及び第２の容
量素子を演算増幅器の反転入力端子と非反転出力端子と
の間に接続し、且つ第３及び第４の容量素子を演算増幅
器の非反転入力端子と反転出力端子との間に接続するこ
とによって、より低い電源電圧で動作させることがで
き、且つ、出力信号に高調波成分やノイズ成分の少ない
全差動型のＤ／Ａ変換器を含んで構成されるデルタシグ
マ型Ｄ／Ａ変換器を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＤ／Ａ変換
器の一例を示す回路図である。

【図２】図１のクロック供給部において発生するクロッ
クのタイミングチャートである。

【図３】第１の実施の形態の動作説明に供する説明図で
ある。

【図４】ＭＯＳトランジスタのソース電位とＯＮ抵抗値
との対応を表す特性図である。

【図５】第２の実施の形態におけるＤ／Ａ変換器の一例
を示す回路図である。

【図６】Ｄ／Ａ変換器を備えた信号変換装置の一例を示
すブロック図である。

【図７】従来のＤ／Ａ変換器の一例を示す回路図であ
る。

【図８】従来の動作説明に供する説明図である。

【図９】ＮチャネルＭＯＳトランジスタの、電源電圧が
異なる場合の、ソース電位とＯＮ抵抗値との対応を表す
特性図である。

【符号の説明】

１０ 信号変換装置 ４０ Ｄ／Ａ変換器 ５０、５５ Ｄ／Ａ変換器 １００ 演算増幅器 ２００ クロック供給部 Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ 容量素子 Ｃ３１〜Ｃ３ｉ、Ｃ４１〜Ｃ４ｉ 容量素子 Ｃfb、Ｃfb１、Ｃfb２ 容量素子 ＳＢ１〜ＳＢ４ スイッチ ＳＵ１１〜ＳＵ１ｉ、ＳＵ２１〜ＳＵ２ｉ スイッチ ＳＵ３１〜ＳＵ３ｉ、ＳＵ４１〜ＳＵ４ｉ スイッチ ＳＵＧ１１〜ＳＵＧ１ｉ、ＳＵＧ２１〜ＳＵＧ２ｉ
スイッチ ＳＵＧ３１〜ＳＵＧ３ｉ、ＳＵＧ４１〜ＳＵＧ４ｉ
スイッチ ＳＹ１１〜ＳＹ１ｉ、ＳＹ２１〜ＳＹ２ｉ スイッチ ＳＹ３１〜ＳＹ３ｉ、ＳＹ４１〜ＳＹ４ｉ スイッチ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AB07 BA02 CA07 CA10 CE01 CF02 CF07 5J055 AX29 AX56 BX17 CX00 DX13 DX14 DX22 DX73 DX82 EX07 EY10 EY21 EZ09 EZ24 FX12 FX26 FX27 FX28 GX01 GX04 GX06 5J064 AA00 BA03 BB04 BC07 BC10 BC13 BC15 BC19

Claims (6)

【特許請求の範囲】
1. 【請求項１】 与えられたデジタル信号をアナログ信号
   に変換するＤ／Ａ変換器であって、 第１の期間に、前記デジタル信号に基づいて、電荷保持
   用電源電圧と第１の基準電圧との差に応じた電荷を保持
   する第１の容量素子及び前記電荷保持用電源電圧と第２
   の基準電圧との差に応じた電荷を保持する第２の容量素
   子と、 第２の期間に、前記第１及び第２の容量素子を演算増幅
   器の入力端子と出力端子との間に接続するスイッチ手段
   と、を備えることを特徴とするＤ／Ａ変換器。
2. 【請求項２】 与えられたデジタル信号をアナログ信号
   に変換するＤ／Ａ変換器であって、 第１の期間に、前記デジタル信号に基づいて、電荷保持
   用電源電圧と第１の基準電圧との差に応じた電荷を保持
   する第１の容量素子及び前記電荷保持用電源電圧と第２
   の基準電圧との差に応じた電荷を保持する第２の容量素
   子と、 第２の期間に、前記第１及び第２の容量素子を演算増幅
   器の反転入力端子と非反転出力端子との間に接続する第
   １のスイッチ手段と、 前記第１の期間に、前記デジタル信号に基づいて、前記
   電荷保持用電源電圧と前記第１の基準電圧との差に応じ
   た電荷を保持する第３の容量素子及び前記電荷保持用電
   源電圧と前記第２の基準電圧との差に応じた電荷を保持
   する第４の容量素子と、 前記第２の期間に、前記第３及び第４の容量素子を前記
   演算増幅器の非反転入力端子と反転出力端子との間に接
   続する第２のスイッチ手段と、を備えることを特徴とす
   るＤ／Ａ変換器。
3. 【請求項３】 前記スイッチ手段は、ＭＯＳトランジス
   タを含んで構成されることを特徴とする請求項１又は２
   記載のＤ／Ａ変換器。
4. 【請求項４】 所定のサンプリング周波数でサンプリン
   グされたデジタル信号をアナログ信号に変換するデルタ
   シグマ型Ｄ／Ａ変換器であって、 前記デジタル信号を補間して、前記サンプリング周波数
   よりも周波数の高い第２のデジタル信号に変換するデジ
   タルフィルタと、 前記第２のデジタル信号をノイズシェーピングしてより
   低ビット数の第３のデジタル信号に変換するデジタルデ
   ルタシグマ変調器と、 デジタル・アナログ変換を行うＤ／Ａ変換器と、を備
   え、 当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタ
   ル信号に基づいて、電荷保持用電源電圧と第１の基準電
   圧との差に応じた電荷を保持する第１の容量素子及び前
   記電荷保持用電源電圧と第２の基準電圧との差に応じた
   電荷を保持する第２の容量素子と、 第２の期間に、前記第１及び第２の容量素子を演算増幅
   器の入力端子と出力端子との間に接続するスイッチ手段
   と、を備えることを特徴とするデルタシグマ型Ｄ／Ａ変
   換器。
5. 【請求項５】 所定のサンプリング周波数でサンプリン
   グされたデジタル信号をアナログ信号に変換するデルタ
   シグマ型Ｄ／Ａ変換器であって、 前記デジタル信号を補間して、前記サンプリング周波数
   よりも周波数の高い第２のデジタル信号に変換するデジ
   タルフィルタと、 前記第２のデジタル信号をノイズシェーピングしてより
   低ビット数の第３のデジタル信号に変換するデジタルデ
   ルタシグマ変調器と、 デジタル・アナログ変換を行うＤ／Ａ変換器と、を備
   え、 当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタ
   ル信号に基づいて、電荷保持用電源電圧と第１の基準電
   圧との差に応じた電荷を保持する第１の容量素子及び前
   記電荷保持用電源電圧と第２の基準電圧との差に応じた
   電荷を保持する第２の容量素子と、 第２の期間に、前記第１及び第２の容量素子を演算増幅
   器の反転入力端子と非反転出力端子との間に接続する第
   １のスイッチ手段と、 前記第１の期間に、前記第３のデジタル信号に基づい
   て、前記電荷保持用電源電圧と前記第１の基準電圧との
   差に応じた電荷を保持する第３の容量素子及び前記電荷
   保持用電源電圧と前記第２の基準電圧との差に応じた電
   荷を保持する第４の容量素子と、 前記第２の期間に、前記第３及び第４の容量素子を前記
   演算増幅器の非反転入力端子と反転出力端子との間に接
   続する第２のスイッチ手段と、を備えることを特徴とす
   るデルタシグマ型Ｄ／Ａ変換器。
6. 【請求項６】 前記スイッチ手段は、ＭＯＳトランジス
   タを含んで構成されることを特徴とする請求項４又は５
   記載のデルタシグマ型Ｄ／Ａ変換器。