WO2014061253A1 - Ｄ／ａ変換器 - Google Patents

Abstract

　電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができるサンプリング回路を備えたＤ／Ａ変換器を提供する。複数のサンプリングキャパシタ（１０５Ａ＿１、１０５Ａ＿２）を備えた第１の容量素子部（１０５Ａ）と、複数のサンプリングキャパシタ（１０５Ｂ＿１、１０５Ｂ＿２）を備えた第２の容量素子部（１０５Ｂ）とを備える。第１の容量素子部の複数のサンプリングキャパシタのそれぞれに電荷を蓄積し、この電荷を転送するための複数のスイッチング（１０４Ａ＿１、１０４Ａ＿２）を備えた第１のスイッチユニット（１０４Ａ）と、第２の容量素子部の複数のサンプリングキャパシタのそれぞれに電荷を蓄積し、この電荷を転送するための複数のスイッチング（１０４Ｂ＿１、１０４Ｂ＿２）を備えた第２のスイッチユニット（１０４Ｂ）とを備え、第１及び第２のスイッチユニットとを交互に動作させる。

Description

Ｄ／Ａ変換器

　本発明は、Ｄ／Ａ変換器に関し、より詳細には、電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができるサンプリング回路を備えたＤ／Ａ変換器に関する。

　現在、電子機器に対する小型化の要求はますます強くなっており、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。
　電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。
　電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、ノイズ伝達経路にフィルタを挿入することでノイズ成分を抑制することが考えられる。
　ところで、電子機器に搭載される電子部品にＤ／Ａ変換器がある。Ｄ／Ａ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特に、ノイズ対策が必要とされる電子部品である。

　Ｄ／Ａ変換器の従来のノイズ対策としては、例えば、特許文献１等に記載されたＤ／Ａ変換回路の発明がある。特許文献１に記載のＤ／Ａ変換回路は、高速応答性と低雑音性を両立するデジタル－アナログ変換回路に関するものである。特許文献１に記載のＤ／Ａ変換回路は、基準電圧源回路と、デジタル入力処理回路と、重み付け電流源回路及び電流制御スイッチ回路とで構成されている。さらに、重み付け電流源回路と電流制御スイッチ回路の間に電流バッファ回路とフィルタ回路の少なくとも一方が設けられている。

　図２６は、従来のＤ／Ａ変換器を説明するための回路図である。サンプリング回路４は、サンプリングキャパシタ９０５と、スイッチ９０１、９０２、９０３及び９０４を備えている。スイッチ９０１、サンプリングキャパシタ９０５及びスイッチ９０２は互いに直列に接続されている。また、スイッチ９０３、サンプリングキャパシタ９０５及びスイッチ９０４は互いに直列に接続されている。
　スイッチ９０１の他端は、アナログ入力信号ＶＲＥＦの入力端子１１１に接続されている。スイッチ９０２の他端は、アナログ基準電圧Ｖｃｏｍが供給される端子１１３に接続されている。スイッチ９０４の他端は、サンプリング回路４の出力端子として積分容量素子１０６の一端と演算増幅器１０７の反転入力端子とに接続されている。

　積分容量素子１０６は、演算増幅器１０７の反転入力端子と出力端子との間に接続されている。演算増幅器１０７の出力端子は、Ｄ／Ａ変換器３の出力端子１１２に接続され、出力端子１１２から出力信号Ｖｏｕｔが出力される。演算増幅器１０７の非反転入力端子は、アナログ基準電圧Ｖｃｏｍが供給される端子１１４に接続されている。
　上述した各スイッチは、制御回路９５９から供給されるクロック信号ΦＳ及びΦＩによって駆動され、オン・オフ動作を行う。

　以上の構成を有するＤ／Ａ変換器には、入力端子１１１からアナログ入力信号ＶＲＥＦが入力される。アナログ入力信号ＶＲＥＦは、スイッチ９０１、９０２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ９０５に電荷が蓄積される。
　サンプリングキャパシタ９０５に蓄積された電荷は、スイッチ９０１、９０２、９０３及び９０４の切り替えにしたがって演算増幅器１０７の反転入力端子に入力される。演算増幅器１０７は、基準電圧信号Ｖｃｏｍを非反転入力端子に入力し、出力信号Ｖｏｕｔを出力する。

　図２７（ａ）、（ｂ）は、従来のＤ／Ａ変換器に供給されるクロック信号のタイミングチャートを示す図であり、図２６に示した各スイッチに供給されるクロック信号の動作タイミングを表している。
　スイッチ９０１及びスイッチ９０２はクロック信号ΦＳにより駆動され、スイッチ９０３及びスイッチ９０４はクロック信号ΦＩで駆動される。
　なお、図２７（ａ）はクロック信号ΦＳ、図２７（ｂ）はクロック信号ΦＩを表わしている。
　図２７（ａ）、（ｂ）に示すように、クロック信号ΦＳ及びクロック信号ΦＩは共にＨレベルとなることのない、ノンオーバーラップクロック信号である。

　図２６に示すＤ／Ａ変換器は、サンプリングタイミングが、サンプリングキャパシタ９０５がサンプリング動作をするタイミングのみであり、ＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタ特性は得られない。
　図２８は、従来のＤ／Ａ変換器におけるフィルタリングを説明するためのブロック図である。従来のフィルタリングで、図２８に示すように、Ｄ／Ａ変換器１００２と、アナログ前置フィルタ１００１とを設け、高周波減衰効果を得ようとするものである。

特開２００２－２１７７３６号公報

　しかしながら、ノイズ伝達経路にフィルタを挿入することは、フィルタ回路が必要となるため、電子機器の小型化には貢献できない。また、アナログ前置フィルタ１００１は、Ｄ／Ａ変換器１００２のサンプリング動作に伴って発生する突入電流起因の輻射ノイズを低減することができない。このため、図２８に示した構成は、さらに輻射ノイズ対策の回路素子等が必要であり、電子機器の小型化には貢献できない。
　本発明は、このような問題に鑑みてなされたもので、電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができ、さらに突入電流起因の輻射ノイズを低減できるサンプリング回路を備えたＤ／Ａ変換器を提供することを目的とする。

　上記課題を解決するため、本発明の一態様のＤ／Ａ変換器は、第１のデジタルコード（例えば、図２に示したＤＡ（ＤＡＮ））に対応する基準電圧に応じた電荷を蓄積するための複数の容量素子（例えば、図１に示したサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２）を備えた第１の容量素子部（例えば図１に示した容量素子部１０５Ａ）と、前記第１の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子（例えば、図１に示したスイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１、１０４Ａ＿２）を備えた第１のスイッチング素子部（例えば、図１に示したスイッチユニット１０３Ａ、１０４Ａ）と、前記第１の容量素子部に蓄積された電荷が転送される積分容量素子（例えば、図１に示した積分容量素子１０６）と、前記第１のスイッチング素子部に接続された演算増幅器（例えば、図１に示した演算増幅器１０７）と、を備え、前記第１のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号（例えば、図３に示したクロック信号ΦＳ１Ａ、ΦＳ２Ａ）にしたがって、前記第１の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、第２のデジタルコード（例えば図３に示したＤＢ、ＤＢＮ）に対応する基準電圧に応じた電荷を蓄積するための容量素子（例えば、図１に示したサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２）を複数備えた第２の容量素子部（例えば図１に示した容量素子部１０５Ｂ）と、前記第２の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子（例えば、図１に示したスイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１、１０４Ｂ＿２）を備えた第２のスイッチング素子部（例えば、図１に示したスイッチング素子部１０３Ｂ、１０４Ｂ）と、を備え、前記第２のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号（例えば、図１に示したクロック信号ΦＳ１Ｂ、ΦＳ２Ｂ）にしたがって、前記第２の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする。

　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記第１のスイッチング素子部は、前記第２のスイッチング素子部の非蓄積期間において、前記第１の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、前記第２のスイッチング素子部は、前記第１のスイッチング素子部の非蓄積期間において、前記第２の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことが望ましい。
　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記第１のスイッチング素子部と前記第２のスイッチング素子部が交互に動作を行うことが望ましい。
　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記第１のスイッチング素子部と前記第２のスイッチング素子部は順に動作を行うことが望ましい。

　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、第３のデジタルコード（例えば、図１８に示したＤＣ（ＤＣＮ））に対応する基準電圧に応じた電荷を蓄積するための複数の容量素子（例えば、図１７に示したサンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２）を備えた第３の容量素子部（例えば、図１７に示した容量素子部１０５Ｃ）と、前記第３の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子（スイッチ１０３Ｃ＿１，１０３Ｃ＿２，１０４Ｃ＿１，１０４Ｃ＿２）を備えた第３のスイッチング素子部（例えば、図１７に示したスイッチユニット１０３Ｃ、１０４Ｃ）と、を備え、前記第３のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号（例えば、図１８ｂに示したクロック信号ΦＳ１Ｃ、ΦＳ２Ｃ）にしたがって、前記第３の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことが望ましい。

　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記第１のスイッチング素子部は、前記第２のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第３のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第１の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、前記第２のスイッチング素子部は、前記第１のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第３のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第２の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、前記第３のスイッチング素子部は、前記第１のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第２のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第３の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことが望ましい。

　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記第１の容量素子部に蓄積された電荷を転送する期間、前記第２の容量素子部に蓄積された電荷を転送する期間及び前記第３の容量素子部に蓄積された電荷を転送する期間を順番に切り替えることが望ましい。
　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、常にいずれか１つの容量素子部に蓄積された電荷を転送することが望ましい。
　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記第１のスイッチング素子部と前記第２のスイッチング素子部及び前記第３のスイッチング素子部は順に動作を行うことが望ましい。
　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記クロック信号の立下りにジッタが加えられていることが望ましい。
　また、本発明の一態様のＤ／Ａ変換器は、上記態様の発明において、前記クロック信号の立ち上がりにジッタが加えられていることが望ましい。

　本発明によれば、入力信号の高周波成分を抑制することができるＤ／Ａ変換器を提供することができる。また、本発明によれば、入力信号の高周波成分を抑制するにあたり、消費電力の増大を伴わず、ノイズの増大も伴わない。さらに、本発明によれば、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。

本発明に係るＤ／Ａ変換器の第１実施形態を説明するための回路図である。 図１中に示したアナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２が入力される入力端子に接続されるスイッチ回路の一例を示す回路図である。 図１に示したＤ／Ａ変換器に供給されるクロック信号のタイミングチャートを示す図である。 図１に示したサンプリング回路２において、サンプリングキャパシタの分割により得られる周波数特性を説明するための図である。 図３に示したタイミングチャートで表されるクロック信号を、図１に示したＤ／Ａ変換器のサンプリングキャパシタに供給した場合に得られるアナログＦＩＲ特性を示す図である。 図１に示したＤ／Ａ変換器に供給される他のクロック信号のタイミングチャートを示す図である。 図６に示したタイミングチャートで表されるクロック信号を、図１に示したＤ／Ａ変換器のサンプリングキャパシタに供給した場合に得られるアナログＦＩＲ特性を示す図である。 図１に示したＤ／Ａ変換器に供給される他のクロック信号のタイミングチャートを示す図である。 図９に示したタイミングチャートで表されるクロック信号を、図１に示したＤ／Ａ変換器のサンプリングキャパシタに供給した場合に得られるアナログＦＩＲ特性を示す図である。 図１に示したＤ／Ａ変換器に供給される他のクロック信号のタイミングチャートを示す図である。 図５に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。 図７に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。 本発明に係る第２実施形態のＤ／Ａ変換器の各スイッチに供給されるクロック信号のタイミングチャートの一例を示した図である。 図１３のタイミングチャートで表されるクロック信号を用いることにより得られる周波数特性を示す図である。 図１に示したサンプリング回路２において、サンプリングキャパシタを分割し、かつ、サンプリングを行うクロック信号のエッジにジッタを印加した場合に得られる周波数特性を示す図である。 本発明に係るＤ／Ａ変換器の第３実施形態を説明するための回路図である。 本発明のＤ／Ａ変換器の第４実施形態を説明するための回路図である。 図１７に示したＤ／Ａ変換器に供給されるクロック信号のタイミングチャートを示す図である。 図１８のタイミングチャートで表されるクロック信号を、図１７に示したＤ／Ａ変換器のサンプリングキャパシタに供給した場合に得られるアナログＦＩＲ特性を示した図である。 図１７に示したＤ／Ａ変換器に供給される他のクロック信号のタイミングチャートを示す図である。 図２０に示したタイミングチャートで表されるクロック信号を、図１７に示したＤ／Ａ変換器に供給した場合に得られるアナログＦＩＲ特性を示す図である。 図１７に示したＤ／Ａ変換器に供給される他のクロック信号のタイミングチャートを示す図である。 図２２のタイミングチャートで表されるクロック信号を、図１７に示したＤ／Ａ変換器のサンプリングキャパシタに供給した場合に得られるアナログＦＩＲ特性を示す図である。 図１９に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。 図２１に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。 従来のＤ／Ａ変換器の一例を説明するための回路図である。 従来のＤ／Ａ変換器に供給されるクロック信号のタイミングチャートを示す図である。 従来のＤ／Ａ変換器におけるフィルタリングを説明するためのブロック図である。

　以下、図面を参照して本発明の第１実施形態乃至第４実施形態について説明する。
　（第１実施形態）
　図１は、本発明に係るＤ／Ａ変換器の第１実施形態を説明するための回路図である。第１実施形態のＤ／Ａ変換器は、サンプリング回路２と、積分回路を構成する積分容量素子１０６及び演算増幅器１０７と、サンプリング回路を駆動するクロックを供給する制御回路１５９と、後に示す（図１６参照）デジタル回路によって構成されている。なお、デジタル回路は、図１に示したＤ／Ａ変換器のさらに前段に設けられている。

　第１実施形態のＤ／Ａ変換器は、サンプリング回路２を備え、入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。第１実施形態のＤ／Ａ変換器１は、入力信号としてデジタルコードを発生するデジタル回路（図１６に示したデジタル回路２０１）と、デジタル回路により入力されたデジタルコードによって生じる電荷を蓄積するための容量素子部１０５Ａと、デジタル回路からの入力信号によって生じる電荷を蓄積するための容量素子部１０５Ｂと、を備えている。第１容量素子部１０５Ａは、容量素子１０５Ａ＿１、１０５Ａ＿２を備えている。また、第２容量素子部１０５Ｂは、容量素子１０５Ｂ＿１、１０５Ｂ＿２を備えている。

　また、第１実施形態のＤ／Ａ変換器は１、スイッチユニット１０４Ａを備えている。スイッチユニット１０４Ａは、スイッチ１０４Ａ＿１、１０４Ａ＿２を備えている。スイッチ１０４Ａ＿１、１０４Ａ＿２は、第１容量素子部１０５Ａのサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送する。また、第１実施形態のＤ／Ａ変換器１は、スイッチユニット１０４Ｂを備えている。スイッチユニット１０４Ｂは、スイッチ１０４Ｂ＿１、１０４Ｂ＿２を備えている。スイッチ１０４Ｂ＿１、１０４Ｂ＿２は、第２容量素子部１０５Ｂのサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送する。

　また、サンプリング回路２は、第１容量素子部１０５Ａと第２容量素子部１０５Ｂに蓄積された電荷が転送される積分容量素子１０６と、スイッチユニット１０４Ａ及びスイッチユニット１０４Ｂに接続された演算増幅器１０７とを備えている。スイッチユニット１０４Ａとスイッチユニット１０４Ｂとは、交互に動作する。
　また、サンプリング回路２は、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１及び１０３Ｂ＿２、を備えている。

　スイッチ１０１Ａ＿１、サンプリングキャパシタ１０５Ａ＿１、スイッチ１０２Ａ＿１は、互いに直列に接続されている。また、スイッチ１０１Ａ＿２、サンプリングキャパシタ１０５Ａ＿２、スイッチ１０２Ａ＿２は、互いに直列に接続されている。
　スイッチ１０３Ａ＿１、サンプリングキャパシタ１０５Ａ＿１及びスイッチ１０４Ａ＿１は、互いに直列に接続されている。スイッチ１０３Ａ＿２、サンプリングキャパシタ１０５Ａ＿２及びスイッチ１０４Ａ＿２は、互いに直列に接続されている。

　スイッチ１０１Ｂ＿１、サンプリングキャパシタ１０５Ｂ＿１及びスイッチ１０２Ｂ＿１は、互いに直列に接続されている。また、スイッチ１０１Ｂ＿２、サンプリングキャパシタ１０５Ｂ＿２及びスイッチ１０２Ｂ＿２は、互いに直列に接続されている。
　スイッチ１０３Ｂ＿１、サンプリングキャパシタ１０５Ｂ＿１及びスイッチ１０４Ｂ＿１は、互いに直列に接続されている。スイッチ１０３Ｂ＿２、サンプリングキャパシタ１０５Ｂ＿２及びスイッチ１０４Ｂ＿２は、互いに直列に接続されている。
　スイッチ１０３Ａ＿１及びスイッチ１０３Ａ＿２は、スイッチユニット１０３Ａを構成し、スイッチ１０３Ｂ＿１及びスイッチ１０３Ｂ＿２は、スイッチユニット１０３Ｂを構成している。また、スイッチ１０４Ａ＿１及びスイッチ１０４Ａ＿２は、スイッチユニット１０４Ａを構成し、スイッチ１０４Ｂ＿１及びスイッチ１０４Ｂ＿２は、スイッチユニット１０４Ｂを構成している。

　スイッチ１０１Ａ＿１は、アナログ入力信号ＶＲＥＦＡ＿１が入力される入力端子に接続されている。スイッチ１０１Ａ＿２は、アナログ入力信号ＶＲＥＦＡ＿２が入力される入力端子に接続されている。スイッチ１０１Ｂ＿１は、アナログ入力信号ＶＲＥＦＢ＿１が入力される入力端子に接続されている。スイッチ１０１Ｂ＿２は、アナログ入力信号ＶＲＥＦＢ＿２が入力される入力端子に接続されている。スイッチ１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１及び１０２Ｂ＿２は、それぞれアナログ基準電圧Ｖｃｏｍが供給される端子１１３に接続されている。

　スイッチ１０３Ａ＿１は、演算増幅器１０７の出力端子と、スイッチ１０１Ａ＿１とサンプリングキャパシタ１０５Ａ＿１との間に接続される。スイッチ１０３Ａ＿２は、演算増幅器１０７の出力端子と、スイッチ１０１Ａ＿２とサンプリングキャパシタ１０５Ａ＿２との間に接続される。スイッチ１０３Ｂ＿１は、演算増幅器１０７の出力端子と、スイッチ１０１Ｂ＿１とサンプリングキャパシタ１０５Ｂ＿１との間に接続される。スイッチ１０３Ｂ＿２は、演算増幅器１０７の出力端子と、スイッチ１０１Ｂ＿２とサンプリングキャパシタ１０５Ｂ＿２との間に接続されている。
　スイッチ１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１及び１０４Ｂ＿２の一端は、それぞれサンプリング回路２の出力として、積分容量素子１０６の一端と、演算増幅器１０７の反転入力端子とに接続されている。

　積分容量素子１０６は、演算増幅器１０７の反転入力端子と出力端子との間に接続されている。演算増幅器１０７の非反転入力端子は、アナログ基準電圧Ｖｃｏｍが供給される端子１１４に接続されている。
　各スイッチは、制御回路１５９から供給されるクロック信号によって駆動され、オン・オフ動作を行う。
　また、図１において、符号に「Ａ」を付与した素子からなる回路と、符号に「Ｂ」を付与した素子からなる回路とは、同一の構成を有している。
　図１において、サンプリングキャパシタ１０５Ａ＿１とサンプリングキャパシタ１０５Ａ＿２とは、容量が同一であることが望ましい。同様に、サンプリングキャパシタ１０５Ｂ＿１とサンプリングキャパシタ１０５Ｂ＿２とは、容量が同一であることが望ましい。

　以上の構成を有するサンプリング回路２には、入力端子からアナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１及びＶＲＥＦＢ＿２が入力される。
　アナログ入力信号ＶＲＥＦＡ＿１は、スイッチ１０２Ａ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿１に電荷が蓄積される。また、アナログ入力信号ＶＲＥＦＡ＿２は、スイッチ１０２Ａ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿２に電荷が蓄積される。
　同様に、アナログ入力信号ＶＲＥＦＢ＿１は、スイッチ１０２Ｂ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿１に電荷が蓄積される。また、アナログ入力信号ＶＲＥＦＢ＿２は、スイッチ１０２Ｂ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿２に電荷が蓄積される。

　図２は、アナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２が入力される入力端子に接続される回路の一例を説明するための図である。アナログ基準電圧ＶＲＥＦＨは、スイッチ１４０１を介してアナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２が入力される入力端子に接続されている。アナログ基準電圧ＶＲＥＦＬは、スイッチ１４０２を介してＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２が入力される入力端子に接続されている。スイッチ１４０１、１４０２は、後に示すデジタル回路から発行されるデジタルコードＤＡ、ＤＡＮによってオン、オフが切り替えられる。
　デジタルコードＤＡ、ＤＡＮは１ビット信号である。デジタルコードＤＡＮはデジタルコードＤＡを反転した信号であり、デジタルコードＤＡがＨ（Ｈｉｇｈ）レベルであるとき、デジタルコードＤＡＮはＬ（Ｌｏｗ）レベルである。また、デジタルコードＤＡがＬレベルであるとき、デジタルコードＤＡＮはＨレベルである。スイッチ１４０１は、デジタルコードＤＡがＨレベルであるときにオンし、デジタルコードＤＡがＬレベルであるときにオフする。

　スイッチ１４０２は、デジタルコードＤＡＮがＨレベルであるときにオンし、デジタルコードＤＡＮがＬレベルであるときにオフする。その結果、デジタルコードＤＡがＨレベルであるときに、アナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２が入力される入力端子にアナログ基準電圧ＶＲＥＦＨが供給され、デジタルコードＤＡがＬレベルであるときに、アナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２が入力される入力端子にアナログ基準電圧ＶＲＥＦＬが供給される。
　図１に示したアナログ入力信号ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２が供給される入力端子にも、図２と同様の回路が接続される。スイッチ１４０１、１４０２は、図示していないデジタル回路から発行されるデジタルコードＤＢ、ＤＢＮによってオン、オフを切り替えられる。

　次に、図１に示したＤ／Ａ変換器１の動作について説明する。第１実施形態では、図２に示したスイッチ回路に印加されるデジタルコードＤＡ、ＤＢがＨレベルであると仮定して説明する。すなわち、ここでは、図１に示したアナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２が入力される入力端子の全てにアナログ基準電圧ＶＲＥＦＨが供給される場合について説明する。
　しかし、本発明の第１実施形態は、デジタルコードＤＡ、ＤＢがＨレベルであり、アナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２が入力される入力端子の全てにアナログ基準電圧ＶＲＥＦＨが供給される場合に限定されるものではない。

　スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１及び１０４Ｂ＿２は、切り替えにしたがってサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に電荷を蓄積する。
　サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に蓄積された電荷は、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１及び１０４Ｂ＿２の切り替えによって積分容量素子１０６へ転送される。
　演算増幅器１０７は、基準電圧信号Ｖｃｏｍを非反転入力端子に入力し、出力端子からアナログの出力信号Ｖｏｕｔを出力する。

　図１に示したサンプリング回路２は、複数のサンプリングキャパシタ（図１に示した例ではサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２の４つ）を備えている。
　サンプリングキャパシタ１０５Ａ＿１に蓄積される電荷の量は、スイッチ１０１Ａ＿１及び１０２Ａ＿１の切り替え動作によって決定される。サンプリングキャパシタ１０５Ａ＿２に蓄積される電荷の量は、スイッチ１０１Ａ＿２及び１０２Ａ＿２の切り替え動作によって決定される。
　また、サンプリングキャパシタ１０５Ｂ＿１に蓄積される電荷の量は、スイッチ１０１Ｂ＿１及び１０２Ｂ＿１の切り替え動作によって決定される。サンプリングキャパシタ１０５Ｂ＿２に蓄積される電荷の量は、スイッチ１０１Ｂ＿２及び１０２Ｂ＿２の切り替え動作によって決定される。

　なお、第１実施形態のＤ／Ａ変換器１のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２の個数は、当然のことながら、４個に限定されるものでなく、自然数Ｍ×２であればよい。
　図１に示したサンプリング回路２では、サンプリングキャパシタの個数Ｍ×２が増えるにしたがって、スイッチの数が増加する。また、サンプリングキャパシタの個数Ｍ×２が増えるにしたがって、スイッチを駆動するクロック信号の数が増加する。なお、サンプリングキャパシタの個数が増加しても、サンプリング回路以外の構成は、図１に示した構成から変更されることはない。

　また、図１に示したサンプリング回路２にサンプリングキャパシタをさらに追加する場合、追加後のサンプリングキャパシタの合計の容量と、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２の容量の合計とが等しくなるようにしてもよい。このように、サンプリング回路２に含まれるサンプリングキャパシタの容量の合計をサンプリングキャパシタ追加の前後で等しくなるように構成し、追加したサンプリングキャパシタを含むサンプリング回路２に含まれるサンプリングキャパシタの容量と、動作タイミングとを適当に配分することによって、出力信号Ｖｏｕｔに含まれる特定の周波数のゲインを下げるアナログＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタを形成することができる。

　第１実施形態では、図１に示すように、スイッチ１０１Ａ＿１及びスイッチ１０２Ａ＿１がクロック信号ΦＳ１Ａで駆動され、スイッチ１０１Ａ＿２及びスイッチ１０２Ａ＿２がクロック信号ΦＳ２Ａで駆動される。また、スイッチ１０１Ｂ＿１及びスイッチ１０２Ｂ＿１はクロック信号ΦＳ１Ｂで駆動され、スイッチ１０１Ｂ＿２及びスイッチ１０２Ｂ＿２はクロック信号ΦＳ２Ｂで駆動される。また、スイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１及び１０４Ａ＿２は、クロック信号ΦＩＡで駆動される。スイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１及び１０４Ｂ＿２は、クロック信号ΦＩＢで駆動される。

　図３は、図１に示したＤ／Ａ変換器１に供給されるクロック信号のタイミングチャートを示す図である。
　上述したクロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＩＡ、ΦＳ１Ｂ、ΦＳ２Ｂ、ΦＩＢは、図３（ａ）乃至（ｆ）のタイミングチャートに示すタイミングでオン、オフする。なお、図３（ａ）はクロック信号ΦＳ１Ａ、図３（ｂ）はクロック信号ΦＳ２Ａ、図３（ｃ）はクロック信号ΦＩＡ、図３（ｄ）はクロック信号ΦＳ１Ｂ、図３（ｅ）はクロック信号ΦＳ２Ｂ、図３（ｆ）はクロック信号ΦＩＢを表す。
　また、図３（ｇ）はデジタル信号Ｄｉｎ、図３（ｈ）はデジタルコードＤＡ（ＤＡＮ）、図３（ｉ）はデジタルコードＤＢ（ＤＢＮ）、図３（ｊ）はアナログデータＶＡ、図３（ｋ）はアナログデータＶＢ、図３（ｌ）は出力信号Ｖｏｕｔを表す。

　図３（ａ）乃至（ｆ）に示すように、クロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ及びクロック信号ΦＳ２Ｂは、Ｈレベルとなっている時間間隔が同一であり、かつ、１つずつ順にＨレベルとなる信号である。具体的には、図３（ａ）乃至（ｆ）に示すように、クロック信号は、ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ、ΦＳ２Ｂ、ΦＳ１Ａ、ΦＳ２Ａ、…の順に繰り返しＨレベルとなり、クロック信号のいずれかがＨレベルとなる時間が等間隔に生じている。つまり、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ及びΦＳ２Ｂは、各立下りエッジによって決まる、各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２のサンプリングタイミングが等間隔に、繰り返し生じるように設定される。

　また、クロック信号ΦＩＡは、クロック信号ΦＳ２Ａの立ち下がりエッジからクロック信号ΦＳ１Ａの次の立ち上がりエッジまでの期間（第１スイッチング素子部非蓄積期間）に、Ｈレベルとなる信号である。クロック信号ΦＩＡは、サンプリングキャパシタ１０５Ａ＿１及び１０５Ａ＿２に蓄積された電荷を、積分容量素子１０６に転送するタイミングであるインテグレートタイミングが、クロック信号ΦＳ２Ａの立ち下がりエッジからクロック信号ΦＳ１Ａの次の立ち上がりエッジまでの期間に生じるように設定される。

　同様に、クロック信号ΦＩＢは、クロック信号ΦＳ２Ｂの立ち下がりエッジからクロック信号ΦＳ１Ｂの次の立ち上がりエッジまでの期間（第２スイッチング素子部非蓄積期間）に、Ｈレベルとなる信号である。クロック信号ΦＩＢは、サンプリングキャパシタ１０５Ｂ＿１及び１０５Ｂ＿２に蓄積された電荷を、積分容量素子１０６に転送するタイミングであるインテグレートタイミングが、クロック信号ΦＳ２Ｂの立ち下がりエッジからクロック信号ΦＳ１Ｂの次の立ち上がりエッジまでの期間に生じるように設定される。

　つまり、スイッチユニット１０４Ａは、スイッチユニット１０４Ｂがサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２への電荷の蓄積を行う期間を除くスイッチユニット１０４Ｂの非蓄積期間において、第１容量素子部１０５Ａのサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に電荷を蓄積する。サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に電荷を蓄積するサンプリングタイミングは、クロック信号によって互いに異なるように設定されている。

　また、スイッチユニット１０４Ｂは、スイッチユニット１０４Ａがサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２への電荷の蓄積を行う期間を除く期間であるスイッチユニット１０４Ａの非蓄積期間において、第２容量素子部１０５Ｂのサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に電荷を蓄積する。サンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に電荷を蓄積するサンプリングタイミングは、クロック信号によって互いに異なるように設定されている。
　また、デジタル信号Ｄｉｎは、デジタルコードを含んでいる。後に示すデジタル回路は、デジタル信号Ｄｉｎの偶数番目のデジタルコードＤＡ（ＤＡＮ）と、デジタル信号Ｄｉｎの奇数番目のデジタルコードＤＢ（ＤＢＮ）と、を出力する。以下ではデジタルコードＤＡ（ＤＡＮ）＝Ｄ［ｉ］、ｉは偶数と表し、デジタルコードＤＢ（ＤＢＮ）＝Ｄ［ｊ］、ｊは奇数と表す。

　次に、第１実施形態のＤ／Ａ変換器１の動作について説明する。
　クロック信号ΦＳ１ＡがＨレベルとなると、デジタルコードＤ［０］は、スイッチ１０１Ａ＿１、１０２Ａ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿１に電荷が蓄積される。クロック信号ΦＳ２ＡがＨレベルとなると、デジタルコードＤ［０］は、スイッチ１０１Ａ＿２、１０２Ａ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿２に電荷が蓄積される。

　クロック信号ΦＩＡがＨレベルとなると、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に蓄積された電荷は、スイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１及び１０４Ａ＿２によって積分容量素子１０６へ転送される。便宜上、転送される電荷をアナログデータＶＡとすると、アナログデータＶＡは、Ａ［０］と表される。
　同様に、クロック信号ΦＳ１ＢがＨレベルとなると、デジタルコードＤ［１］は、スイッチ１０１Ｂ＿１、１０２Ｂ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿１に電荷が蓄積される。クロック信号ΦＳ２ＢがＨレベルとなると、デジタルコードＤ［１］は、スイッチ１０１Ｂ＿２、１０２Ｂ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿２に電荷が蓄積される。

　クロック信号ΦＩＢがＨレベルとなると、サンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に蓄積された電荷は、スイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１及び１０４Ｂ＿２によって積分容量素子１０６へ転送される。便宜上、転送される電荷をアナログデータＶＢとする。アナログデータＶＢは、Ａ［１］と表される。
　第１実施形態は、スイッチユニット１０４Ａとスイッチユニット１０４Ｂとを交互に動作させるようにしている。このため、積分容量素子１０６へはアナログデータＶＡ、ＶＢの電荷が交互に転送され、演算増幅器１０７の出力端子からアナログの出力信号Ｖｏｕｔとして出力される。

　上記した構成では、スイッチユニット１０４Ａとスイッチユニット１０４Ｂとを交互に動作させるようにした。しかし、第１実施形態は、これに限ることはない。すなわち、第１実施形態は、スイッチユニット１０４Ａとスイッチユニット１０４Ｂとを含むスイッチ群を、特定の規則性をもった並びで周期的に動作させるように、言い換えると、シーケンシャルに、順に、動作させるようにしてもよい。

　次に、アナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬに高周波成分と、周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズとも記す）とが重畳されている場合であっても、第１実施形態が、Ｄ／Ａ変換器１が発生するノイズを低減できることを説明する。
　第１実施形態の動作及び作用効果を理解しやすくするためには、上述した図２６に示す従来のサンプリング回路４の動作が参考になる。つまり、図２６に示したＤ／Ａ変換器３は、サンプリング回路４以外の構成が、図１に示したＤ／Ａ変換器１の積分回路部分と同一である。したがって、第１実施形態では、第１実施形態の図２７及び図２８に示した構成に相当する構成の説明を省略する。

　図１に示した第１実施形態のサンプリング回路２の動作について以下に説明する。第１実施形態のサンプリング回路２は、図２６に示した従来のサンプリング回路４において、サンプリングキャパシタ９０５を複数個に分割した構成を有している。一例として、サンプリングキャパシタ９０５を自然数Ｍ個に分割した場合、アナログＦＩＲフィルタ特性を得ることができる。
　アナログＦＩＲフィルタによりゼロ点が形成され、ゼロ点の入る周波数は、以下の式（１）で表される。
　　Ｆ０＝ＦＳ×（ｋ／Ｍ）　・・・（１）
　　ｋ＝１、２、…、Ｍ－１、Ｍ＋１、…２×Ｍ－１、２×Ｍ＋１、…
　ここで、（１）式において、ＦＳはサンプリング周波数を表し、ｋはＭの整数倍を除く整数を表す。

　図４は、図１に示したサンプリング回路２において、サンプリングキャパシタの分割により得られる周波数特性を説明するための図である。図４は、一例として、サンプリングキャパシタの数ＭをＭ＝１６とした場合のアナログＦＩＲフィルタ特性を示している。なお、図４において、横軸は周波数を示し、縦軸はＧａｉｎを示している。また、横軸に示した周波数ＦＳは、サンプリング周波数である。
　なお、Ｍ＝１６個の各サンプリングキャパシタに対応するスイッチへのクロック信号をΦＳ１Ａ～ΦＳ１６Ａとしたとき、クロック信号ΦＳ１Ａ～ΦＳ１６Ａは、図３（ａ）乃至（ｃ）に示したタイミングチャートと同様に、クロック信号ΦＳ１Ａ～ΦＳ１６ＡはＨレベルとなっている時間間隔が同一であり、かつ、クロック信号のいずれかがＨレベルとなるタイミングが等しい時間間隔で発生するクロック信号である。このため、クロック信号ΦＳ１Ａ～ΦＳ１６Ａによれば、各クロック信号の立下りエッジによって決まるサンプリングタイミングが等しい時間間隔で発生する。また、１６個のサンプリングキャパシタの容量比を、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２：…：１０５Ａ＿１６＝１：１：…：１とする。

　図１に示したＤ／Ａ変換器１は、図２６に示したサンプリング回路４においてサンプリングキャパシタ９０５を複数個に分割し、複数のサンプリングタイミングを有する回路を２組（従来の２倍）備えている。Ｄ／Ａ変換器１は、２組の回路をタイムインターリーブ動作させることにより、アナログＦＩＲフィルタ特性を得ることができる。すなわち、図１中の符号に「Ａ」を付与した素子からなる回路と、符号に「Ｂ」を付与した素子からなる回路は、同一の構成を有している。符号に「Ａ」を付与した素子からなる回路及び符号に「Ｂ」を付与した素子からなる回路が、それぞれ交互にサンプリング動作を行うことにより、第１実施形態は、アナログＦＩＲ特性を得ることができる。なお、図１は、Ｍ＝２の場合について図示している。
　なお、第１実施形態は、図２６に示したサンプリングキャパシタ９０５の容量をＭ個に等分することに限定されるものではない。第１実施形態は、Ｍ個のサンプリングキャパシタの容量を任意に調節することで、得られるアナログＦＩＲ特性（周波数特性）を任意に調節することもできる。

＜アナログＦＩＲ特性の具体例１＞
　図３（ａ）乃至（ｆ）は、図１の各スイッチに供給されるクロック信号のタイミングチャートを示す図である。図３中に示したＴは、クロック信号の周期（Ｔ（＝１／ＦＳ））である。図３（ａ）乃至（ｆ）に示したクロック信号は、ジッタを含まないクロック信号である。
　図３（ａ）乃至（ｆ）に示した例では、クロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ及びクロック信号ΦＳ２Ｂを、Ｈレベルとなる時間間隔が等しく、かつ、等しい時間間隔でいずれかがＨレベルとなるクロック信号としている。つまり、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２のサンプリングタイミングは、等しい間隔となるように設定される。なお、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２のサンプリングタイミングは、各クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ及びΦＳ２Ｂの立下りエッジによって決まる。

　図５は、図３（ａ）乃至（ｆ）に示したタイミングチャートで表されるクロック信号を、図１に示したＤ／Ａ変換器１のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性を示す図である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１である。
　図５において、横軸は周波数、縦軸はＧａｉｎを表す。図５に示すように、ゲイン（Ｇａｉｎ）は、サンプリング周波数ＦＳで急峻に略零になっている。このことから、第１実施形態のＤ／Ａ変換器１は、サンプリング周波数ＦＳで減衰効果の大きい、アナログＦＩＲ特性を得ることができることが分かる。

＜アナログＦＩＲ特性の具体例２＞
　第１実施形態の各クロック信号は、図３（ａ）乃至（ｆ）に示すタイミングチャートに示したものに限るものではない。すなわち、第１実施形態は、クロック信号ΦＳ１Ａ又は、クロック信号ΦＳ２Ａとクロック信号ΦＩＡとが同時にＨレベルとならないノンオーバーラップクロック信号であり、かつ、クロック信号ΦＳ１Ｂ又はクロック信号ΦＳ２Ｂとクロック信号ΦＩＢとが同時にＨレベルとならないノンオーバーラップクロック信号であり、さらに、クロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとクロック信号ΦＩＡとの関係と、クロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとクロック信号ΦＩＢとの関係とが同一であるという条件を満たす範囲で、サンプリングタイミングの間隔を任意に設定することにより、アナログＦＩＲフィルタ特性を任意に調整することもできる。

　図６（ａ）乃至（ｆ）は、図１に示したＤ／Ａ変換器１に供給される、他のクロック信号のタイミングチャートを示した図である。図６（ａ）乃至（ｆ）に示したタイミングチャートは、図３（ａ）乃至（ｆ）に示したクロック信号ΦＳ１Ａ及びクロック信号ΦＳ１Ｂのサンプリング期間を半分とし、クロック信号ΦＳ１Ａ及びクロック信号ΦＳ１Ｂのサンプリングタイミングを１／４周期早めたものである。なお、図３（ａ）乃至（ｆ）と同様に、図６（ａ）はクロック信号ΦＳ１Ａ、図６（ｂ）はクロック信号ΦＳ２Ａ、図６（ｃ）はクロック信号ΦＩＡ、図６（ｄ）はクロック信号ΦＳ１Ｂ、図６（ｅ）はクロック信号ΦＳ２Ｂ、図６（ｆ）はクロック信号ΦＩＢを表す。

　図７は、図６（ａ）乃至（ｆ）のタイミングチャートで表される各クロック信号を、図１に示すＤ／Ａ変換器１のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性を示す図である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１である。
　図７において、横軸は周波数、縦軸はＧａｉｎを表す。図７に示すように、ゲイン（Ｇａｉｎ）は、サンプリング周波数ＦＳよりも低い周波数と、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」とにおいて、急峻に略零となる。このことから、第１実施形態は、減衰効果の大きい、アナログＦＩＲ特性を得ることができることが分かる。

＜アナログＦＩＲ特性の具体例３＞
　図８（ａ）乃至（ｆ）は、図１に示したＤ／Ａ変換器１に供給される他のクロック信号のタイミングチャートを示す図である。図８（ａ）乃至（ｆ）に示したタイミングチャートは、図３（ａ）乃至（ｆ）のタイミングチャートに示したクロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ及びクロック信号ΦＳ２Ｂのサンプリング期間を１．５倍とし、かつ、クロック信号ΦＳ１Ａ及びクロック信号ΦＳ１Ｂのサンプリングタイミングを１／４周期遅らせ、クロック信号ΦＩＡ及びΦＩＢのインテグレートタイミングを１／２周期遅らせたものである。
　なお、図３（ａ）乃至（ｆ）と同様に、図８（ａ）はクロック信号ΦＳ１Ａ、図８（ｂ）はクロック信号ΦＳ２Ａ、図８（ｃ）はクロック信号ΦＩＡ、図８（ｄ）はクロック信号ΦＳ１Ｂ、図８（ｅ）はクロック信号ΦＳ２Ｂ、図８（ｆ）はクロック信号ΦＩＢを表す。

　図９は、図８（ａ）乃至（ｆ）に示したタイミングチャートで表される各クロック信号を、図１に示したＤ／Ａ変換器１のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性を示す図である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１である。
　図９において、横軸は周波数、縦軸はＧａｉｎを表す。図９に示すように、ゲイン（Ｇａｉｎ）は、サンプリング周波数ＦＳで比較的大きく、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」では略零となる。このことから、第１実施形態は、減衰効果の大きいアナログＦＩＲ特性を得ることができることが分かる。

＜アナログＦＩＲ特性の具体例４＞
　図１０（ａ）乃至（ｆ）は、図１に示したＤ／Ａ変換器１に供給される、他のクロック信号のタイミングチャートを示す図である。図１０（ａ）乃至（ｆ）に示したタイミングチャートは、図３（ａ）乃至（ｆ）のタイミングチャートに示したクロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ及びクロック信号ΦＳ２Ｂのサンプリング期間を１．５倍とし、クロック信号ΦＳ１Ａ及びクロック信号ΦＳ１Ｂのサンプリングタイミングを１／４周期遅らせ、クロック信号ΦＩＡ及びクロック信号ΦＩＢのインテグレートタイミングを１／２周期早めたものである。
　なお、図３（ａ）乃至（ｆ）と同様に、図１０（ａ）はクロック信号ΦＳ１Ａ、図１０（ｂ）はクロック信号ΦＳ２Ａ、図１０（ｃ）はクロック信号ΦＩＡ、図１０（ｄ）はクロック信号ΦＳ１Ｂ、図１０（ｅ）はクロック信号ΦＳ２Ｂ、図１０（ｆ）はクロック信号ΦＩＢを表す。

　ここで、図１０（ａ）乃至（ｆ）に示したタイミングチャートにおける、各サンプリングキャパシタのサンプリングタイミング（すなわち、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ、ΦＳ２Ｂの立ち下りエッジが現れるタイミング）は、図８（ａ）乃至（ｆ）に示したタイミングチャートの各サンプリングキャパシタのサンプリングタイミング（すなわち、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ、ΦＳ２Ｂの立下りエッジ）と同一である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１である。
　そのため、図１０（ａ）乃至（ｆ）のタイミングチャートで表されるクロック信号を、図１に示したＤ／Ａ変換器１の各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性は、図９に示したアナログＦＩＲ特性と同一となる。

＜アナログＦＩＲ特性の具体例５＞
　また、上述したように、第１実施形態は、サンプリングキャパシタをＭ個に分割する場合、Ｍ個のサンプリングキャパシタの容量を等分にすることに限定されるものではない。すなわち、第１実施形態では、Ｍ個のサンプリングキャパシタの大きさを任意に調節することで、得られるアナログＦＩＲ特性の周波数特性を任意に調節することもできる。
　図１１は、図５に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。図１１に示した周波数特性は、図１に示したＤ／Ａ変換器１のサンプリングキャパシタの容量比を、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝３：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝３：１とし、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に、図３（ａ）乃至（ｆ）に示したタイミングチャートで表されるクロック信号を供給した場合に得られるアナログＦＩＲ特性である。
　図１１において、横軸は周波数、縦軸はＧａｉｎを表す。図１１に示すように、ゲイン（Ｇａｉｎ）は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数ＦＳ近傍で最小となり、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」近傍で最大となる。

＜アナログＦＩＲ特性の具体例６＞
　図１２は、図７に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。図１２に示した周波数特性は、図１に示したＤ／Ａ変換器１のサンプリングキャパシタの容量比を、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝３：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝３：１とし、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２に、図６（ａ）乃至（ｆ）に示したタイミングチャートで表されるクロック信号を供給した場合に得られるアナログＦＩＲ特性である。

　図１２において、横軸は周波数、縦軸はＧａｉｎを表す。図１２に示すように、ゲイン（Ｇａｉｎ）は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数ＦＳよりやや低い周波数近傍及びサンプリング周波数ＦＳの２倍の周波数「２ＦＳ」近傍で最小となり、周波数が零及びサンプリング周波数ＦＳよりやや高い周波数近傍で最大となる。
　このように、上述した第１実施形態のＤ／Ａ変換器１によって得られるアナログＦＩＲフィルタは、形成されるゼロ点の周波数が、サンプリングキャパシタの容量比と、アナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬをサンプリングするサンプリングタイミングの間隔に依存する。

　すなわち、第１実施形態では、アナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬをサンプリングするサンプリングタイミングの間隔が狭い（時間軸で短い）場合、図９に示したように高周波側にゼロ点が形成される。ここで、サンプリングタイミングの各間隔が狭いとは、図８（ａ）乃至（ｆ）のタイミングチャートに示すように、クロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａの立ち下がりエッジの間隔、あるいはクロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂの立ち下がりエッジの間隔が、図３（ａ）、（ｂ）、（ｄ）、（ｅ）に示したタイミングチャートのクロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとの立ち下がりエッジの間隔、あるいはクロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとの立ち下がりエッジの間隔に比較して短いことを指す。

　反対に、サンプリングキャパシタがアナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬをサンプリングするサンプリングタイミングの間隔が広い（時間軸で長い）場合、図７に示したように低周波側にゼロ点が形成される。ここで、サンプリングタイミングの間隔が広いとは、図６（ａ）乃至（ｆ）のタイミングチャートに示すように、クロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとの立ち下がりエッジの間隔、あるいはクロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとの立ち下がりエッジの間隔が、図３（ａ）、（ｂ）、（ｄ）、（ｅ）に示したタイミングチャートのクロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとの立ち下がりエッジの間隔、あるいはクロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとの立ち下がりエッジの間隔に比較して長いことを指す。

　また、第１実施形態では、図１に示したように、サンプリングキャパシタを複数個に分割し、複数のサンプリングタイミングを有する回路を２組（従来の２倍）備え、タイムインターリーブ動作をさせている。このような構成により、第１実施形態のＤ／Ａ変換器１は、サンプルフェイズのみでサンプリングキャパシタを分割する「半相間」でサンプリングをするのではなく「全相間」でサンプリングをすることが可能となる。そのため、第１実施形態は、サンプリングキャパシタにアナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬがサンプリングされるサンプリングタイミングの間隔を広く（時間軸で長く）設定できるため、周波数の低域にゼロ点を形成し、周波数の低域にカットオフ点を形成することができる。
　なお、サンプリング期間と、インテグレートタイミング及びその期間は、サンプリング回路２のアナログＦＩＲ特性に影響を与えない。アナログＦＩＲ特性に影響を与えるのは、サンプリング間隔である。

　第１実施形態は、図２６に示した従来のサンプリングキャパシタ９０５を複数個に分割したサンプリング回路２を用いている。第１実施形態は、例えば、サンプリングキャパシタを１６個備える場合には、図４に示すようなアナログＦＩＲ特性を得ることができる。さらに、第１実施形態は、サンプリングキャパシタのサンプリングタイミングやサンプリングキャパシタの容量比を調整することによって、例えば、図５、図７、図９、図１１、図１２に示すように、アナログＦＩＲ特性を任意に調整することができる。
　したがって、第１実施形態は、サンプリング回路２のアナログＦＩＲ特性を調整することによって、サンプリング回路２のサンプリング周波数の１／２以上といった高周波成分を抑制することができる。すなわち、第１実施形態は、高周波抑制効果が得られる周波数特性を備えたサンプリング回路２を実現することができる。

　また、図１に示したＤ／Ａ変換器１は、符号に「Ａ」を付与した素子からなる回路と、符号に「Ｂ」を付与した素子からなる回路とを備え、２組の回路に含まれるサンプリングキャパシタを、交互にサンプリング動作させている。このことによって、Ｄ／Ａ変換器１は、図３（ａ）乃至（ｆ）に示すように、一方の回路（例えば、符号に「Ａ」を付与した素子からなる回路）のサンプリングキャパシタがサンプリング動作を行っている間に、これと並行して他方の回路（例えば、符号に「Ｂ」を付与した素子からなる回路）が積分容量素子１０６へ電荷の転送を行っている。

　したがって、例えば符号に「Ａ」を付与した素子からなる回路は、図３（ａ）乃至（ｆ）に示すように、クロック信号ΦＳ２Ａの立ち下がりのタイミングからクロック信号ΦＳ１Ａの立ち上がりのタイミングまでの間に、クロック信号ΦＩＡにより積分容量素子１０６へ電荷を転送すればよい。このため、第１実施形態では、Ｄ／Ａ変換器１におけるサンプリングキャパシタが積分容量素子１０６へ電荷を転送するタイミングの設定の自由度を大きくすることができる。

[規則91に基づく訂正 25.11.2013]　
　また、第１実施形態のＤ／Ａ変換器１は、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。これは、サンプリングキャパシタを２倍具備し、時分割動作させることによりアナログＦＩＲフィルタの周波数特性をサンプリング回路そのものに付与したことによる。つまり、輻射ノイズを効果的に抑制する効果は、別途アナログＦＩＲフィルタの周波数特性を得るためのアナログ回路等のアナログ部を設ける必要がないために得られる。

　また、第１実施形態は、上述した効果を、サンプリング回路の増大しか伴わず、ノイズ等の増加を伴うことなく得ることができ、コスト削減を図ることができる。
　また、上述したように、第１実施形態は、単にサンプリング回路２において、各サンプリングキャパシタの動作タイミングや容量を調整することによって、アナログ部によるノイズの発生を抑制することができるため、高度なプロセス技術等を必要としない。
　さらに、第１実施形態は、サンプリング回路２の仕様を調整することにより、ノイズ等の増加を伴うことなくＤ／Ａ変換器１を実現することができるため、電子機器の小型化を妨げることがない。

（第２実施形態）
　第２実施形態のＤ／Ａ変換器は、図１に示した第１実施形態のＤ／Ａ変換器１と同じ回路構成を有する。
　第２実施形態では、上述した第１実施形態と同様に、図１に示したスイッチ１０１Ａ＿１、１０２Ａ＿１はクロック信号ΦＳ１Ａで駆動され、スイッチ１０１Ａ＿２、１０２Ａ＿２はクロック信号ΦＳ２Ａで駆動され、スイッチ１０１Ｂ＿１、１０２Ｂ＿１はクロック信号ΦＳ１Ｂで駆動され、スイッチ１０１Ｂ＿２、１０２Ｂ＿２はクロック信号ΦＳ２Ｂで駆動され、スイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１及び１０４Ａ＿２はクロック信号ΦＩＡで駆動され、スイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１及び１０４Ｂ＿２はクロック信号ΦＩＢで駆動される。ただし、第２実施形態にあっては、これらクロック信号は、図１３（ａ）乃至（ｆ）に示すタイミングチャートにしたがってオン・オフ動作する。

　以下に、第２実施形態のＤ／Ａ変換器の動作について説明する。ここでは、第２実施形態のサンプリング回路２が、アナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬに高周波成分と、周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズとも記す）が重畳されている場合であっても、サンプリング回路２を用いたＤ／Ａ変換器が発生するノイズを低減でき、さらに広い帯域で高周波成分を減衰させる効果が得られる点について説明する。

　図１３（ａ）乃至（ｆ）は、本発明に係る第２実施形態のＤ／Ａ変換器の各スイッチに供給されるクロック信号のタイミングチャートの一例を示した図である。図１３（ａ）、（ｂ）、（ｄ）、（ｅ）に示したクロック信号は、ジッタが印加されたクロック信号であり、図１３（ａ）はクロック信号ΦＳ１Ａ、図１３（ｂ）はクロック信号ΦＳ２Ａ、図１３（ｃ）はクロック信号ΦＩＡ、図１３（ｄ）はクロック信号ΦＳ１Ｂ、図１３（ｅ）はクロック信号ΦＳ２Ｂ、図１３（ｆ）はクロック信号ΦＩＢを表す。ジッタは、クロック信号（ａ）、（ｂ）、（ｄ）、（ｅ）の立ち上がりエッジ及び立ち下がりエッジに印加されている。

　図１３（ａ）乃至（ｆ）に示した例では、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ及びΦＳ２Ｂを、等しい時間間隔でいずれかがＨレベルとなり、かつ、Ｈレベルとなっている時間間隔が等しいクロック信号とした。しかし、第２実施形態は、クロック信号が等しい時間間隔でＨレベルになるものであることに限定されるものではない。クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ、及びΦＳ２Ｂのサンプリング終了時刻はアナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬのサンプリング時刻となる。上述した第１実施形態と同様に、第２実施形態も、サンプリングの周期を任意に設定することによりアナログＦＩＲフィルタ特性を任意に調整することもできる。
　このとき、クロック信号ΦＩＡ及びΦＩＢは、ジッタを印加しなくても、アナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬのサンプリング時刻には影響を与えないため、アナログＦＩＲフィルタ特性へは全く影響を及ぼさない。

　次に、このような第２実施形態の効果を説明する。ここでは、説明を理解しやすくするため、先ず、図２７に示す従来のクロック信号にジッタを印加する場合、すなわち、サンプリングタイミングにジッタを印加する場合について説明する。
　サンプリングタイミングにジッタを印加するということは、図２７（ａ）、（ｂ）のタイミングチャートにおいて、その動作タイミングを動的に変化させることである。サンプリングタイミングにジッタを印加することにより、サンプリング動作に周波数変調をかけることができる。

　サンプリング動作の周波数変調により、ジッタ振幅（図１３（ａ）乃至（ｆ）中、サンプリングエッジが変化する時間軸における絶対値）によって周波数特性のゼロ点を形成することができる。
　サンプリングタイミングへのジッタ印加による周波数変調において形成されるゼロ点の周波数ＦＪは、以下の（２）式で表される。
　　ＦＪ＝（１／ｄ）×Ｉ　（Ｉ＝自然数）　・・・（２）
　ここで、ｄはジッタ振幅を表す（一例として、ｄ＝（１／ＦＳ）×（１／Ｍ）（Ｍはサンプリングキャパシタの数））。図１４は、サンプリングタイミングにジッタを印加したことによって変調された周波数特性を示す図である。

　図１４は、図１に示したサンプリング回路２にサンプリングキャパシタを１６個（Ｍ＝１６）設け、このサンプリング回路２に図１３（ａ）乃至（ｆ）のクロック信号を供給した場合に得られる周波数特性を示す図である。図１４において横軸は周波数、縦軸はＧａｉｎを示している。
　図１４に示したように、サンプリング回路２は、サンプリングタイミングにジッタを印加することによって周波数１／ｄにゼロ点を形成することができる。また、ゼロ点を形成できる周波数１／ｄは、ジッタ振幅に反比例する。ゼロ点は、例えば、ジッタ振幅ｄを大きく設定すれば低周波側へ移動し、ジッタ振幅ｄを小さく設定すれば、高周波側へ移動する。

　次に、第２実施形態のＤ／Ａ変換器の動作について説明する。
　第２実施形態の上述した構成は、既存のサンプリングキャパシタを複数個に分割し、さらに、図１３（ａ）乃至（ｆ）に示すように、サンプリングタイミングにジッタを印加することによって実現できる。
　図１５は、図１のサンプリング回路２において、サンプリングキャパシタを分割し、かつ、サンプリングを行うクロック信号のエッジ（サンプリングタイミング）にジッタを印加した場合に得られる周波数特性を示す図である。図１５は、図１に示したＤ／Ａ変換器１において、サンプリングキャパシタを分割することによって得られるアナログＦＩＲフィルタ特性（式（１））と、サンプリングタイミングへのジッタ印加によって周波数変調された周波数特性（式（２））の両方の効果が得られる周波数特性を示している。

　図１５の横軸は周波数、縦軸はＧａｉｎを示している。また、図１５中に示した特性線Ｌ１は、アナログＦＩＲフィルタ特性（式（１））を表し、特性線Ｌ２は、周波数変調による周波数特性（式（２））を表す。また、特性線Ｌ３は、既存のサンプリングキャパシタ９０５の分割及びジッタ印加による周波数変調を共に行うことにより得られるアナログＦＩＲフィルタ特性（すなわち、アナログＦＩＲフィルタ特性（Ｌ１）及び周波数変調による周波数特性（Ｌ２）を合成したもの。）を表す。
　第２実施形態は、サンプリングキャパシタ９０５の分割によっては減衰することのできない、サンプリング周波数ＦＳの整数倍の周波数に表れる「０ｄＢ」の透過域に対し、ジッタの振幅を適切に調節することにより、周波数特性のゼロ点を形成することができる。すなわち、第２実施形態は、サンプリングタイミングにジッタを印加して周波数変調を行うことにより、図１５に示すように、さらに広い帯域で高周波成分を減衰させる周波数特性を得ることができる。

　第２実施形態は、サンプリングキャパシタを複数個に分割し、サンプリングタイミングにジッタを印加することにより、図１５に示すように、高周波抑制効果が得られる周波数特性を得ることができる。さらに、第２実施形態は、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制することができる。第２実施形態の効果は、既存のサンプリング回路４の２倍のサンプリングキャパシタを備え、サンプリングキャパシタを時分割動作させることによって得られる。このような構成は、アナログＦＩＲフィルタの周波数特性をサンプリング回路そのものに付与したものといえる。
　また、上記効果を得るために、第２実施形態は、サンプリング回路が増大するものの、エリアやノイズの増加を伴わない。

　さらに、第２実施形態は、アナログＦＩＲフィルタ特性では減衰できないサンプリング周波数ＦＳの整数倍の周波数で表れる０ｄＢの透過域に対し、ジッタの振幅を適切に調節することにより、サンプリングタイミングにジッタを印加して周波数変調による周波数特性のゼロ点を形成することができる。このため、第２実施形態は、図１５に示したように、第１実施形態よりも広い帯域で高周波を減衰させる周波数特性を得ることができる。
　なお、第２実施形態では、サンプリング信号の立ち上がり及び立ち下がりの両方にジッタを印加した場合について説明したが、第２実施形態は、これに限るものではない。例えば、第２実施形態は、サンプリング信号の立ち下がりのみのエッジにジッタを印加した場合であっても、周波数変調を行うことができ、周波数特性のゼロ点を形成することができる。また、第２実施形態は、クロック信号の立ち上がりのみのエッジにジッタを印加した場合であっても、アナログ部の突入電流起因の輻射ノイズを拡散でき、輻射ノイズを効果的に抑制できる。

　また、第１実施形態及び第２実施形態では、上述のように、サンプリング回路２においてサンプリングタイミングや、サンプリングキャパシタの容量比を異ならせること、また、サンプリングタイミングにジッタを印加することにより、周波数特性を変更することができる。そのため、第１実施形態及び第２実施形態は、Ｄ／Ａ変換器の用途に応じて所望の周波数特性を有するＤ／Ａ変換器を容易に得ることができる。

（第３実施形態）
　図１６は、本発明に係るＤ／Ａ変換器の第３実施形態を説明するための回路図である。図１６は、図１に示した第１実施形態のＤ／Ａ変換器１と、Ｄ／Ａ変換器１に入力されるアナログ入力信号を生成するデジタル回路２０１、スイッチ回路２０２Ａ、２０２Ｂを設けた構成を示している。図１６に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、説明を省く。
　デジタル回路２０１には、デジタル信号Ｄｉｎが入力する。デジタル回路２０１は、デジタル信号ＤｉｎからデジタルコードＤＡ（ＤＡＮ）、デジタルコードＤＢ（ＤＢＮ）を生成し、スイッチ回路２０２Ａ、２０２Ｂに出力する。スイッチ回路２０２Ａ、２０２Ｂは、デジタルコードＤＡ（ＤＡＮ）、デジタルコードＤＢ（ＤＢＮ）によってオン、オフし、アナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１及びＶＲＥＦＢ＿２をＤ／Ａ変換器１に入力する。スイッチ回路２０２Ａ、２０２Ｂは、例えば、図２に示したスイッチ回路である。

[規則91に基づく訂正 25.11.2013]　
　第３実施形態では、デジタル回路２０１から発行されるデジタルコードがＫ値（Ｋ≦Ｍである自然数）である場合、Ｍ／Ｋ個のサンプリングキャパシタを含むサンプリングキャパシタ群に、それぞれＫ個の値を入力することでサンプリングキャパシタの容量の増大を抑制することができる。すなわち、第３実施形態は、マルチビットＤ／Ａ変換器において、複数のデジタルコードをそのままキャップ分割（サンプリングキャパシタの分割）に用いるものである。このような構成は、例えば、チャージポンプ等に利用することができる。

（第４実施形態）
　図１７は、本発明のＤ／Ａ変換器の第４実施形態を説明するための回路図である。第４実施形態のＤ／Ａ変換器１１は、サンプリング回路２２と、積分回路を構成する積分容量素子１０６及び演算増幅器１０７と、サンプリング回路２２を駆動するクロックを供給する制御回路１５９と、例えば図１６に示したデジタル回路によって構成されている。なお、デジタル回路は、図１７に示したＤ／Ａ変換器１１のさらに前段に設けられている。

　第４実施形態のＤ／Ａ変換器１１は、サンプリング回路２２を備え、入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。サンプリング回路２２は、第１容量素子部１０５Ａと、第２容量素子部１０５Ｂと、第３容量素子部１０５Ｃと、を備えている。第１容量素子部１０５Ａは、デジタル回路により入力されたデジタルコードによって生じる電荷を蓄積するためのサンプリングキャパシタ１０５Ａ＿１及び１０５Ａ＿２を備えている。第２容量素子部１０５Ｂは、デジタル回路からの入力信号によって生じる電荷を蓄積するためのサンプリングキャパシタ１０５Ｂ＿１及び１０５Ｂ＿２を備え、第３容量素子部１０５Ｃは、デジタル回路からの入力信号によって生じる電荷を蓄積するためのサンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２を備えている。

　また、サンプリング回路２２は、スイッチユニット１０４Ａと、スイッチユニット１０４Ｂと、スイッチユニット１０４Ｃと、を備えている。スイッチユニット１０４Ａは、第１容量素子部１０５Ａのサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送するためのスイッチ１０４Ａ＿１、１０４Ａ＿２を備えている。スイッチユニット１０４Ｂは、第２容量素子部１０５Ｂの複数のサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送するための複数のスイッチ１０４Ｂ＿１、１０４Ｂ＿２を備えている。スイッチユニット１０４Ｃは、サンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送するためのスイッチ１０４Ｃ＿１、１０４Ｃ＿２を備えている。

　また、図１７に示したサンプリング回路２２は、第１容量素子部１０５Ａ、第２容量素子部１０５Ｂ及び第３容量素子部１０５Ｃに蓄積された電荷が転送される積分容量素子１０６と、スイッチユニット１０４Ａ、１０４Ｂ、１０４Ｃに接続された演算増幅器１０７とを備えている。第４実施形態では、このようなサンプリング回路２２において、スイッチユニット１０４Ａ、スイッチユニット１０４Ｂ及びスイッチユニット１０４Ｃを順番に動作させる。

　また、サンプリング回路２２は、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１及び１０５Ｃ＿２と、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０１Ｃ＿１、１０１Ｃ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０２Ｃ＿１、１０２Ｃ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０３Ｃ＿１、１０３Ｃ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２、１０４Ｃ＿１及び１０４Ｃ＿２とを備えている。

　スイッチ１０１Ａ＿１、サンプリングキャパシタ１０５Ａ＿１及びスイッチ１０２Ａ＿１は、互いに直列に接続され、スイッチ１０１Ａ＿２、サンプリングキャパシタ１０５Ａ＿２、スイッチ１０２Ａ＿２は互いに直列に接続されている。また、スイッチ１０３Ａ＿１、サンプリングキャパシタ１０５Ａ＿１及びスイッチ１０４Ａ＿１は、互いに直列に接続され、スイッチ１０３Ａ＿２、サンプリングキャパシタ１０５Ａ＿２及びスイッチ１０４Ａ＿２は互いに直列に接続されている。

　スイッチ１０１Ｂ＿１、サンプリングキャパシタ１０５Ｂ＿１及びスイッチ１０２Ｂ＿１は、互いに直列に接続され、スイッチ１０１Ｂ＿２、サンプリングキャパシタ１０５Ｂ＿２及びスイッチ１０２Ｂ＿２は互いに直列に接続されている。また、スイッチ１０３Ｂ＿１、サンプリングキャパシタ１０５Ｂ＿１及びスイッチ１０４Ｂ＿１は、互いに直列に接続され、スイッチ１０３Ｂ＿２、サンプリングキャパシタ１０５Ｂ＿２及びスイッチ１０４Ｂ＿２は互いに直列に接続されている。
　スイッチ１０１Ｃ＿１、サンプリングキャパシタ１０５Ｃ＿１及びスイッチ１０２Ｃ＿１は、互いに直列に接続され、スイッチ１０１Ｃ＿２、サンプリングキャパシタ１０５Ｃ＿２及びスイッチ１０２Ｃ＿２は互いに直列に接続されている。また、スイッチ１０３Ｃ＿１、サンプリングキャパシタ１０５Ｃ＿１及びスイッチ１０４Ｃ＿１は、互いに直列に接続され、スイッチ１０３Ｃ＿２、サンプリングキャパシタ１０５Ｃ＿２及びスイッチ１０４Ｃ＿２は互いに直列に接続されている。

　スイッチ１０３Ａ＿１及びスイッチ１０３Ａ＿２は、スイッチユニット１０３Ａを構成し、スイッチ１０３Ｂ＿１及びスイッチ１０３Ｂ＿２は、スイッチユニット１０３Ｂを構成し、スイッチ１０３Ｃ＿１及びスイッチ１０３Ｃ＿２は、スイッチユニット１０３Ｃを構成している。また、スイッチ１０４Ａ＿１及びスイッチ１０４Ａ＿２は、スイッチユニット１０４Ａを構成し、スイッチ１０４Ｂ＿１及びスイッチ１０４Ｂ＿２はスイッチユニット１０４Ｂを構成し、スイッチ１０４Ｃ＿１及びスイッチ１０４Ｃ＿２は、スイッチユニット１０４Ｃを構成している。

　スイッチ１０１Ａ＿１は、アナログ入力信号ＶＲＥＦＡ＿１が入力される入力端子に接続されている。スイッチ１０１Ａ＿２は、アナログ入力信号ＶＲＥＦＡ＿２が入力される入力端子に接続されている。スイッチ１０１Ｂ＿１は、アナログ入力信号ＶＲＥＦＢ＿１が入力される入力端子に接続されている。スイッチ１０１Ｂ＿２は、アナログ入力信号ＶＲＥＦＢ＿２が入力される入力端子に接続されている。スイッチ１０１Ｃ＿１は、アナログ入力信号ＶＲＥＦＣ＿１が入力される入力端子に接続されている。スイッチ１０１Ｃ＿２は、アナログ入力信号ＶＲＥＦＣ＿２が入力される入力端子に接続されている。スイッチ１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０２Ｃ＿１、１０２Ｃ＿２は、それぞれアナログ基準電圧Ｖｃｏｍが供給される端子１１３に接続されている。

[規則91に基づく訂正 25.11.2013]　
　スイッチ１０３Ａ＿１は、演算増幅器１０７の出力端子と、スイッチ１０１Ａ＿１とサンプリングキャパシタ１０５Ａ＿１との間に接続され、スイッチ１０３Ａ＿２は、演算増幅器１０７の出力端子と、スイッチ１０１Ａ＿２とサンプリングキャパシタ１０５Ａ＿２との間に接続される。スイッチ１０３Ｂ＿１は、演算増幅器１０７の出力端子と、スイッチ１０１Ｂ＿１とサンプリングキャパシタ１０５Ｂ＿１との間に接続される。スイッチ１０３Ｂ＿２は、演算増幅器１０７の出力端子と、スイッチ１０１Ｂ＿２とサンプリングキャパシタ１０５Ｂ＿２との間とに接続される。スイッチ１０３Ｃ＿１は、演算増幅器１０７の出力端子と、スイッチ１０１Ｃ＿１とサンプリングキャパシタ１０５Ｃ＿１との間に接続される。スイッチ１０３Ｃ＿２は、演算増幅器１０７の出力端子と、スイッチ１０１Ｃ＿２とサンプリングキャパシタ１０５Ｃ＿２との間に接続されている。

　スイッチ１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２、１０４Ｃ＿１及び１０４Ｃ＿２は、それぞれサンプリング回路２の出力端子として、積分容量素子１０６の一端と、演算増幅器１０７の反転入力端子とに接続されている。
　積分容量素子１０６は、演算増幅器１０７の反転入力端子と出力端子との間に接続されている。演算増幅器１０７の非反転入力端子は、アナログ基準電圧Ｖｃｏｍが供給される端子１１４に接続されている。
　各スイッチは、制御回路１５９から供給されるクロック信号によって駆動され、オン・オフ動作を行う。

　また、図１７において、符号に「Ａ」を付与した素子からなる回路と、符号に「Ｂ」を付与した素子からなる回路と、符号に「Ｃ」を付与した素子からなる回路とは、同一の構成を有している。
　図１７において、サンプリングキャパシタ１０５Ａ＿１とサンプリングキャパシタ１０５Ａ＿２とは、容量が同一であることが望ましい。同様に、サンプリングキャパシタ１０５Ｂ＿１とサンプリングキャパシタ１０５Ｂ＿２とは、容量が同一であることが望ましい。同様に、サンプリングキャパシタ１０５Ｃ＿１とサンプリングキャパシタ１０５Ｃ＿２とは、容量が同一であることが望ましい。

　以上の構成を有するサンプリング回路には、入力端子からアナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２、ＶＲＥＦＣ＿１及びＶＲＥＦＣ＿２が入力される。
　アナログ入力信号ＶＲＥＦＡ＿１は、スイッチ１０２Ａ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿１に電荷が蓄積される。また、アナログ入力信号ＶＲＥＦＡ＿２は、スイッチ１０２Ａ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿２に電荷が蓄積される。

　同様に、アナログ入力信号ＶＲＥＦＢ＿１は、スイッチ１０２Ｂ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿１に電荷が蓄積される。また、アナログ入力信号ＶＲＥＦＢ＿２は、スイッチ１０２Ｂ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿２に電荷が蓄積される。
　同様に、アナログ入力信号ＶＲＥＦＣ＿１は、スイッチ１０２Ｃ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｃ＿１に電荷が蓄積される。また、アナログ入力信号ＶＲＥＦＣ＿２は、スイッチ１０２Ｃ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｃ＿２に電荷が蓄積される。

　図１７に示したアナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２が入力される入力端子にも、図２に示した回路と同様のスイッチ回路が接続される。スイッチ回路のスイッチ１４０１、１４０２のオン、オフは、例えば図１６に示したデジタル回路２０１から発行されるデジタルコードＤＡ、ＤＡＮによって切り替えられる。
　また、図１７に示したアナログ入力信号ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２が入力される入力端子にも、図２に示した回路と同様のスイッチ回路が接続される。図２に示したスイッチ１４０１、１４０２のオン、オフは、デジタル回路から発行されるデジタルコードＤＢ、ＤＢＮによって切り替えられる。
　さらに、図１７に示したアナログ入力信号ＶＲＥＦＣ＿１、ＶＲＥＦＣ＿２が入力される入力端子にも、図２に示した回路と同様のスイッチ回路が接続される。図２に示したスイッチ１４０１、１４０２のオン、オフは、デジタル回路から発行されるデジタルコードＤＣ、ＤＣＮによって切り替えられる。

　次に、図１７に示したＤ／Ａ変換器１１の動作について説明する。
　第４実施形態では、図２に示したスイッチ回路に印加されるデジタルコードＤＡ、ＤＢ、ＤＣがＨであると仮定して説明する。すなわち、第４実施形態では、図１７において、アナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２、ＶＲＥＦＣ＿１及びＶＲＥＦＣ＿２が入力される入力端子の全てにＶＲＥＦＨが供給される場合について説明する。
　しかし、本発明の第４実施形態は、デジタルコードＤＡ、ＤＢ、ＤＣがＨであり、アナログ入力信号ＶＲＥＦＡ＿１、ＶＲＥＦＡ＿２、ＶＲＥＦＢ＿１、ＶＲＥＦＢ＿２、ＶＲＥＦＣ＿１及びＶＲＥＦＣ＿２が入力される入力端子の全てにアナログ基準電圧ＶＲＥＦＨが供給される場合に限定されるものではない。

　スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０１Ｃ＿１、１０１Ｃ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０２Ｃ＿１、１０２Ｃ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０３Ｃ＿１、１０３Ｃ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２、１０４Ｃ＿１及び１０４Ｃ＿２は、切り替えにしたがってサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１及び１０５Ｃ＿２に電荷を蓄積する。

[規則91に基づく訂正 25.11.2013]　
　また、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿1及び１０５Ｃ＿２に蓄積された電荷は、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０１Ｃ＿１、１０１Ｃ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０２Ｃ＿１、１０２Ｃ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０３Ｃ＿１、１０３Ｃ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２、１０４Ｃ＿１及び１０４Ｃ＿２の切り替えにしたがって積分容量素子１０６へ転送される。
　演算増幅器１０７は、基準電圧信号Ｖｃｏｍを非反転入力端子に入力し、出力端子からアナログの出力信号Ｖｏｕｔを出力する。

　以上説明した図１７に示したサンプリング回路は、複数のサンプリングキャパシタ（図１７に示した例では、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１及び１０５Ｃ＿２の６つ）を備えている。
　サンプリングキャパシタ１０５Ａ＿１に蓄積される電荷の量は、スイッチ１０１Ａ＿１及び１０２Ａ＿１の切り替え動作によって決定される。サンプリングキャパシタ１０５Ａ＿２に蓄積される電荷の量は、スイッチ１０１Ａ＿２及び１０２Ａ＿２の切り替え動作によって決定される。

　また、サンプリングキャパシタ１０５Ｂ＿１に蓄積される電荷の量は、スイッチ１０１Ｂ＿１及び１０２Ｂ＿１の切り替え動作によって決定される。サンプリングキャパシタ１０５Ｂ＿２に蓄積される電荷の量は、スイッチ１０１Ｂ＿２及び１０２Ｂ＿２の切り替え動作によって決定される。
　また、サンプリングキャパシタ１０５Ｃ＿１に蓄積される電荷の量は、スイッチ１０１Ｃ＿１及び１０２Ｃ＿１の切り替え動作によって決定される。サンプリングキャパシタ１０５Ｃ＿２に蓄積される電荷の量は、スイッチ１０１Ｃ＿２及び１０２Ｃ＿２の切り替え動作によって決定される。
　なお、第４実施形態のサンプリング回路のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１及び１０５Ｃ＿２の個数は、当然のことながら、６個に限定されるものでなく、自然数Ｍ×３であればよい。

　図１７に示したサンプリング回路２２では、サンプリングキャパシタの個数Ｍ×３が増えるにしたがって、スイッチの数が増加する。また、サンプリングキャパシタの個数Ｍ×３が増えるにしたがって、スイッチを駆動するクロック信号の数が増加する。なお、サンプリングキャパシタの個数が増加しても、サンプリング回路以外の構成は、図１７に示した構成から変更されることはない。

　また、図１７に示したサンプリング回路２２にサンプリングキャパシタをさらに追加する場合、追加後のサンプリングキャパシタの合計の容量と、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１及び１０５Ｃ＿２の容量の合計とが等しくなるようにしてもよい。サンプリング回路２２に含まれるサンプリングキャパシタの容量の合計をサンプリングキャパシタ追加の前後で等しくなるように構成し、追加したサンプリングキャパシタを含むサンプリング回路に含まれるサンプリングキャパシタの容量の大きさと、動作タイミングとを適当に配分することによって、第４実施形態は、出力信号Ｖｏｕｔに含まれる特定の周波数のゲインを下げるアナログＦＩＲフィルタを形成することができる。

　また、第４実施形態では、図１７に示すように、スイッチ１０１Ａ＿１及びスイッチ１０２Ａ＿１がクロック信号ΦＳ１Ａで駆動され、スイッチ１０１Ａ＿２及びスイッチ１０２Ａ＿２がクロック信号ΦＳ２Ａで駆動される。また、スイッチ１０１Ｂ＿１及びスイッチ１０２Ｂ＿１はクロック信号ΦＳ１Ｂで駆動され、スイッチ１０１Ｂ＿２及びスイッチ１０２Ｂ＿２はクロック信号ΦＳ２Ｂで駆動される。また、スイッチ１０１Ｃ＿１及びスイッチ１０２Ｃ＿１はクロック信号ΦＳ１Ｃで駆動され、スイッチ１０１Ｃ＿２及びスイッチ１０２Ｃ＿２は、クロック信号ΦＳ２Ｃで駆動される。
　また、スイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１及び１０４Ａ＿２はクロック信号ΦＩＡで駆動され、スイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１及び１０４Ｂ＿２はクロック信号ΦＩＢで駆動される。また、スイッチ１０３Ｃ＿１、１０３Ｃ＿２、１０４Ｃ＿１及び１０４Ｃ＿２はクロック信号ΦＩＣで駆動される。

　図１８（ａ）乃至（ｑ）は、図１７に示したＤ／Ａ変換器１１に供給されるクロック信号を示したタイミングチャートである。クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＩＡ、ΦＳ１Ｂ、ΦＳ２Ｂ、ΦＩＢ、ΦＳ１Ｃ、ΦＳ２Ｃ及びΦＩＣは、図１８（ａ）乃至（ｉ）のタイミングチャートに示すタイミングでオン・オフする。なお、図１８（ａ）はクロック信号ΦＳ１Ａ、図１８（ｂ）はクロック信号ΦＳ２Ａ、図１８（ｃ）はクロック信号ΦＩＡ、図１８（ｄ）はクロック信号ΦＳ１Ｂ、図１８（ｅ）はクロック信号ΦＳ２Ｂ、図１８（ｆ）はクロック信号ΦＩＢ、図１８（ｇ）はクロック信号ΦＳ１Ｃ、図１８（ｈ）はクロック信号ΦＳ２Ｃ、図１８（ｉ）はクロック信号ΦＩＣを表す。

　さらに、図１８（ｊ）はデジタル信号Ｄｉｎ、図１８（ｋ）はデジタルコードＤＡ（ＤＡＮ）、図１８（ｌ）はデジタルコードＤＢ（ＤＢＮ）、図１８（ｍ）はデジタルコードＤＣ（ＤＣＮ）、図１８（ｎ）はアナログデータＶＡ、図１８（ｏ）はアナログデータＶＢ、図１８（ｐ）はアナログデータＶＣ、図１８（ｑ）は出力信号Ｖｏｕｔを表す。
　図１８（ａ）乃至（ｉ）に示すように、クロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ、クロック信号ΦＳ２Ｂ、クロック信号ΦＳ１Ｃ及びクロック信号ΦＳ２Ｃは、同一時間Ｈレベルとなり、かつ、クロック信号ΦＳ１Ａ、ΦＳ１Ｂ、ΦＳ１Ｃは、１つずつ順にＨレベルとなる信号である。また、クロック信号ΦＳ２Ａ、ΦＳ２Ｂ及びΦＳ２Ｃは、１つずつ順にＨレベルとなる信号である。

　また、クロック信号ΦＩＡは、クロック信号ΦＳ２Ａの立ち下がりエッジからクロック信号ΦＳ１Ａの次の立ち上がりエッジまでの期間（第１スイッチング素子部の非蓄積期間）に、Ｈレベルとなる信号である。クロック信号ΦＩＡは、サンプリングキャパシタ１０５Ａ＿１及び１０５Ａ＿２に蓄積された電荷を、積分容量素子１０６に転送するタイミングであるインテグレートタイミングが、クロック信号ΦＳ２Ａの立ち下がりエッジからクロック信号ΦＳ１Ａの次の立ち上がりエッジまでの期間に生じるように設定される。

　同様に、クロック信号ΦＩＢは、クロック信号ΦＳ２Ｂの立ち下がりエッジからクロック信号ΦＳ１Ｂの次の立ち上がりエッジまでの期間（第２スイッチング素子部の非蓄積期間）に、Ｈレベルとなる信号である。クロック信号ΦＩＢは、サンプリングキャパシタ１０５Ｂ＿１及び１０５Ｂ＿２に蓄積された電荷を、積分容量素子１０６に転送するタイミングであるインテグレートタイミングが、クロック信号ΦＳ２Ｂの立ち下がりエッジからクロック信号ΦＳ１Ｂの次の立ち上がりエッジまでの期間に生じるように設定される。

　同様に、クロック信号ΦＩＣは、クロック信号ΦＳ２Ｃの立ち下がりエッジからクロック信号ΦＳ１Ｃの次の立ち上がりエッジまでの期間（第２スイッチング素子部の非蓄積期間）に、Ｈレベルとなる信号である。クロック信号ΦＩＣは、サンプリングキャパシタ１０５Ｃ＿１及び１０５Ｃ＿２に蓄積された電荷を、積分容量素子１０６に転送するタイミングであるインテグレートタイミングが、クロック信号ΦＳ２Ｃの立ち下がりエッジからクロック信号ΦＳ１Ｃの次の立ち上がりエッジまでの期間に生じるように設定される。

　図１８（ａ）乃至（ｉ）に示すように、クロック信号ΦＩＡ、ΦＩＢ、ΦＩＣは、１つずつ順にＨレベルとなる。クロック信号ΦＩＡ、ΦＩＢ、ΦＩＣは、サンプリングキャパシタに蓄積された電荷を積分容量素子１０６に転送するタイミングを決定することから、Ｄ／Ａ変換器の出力信号生成タイミングを決定する。
　つまり、スイッチユニット１０４Ａは、スイッチユニット１０４Ｂがサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に蓄積した電荷を転送する期間と、スイッチユニット１０４Ｃがサンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２に蓄積した電荷を転送する期間において、第１容量素子部１０５Ａの複数のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に電荷を蓄積する。電荷の蓄積は、第１容量素子部１０５Ａのサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。

　また、スイッチユニット１０４Ｂは、スイッチユニット１０４Ａがサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に蓄積した電荷を転送する期間と、スイッチユニット１０４Ｃがサンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２に蓄積した電荷を転送する期間との間において、第２容量素子部１０５Ｂの複数のサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に電荷を蓄積する。電荷の蓄積は、第２容量素子部１０５Ｂの複数のサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。

　また、スイッチユニット１０４Ｃは、スイッチユニット１０４Ａがサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に蓄積した電荷を転送する期間と、スイッチユニット１０４Ｂがサンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に蓄積した電荷を転送する期間との間において、第３容量素子部１０５Ｃのサンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２に電荷を蓄積する。電荷の蓄積は、第３容量素子部１０５Ｃの複数のサンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。

　また、第４実施形態は、第１容量素子部１０５Ａに蓄積された電荷を転送する期間、第２容量素子部１０５Ｂに蓄積された電荷を転送する期間及び第３容量素子部１０５Ｃに蓄積された電荷を転送する期間の３つの期間を順番に切り替えることにより、常にいずれか１つの容量素子部に蓄積された電荷を転送する。
　また、デジタル信号Ｄｉｎは、デジタルコードを含んでいる。例えば、図１６に示したデジタル回路２０１は、デジタル信号Ｄｉｎの０、３、６、・・・番目のデジタルコードＤＡ（ＤＡＮ）を出力し、デジタル信号Ｄｉｎの１、４、７、・・・番目のデジタルコードＤＢ（ＤＢＮ）を出力する。また、デジタル回路２０１は、デジタル信号Ｄｉｎの２、５、８、・・・番目のデジタルコードＤＣ（ＤＣＮ）を出力する。以下、第４実施形態では、ＤＡ（ＤＡＮ）＝Ｄ［ｉ］、ｉは０、３、６、・・・と表し、ＤＢ（ＤＢＮ）＝Ｄ［ｊ］、ｊは１、４、７、・・・と表し、ＤＣ（ＤＣＮ）＝Ｄ［ｋ］、ｋは２、５、８、・・・と表す。

　クロック信号ΦＳ１ＡがＨレベルとなると、デジタルコードＤ［０］は、スイッチ１０１Ａ＿１、１０２Ａ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿１に電荷が蓄積される。クロック信号ΦＳ２ＡがＨレベルとなると、デジタルコードＤ［０］は、スイッチ１０１Ａ＿２、１０２Ａ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ａ＿２に電荷が蓄積される。
　クロック信号ΦＩＡがＨレベルとなると、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２に蓄積された電荷は、スイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１及び１０４Ａ＿２によって積分容量素子１０６へ転送される。便宜上、転送される電荷をアナログデータＶＡとすると、アナログデータＶＡは、Ａ［０］と表せられる。

　同様に、クロック信号ΦＳ１ＢがＨレベルとなると、デジタルコードＤ［１］は、スイッチ１０１Ｂ＿１、１０２Ｂ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿１に電荷が蓄積される。クロック信号ΦＳ２ＢがＨレベルとなると、デジタルコードＤ［１］は、スイッチ１０１Ｂ＿２、１０２Ｂ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｂ＿２に電荷が蓄積される。
　クロック信号ΦＩＢがＨレベルとなると、サンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２に蓄積された電荷は、スイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１、１０４Ｂ＿２によって積分容量素子１０６へ転送される。便宜上、転送される電荷をアナログデータＶＢとすると、アナログデータＶＢは、Ａ［１］と表せられる。

　同様に、クロック信号ΦＳ１ＣがＨレベルとなると、デジタルコードＤ［２］は、スイッチ１０１Ｃ＿１、１０２Ｃ＿１によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｃ＿１に電荷が蓄積される。クロック信号ΦＳ２ＣがＨレベルとなると、デジタルコードＤ［２］は、スイッチ１０１Ｃ＿２、１０２Ｃ＿２によってサンプリングされる。サンプリングにより、サンプリングキャパシタ１０５Ｃ＿２に電荷が蓄積される。
　クロック信号ΦＩＣがＨレベルとなると、サンプリングキャパシタ１０５Ｃ＿１、１０５Ｃ＿２に蓄積された電荷は、スイッチ１０３Ｃ＿１、１０３Ｃ＿２、１０４Ｃ＿１及び１０４Ｃ＿２によって積分容量素子１０６へ転送される。便宜上、転送される電荷をアナログデータＶＣとすると、アナログデータＶＣは、Ａ［２］と表せられる。

　第４実施形態では、スイッチユニット１０４Ａとスイッチユニット１０４Ｂとスイッチユニット１０４Ｃとを順次繰り返して動作させている。このため、積分容量素子１０６へはアナログデータＶＡ、ＶＢ、ＶＣの電荷が交互に転送され、演算増幅器１０７の出力端子からアナログの出力信号Ｖｏｕｔとして出力される。
　上記した構成では、スイッチユニット１０４Ａとスイッチユニット１０４Ｂとスイッチユニット１０４Ｃとを順番に動作させるようにした。しかし第４実施形態は、これに限るものではない。すなわち、第４実施形態は、スイッチユニット１０４Ａとスイッチユニット１０４Ｂとスイッチユニット１０４Ｃとを、特定の規則性をもった並びで周期的に動作させるように、言い換えると、シーケンシャルに、順に、動作させるようにしてもよい。

　図１７に示した第４実施形態のＤ／Ａ変換器１１は、サンプリングキャパシタを複数個に分割し、複数のサンプリングタイミングを有する回路を３組（従来の３倍）備えている。Ｄ／Ａ変換器１１は、３組の回路をタイムインターリーブ動作させることで、アナログＦＩＲフィルタ特性を得ることができる。すなわち、図１７中の符号に「Ａ」を付与した素子からなる回路、符号に「Ｂ」を付与した素子からなる回路及び符号に「Ｃ」を付与した素子からなる回路は、同一の構成を有し、それぞれ順番にサンプリング動作を行うことにより、アナログＦＩＲ特性を得ることができる。なお、図１７は、Ｍ＝２の場合について図示している。
　また、第４実施形態は、図２６に示したサンプリングキャパシタ９０５を容量が等しいＭ個のサンプリングキャパシタ分割することに限定されるものではない。第４実施形態は、Ｍ個のサンプリングキャパシタの容量を任意に調節することで、得られるアナログＦＩＲ特性の周波数特性を任意に調節することもできる。

＜アナログＦＩＲ特性の具体例１＞
　図１８（ａ）乃至（ｉ）は、図１７に示したＤ／Ａ変換器１１に供給されるクロック信号のタイミングチャートを示す図である。図１８中に示したＴは、クロック信号の周期（Ｔ＝１／ＦＳ）である。図１８（ａ）乃至（ｉ）に示したタイミングチャートでは、クロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ及びクロック信号ΦＳ２Ｂのいずれかが等しい時間間隔で「Ｈ」レベルになり、かつ「Ｈ」レベルとなっている時間間隔が同一のクロック信号である。つまり、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２のサンプリングタイミングは、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ及びΦＳ２Ｂの立下りエッジによって決まるから、第４実施形態では、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１及び１０５Ｂ＿２のサンプリングタイミングが等間隔となるように設定されている。

　図１８（ａ）乃至（ｉ）に示したタイミングチャートの例では、クロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとでサンプリングした電荷をクロック信号ΦＩＡのタイミングで転送し、出力信号を生成する。このとき、出力信号は、サンプリング周期Ｔ／２（２ＦＳ）でサンプリングされた２つの信号の平均値となる。このことから、第４実施形態では、サンプリングした信号に対してアナログＦＩＲフィルタがかかる。

　図１９は、図１８（ａ）乃至（ｉ）のタイミングチャートで表されるクロック信号を、図１７に示したＤ／Ａ変換器１１のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１、１０５Ｃ＿２に供給した場合に得られるアナログＦＩＲ特性を示している。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１、サンプリングキャパシタ１０５Ｃ＿１：１０５Ｃ＿２＝１：１である。

　図１９において、横軸は周波数、縦軸はＧａｉｎを表す。図１９に示すように、ゲイン（Ｇａｉｎ）は、サンプリング周波数ＦＳで急峻に略零になっていることがわかる。すなわち、図１９に示したＦＩＲフィルタ特性は、フィルタ動作周波数２ＦＳの２タップＦＩＲフィルタ特性に相当する。このことから、第４実施形態のＤ／Ａ変換器１１は、サンプリング周波数ＦＳで減衰効果の大きい、アナログＦＩＲ特性を得ることができることが分かる。

　また、第４実施形態では、クロック信号ΦＩＢのタイミングで生成される出力信号を、クロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂでサンプリングすることで、出力信号がサンプリング周期Ｔ／２（２ＦＳ）でサンプリングされた２つの信号の平均値となる。このことから、第４実施形態では、サンプリングした信号に対してアナログＦＩＲフィルタがかかる。
　同様に、クロック信号ΦＩＣのタイミングで生成される出力信号を、クロック信号ΦＳ１Ｃとクロック信号ΦＳ２Ｃでサンプリングすることで、出力信号がサンプリング周期Ｔ／２（２ＦＳ）でサンプリングされた２つの信号の平均値となる。このことから、第４実施形態では、サンプリングした信号に対してアナログＦＩＲフィルタがかかる。

＜アナログＦＩＲ特性の具体例２＞
　第４実施形態の各クロック信号は、図１８（ａ）乃至（ｉ）に示すタイミングチャートに示すものに限るものではない。例えば、第４実施形態のクロック信号は、クロック信号ΦＳ１Ａ又はクロック信号ΦＳ２Ａと、クロック信号ΦＩＡとが同時にＨレベルとならない、ノンオーバーラップクロック信号であり、かつ、クロック信号ΦＳ１Ｂ又はクロック信号ΦＳ２Ｂとクロック信号ΦＩＢとが同時にＨレベルとならないノンオーバーラップクロック信号であり、かつ、クロック信号ΦＳ１Ｃ又はクロック信号ΦＳ２Ｃとクロック信号ΦＩＣとが同時にＨレベルとならないノンオーバーラップクロック信号であってもよい。

　さらに、第４実施形態は、クロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとクロック信号ΦＩＡとの関係と、クロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとクロック信号ΦＩＢとの関係と、クロック信号ΦＳ１Ｃとクロック信号ΦＳ２Ｃとクロック信号ΦＩＣとの関係とが同一である、という条件を満たす範囲で、サンプリングタイミングの間隔を任意に設定することによりアナログＦＩＲフィルタ特性を任意に調整することもできる。

　図２０（ａ）乃至（ｉ）は、図１７に示したＤ／Ａ変換器１１に供給される他のクロック信号のタイミングチャートを示す図である。図２０（ａ）乃至（ｉ）に示したタイミングチャートは、図１８（ａ）乃至（ｉ）に示したクロック信号ΦＳ１Ａ、クロック信号ΦＳ１Ｂ、クロック信号ΦＳ１Ｃのサンプリング期間を半分とし、クロック信号ΦＳ１Ａ、クロック信号ΦＳ１Ｂ、クロック信号ΦＳ１Ｃのサンプリングタイミングを１／４周期早めたものである。

　図２１は、図２０（ａ）乃至（ｉ）に示したタイミングチャートで表されるクロック信号を、図１７に示したＤ／Ａ変換器１１のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１及び１０５Ｃ＿２に供給した場合に得られるアナログＦＩＲ特性を示している。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１、サンプリングキャパシタ１０５Ｃ＿１：１０５Ｃ＿２＝１：１である。
　図２１において、横軸は周波数、縦軸はＧａｉｎを表す。図２１に示すように、ゲイン（Ｇａｉｎ）は、サンプリング周波数ＦＳよりも低い周波数と、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」とにおいて急峻に略零となる。このことから、第４実施形態は、減衰効果の大きい、アナログＦＩＲ特性を得ることができることが分かる。

＜アナログＦＩＲ特性の具体例３＞
　図２２（ａ）乃至（ｉ）は、図１７に示したＤ／Ａ変換器１１に供給される他のクロック信号のタイミングチャートを示す図である。図２２（ａ）乃至（ｉ）に示したタイミングチャートは、図１８（ａ）乃至（ｉ）に示したクロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ、クロック信号ΦＳ２Ｂ、クロック信号ΦＳ１Ｃ及びクロック信号ΦＳ２Ｃのサンプリング期間を１．５倍とし、かつクロック信号ΦＳ１Ａ、クロック信号ΦＳ２Ａ、クロック信号ΦＳ１Ｂ、クロック信号ΦＳ２Ｂ、クロック信号ΦＳ１Ｃ及びクロック信号ΦＳ２Ｃのサンプリングタイミングをそれぞれ１／４周期ずつ遅らせたものである。

　図２３は、図２２（ａ）乃至（ｉ）のタイミングチャートで表されるクロック信号を、図１７に示したＤ／Ａ変換器１１のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１及び１０５Ｃ＿２に供給した場合に得られるアナログＦＩＲ特性を示している。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１、サンプリングキャパシタ１０５Ｃ＿１：１０５Ｃ＿２＝１：１である。
　図２３において、横軸は周波数、縦軸はＧａｉｎを表す。図２３に示すように、ゲイン（Ｇａｉｎ）は、サンプリング周波数ＦＳでは比較的大きく、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」では略零となる。このことから、第４実施形態のＤ／Ａ変換器１１は、減衰効果の大きいアナログＦＩＲ特性を得ることができることが分かる。

＜アナログＦＩＲ特性の具体例４＞
　また、上述したように、サンプリングキャパシタを複数個に分割する場合、図２６に示したサンプリングキャパシタ９０５を容量が等しいＭ個のサンプリングキャパシタ分割することに限定されるものではない。第４実施形態では、Ｍ個のサンプリングキャパシタの容量さを任意に調節することで、得られるアナログＦＩＲ特性の周波数特性を任意に調節することもできる。

　図２４は、図１９に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。図２４に示した周波数特性は、図１７に示したＤ／Ａ変換器１１のサンプリングキャパシタの容量比を、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝３：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝３：１、サンプリングキャパシタ１０５Ｃ＿１：１０５Ｃ＿２＝３：１とし、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１、１０５Ｃ＿２に、図１８に示したタイミングチャートで表されるクロック信号を供給した場合に得られるアナログＦＩＲ特性である。
　図２４において、横軸は周波数、縦軸はＧａｉｎを表す。図２４に示すように、ゲイン（Ｇａｉｎ）は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数ＦＳ近傍で最小となり、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」近傍で最大となる。

＜アナログＦＩＲ特性の具体例５＞
　図２５は、図２１に示したアナログＦＩＲ特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。図２５に示した周波数特性は、図１７に示したＤ／Ａ変換器１１の各サンプリングキャパシタの容量比を、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝３：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝３：１、サンプリングキャパシタ１０５Ｃ＿１：１０５Ｃ＿２＝３：１とし、各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２、１０５Ｃ＿１、及び１０５Ｃ＿２に、図２０に示したタイミングチャートで表されるクロック信号を供給した場合に得られる。

　図２５において、横軸は周波数、縦軸はＧａｉｎを表す。図２５に示すように、ゲイン（Ｇａｉｎ）は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数ＦＳよりやや低い周波数近傍及びサンプリング周波数ＦＳの２倍の周波数「２ＦＳ」近傍で最小となり、周波数が零及びサンプリング周波数ＦＳよりやや高い周波数近傍で最大となる。
　このように、第４実施形態のＤ／Ａ変換器１１によって得られるアナログＦＩＲフィルタにおいて、形成されるゼロ点の周波数は、サンプリングキャパシタがアナログ入力信号ＶＲＥＦをサンプリングするサンプリングタイミングの間隔に依存する。

　すなわち、サンプリングキャパシタにアナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬがサンプリングされるサンプリングタイミングの各間隔が狭い（時間軸で短い）場合、図２３に示すように高周波側にゼロ点が形成される。ここで、サンプリングタイミングの各間隔が狭いとは、図２２（ａ）乃至（ｉ）のタイミングチャートに示すように、クロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａの立ち下がりエッジの間隔、クロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとの立ち下がりエッジの間隔、あるいはクロック信号ΦＳ１Ｃとクロック信号ΦＳ２Ｃの立ち下がりエッジとの間隔が、図１８（ａ）乃至（ｉ）に示すタイミングチャートのクロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとの立ち下がりエッジの間隔、クロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとの立ち下がりエッジの間隔、あるいはクロック信号ΦＳ１Ｃとクロック信号ΦＳ２Ｃとの立ち下がりエッジの間隔よりも短いことを指す。

　反対に、サンプリングキャパシタがアナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬをサンプリングするサンプリングタイミングの間隔が広い（時間軸で長い）場合、図２１に示すように低周波側にゼロ点が形成される。ここで、サンプリングタイミングの各間隔が広いとは、図２０（ａ）乃至（ｉ）のタイミングチャートに示すように、クロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとの立ち下がりエッジの間隔、クロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとの立ち下がりエッジの間隔及びクロック信号ΦＳ１Ｃとクロック信号ΦＳ２Ｃとの立ち下がりエッジの間隔が、図１８（ａ）乃至（ｉ）に示すタイミングチャートのクロック信号ΦＳ１Ａとクロック信号ΦＳ２Ａとの立ち下がりエッジの間隔及びクロック信号ΦＳ１Ｂとクロック信号ΦＳ２Ｂとの立ち下がりエッジの間隔よりも長いことを指す。

　なお、サンプリング期間と、インテグレートタイミング及びその期間は、サンプリング回路２２のアナログＦＩＲ特性に影響を与えない。アナログＦＩＲ特性に影響を与えるのはサンプリング間隔である。
　また、第４実施形態は、図１７に示したように、図２６に示した従来のサンプリングキャパシタ９０５を複数個に分割し、複数のサンプリングタイミングを有する回路を３組（従来の３倍）備えている。そして、第４実施形態は、分割されたサンプリングキャパシタをタイムインターリーブ動作させることで、サンプルフェイズのみでサンプリングキャパシタを分割する「半相間」でサンプリングするのではなく、「全相間」でサンプリングすることが可能となる。そのため、第４実施形態は、サンプリングキャパシタにアナログ基準電圧ＶＲＥＦＨ、ＶＲＥＦＬがサンプリングされるサンプリングタイミングの間隔を広く（時間軸で長く）設定できる。このため、第４実施形態は、周波数の低域にゼロ点を形成し、周波数の低域にカットオフ点を形成することができる。

　第４実施形態は、例えば、サンプリングキャパシタを１６個備える場合には、図４に示すようなアナログＦＩＲ特性を得ることができる。第４実施形態は、さらに、サンプリングキャパシタのサンプリングタイミングやサンプリングキャパシタの容量比を調整することによって、例えば、図１９、図２１、図２３、図２４、図２５に示すように、アナログＦＩＲ特性を任意に調整することができる。
　したがって、第４実施形態は、サンプリング回路のアナログＦＩＲ特性を調整することによって、サンプリング回路２２のサンプリング周波数の１／２以上といった高周波成分を抑制することができる。すなわち、第４実施形態は、高周波抑制効果が得られる周波数特性を備えたサンプリング回路２２を実現することができる。

　また、図１７に示したＤ／Ａ変換器１１は、符号に「Ａ」を付与した素子からなる回路と、符号に「Ｂ」を付与した素子からなる回路と、符号に「Ｃ」を付与した素子からなる回路と、を備え、３組の回路に含まれるサンプリングキャパシタを、順番にサンプリング動作させている。このことによって、Ｄ／Ａ変換器１１は、図１８（ａ）乃至（ｉ）に示すように、１組の回路（例えば、符号に「Ｂ」を付与した素子からなる回路）において、積分容量素子１０６への電荷転送を行っている間に、他の２組の回路（例えば、符号に「Ａ」、「Ｃ」を付与した素子からなる回路）が並行してサンプリングキャパシタでサンプリング動作を行うようにしている。

　したがって、第４実施形態では、例えば、符号に「Ａ」を付与した素子からなる回路は、図１８に示すように、クロック信号ΦＩＢとクロック信号ΦＩＣとにより電荷転送される期間に、サンプリング動作を行えばよい。このため、Ｄ／Ａ変換器１１は、従来のＤ／Ａ変換器のサンプリング期間と比べて２倍のサンプリング期間を得ることができ、サンプリングタイミング設定の自由度、すなわち、アナログＦＩＲフィルタ特性の設定の自由度を大きくすることができる。

　さらに、第４実施形態は、サンプリングキャパシタを複数個に分割し、複数のサンプリングタイミングを有する回路を３組（従来の３倍）備えている。このため、図１７に示したＤ／Ａ変換器１１は、３組のうち常に１組が電荷を転送することができ、従来のＤ／Ａ変換器と比べて、出力信号の生成タイミングを２倍にすることができる。すなわち、従来では、クロック信号の周波数を２倍にしなければ出力生成タイミングを２倍にできなかったのに対し、第４実施形態は、クロック周波数を２倍にすることなく、出力信号生成タイミングを２倍にすることができる。

　そして、第４実施形態は、クロック周波数を変更しないため、消費電力の増加を伴わない。出力信号の生成タイミングが２倍になることは、出力信号の信号帯域が２倍になることを意味する。これにより、第４実施形態では、サンプリング回路２２が生じる熱雑音の影響が１／２となるため、従来と同等のＳＮ性能を要求した場合、熱雑音の主因であるサンプリングキャパシタの容量を従来の１／２倍とすることができる。
　また、第４実施形態は、サンプリングキャパシタを３組持つため、従来と比較すると３倍の回路規模（エリア）増加となるところを、１組当たりのサンプリングキャパシタの容量を１／２にできる。このため、エリアの増加は１．５倍（０．５×３）となり、エリアの増大を抑えることができる。

　また、第４実施形態は、複数のサンプリングタイミングを有することでアナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
　また、第４実施形態は、アナログＦＩＲフィルタの周波数特性をＤ／Ａ変換器そのものに付与できるため、別途アナログＦＩＲフィルタの周波数特性を得るためのアナログ回路等のアナログ部を設ける必要がない。
　また、第４実施形態は、上述した効果を得るために、サンプリング回路の増大しか伴わず、ノイズ等の増加を伴うことがない。
　また、上述したように、第４実施形態は、サンプリング回路２２において、各サンプリングキャパシタの動作タイミングやサンプリングキャパシタの容量を調整することによって、アナログ基準電圧ＲＥＦＨ、ＶＲＥＦＬに重畳するノイズの影響を抑制することができる。このため、第４実施形態は、上述した効果を有するＤ／Ａ変換器１１を、高度なプロセス技術等を用いることなく実現することができる。

[規則91に基づく訂正 25.11.2013]　
　さらに、第４実施形態は、サンプリング回路２２の仕様を調整することにより、Ｄ／Ａ変換器１１を、消費電流やノイズ等の増加を伴うことなく実現することができるため、サンプリング回路２２を用いることがＤ／Ａ変換器１１を搭載する電子機器の小型化を妨げることを抑制することができる。
　なお、第４実施形態では、デジタルコードが１値（１ビット）の場合を説明した。しかし、第４実施形態は、デジタルコードが１値であることに限定されるものではなく、デジタル回路から発行されるデジタルコードがＫ値（Ｋビット、Ｋ≦Ｍである自然数）である場合、Ｍ／Ｋ個のサンプリングキャパシタを有するキャパシタ群に、それぞれＫ個の値を入力することで容量の増大を抑制することができる。このような構成は、マルチビットＤ／Ａ変換器において複数のデジタルコードをそのままキャップ分割に用いるとことに相当する。

　このように、本発明の第４実施形態によれば、入力信号の高周波成分を抑制することができるＤ／Ａ変換器１１を提供することができる。そして、このようなＤ／Ａ変換器１１を、Ｄ／Ａ変換器に複数のサンプリングキャパシタを設け、異なる２つ以上の動作タイミングに基づいて動作させることによって実現できる。このため、第４実施形態のＤ／Ａ変換器１１は、既存のＤ／Ａ変換器に対して消費電力の増大を伴わず、ノイズの増大を伴わない。さらに、第４実施形態のＤ／Ａ変換器１１は、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。

　なお、本発明の技術的範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含んでいる。
　さらに、本発明の技術的範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって規定され得る。

　本発明は、電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができるようなサンプリング回路を備えたＤ／Ａ変換器に関し、Ｄ／Ａ変換の機能を持った電子機器全般に利用することができる。

　１、３、１１　Ｄ／Ａ変換器
　２、４、２２　サンプリング回路
　１０１Ａ＿１，１０１Ａ＿２，１０１Ｂ＿１，１０１Ｂ＿２，１０１Ｃ＿１，１０１Ｃ＿２，１０２Ａ＿１，１０２Ａ＿２，１０２Ｂ＿１，１０２Ｂ＿２，１０２Ｃ＿１，１０２Ｃ＿２，１０３Ａ＿１，１０３Ａ＿２，１０３Ｂ＿１，１０３Ｂ＿２，１０３Ｃ＿１，１０３Ｃ＿２，１０４Ａ＿１，１０４Ａ＿２，１０４Ｂ＿１，１０４Ｂ＿２，１０４Ｃ＿１，１０４Ｃ＿２，９０１～９０４　スイッチ
　１０３Ａ，１０３Ｂ，１０３Ｃ，１０４Ａ，１０４Ｂ，１０４Ｃ　スイッチユニット
　１０５Ａ，１０５Ｂ，１０５Ｃ　容量素子部
　１０５Ａ＿１，１０５Ａ＿２，１０５Ｂ＿１，１０５Ｂ＿２，１０５Ｃ＿１，１０５Ｃ＿２，９０５　サンプリングキャパシタ
　１０６　積分容量素子
　１０７　演算増幅器
　１１１　入力端子
　１１２　出力端子
　１１３，１１４　端子
　１５９，９５９　制御回路
　２０１　デジタル回路
　２０２Ａ　スイッチ回路
　１００１　アナログ前置フィルタ
　１００２　Ｄ／Ａ変換器　１４０１，１４０２　スイッチ

Claims (12)

1. 　第１デジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第１容量素子部と、
   　前記第１容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第１スイッチング素子部と、
   　第２デジタルコードに対応する基準電圧に応じた電荷を蓄積するための容量素子を複数備えた第２容量素子部と、
   　前記第２容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第２スイッチング素子部と、
   　前記第１容量素子部及び第２容量素子部に蓄積された電荷が転送される積分容量素子と、
   　前記第１スイッチング素子部に接続された演算増幅器と、
   　を備え、
   　前記第１スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第１容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、
   　前記第２スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第２容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とするＤ／Ａ変換器。
2. 　前記第１スイッチング素子部は、前記第２スイッチング素子部の非蓄積期間において、前記第１容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、
   　前記第２スイッチング素子部は、前記第１スイッチング素子部の非蓄積期間において、前記第２容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする請求項１に記載のＤ／Ａ変換器。
3. 　前記第１スイッチング素子部と前記第２スイッチング素子部は、交互に動作を行うことを特徴とする請求項１に記載のＤ／Ａ変換器。
4. 　前記第１スイッチング素子部と前記第２スイッチング素子部は、順に動作を行うことを特徴とする請求項１に記載のＤ／Ａ変換器。
5. 　第３のデジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第３の容量素子部と、
   　前記第３の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第３のスイッチング素子部と、
   　をさらに備え、
   　前記第３のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第３の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする請求項１に記載のＤ／Ａ変換器。
6. 　前記第１スイッチング素子部は、前記第２スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第３のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第１容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、
   　前記第２スイッチング素子部は、前記第１スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第３のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第２容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、
   　前記第３のスイッチング素子部は、前記第１スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第２スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第３の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする請求項５に記載のＤ／Ａ変換器。
7. 　前記第１容量素子部に蓄積された電荷を転送する期間、前記第２容量素子部に蓄積された電荷を転送する期間及び前記第３の容量素子部に蓄積された電荷を転送する期間を順番に切り替えることを特徴とする請求項４に記載のＤ／Ａ変換器。
8. 　常にいずれか１つの容量素子部に蓄積された電荷を転送することを特徴とする請求項７に記載のＤ／Ａ変換器。
9. 　前記第１スイッチング素子部と前記第２スイッチング素子部及び前記第３のスイッチング素子部は、順番に動作を行うことを特徴とする請求項４に記載のＤ／Ａ変換器。
10. 　前記第１スイッチング素子部と前記第２スイッチング素子部及び前記第３のスイッチング素子部は、順に動作を行うことを特徴とする請求項４に記載のＤ／Ａ変換器。
11. 　前記クロック信号の立下りにジッタが加えられていることを特徴とする請求項１乃至１０のいずれかに記載のＤ／Ａ変換器。
12. 　前記クロック信号の立ち上がりにジッタが加えられていることを特徴とする請求項１乃至１１のいずれかに記載のＤ／Ａ変換器。

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