JP3150537B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号をアナロ
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関し、特にスイッチトキャパシタ回路を用いたＤ
／Ａ変換装置に関するものである。
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関し、特にスイッチトキャパシタ回路を用いたＤ
／Ａ変換装置に関するものである。
【０００２】
【従来の技術】Ｄ／Ａ変換装置の一つとして、スイッチ
トキャパシタ回路を応用したＤ／Ａ変換装置が知られて
いる。従来報告されていたこの方式のＤ／Ａ変換装置に
ついて図５を用いて説明する。なお、この技術に関連し
て「ラジオ技術（ラジオ技術社）1991年５月pp.142-14
7」にその記載がある。
トキャパシタ回路を応用したＤ／Ａ変換装置が知られて
いる。従来報告されていたこの方式のＤ／Ａ変換装置に
ついて図５を用いて説明する。なお、この技術に関連し
て「ラジオ技術（ラジオ技術社）1991年５月pp.142-14
7」にその記載がある。
【０００３】図５は従来のＤ／Ａ変換装置の一例を示す
回路図である。１１，１２は３端子のスイッチであり、
それぞれ制御信号φ1，φ2によって接続を切り換えるも
のである。１３，１４はコンデンサ、１５はオペアンプ
である。コンデンサ１４はオペアンプ１５の反転入力端
子と出力間に接続され、またオペアンプ１５の非反転入
力端子はグランドに接続され、このコンデンサ１４とオ
ペアンプ１５は反転出力型のアナログ積分回路１６を構
成している。
回路図である。１１，１２は３端子のスイッチであり、
それぞれ制御信号φ1，φ2によって接続を切り換えるも
のである。１３，１４はコンデンサ、１５はオペアンプ
である。コンデンサ１４はオペアンプ１５の反転入力端
子と出力間に接続され、またオペアンプ１５の非反転入
力端子はグランドに接続され、このコンデンサ１４とオ
ペアンプ１５は反転出力型のアナログ積分回路１６を構
成している。
【０００４】スイッチ１１は制御信号φ1が"１"のとき
「ａ」の側、すなわちコンデンサ１３の一方端子を基準
電圧源に接続し、φ1が"０"のとき「ｂ」の側、すなわ
ちグランドに接続する。なお説明のため、ここでは基準
電圧源はグランド電位に対して正の電位とする。スイッ
チ１２は制御信号φ2が"１"のとき「ａ」の側、すなわ
ちコンデンサ１３の他方端子を積分回路１６に接続し、
φ2が"０"のとき「ｂ」の側、すなわちグランドに接続
する。このように、いわゆるスイッチトキャパシタ回路
を構成しているものであり、１ビットのディジタル入力
信号に対応して制御信号φ1を変化させることでＤ／Ａ
変換を行うようになっている。積分回路１６の出力がＤ
／Ａ変換装置のアナログ出力となる。
「ａ」の側、すなわちコンデンサ１３の一方端子を基準
電圧源に接続し、φ1が"０"のとき「ｂ」の側、すなわ
ちグランドに接続する。なお説明のため、ここでは基準
電圧源はグランド電位に対して正の電位とする。スイッ
チ１２は制御信号φ2が"１"のとき「ａ」の側、すなわ
ちコンデンサ１３の他方端子を積分回路１６に接続し、
φ2が"０"のとき「ｂ」の側、すなわちグランドに接続
する。このように、いわゆるスイッチトキャパシタ回路
を構成しているものであり、１ビットのディジタル入力
信号に対応して制御信号φ1を変化させることでＤ／Ａ
変換を行うようになっている。積分回路１６の出力がＤ
／Ａ変換装置のアナログ出力となる。
【０００５】次に図５のＤ／Ａ変換装置の動作につい
て、図６および図２を用いて更に詳しく説明する。図６
は図５のＤ／Ａ変換装置のスイッチ１１，１２の４通り
の接続状態を表しており、(ａ)と(ｂ)の組み合わせによ
って「＋１」を、(ｃ)と(ｄ)の組み合わせによって「−
１」を出力するようになっている。図２（ここでは(１)
(２)(３)(４)を用いる）は図５のＤ／Ａ変換装置の各部
のタイミングチャートを示している。
て、図６および図２を用いて更に詳しく説明する。図６
は図５のＤ／Ａ変換装置のスイッチ１１，１２の４通り
の接続状態を表しており、(ａ)と(ｂ)の組み合わせによ
って「＋１」を、(ｃ)と(ｄ)の組み合わせによって「−
１」を出力するようになっている。図２（ここでは(１)
(２)(３)(４)を用いる）は図５のＤ／Ａ変換装置の各部
のタイミングチャートを示している。
【０００６】まず図６(ａ)ではφ1＝"１"，φ2＝"０"で
あり、コンデンサ１３は基準電圧源により充電される。
次に(ｂ)になるとφ1＝"０"，φ2＝"１"であり、スイッ
チ１１がグランドに接続されるため、コンデンサ１３の
他方端子はグランドに対して基準電圧源とは反対符号の
電荷を積分回路１６へ出力する。積分回路１６は反転出
力型であるから電荷の符号は再び反転し、グランドに対
して正の出力を得る。なお、このときの出力を「＋１」
として以下の説明を行う。
あり、コンデンサ１３は基準電圧源により充電される。
次に(ｂ)になるとφ1＝"０"，φ2＝"１"であり、スイッ
チ１１がグランドに接続されるため、コンデンサ１３の
他方端子はグランドに対して基準電圧源とは反対符号の
電荷を積分回路１６へ出力する。積分回路１６は反転出
力型であるから電荷の符号は再び反転し、グランドに対
して正の出力を得る。なお、このときの出力を「＋１」
として以下の説明を行う。
【０００７】また(ｃ)ではφ1＝"０"，φ2＝"０"であ
り、コンデンサ１３は両端子ともグランドに接続されて
放電される。次に(ｄ)になるとφ1＝"１"，φ2＝"１"で
ありスイッチ１１が基準電圧源に接続されるが、予めコ
ンデンサ１３は放電しているためコンデンサ１３の他方
端子は基準電圧源と同符号の電荷を積分回路１６へ出力
する。積分回路１６は反転出力型であるからこのときグ
ランドに対して負の出力を得ることとなり、「−１」が
出力される。
り、コンデンサ１３は両端子ともグランドに接続されて
放電される。次に(ｄ)になるとφ1＝"１"，φ2＝"１"で
ありスイッチ１１が基準電圧源に接続されるが、予めコ
ンデンサ１３は放電しているためコンデンサ１３の他方
端子は基準電圧源と同符号の電荷を積分回路１６へ出力
する。積分回路１６は反転出力型であるからこのときグ
ランドに対して負の出力を得ることとなり、「−１」が
出力される。
【０００８】ここでスイッチ１２に注目すると、(ａ)と
(ｂ)，(ｃ)と(ｄ)の組み合わせで、共にはじめ「ｂ」
に、次に「ａ」に接続されており、動作が共通であるか
ら制御信号φ2は"０"と"１"を周期的に繰り返す信号で
あれば良い。
(ｂ)，(ｃ)と(ｄ)の組み合わせで、共にはじめ「ｂ」
に、次に「ａ」に接続されており、動作が共通であるか
ら制御信号φ2は"０"と"１"を周期的に繰り返す信号で
あれば良い。
【０００９】またスイッチ１１に注目すると、(ａ)と
(ｂ)の組み合わせでは、「ａ」と「ｂ」の接続の順序が
スイッチ１２とは逆になっており、また(ｃ)と(ｄ)の組
み合わせではスイッチ１２と同じになっている。したが
ってφ1の値は、１ビットのディジタル入力信号とφ2と
の排他的論理和となっていれば良い。このようにするこ
とで、ディジタル入力信号が"１"のとき「＋１」を、"
０"のとき「−１」を出力する、１ビットのＤ／Ａ変換
装置を構成するものである。
(ｂ)の組み合わせでは、「ａ」と「ｂ」の接続の順序が
スイッチ１２とは逆になっており、また(ｃ)と(ｄ)の組
み合わせではスイッチ１２と同じになっている。したが
ってφ1の値は、１ビットのディジタル入力信号とφ2と
の排他的論理和となっていれば良い。このようにするこ
とで、ディジタル入力信号が"１"のとき「＋１」を、"
０"のとき「−１」を出力する、１ビットのＤ／Ａ変換
装置を構成するものである。
【００１０】以上の動作を図２で説明すると、まず(１)
の１ビットのディジタル入力信号は、たとえば周期ｔ1
〜t8に示すように入力される。(３)の制御信号φ2は、
前記したように"０"と"１"を周期的に繰り返す信号であ
れば良いから、図のようにデューティ比５０％の方形波
となっている。また(４)の制御信号φ1は、前記したよ
うに(１)と(３)の排他的論理和となっている。したがっ
て、このときの出力は(２)のアナログ出力信号に示した
ように得られる。
の１ビットのディジタル入力信号は、たとえば周期ｔ1
〜t8に示すように入力される。(３)の制御信号φ2は、
前記したように"０"と"１"を周期的に繰り返す信号であ
れば良いから、図のようにデューティ比５０％の方形波
となっている。また(４)の制御信号φ1は、前記したよ
うに(１)と(３)の排他的論理和となっている。したがっ
て、このときの出力は(２)のアナログ出力信号に示した
ように得られる。
【００１１】
【発明が解決しようとする課題】しかしながら図５に示
す構成では、１ビットのディジタル入力信号がそのまま
Ｄ／Ａ変換されるため、入力に含まれる高周波成分もそ
のままアナログ出力信号に変換されている。このため、
たとえば積分回路１６のオペアンプ１５に高速動作が要
求されるなど実用上困難な課題があった。
す構成では、１ビットのディジタル入力信号がそのまま
Ｄ／Ａ変換されるため、入力に含まれる高周波成分もそ
のままアナログ出力信号に変換されている。このため、
たとえば積分回路１６のオペアンプ１５に高速動作が要
求されるなど実用上困難な課題があった。
【００１２】特に１ビットのディジタル信号として例え
ばノイズシェーピングされた信号を用いる場合、アナロ
グ出力信号として必要なのは低周波成分のみであって高
周波成分は不要であり、前記従来のＤ／Ａ変換装置では
得られたアナログ出力信号の高周波成分をさらにＬＰＦ
（低域通過フィルタ）を用いて除去するなどの方法が用
いられていた。すなわち従来のＤ／Ａ変換装置では、不
要な高周波成分をＤ／Ａ変換するために回路素子の高速
動作が必要になるといった課題があった。
ばノイズシェーピングされた信号を用いる場合、アナロ
グ出力信号として必要なのは低周波成分のみであって高
周波成分は不要であり、前記従来のＤ／Ａ変換装置では
得られたアナログ出力信号の高周波成分をさらにＬＰＦ
（低域通過フィルタ）を用いて除去するなどの方法が用
いられていた。すなわち従来のＤ／Ａ変換装置では、不
要な高周波成分をＤ／Ａ変換するために回路素子の高速
動作が必要になるといった課題があった。
【００１３】本発明は前記従来の課題を解決するもの
で、簡単な構成で、１ビットのディジタル入力信号に含
まれる高周波成分を減衰するとともに積分回路１６など
に高速動作を要しないようなＤ／Ａ変換装置を提供する
ことを目的とする。
で、簡単な構成で、１ビットのディジタル入力信号に含
まれる高周波成分を減衰するとともに積分回路１６など
に高速動作を要しないようなＤ／Ａ変換装置を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明のＤ／Ａ変換装置は、コンデンサと、第１，第
２のスイッチと、積分回路を備え、前記第１のスイッチ
は１ビットのディジタル入力信号に対応してコンデンサ
の一方端子を基準電圧源またはグランドに接続し、かつ
前記第２のスイッチはコンデンサの他方端子を前記積分
回路の入力またはグランドに交互に接続するとともに、
前記１ビットのディジタル入力信号に対応する前記第１
のスイッチの動作をディジタル入力信号の周期より半周
期だけずらせるようにし、前記積分回路の出力をアナロ
グ出力信号としたものである。
に本発明のＤ／Ａ変換装置は、コンデンサと、第１，第
２のスイッチと、積分回路を備え、前記第１のスイッチ
は１ビットのディジタル入力信号に対応してコンデンサ
の一方端子を基準電圧源またはグランドに接続し、かつ
前記第２のスイッチはコンデンサの他方端子を前記積分
回路の入力またはグランドに交互に接続するとともに、
前記１ビットのディジタル入力信号に対応する前記第１
のスイッチの動作をディジタル入力信号の周期より半周
期だけずらせるようにし、前記積分回路の出力をアナロ
グ出力信号としたものである。
【００１５】また本発明のＤ／Ａ変換装置は、コンデン
サと、第１，第２のスイッチと、積分回路を備え、前記
第１のスイッチは１ビットのディジタル入力信号に対応
してコンデンサの一方端子を基準電圧源またはグランド
に接続し、かつ前記第２のスイッチはコンデンサの他方
端子を前記積分回路の入力またはグランドに交互に接続
するとともに、前記第２のスイッチの動作をディジタル
入力信号の周期より半周期だけずらせるようにし、前記
積分回路の出力をアナログ出力信号としたものである。
サと、第１，第２のスイッチと、積分回路を備え、前記
第１のスイッチは１ビットのディジタル入力信号に対応
してコンデンサの一方端子を基準電圧源またはグランド
に接続し、かつ前記第２のスイッチはコンデンサの他方
端子を前記積分回路の入力またはグランドに交互に接続
するとともに、前記第２のスイッチの動作をディジタル
入力信号の周期より半周期だけずらせるようにし、前記
積分回路の出力をアナログ出力信号としたものである。
【００１６】また本発明のＤ／Ａ変換装置は、前記コン
デンサおよび第１のスイッチを同一の接続で複数個備
え、前記コンデンサの他方端子をすべて前記第２のスイ
ッチに接続してなり、前記複数個の第１のスイッチの導
通時アドミタンスの和が、前記第２のスイッチの導通時
アドミタンスに等しくなるようにしたものである。
デンサおよび第１のスイッチを同一の接続で複数個備
え、前記コンデンサの他方端子をすべて前記第２のスイ
ッチに接続してなり、前記複数個の第１のスイッチの導
通時アドミタンスの和が、前記第２のスイッチの導通時
アドミタンスに等しくなるようにしたものである。
【００１７】
【作用】前記した構成により本発明は、制御信号の一方
を遅延し、または反転するという極めて簡単な構成で、
１ビットのディジタル入力信号に対して移動平均を行っ
た信号を出力することができるため、ディジタル入力信
号に含まれる高周波成分を効果的に減衰し、かつ積分回
路などの素子に高速動作を要しないようなＤ／Ａ変換装
置を実現できる。
を遅延し、または反転するという極めて簡単な構成で、
１ビットのディジタル入力信号に対して移動平均を行っ
た信号を出力することができるため、ディジタル入力信
号に含まれる高周波成分を効果的に減衰し、かつ積分回
路などの素子に高速動作を要しないようなＤ／Ａ変換装
置を実現できる。
【００１８】また本発明は、入力が複数ビットであった
場合には前記第２のスイッチを共用したスイッチトキャ
パシタ回路を複数個用い、かつ前記複数個の第１のスイ
ッチの導通時アドミタンスの和が、前記第２のスイッチ
の導通時アドミタンスに等しくなるようにすることで、
前記第２のスイッチを共用せずにＤ／Ａ変換装置を構成
した場合と等価な時定数の回路を実現できる。さらに前
記第２のスイッチを共用することで、スイッチング時に
発生するノイズを最小に抑え、かつスイッチングの時刻
不一致によるノイズや特性変化を回避できる。
場合には前記第２のスイッチを共用したスイッチトキャ
パシタ回路を複数個用い、かつ前記複数個の第１のスイ
ッチの導通時アドミタンスの和が、前記第２のスイッチ
の導通時アドミタンスに等しくなるようにすることで、
前記第２のスイッチを共用せずにＤ／Ａ変換装置を構成
した場合と等価な時定数の回路を実現できる。さらに前
記第２のスイッチを共用することで、スイッチング時に
発生するノイズを最小に抑え、かつスイッチングの時刻
不一致によるノイズや特性変化を回避できる。
【００１９】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。 図１は本発明によるＤ／Ａ変換装置
の一実施例を表す回路図である。図１で、１１，１２は
３端子のスイッチであり、それぞれ制御信号φ1d，φ2
によって接続を切り換えるものである。１３，１４はコ
ンデンサ、１５はオペアンプである。コンデンサ１４は
オペアンプ１５の反転入力端子と出力間に接続され、ま
たオペアンプ１５の非反転入力端子はグランドに接続さ
れ、このコンデンサ１４とオペアンプ１５は反転出力型
のアナログ積分回路１６を構成している。なお図１のＤ
／Ａ変換装置は、図５の従来のＤ／Ａ変換装置と等価な
構成要素に対し同一の符号を付している。またスイッチ
トキャパシタ回路としての基本的な動作原理は図５のＤ
／Ａ変換装置と同一のものであるため、詳細な説明を省
略する。
ながら説明する。 図１は本発明によるＤ／Ａ変換装置
の一実施例を表す回路図である。図１で、１１，１２は
３端子のスイッチであり、それぞれ制御信号φ1d，φ2
によって接続を切り換えるものである。１３，１４はコ
ンデンサ、１５はオペアンプである。コンデンサ１４は
オペアンプ１５の反転入力端子と出力間に接続され、ま
たオペアンプ１５の非反転入力端子はグランドに接続さ
れ、このコンデンサ１４とオペアンプ１５は反転出力型
のアナログ積分回路１６を構成している。なお図１のＤ
／Ａ変換装置は、図５の従来のＤ／Ａ変換装置と等価な
構成要素に対し同一の符号を付している。またスイッチ
トキャパシタ回路としての基本的な動作原理は図５のＤ
／Ａ変換装置と同一のものであるため、詳細な説明を省
略する。
【００２０】次に図１のＤ／Ａ変換装置の動作について
図２および図６を用いて説明する。図２（ここでは(１)
(３)(５)(６)を用いる）は図１のＤ／Ａ変換装置の各部
のタイミングチャートである。まず(１)の１ビットのデ
ィジタル入力信号は、たとえば周期ｔ1〜t8に示すよう
に入力される。スイッチ１２の制御信号φ2は(３)のよ
うにデューティ比５０％の方形波とする。また従来のス
イッチ１１の制御信号は、前記したように(１)と(３)の
排他的論理和である(４)の制御信号φ1となっていた
が、本実施例ではこの(４)の制御信号φ1を(３)の制御
信号φ2の半周期だけ遅らせた(５)の制御信号φ1dを用
いる。
図２および図６を用いて説明する。図２（ここでは(１)
(３)(５)(６)を用いる）は図１のＤ／Ａ変換装置の各部
のタイミングチャートである。まず(１)の１ビットのデ
ィジタル入力信号は、たとえば周期ｔ1〜t8に示すよう
に入力される。スイッチ１２の制御信号φ2は(３)のよ
うにデューティ比５０％の方形波とする。また従来のス
イッチ１１の制御信号は、前記したように(１)と(３)の
排他的論理和である(４)の制御信号φ1となっていた
が、本実施例ではこの(４)の制御信号φ1を(３)の制御
信号φ2の半周期だけ遅らせた(５)の制御信号φ1dを用
いる。
【００２１】これによって(１)の１ビットのディジタル
入力信号が過去２回とも"１"または"０"のときは、(５)
の制御信号φ1dは(３)の制御信号φ2より半周期遅れて
いるから図６に示した(ａ)と(ｂ)，(ｃ)と(ｄ)の組み合
わせが反対になるため、(６)のアナログ出力信号は(２)
とは反対符号になる。
入力信号が過去２回とも"１"または"０"のときは、(５)
の制御信号φ1dは(３)の制御信号φ2より半周期遅れて
いるから図６に示した(ａ)と(ｂ)，(ｃ)と(ｄ)の組み合
わせが反対になるため、(６)のアナログ出力信号は(２)
とは反対符号になる。
【００２２】また(１)の過去２回の値が異なるときは、
(５)の制御信号φ1dは"０"または"１"に固定されるた
め、図６に示した接続状態の組み合わせでは(ａ)と(ｃ)
または(ｂ)と(ｄ)の組み合わせとなる。これらの場合は
スイッチ１１は動作せずスイッチ１２がグランドから積
分回路の入力に切り替わるのみであり、電荷の移動は発
生しないため(６)のアナログ出力信号は「０」となる。
(５)の制御信号φ1dは"０"または"１"に固定されるた
め、図６に示した接続状態の組み合わせでは(ａ)と(ｃ)
または(ｂ)と(ｄ)の組み合わせとなる。これらの場合は
スイッチ１１は動作せずスイッチ１２がグランドから積
分回路の入力に切り替わるのみであり、電荷の移動は発
生しないため(６)のアナログ出力信号は「０」となる。
【００２３】すなわち(６)のアナログ出力信号は(１)の
ディジタル入力信号の過去２回の値を移動平均し符号を
反転したものとなっている。したがって符号を無視すれ
ば伝達関数は（数１）で求められる。
ディジタル入力信号の過去２回の値を移動平均し符号を
反転したものとなっている。したがって符号を無視すれ
ば伝達関数は（数１）で求められる。
【００２４】
【数１】
【００２５】これから出力振幅の周波数特性は（数２）
となる。
となる。
【００２６】
【数２】
【００２７】したがって、ナイキスト周波数付近で大き
く減衰する特性を持つことがわかる。なお符号を非反転
とするためには、前記の説明からも明らかなように(５)
の制御信号φ1dを反転させればよい。
く減衰する特性を持つことがわかる。なお符号を非反転
とするためには、前記の説明からも明らかなように(５)
の制御信号φ1dを反転させればよい。
【００２８】次に本発明の他の実施例について図面を参
照しながら説明する。図３は本発明によるＤ／Ａ変換装
置の他の実施例を表す回路図である。図３で、１１，１
２は３端子のスイッチであり、それぞれ制御信号φ1，
バーφ2によって接続を切り換えるものである。１３，
１４はコンデンサ、１５はオペアンプである。コンデン
サ１４はオペアンプ１５の反転入力端子と出力間に接続
され、またオペアンプ１５の非反転入力端子はグランド
に接続され、このコンデンサ１４とオペアンプ１５は反
転出力型のアナログ積分回路１６を構成している。なお
図３のＤ／Ａ変換装置は、図５の従来のＤ／Ａ変換装置
と等価な構成要素に対し同一の符号を付している。また
スイッチトキャパシタ回路としての基本的な動作原理は
図５のＤ／Ａ変換装置と同一のものであるため、詳細な
説明を省略する。
照しながら説明する。図３は本発明によるＤ／Ａ変換装
置の他の実施例を表す回路図である。図３で、１１，１
２は３端子のスイッチであり、それぞれ制御信号φ1，
バーφ2によって接続を切り換えるものである。１３，
１４はコンデンサ、１５はオペアンプである。コンデン
サ１４はオペアンプ１５の反転入力端子と出力間に接続
され、またオペアンプ１５の非反転入力端子はグランド
に接続され、このコンデンサ１４とオペアンプ１５は反
転出力型のアナログ積分回路１６を構成している。なお
図３のＤ／Ａ変換装置は、図５の従来のＤ／Ａ変換装置
と等価な構成要素に対し同一の符号を付している。また
スイッチトキャパシタ回路としての基本的な動作原理は
図５のＤ／Ａ変換装置と同一のものであるため、詳細な
説明を省略する。
【００２９】次に図３のＤ／Ａ変換装置の動作について
図２および図６を用いて説明する。図２（ここでは(１)
(４)(７)(８)を用いる）は図３のＤ／Ａ変換装置の各部
のタイミングチャートである。まず(１)の１ビットのデ
ィジタル入力信号は、たとえば周期ｔ1〜t8に示すよう
に入力される。スイッチ１１の制御信号φ1は(１)と
(３)の排他的論理和である(４)の制御信号φ1とする。
また従来のスイッチ１２の制御信号は、前記したように
(３)の制御信号φ2となっていたが、本実施例ではこの
(３)の制御信号φ2を反転した（または半周期だけ遅ら
せた）(７)の制御信号バーφ2を用いる。
図２および図６を用いて説明する。図２（ここでは(１)
(４)(７)(８)を用いる）は図３のＤ／Ａ変換装置の各部
のタイミングチャートである。まず(１)の１ビットのデ
ィジタル入力信号は、たとえば周期ｔ1〜t8に示すよう
に入力される。スイッチ１１の制御信号φ1は(１)と
(３)の排他的論理和である(４)の制御信号φ1とする。
また従来のスイッチ１２の制御信号は、前記したように
(３)の制御信号φ2となっていたが、本実施例ではこの
(３)の制御信号φ2を反転した（または半周期だけ遅ら
せた）(７)の制御信号バーφ2を用いる。
【００３０】これら(７)(４)の制御信号バーφ2，φ1
は、図２からも明らかなように(３)の制御信号φ2と
(５)の制御信号φ1dをそれぞれ半周期前へずらしたもの
となっている。したがって(８)のアナログ出力信号も
(６)のアナログ出力信号を半周期前へずらしたものとな
り、すなわち(８)のアナログ出力信号は(１)のディジタ
ル入力信号の過去２回の値を移動平均し符号を反転した
ものとなっている。もちろん周波数特性は（数２）で表
される。
は、図２からも明らかなように(３)の制御信号φ2と
(５)の制御信号φ1dをそれぞれ半周期前へずらしたもの
となっている。したがって(８)のアナログ出力信号も
(６)のアナログ出力信号を半周期前へずらしたものとな
り、すなわち(８)のアナログ出力信号は(１)のディジタ
ル入力信号の過去２回の値を移動平均し符号を反転した
ものとなっている。もちろん周波数特性は（数２）で表
される。
【００３１】図３の実施例の場合φ2を反転して用いる
だけで良く、図１の実施例の場合のようにφ1を半周期
遅延させるのと比較して簡単に実現できる。さらに、図
２の(２)(６)(８)からも明らかなように、従来例のアナ
ログ出力信号に対する遅延も図１の実施例の場合が１周
期に対して、図３の実施例の場合は半周期となってい
る。
だけで良く、図１の実施例の場合のようにφ1を半周期
遅延させるのと比較して簡単に実現できる。さらに、図
２の(２)(６)(８)からも明らかなように、従来例のアナ
ログ出力信号に対する遅延も図１の実施例の場合が１周
期に対して、図３の実施例の場合は半周期となってい
る。
【００３２】なお符号を非反転とするためには、前記の
説明からも明らかなように(４)制御信号φ1を反転させ
ればよい。次に本発明のさらに他の実施例について図面
を参照しながら説明する。
説明からも明らかなように(４)制御信号φ1を反転させ
ればよい。次に本発明のさらに他の実施例について図面
を参照しながら説明する。
【００３３】図４は本発明によるＤ／Ａ変換装置のさら
に他の実施例を表す回路図である。図４で、１１，１
２，１７は３端子のスイッチであり、それぞれ制御信号
φ1，バーφ2，φ3によって接続を切り換えるものであ
る。なおスイッチ１２の導通時アドミタンスは、スイッ
チ１１，１７の導通時アドミタンスの和に等しくなって
いる。１３，１４，１８はコンデンサ、１５はオペアン
プである。コンデンサ１４はオペアンプ１５の反転入力
端子と出力間に接続され、またオペアンプ１５の非反転
入力端子はグランドに接続され、このコンデンサ１４と
オペアンプ１５は反転出力型のアナログ積分回路１６を
構成している。なお図４のＤ／Ａ変換装置は、図５の従
来のＤ／Ａ変換装置と等価な構成要素に対し同一の符号
を付している。またスイッチトキャパシタ回路としての
基本的な動作原理は図５のＤ／Ａ変換装置と同一のもの
であるため、詳細な説明を省略する。
に他の実施例を表す回路図である。図４で、１１，１
２，１７は３端子のスイッチであり、それぞれ制御信号
φ1，バーφ2，φ3によって接続を切り換えるものであ
る。なおスイッチ１２の導通時アドミタンスは、スイッ
チ１１，１７の導通時アドミタンスの和に等しくなって
いる。１３，１４，１８はコンデンサ、１５はオペアン
プである。コンデンサ１４はオペアンプ１５の反転入力
端子と出力間に接続され、またオペアンプ１５の非反転
入力端子はグランドに接続され、このコンデンサ１４と
オペアンプ１５は反転出力型のアナログ積分回路１６を
構成している。なお図４のＤ／Ａ変換装置は、図５の従
来のＤ／Ａ変換装置と等価な構成要素に対し同一の符号
を付している。またスイッチトキャパシタ回路としての
基本的な動作原理は図５のＤ／Ａ変換装置と同一のもの
であるため、詳細な説明を省略する。
【００３４】図４のＤ／Ａ変換装置は２ビットのディジ
タル入力信号をアナログ信号に変換するものであり、各
ビットに対して図３にて説明した実施例と同様に、制御
信号φ1およびφ3を生成してそれぞれスイッチ１１，１
７の制御信号とし、コンデンサ１３，１８からの電荷を
積分回路１６で加算してアナログ出力を得るものであ
る。
タル入力信号をアナログ信号に変換するものであり、各
ビットに対して図３にて説明した実施例と同様に、制御
信号φ1およびφ3を生成してそれぞれスイッチ１１，１
７の制御信号とし、コンデンサ１３，１８からの電荷を
積分回路１６で加算してアナログ出力を得るものであ
る。
【００３５】ここでスイッチ１２は、コンデンサ１３，
１８に対してそれぞれ設けられるべき２個のスイッチを
１個にまとめたものであり、これによってスイッチング
時に発生するノイズを最小に抑え、またスイッチングの
時刻不一致によるノイズや特性変化を回避するようにし
たものである。
１８に対してそれぞれ設けられるべき２個のスイッチを
１個にまとめたものであり、これによってスイッチング
時に発生するノイズを最小に抑え、またスイッチングの
時刻不一致によるノイズや特性変化を回避するようにし
たものである。
【００３６】さらにスイッチ１２の導通時アドミタンス
を、スイッチ１１，１７の導通時アドミタンスの和に等
しくなるようにすることで、スイッチ１２を１個で共用
せずにＤ／Ａ変換装置を構成した場合と等価な時定数の
回路を実現できる。
を、スイッチ１１，１７の導通時アドミタンスの和に等
しくなるようにすることで、スイッチ１２を１個で共用
せずにＤ／Ａ変換装置を構成した場合と等価な時定数の
回路を実現できる。
【００３７】以上説明したようにＤ／Ａ変換装置を構成
するものである。ここではスイッチトキャパシタ回路と
して図１の構成を基本として用いたが、実際には様々な
構成で実現が可能であり、たとえばスイッチ１１はＭＯ
Ｓアナログスイッチ２個を用いて構成することも可能で
ある。また図２では(１)のディジタル入力信号の周期に
対してスイッチの制御信号に半分の周期の信号を用いた
が、これもたとえば多相のクロック信号を用いて実現す
ることもできる。また図４では２ビット入力のＤ／Ａ変
換装置を示したが、勿論これに限ったものではなく何ビ
ットでも良い。また重み付けされたものである必要も無
い。
するものである。ここではスイッチトキャパシタ回路と
して図１の構成を基本として用いたが、実際には様々な
構成で実現が可能であり、たとえばスイッチ１１はＭＯ
Ｓアナログスイッチ２個を用いて構成することも可能で
ある。また図２では(１)のディジタル入力信号の周期に
対してスイッチの制御信号に半分の周期の信号を用いた
が、これもたとえば多相のクロック信号を用いて実現す
ることもできる。また図４では２ビット入力のＤ／Ａ変
換装置を示したが、勿論これに限ったものではなく何ビ
ットでも良い。また重み付けされたものである必要も無
い。
【００３８】
【発明の効果】以上述べたように本発明のＤ／Ａ変換装
置は、スイッチの制御信号の一方を遅延し、または反転
するという極めて簡単な構成で、１ビットのディジタル
入力信号に対して移動平均を行った信号を出力すること
ができるため、ディジタル入力信号に含まれる高周波成
分を効果的に減衰し、かつ積分回路などの素子に高速動
作を要しないという優れたＤ／Ａ変換装置を実現できる
ものである。
置は、スイッチの制御信号の一方を遅延し、または反転
するという極めて簡単な構成で、１ビットのディジタル
入力信号に対して移動平均を行った信号を出力すること
ができるため、ディジタル入力信号に含まれる高周波成
分を効果的に減衰し、かつ積分回路などの素子に高速動
作を要しないという優れたＤ／Ａ変換装置を実現できる
ものである。
【００３９】また本発明は、入力が複数ビットであった
場合にもスイッチング時に発生するノイズを最小に抑
え、かつスイッチングの時刻不一致によるノイズや特性
変化を回避しつつ、前記第２のスイッチを共用せずにＤ
／Ａ変換装置を構成した場合と等価な時定数の回路を実
現できるものである。
場合にもスイッチング時に発生するノイズを最小に抑
え、かつスイッチングの時刻不一致によるノイズや特性
変化を回避しつつ、前記第２のスイッチを共用せずにＤ
／Ａ変換装置を構成した場合と等価な時定数の回路を実
現できるものである。
【図１】本発明によるＤ／Ａ変換装置の一実施例を表す
回路図である。
回路図である。
【図２】本発明および従来例によるＤ／Ａ変換装置の各
部のタイミングチャートである。
部のタイミングチャートである。
【図３】本発明によるＤ／Ａ変換装置の他の実施例を表
す回路図である。
す回路図である。
【図４】本発明によるＤ／Ａ変換装置のさらに他の実施
例を表す回路図である。
例を表す回路図である。
【図５】従来のＤ／Ａ変換装置の一例を示す回路図であ
る。
る。
【図６】Ｄ／Ａ変換装置のスイッチ動作を説明する図で
ある。
ある。
１１，１２，１７ スイッチ １３，１４，１８ コンデンサ １５ オペアンプ １６ 積分回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 傍島 彰 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平３−296324（ＪＰ，Ａ) 特開 平６−303143（ＪＰ，Ａ) 特開 平５−175787（ＪＰ，Ａ) 特開 平５−37383（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 3/02
Claims (3)
- 【請求項１】 コンデンサと、第１，第２のスイッチ
と、積分回路を備え、前記第１のスイッチは１ビットの
ディジタル入力信号に対応してコンデンサの一方端子を
基準電圧源またはグランドに接続し、かつ前記第２のス
イッチはコンデンサの他方端子を前記積分回路の入力ま
たはグランドに交互に接続するとともに、前記１ビット
のディジタル入力信号に対応する前記第１のスイッチの
動作をディジタル入力信号の周期より半周期だけずらせ
るようにし、前記積分回路の出力をアナログ出力信号と
するＤ／Ａ変換装置。 - 【請求項２】 コンデンサと、第１，第２のスイッチ
と、積分回路を備え、前記第１のスイッチは１ビットの
ディジタル入力信号に対応してコンデンサの一方端子を
基準電圧源またはグランドに接続し、かつ前記第２のス
イッチはコンデンサの他方端子を前記積分回路の入力ま
たはグランドに交互に接続するとともに、前記第２のス
イッチの動作をディジタル入力信号の周期より半周期だ
けずらせるようにし、前記積分回路の出力をアナログ出
力信号とするＤ／Ａ変換装置。 - 【請求項３】 コンデンサおよび第１のスイッチを同一
の接続で複数個備え、前記コンデンサの他方端子をすべ
て第２のスイッチに接続してなり、前記複数個の第１の
スイッチの導通時アドミタンスの和が、前記第２のスイ
ッチの導通時アドミタンスに等しくなるようにした請求
項１または２記載のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15774194A JP3150537B2 (ja) | 1994-07-11 | 1994-07-11 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15774194A JP3150537B2 (ja) | 1994-07-11 | 1994-07-11 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823280A JPH0823280A (ja) | 1996-01-23 |
| JP3150537B2 true JP3150537B2 (ja) | 2001-03-26 |
Family
ID=15656344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15774194A Expired - Fee Related JP3150537B2 (ja) | 1994-07-11 | 1994-07-11 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150537B2 (ja) |
-
1994
- 1994-07-11 JP JP15774194A patent/JP3150537B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823280A (ja) | 1996-01-23 |
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