KR100599326B1 - 샘플링 잡음을 감소시키기 위한 회로와 방법 및 이 회로를 포함하는 무선 통신 디바이스 - Google Patents

샘플링 잡음을 감소시키기 위한 회로와 방법 및 이 회로를 포함하는 무선 통신 디바이스 Download PDF

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Abstract

스위치 커패시터 회로(60)는 공간 영역에서 입력 신호를 오버샘플링 하여 샘플링 잡음을 감소시킨다. 상기 스위치 커패시터 회로(60)는 다섯 개의 적분 스위치(71, 73, 75, 77, 79)를 통해 함께 직렬로 연결된 네 개의 샘플링 커패시터(72, 74, 76, 78)를 포함한다. 오버샘플링 과정의 각 클록 주기는 샘플링 단계 및 적분 단계를 포함한다. 샘플링 단계에서, 적분 스위치(71, 73, 75, 77, 79)는 비도전되고 샘플링 커패시터(72, 74, 76, 78)는 8개의 샘플링 스위치(81, 82, 83, 84, 85, 86, 87, 88)를 통해 입력 신호를 샘플링한다. 적분 단계에서, 샘플링 커패시터(72, 74, 76, 78)에 저장된 전하는 적분기(90)에 전달된다.

Description

샘플링 잡음을 감소시키기 위한 회로와 방법 및 이 회로를 포함하는 무선 통신 디바이스{CIRCUIT AND METHOD FOR REDUCING SAMPLING NOISE}
본 발명은 일반적으로 신호 처리 회로에 관한 것으로, 좀 더 상세하게는 스위치 커패시터 회로에 관한 것이다.
상기 스위치 커패시터 회로는 예를 들어 필터링, A/D 변환, D/A 변환, 또는 그와 유사한 것과 같은 신호 처리 응용에서 널리 이용된다. 상기 스위치 커패시터 회로의 성능을 저하시키는 것은 샘플링 잡음(sampling noise)의 효과 때문이다. 스위치 커패시터 회로에서 적은 값의 커패시터를 사용하면 상기 스위치 커패시터 회로의 전력 효율 및 고 주파 성능을 향상시킨다. 그러나, 샘플링 잡음의 크기는 상기 스위치 커패시터 회로에서, 온도에는 대체로 비례하지만 샘플링 커패시터의 정전 용량 값에는 역비례한다. 그러므로, 적은 값의 커패시터는 큰 샘플링 잡음을 유발시킨다.
샘플링 잡음은 상기 입력 신호 주파수보다 더 높은 주파수에서 상기 입력 신호를 샘플링 하여 감소될 수 있는데, 즉 시간 영역에서 상기 입력 신호를 오버샘플링(oversampling)함으로써 감소될 수 있다. 예를 들어, 입력 신호는 입력 신호의 나이키스트(Nyquist) 주파수보다 2배, 3배, 4배, 5배 등등의 더 높은 주파수에서 샘플링 될 수도 있다. 입력 신호의 샘플링 주파수 대 입력 신호의 나이키스트 주파수의 비는 기존에는 샘플링 율( ×)로 지칭된다. 샘플링 율이 1보다 클 때, 그러한 샘플링을 오버샘플링이라고 지칭한다. 대역폭이 제한된 신호에 대해, 샘플링 잡음은 샘플링 율에 대해 대체로 역으로 비례한다. 그러므로, 입력 신호를 4배의 샘플 율로 샘플링 하면 즉, 4×오버샘플링을 하면, 입력 신호를 1배의 샘플 율로 샘플링 하는 것 즉, 1×샘플링을 하는 것과 비교하여 근사적으로 4배만큼 샘플링 잡음을 감소시킨다. 그러나, 시간 영역에서 오버샘플링을 하면 회로의 전력 소비를 증가시킨다. 더욱이, 샘플링 율은 회로 내 장치의 고 주파 특성에 의해 결정된 상한 값을 갖는다.
따라서, 샘플링 잡음을 감소시키기 위해 그러한 방법 및 스위치 커패시터 회로를 구비하는 것이 유리한 것이다. 상기 회로는 간단한 것이 바람직하다. 상기 회로 및 방법은 또한 전력 효율적인 것이 바람직할 것이다. 상기 회로 및 방법은 고 주파 응용에서 사용하기에 적합하도록 하는 것이 또한 유리할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 스위치 커패시터 회로를 개략적으로 도시한 도면.
도 2는 본 발명에 따른 오버샘플링 과정 동안 스위치 커패시터 회로에 인가된 신호의 타이밍을 도시한 도면.
도 3 내지 도 7은 본 발명의 대체 실시예에 따라 스위치 커패시터 회로를 개 략적으로 도시한 도면.
일반적으로, 본 발명은 샘플링 잡음을 감소시키기 위한 방법 및 그에 대한 스위치 커패시터 회로를 제공한다. 본 발명에 따라, 샘플링 잡음을 감소시키는 것은 공간 영역에서 신호를 오버샘플링 함으로써 달성된다.
도 1은 본 발명의 제 1 실시예에 따른 스위치 커패시터 회로(10)의 개략적인 도면이다. 상기 스위치 커패시터 회로(10)는 입력 단자(12)에서 입력 신호를 수신하고 출력 단자(14)에서 출력 신호를 전송하도록 연결된다. 기준 전압(VREF), 예를 들어 0 전위가 전압 공급 도체(15)를 통해 스위치 커패시터 회로(10)에 공급된다. 내부적으로, 상기 스위치 커패시터 회로(10)는 샘플러(20) 및 적분기(40)를 포함한다.
샘플러(20)는 샘플링 커패시터(23, 25 및 27)를 포함한다. 바람직하게, 커패시터(23, 25 및 27)의 정전 용량 값은 실질적으로 서로 동일하다. 상기 샘플러(20)는 또한 스위치(22, 24, 26, 28, 33, 34, 35, 36, 37 및 38)를 포함하는데, 상기 스위치는 각각 제어 전극 및 두 개의 전류 도전 전극(current conducting electrode)을 포함한다. 샘플러(20) 내에서 스위치(22, 24, 26, 28, 33, 34, 35, 36, 37 및 38)로써 사용될 수 있는 장치는 절연 게이트 전계 효과 트랜지스터(IGFET: insulated gate field effect transistor), 금속 반도체 전계 효과 트랜지스터(MESFET: metal semiconductor field effect transistor), 바이폴 러 트랜지스터, 절연 게이트 바이폴러 트랜지스터, 등을 포함한다. 스위치(22, 24, 26, 28, 33, 34, 35, 36, 37 및 38)는 n-채널 IGFET와 같은 단일 유형의 장치, 또는 여러 유형이 결합된 장치로 구성될 수 있음이 이해될 것이다. 스위치로써 전계 효과 트랜지스터(FET: field effect transistor)를 사용할 때, FET의 게이트 전극은 스위치의 제어 전극으로써의 기능을 하고, FET의 소스 및 드레인 전극은 스위치의 전류 도전 전극으로써의 기능을 함을, 당업자라면 인식하고 있다. 스위치로써 바이폴라 트랜지스터를 사용할 때, 바이폴라 트랜지스터의 베이스 전극은 스위치의 제어 전극으로써의 기능을 하고, 바이폴라 트랜지스터의 이미터 및 콜렉터 전극은 스위치의 전류 도전 전극으로써의 기능을 함을, 당업자라면 인식하고 있다.
커패시터(23)의 제 1 전극은 스위치(22)를 통해 도체(15)에 연결되고, 스위치(33)를 통해 입력 단자(12)에 연결된다. 커패시터(23)의 제 2 전극은 스위치(24)를 통해 커패시터(25)의 제 1 전극에 연결되고, 스위치(34)를 통해 도체(15)에 연결된다. 커패시터(25)의 제 1 전극은 또한 스위치(35)를 통해 입력 단자(12)에 연결된다. 커패시터(25)의 제 2 전극은 스위치(26)를 통해 커패시터(27)의 제 1 전극에 연결되고, 스위치(36)를 통해 도체(15)에 연결된다. 커패시터(27)의 제 1 전극은 또한 스위치(37)를 통해 입력 단자(12)에 연결된다. 커패시터(27)의제 2 전극은 샘플러(20)에서 샘플링된 신호의 전송을 위해 스위치(28)를 통해 연결되고, 스위치(38)를 통해 도체(15)에 연결된다. 스위치(33, 34, 35, 36, 37 및 38)의 제어 전극은 제 1 클록 신호(Φ1)를 수신하기 위해 연결된다. 스위치(22, 24, 26 및 28)의 제어 전극은 제 2 클록 신호(Φ2)를 수신하기 위해 연결된다.
아래에서 설명되었듯이, 스위치(33, 34, 35, 36, 37 및 38)는 샘플링 단계 동안에 도전된다. 그러므로, 상기 스위치들의 제어 전극에 인가된 제 1 클록 신호(Φ1)는 샘플링 신호로써 지칭된다. 한편, 스위치(22, 24, 26 및 28)는 적분 단계 동안에 도전된다. 그러므로, 상기 스위치들의 제어 전극에 인가된 제 2 클록 신호(Φ2)는 또한 적분 신호로써 지칭된다. 샘플링 신호(Φ1)는 스위치(33, 34, 35, 36, 37 및 38)가 어떤 유형의 장치인지에 따라 전압 신호, 전류 신호, 등등일 수 있음이 이해되어야 한다. 마찬가지로, 적분 신호(Φ2)도 스위치(22, 24, 26, 및 28)가 어떤 유형의 장치인지에 따라 전압 신호, 전류 신호, 등등일 수 있음이 이해되어야 한다.
적분기(40)는 연산 증폭기(42) 및 적분 커패시터(44)를 포함한다. 연산 증폭기(42)는 기준 전압(VREF1)을 수신하기 위해 도체(45)에 연결된 비반전 입력, 및 샘플러(20)에서 샘플링된 신호를 스위치(28)를 통해 수신하기 위해 커패시터(27)의 제 2 전극에 연결된 반전 입력을 구비한다. 도체(45)에서의 기준 전압(VREF1)은 도체(15)에서의 기준 전압(VREF)과 동일할 수도 있고 다를 수도 있다. 연산 증폭기(42)의 출력은 스위치 커패시터 회로(10)의 출력 단자(14)에 연결된다. 커패시터(44)는 연산 증폭기(42)의 반전 입력과 출력 사이에 연결된다.
작동 중에, 스위치 커패시터 회로(10)는 입력 단자(12)에서의 입력 신호를 샘플링하고, 상기 입력 신호를 적분하며, 그 적분 신호를 출력 단자(14)에 전송한다. 클록 주기에서, 샘플링 커패시터(23, 25 및 27) 각각은 샘플링 단계 동안에 입력 신호를 샘플링 한다. 샘플링 된 신호는 샘플링 단계 이후의 적분 단계 동안에 적분기(40)로 전달된다. 상기 샘플링 단계 동안에, 상기 스위치 커패시터 회로(10) 내의 각 커패시터(23, 25 및 27)는 상기 입력 신호를 한 번씩 샘플링 한다. 그러므로, 상기 스위치 커패시터 회로(10)는 3×오버샘플링을 수행하고, 신호 대 잡음의 비를 실질적으로 3배로 향상시킨다. 스위치(33, 34, 35, 36, 37 및 38)는 샘플링 단계 동안에는 도전되고, 적분 단계 동안에는 비도전된다. 그러므로, 상기 스위치들을 샘플링 스위치로 지칭한다. 한편, 스위치(22, 24, 26 및 28)는 샘플링 단계 동안에는 비도전되고, 적분 단계 동안에는 도전된다. 그러므로, 상기 스위치들을 적분 스위치로 지칭한다. 스위치(22, 24, 26 및 28)는 커패시터(23, 25 및 27)와 직렬로 연결되어 있는데, 이는 적분 스위치와 샘플링 커패시터의 교대(alter- nating) 패턴 혹은 배열을 형성하기 위함이다. 스위치(22 및 28)는 상기 배열에서 두 개의 종단점(endpoint)에 위치되어 있으므로, 상기 스위치(22 및 28)를 종단점 스위치로 지칭한다.
스위치 커패시터 회로(10)의 구조는 도 1에 도시된 것으로 제한되지 않는다는 것이 이해되어야 하겠다. 예를 들어, 대체 실시예에서, 스위치 커패시터 회로(10)는 차동 입력 신호를 수신하기 위해 연결된다. 그러한 실시예에서, 도체(15)에 연결되는 것 대신에, 커패시터(23, 25 및 27)의 제 2 전극은 상기 차동 입력 신호의 한 성분을 수신하기 위해 스위치(34, 36 및 38)를 통해 각각 연결된 다. 상기 차동 입력 신호의 나머지 다른 성분은 입력 단자(12)로 인가된다. 다른 대체 실시예에서, 커패시터(23, 25 및 27)의 제 2 전극은 적분기(40)의 출력에 연결된 피드백 회로(도시되어 있지 않음)에 의해 생성된 피드백 신호를 수신하기 위해 스위치(34, 36 및 38)를 통해 각각 연결된다. 더욱이, 스위치 커패시터 회로(10)는 세 개의 샘플링 커패시터, 즉 커패시터(23, 25 및 27)를 구비하는 것으로 제한되지 않는다. 본 발명에 따라, 스위치 커패시터 회로(10)는 스위치를 통해 서로 연결된, 임의의 복수, 예를 들어 2, 4, 5, 6 개등의 샘플링 커패시터를 구비할 수 있다. 일반적으로, 스위치 커패시터 회로(10)의 샘플링 율은 그 안의 샘플링 커패시터 개수와 동일하다.
도 2는 본 발명에 따른 오버샘플링 과정에서 도 1의 스위치 커패시터 회로(10)에 인가된 샘플링 신호(Φ1) 및 적분 신호(Φ2)의 타이밍을 도시한 도면(50)이다. 도 2는 일 샘플링 단계와 일 적분 단계를 포함하는 오버샘플링 과정에서의 일 클록 주기를 도시한다. 도 2는 샘플링 스위치(33, 34, 35, 36, 37 및 38)와 적분 스위치(22, 24, 26 및 28)의 상태의 타이밍 관계를 도시하고자 한다는 것이 이해되어야 하겠다. 예를 들어, 시간(t0)과 시간(t1) 사이에서 하이 레벨의 샘플링 신호(Φ1)와 로우 레벨의 적분 신호(Φ2)를 도시함으로써, 시간(t0)과 시간(t1) 사이의 시간 구간에서 샘플링 스위치(33, 34, 35, 36, 37 및 38)는 도전되고 적분 스위치(22, 24, 26 및 28)는 비도전됨을 도 2에서 도시하고자 한 것이다. 앞서 설명하였듯이, 클록 신호(Φ1, Φ2)는 전압 신호, 전류 신호 등등일 수 있다. 샘플링 스위치의 제어 전극에 인가된 신호가 서로 동일하다는 것으로 제한되지는 않는다는 것이 이해되어야할 것이다. 예를 들어, 만일 스위치(33, 34 및 35)가 각각 NPN 바이폴러 트랜지스터, p-채널 FET, 및 n-채널 FET라면, 스위치(33, 34 및 35)의 제어 전극에 인가된 신호는 시간(t0)과 시간(t1) 사이에서 각각 전류 신호, 저전압 신호, 및 고전압 신호이다. 게다가, 만일 샘플링 스위치, 예를 들어, 스위치(36)가 p-채널 FET 및 n-채널 FET로 구성된 2-트랜지스터 패스 게이트를 포함한다면, 샘플링 스위치에 인가된 신호는 p-채널 FET의 게이트로는 저전압 신호를, n-채널 FET의 게이트로는 고전압 신호를 포함하도록 해야 하는데, 이는 샘플링 스위치를 온으로 스위칭 하기 위함이다. 마찬가지로, 적분 스위치의 제어 전극에 인가된 신호는 서로 동일하다는 것으로 제한되지는 않는다.
샘플링 신호(Φ1)가 하이 레벨로 스위칭 되고 적분 신호(Φ2)가 로우 레벨일 때인 시간(t0)에서 샘플링 단계가 시작한다. 스위치(22, 24, 26 및 28)는 비도전되고 커패시터(23, 25 및 27)는 전기적으로 서로 절연되어 있다. 스위치(33, 34, 35, 36, 37 및 38)는 온으로 스위칭 되고 도전된다. 커패시터(23)는 스위치(33 및 34) 각각을 통해 입력 단자(12)와 도체(15) 사이에 연결된다. 입력 신호(Vin)는 커패시터(23) 양단에 인가된다. 마찬가지로, 커패시터(25)는 스위치(35 및 36) 각각을 통해 입력 단자(12)와 도체(15) 사이에 연결되고, 입력 신호(Vin)는 커패시터(25) 양단에 인가된다. 게다가, 커패시터(27)는 스위치(37 및 38)를 통해 각각 입력 단자(12)와 도체(15) 사이에 연결되고, 입력 신호(Vin)는 커패시터(27) 양단에 인가된다. 상기 입력 신호(Vin)는 샘플링 커패시터(23, 25 및 27)를 충전시킨다. 그러므로, 샘플링 커패시터(23, 25 및 27) 각각은 입력 신호를 샘플링한다. 각 커패시터 (23, 25 및 27)에 저장된 전하는 각 커패시터(23, 25 및 27)의 정전 용량을 곱한 입력 신호 전압(Vin)과 실질적으로 동일하다.
시간(t1)에서, 샘플링 신호(Φ1)는 로우 레벨로 스위칭 되고 적분 신호(Φ2)는 로우 레벨을 유지한다. 스위치(22, 24, 26 및 28)는 여전히 비도전되어 있다. 스위치(33, 34, 35, 36, 37 및 38)는 오프로 스위칭 되고, 입력 단자(12)와 도체(15)로부터 커패시터(23, 25 및 27)를 분리시킴으로써 샘플링 단계를 종료시킨다. 커패시터(23, 25 및 27)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다.
샘플링 신호(Φ1)가 로우 상태로 남아있고 적분 신호(Φ2)가 하이 레벨로 스위칭 될 때인 시간(t2)에서 적분 단계가 시작한다. 스위치(33, 34, 35, 36, 37 및 38)는 여전히 비도전되어 있다. 스위치(22, 24, 26 및 28)는 온으로 스위칭 되고 도전된다. 커패시터(23, 25 및 27)는 연산 증폭기(42)의 반전 입력과 도체(15) 사이에서 직렬로 연결된다. 시간(t2) 직후에, 만일 VREF1이 실지로 VREF와 동일하다면 연산 증폭기(42)의 반전 입력에서의 전압은 샘플링된 입력 신호 전압(Vin)의 음의 3배(-3Vin)와 순간적으로 거의 동일하다. 만일 VREF1과 VREF가 동일하지 않으면, 상기 연산 증폭기(42)의 반전 입력에서의 전압에 직류(DC) 전압 오프셋이 존재한다. 결과적으로, 연산 증폭기(42)는 자신의 반전 입력에서의 전압을 도체(45)에서의 기준 전압(VREF1)으로 구동시켜, 샘플링 커패시터(23, 25 및 27)에 저장된 전하가 적분 커패시터(44)로 전달되도록 한다. 커패시터(44)로 전달된 전하는 시간(t2) 이전에 이미 상기 커패시터(44) 상에 잔존해 있을 수도 있는 전하와 합하여진다.
시간(t3)에서, 샘플링 신호(Φ1)는 로우 레벨로 남아있고 적분 신호(Φ2)는 로우 레벨로 스위칭 된다. 스위치(33, 34, 35, 36, 37 및 38)는 비도전 상태로 남는다. 스위치(22, 24, 26 및 28)은 오프로 스위칭 되고 적분 단계 및 현재의 클록 주기를 종료시킨다. 커패시터(23, 25 및 27)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다. 스위치 커패시터 회로(10)는 다음 클록 주기에서 입력 단자(12)에서의 입력 신호를 샘플링할 준비가 되어 있다.
커패시터(23, 25 및 27)는 적분 단계에서 연산 증폭기(42)의 반전 입력과 도체(15) 사이에서 직렬로 연결되어 있기 때문에, 상기 적분 커패시터(44)로 전달된 전하량은 시간(t2) 이전에 커패시터(23, 25 및 27)에 저장된 평균 전하량과 거의 동일하다. 그러므로, 상기 적분 커패시터(44)로 전달된 전하는 커패시터(23, 25 및 27)에 의해 샘플링된 입력 신호의 3개 샘플의 평균 값을 나타낸다. 따라서, 스위치 커패시터 회로(10)는 입력 단자(12)에서 입력 신호의 3×오버샘플링을 수행한다. 상기 3×오버샘플링은 스위치 커패시터 회로(10)의 샘플링 잡음을 3배만큼 효과적으로 감소시킨다. 샘플링 커패시터(23, 25 및 27) 대신 단지 하나의 샘플링 회로를 구비하는 종래의 스위치 커패시터 회로에서, 샘플링 잡음의 감소는 입력 신호를 더 높은 주파수에서 샘플링 하여 달성된다. 스위치 커패시터 회로(10)는 세 개의 샘플링 커패시터(23, 25 및 27)를 사용하는데, 이는 샘플링 주파수를 증가시키지 않고 입력 신호를 오버샘플링 하기 위함이다. 이러한 오버샘플링 구조는 공간 영역에서의 오버샘플링으로 지칭된다.
도 3은 본 발명의 제 2 실시예에 따른 스위치 커패시터 회로(60)의 개략적인 도면이다. 스위치 커패시터 회로(60)는 한 쌍의 입력 단자(61 및 62)를 통해 차동 입력 신호를 수신하기 위해 연결되고, 한 쌍의 출력 단자(63, 64)를 통해 차동 출력 신호를 전송하기 위해 연결된다. 예를 들어 0전위와 같은 기준 신호는 전압 공급 도체(65)를 통해 스위치 커패시터 회로(60)에 공급된다. 내부적으로, 스위치 커패시터 회로(60)는 샘플러(70) 및 적분기(90)를 포함한다.
샘플러(70)는 샘플링 커패시터(72, 74, 76 및 78)를 포함한다. 바람직하게, 커패시터(72, 74, 76 및 78)의 정전 용량 값은 실질적으로 서로 동일하다. 샘플러(70)는 또한 스위치(71, 73, 75, 77, 79, 81, 82, 83, 84, 85, 86, 87 및 88)를 포함하는데, 상기 각 스위치는 제어 전극 및 두 개의 전류 도전 전극을 구비한다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(22, 24, 26 및 28)와 유사하게, 스위치(71, 73, 75, 77 및 79)는 또한 적분 스위치로써 지칭된다. 스위치(71, 73, 75, 77 및 79)는 커패시터(72, 74, 76 및 78)와 직렬로 연결되는 데, 이는 적분 스위치와 샘플링 커패시터를 교대 패턴 또는 배열을 형성하기 위함이다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(33, 34, 35, 36, 37 및 38)와 유사하게, 스위치(81, 82, 83, 84, 85, 86, 87 및 88)는 또한 샘플링 스위치로써 지칭된다. 스위치(71, 73, 75, 77, 79, 81, 82, 83, 84, 85, 86, 87 및 88)로써 사용될 수 있는 장치는 IGFET, MESFET, 바이폴러 트랜지스터, 절연 게이트 바이폴러 트랜지스터, 등등을 포함한다.
커패시터(72)의 제 1 전극은 스위치(81)를 통해 도체(65)에 연결되어 있다. 상기 커패시터(72)의 제 2 전극은 스위치(73)를 통해 커패시터(74)의 제 1 전극에 연결되어 있고 스위치(82)를 통해 입력 단자(61)에 연결되어 있다. 커패시터(74)의 제 1 전극은 또한 스위치(83)를 통해 입력 단자(62)에 연결되어 있다. 커패시터(74)의 제 2 전극은 스위치(75)를 통해 커패시터(76)의 제 1 전극에 연결되어 있고 스위치(84)를 통해 입력 단자(61)에 연결되어 있다. 커패시터(76)의 제 1 전극은 또한 스위치(85)를 통해 입력 단자(62)에 연결되어 있다. 커패시터(76)의 제 2 전극은 스위치(77)를 통해 커패시터(78)의 제 1 전극에 연결되어 있고 스위치(86)를 통해 입력 단자(61)에 연결되어 있다. 커패시터(78)의 제 1 전극은 또한 스위치(87)를 통해 입력 단자(62)에 연결되어 있다. 커패시터(78)의 제 2 전극은 스위치(88)를 통해 도체(65)에 연결되어 있다. 스위치(81, 82, 83, 84, 85, 86, 87 및 88)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(71, 73, 75, 77 및 79)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결 된다.
적분기(90)는 연산 증폭기(92) 및 적분 커패시터(93 및 94)를 포함한다. 바람직하게, 적분 커패시터(93 및 94)의 정전 용량 값은 실질적으로 서로 동일하다. 상기 연산 증폭기(92)는, 스위치(71)를 통해 커패시터(72)의 제 1 전극에 연결된 비반전 입력, 스위치(79)를 통해 커패시터(78)의 제 2 전극에 연결된 반전 입력, 출력 단자(63)에 연결된 비반전 출력, 및 출력 단자(64)에 연결된 반전 출력을 구비한다. 커패시터(93)의 한 전극은 연산 증폭기(92)의 비반전 입력에 연결되어 있고 나머지 다른 전극은 상기 연산 증폭기(92)의 반전 출력에 연결되어 있다. 커패시터(94)의 한 전극은 상기 연산 증폭기(92)의 반전 입력에 연결되어 있고 나머지 다른 전극은 상기 연산 증폭기(92)의 비반전 출력에 연결되어 있다.
스위치 커패시터 회로(60)의 구조는 도 3에 도시된 것으로 제한되지 않는다는 것이 이해되어야 하겠다. 예를 들어, 대체 실시예에서, 스위치 커패시터 회로(60)는 스위치(82, 84 및 86)를 통해 각각 커패시터(72, 74 및 76)의 제 2 전극에 인가된 싱글-엔디드(single-ended) 입력 신호를 수신하기 위해 연결되고, 커패시터(74, 76 및 78)의 제 1 전극은 적분기(90)의 출력에 연결된 피드백 회로(도시되어 있지 않음)에 의해 발생된 피드백 신호를 수신하기 위해 스위치(83, 85 및 87)를 통해 각각 연결된다. 더욱이, 스위치 커패시터 회로(60)는 네 개의 샘플링 커패시터, 즉 커패시터(72, 74, 76 및 78))를 구비하는 것으로 제한되지 않는다. 본 발명에 따라, 스위치 커패시터 회로(60)에서 샘플링 커패시터의 개수는 임의의 복수, 예를 들어 2, 3, 5, 6, 7 등일 수 있다.
작동 중에, 스위치 커패시터 회로(60)는 입력 단자(61 및 62)에서의 차동 입력 신호를 샘플링하고, 상기 차동 입력 신호를 적분하며, 그 적분 신호를 출력 단자(63, 64)에 전송한다. 스위치 커패시터 회로(60)는 도 2의 타이밍 도면(50)에서 도시된 샘플링 신호(Φ1) 및 적분 신호(Φ2) 상에서 작동할 수 있다. 앞서 설명되었듯이, 도 2는 샘플링 단계와 적분 단계를 포함하는 일 클록 주기를 도시한다.
샘플링 신호(Φ1)가 하이 레벨로 스위칭 되고 적분 신호(Φ2)가 로우 레벨일 때인 시간(t0)에서 샘플링 단계가 시작한다. 스위치(71, 73, 75, 77 및 79)는 비도전되고 커패시터(72, 74, 76 및 78)는 전기적으로 서로 절연되어 있다. 스위치(81, 82, 83, 84, 85, 86, 87 및 88)는 온으로 스위칭 되고 도전된다. 커패시터(72)는 스위치(82 및 81) 각각을 통해 입력 단자(61)와 도체(65) 사이에 연결된다. 커패시터(72) 양단의 전압은 입력 신호의 제 1 성분의 전압 레벨, 예를 들어 Vin1과 기준 전압 레벨, 예를 들어 0전위와의 전위차와 실질적으로 동일하다. 커패시터(74)는 스위치(84 및 83) 각각을 통해 입력 단자(61 및 62) 사이에 연결된다. 상기 커패시터(74) 양단의 전압은 Vin1과 입력 신호의 제 2 성분의 전압 레벨, 예를 들어 Vin2와의 전위차와 실질적으로 동일하다. 커패시터(76)는 스위치(86 및 85) 각각을 통해 입력 단자(61)와 (62) 사이에 연결된다. 커패시터(76) 양단의 전압은 Vin1과 Vin2 와의 전위차와 실질적으로 동일하다. 커패시터(78)는 스위치(88 및 87) 각각을 통해 도체(65)와 입력 단자(62) 사이에 연결된다. 커패시터(78) 양단의 전압은 0전위와 Vin2사이의 전위차와 실질적으로 동일하다. 그러므로 샘플링 커패시터(72)는 입력 신호의 제 1 성분을 샘플링하고, 샘플링 커패시터 (74 및 76) 각각은 입력 신호의 제 1 및 제 2 성분을 모두 샘플링하며, 샘플링 커패시터(76)는 입력 신호의 제 2 성분을 샘플링한다.
시간(t1)에서, 샘플링 신호(Φ1)는 로우 레벨로 스위칭 되고 적분 신호(Φ2)는 여전히 로우 레벨을 유지한다. 스위치(71, 73, 75, 77 및 79)는 여전히 비도전되어 있다. 스위치(81, 82, 83, 84, 85, 86, 87 및 88)는 오프로 스위칭 되고, 각각의 인가된 전압 신호로부터 커패시터(72, 74, 76 및 78)를 분리시킴으로써 샘플링 단계를 종료시킨다. 커패시터(72, 74, 76 및 78)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다.
샘플링 신호(Φ1)가 로우 레벨로 남아있고 적분 신호(Φ2)가 하이 레벨로 스위칭될 때인 시간(t2)에서 적분 단계가 시작한다. 스위치(81, 82, 83, 84, 85, 86, 87 및 88)는 여전히 비도전되어 있다. 스위치(71, 73, 75, 77 및 79)는 온으로 스위칭 된다. 커패시터(72, 74, 76 및 78)는 연산 증폭기(92)의 반전 입력과 비반전 입력 사이에서 직렬로 연결된다. 시간(t2) 직후에, 상기 연산 증폭기(92)의 반전 입력과 비반전 입력 사이의 전위차는 샘플링된 입력 신호의 제 1 성분과 제 2 성분과 사이의 전위차의 세 배와 순간적으로 거의 동일하며, 즉 3(Vin1-Vin2)이다. 상기 연산 증폭기(92)는 자신의 비반전 입력과 반전 입력 사이의 전위차를 실질적으로 0으로 구동시켜, 샘플링 커패시터(72, 74, 76 및 78)에 저장된 전하가 적분 커패시터(93 및 94)로 전달되게 한다.
만일, (Vin1-Vin2)이 양의 값이라면, 비반전 입력은 초기에 반전 입력보다 더 낮은 전압 레벨에 있다. 음 전하는 스위치(71)를 통해 적분 커패시터(93)에 전달되고, 양 전하는 스위치(79)를 통해 적분 커패시터(94)에 전달된다. 이러한 전하 전달 과정은 출력 단자(63)에서의 전압 레벨을 높여주고 출력 단자(64)에서의 전압 레벨을 낮춰준다. 만일, (Vin1-Vin2)이 음의 값이라면, 비반전 입력은 초기에 반전 입력보다 더 높은 전압 레벨에 있다. 양 전하는 스위치(71)를 통해 적분 커패시터(93)에 전달되고 음 전하는 스위치(79)를 통해 적분 커패시터(94)에 전달된다. 이러한 전하 전달 과정은 출력 단자(63)에서의 전압 레벨을 낮춰주고 출력 단자(64)에서의 전압 레벨을 높여준다. 그러므로, 차동 출력 신호는 출력 단자(63 및 64)에 전송된다. 커패시터(93 및 94)에 전달된 전하는 시간(t2) 이전에 이미 커패시터(93 및 94)에 잔존해 있을 수도 있는 전하와 합하여 진다는 것이 이해되어야 하겠다.
시간(t3)에서, 샘플링 신호(Φ1)는 로우 상태로 남아있고 적분 신호(Φ2)는 로우 레벨로 스위칭 된다. 스위치(81, 82, 83, 84, 85, 86, 87 및 88)는 여전히 비도전되어 있다. 스위치(71, 73, 75, 77 및 79)는 오프로 스위칭 되어 적분 단계 및 현재의 클록 주기를 종료시킨다. 커패시터(72, 74, 76 및 78)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다. 스위치 커패시터 회로(60)는 다음 클록 주기에서 입력 단자(61 및 62)에서의 입력 신호를 샘플링할 준비가 되어 있다.
스위치 커패시터 회로(60)는 네 개의 샘플링 커패시터(72, 74, 76 및 78)를 사용하는데, 이는 샘플링 주파수를 증가시키지 않고 공간 영역에서 4×오버샘플링을 수행하기 위해서이다. 적분 단계 동안에, 커패시터(72, 74, 76 및 78) 양단의 초기 전압은 3(Vin1-Vin2)이다. 그러므로, 입력 전압 신호는 3/4만큼 배율화된다. 기존의 스위치 커패시터 회로와 비교해 보면, 스위치 커패시터 회로(60)의 신호 대 잡음의 비는 4 ×(3/4)2, 즉 9/4 만큼 향상된다. 스위치 커패시터 회로(60)와 유사한 구조를 갖으면서 N개의 샘플링 커패시터를 구비하는 스위치 커패시터 회로는 일반적으로 (N-1)2/N만큼 샘플링 잡음을 감소시킨다.
도 4는 본 발명의 제 3 실시예에 따른 스위치 커패시터 회로(110)의 개략적인 도면이다. 상기 스위치 커패시터 회로(110)는 한 쌍의 입력 단자(111 및 112)를 통해 차동 입력 신호를 수신하기 위해 연결되고, 한 쌍의 출력 단자(113 및 114)를 통해 차동 출력 신호를 전송하기 위해 연결된다. 기준 신호(VREF, VREF1 및 VREF2)는 전압 공급 도체(115, 118 및 119) 각각을 통해 스위치 커패시터 회로(110)에 공급된다. 기준 전압 신호(VREF, VREF1 및 VREF2)는 서로 다를 수도 있고 또는 실질적으로 서로 같을 수도 있음이 이해되어야 하겠다. 내부적으로, 스위치 커패시터 회로(110)는 샘플러(120) 및 적분기(160)를 포함한다.
샘플러(120)는 샘플링 커패시터(122, 124, 126 및 128) 및 스위치(121, 123, 125, 127, 129, 131, 132, 133, 134, 135, 136, 137 및 138)를 포함한다. 바람직하게, 커패시터(122, 124, 126 및 128)의 정전 용량 값은 실질적으로 서로 동일하다. 커패시터(122)의 제 1 전극은 스위치(121)를 통해 도체(115)에 연결되고 스위치(131)를 통해 입력 단자(111)에 연결된다. 커패시터(122)의 제 2 전극은 스위치(123)를 통해 커패시터(124)의 제 1 전극에 연결되고 스위치(132)를 통해 도체(118)에 연결된다. 커패시터(124)의제 1 전극은 또한 스위치(133)를 통해 입력 단자(111)에 연결된다. 커패시터(124)의 제 2 전극은 스위치(125)를 통해 커패시터(126)의 제 1 전극에 연결되고 스위치(134)를 통해 도체(118)에 연결된다. 커패시터(126)의 제 1 전극은 또한 스위치(135)를 통해 입력 단자(111)에 연결된다. 커패시터(126)의 제 2 전극은 스위치(127)를 통해 커패시터(128)의 제 1 전극에 연결되고 스위치(136)를 통해 도체(118)에 연결된다. 커패시터(128)의 제 1 전극은 또한 스위치(137)를 통해 입력 단자(111)에 연결된다. 커패시터(128)의 제 2 전극은 샘플러(120)에서 제 1의 샘플링된 신호를 스위치(129)를 통해 전송하기 위해 연결되고 스위치(138)를 통해 도체(118)에 연결된다. 스위치(131, 132, 133, 134, 135, 136, 137 및 138)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(121, 123, 125, 127 및 129)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결된다.
샘플러(120)는 또한 샘플링 커패시터(142, 144, 146 및 148) 및 스위치(141, 143, 145, 147, 149, 151, 152, 153, 154, 155, 156, 157 및 158)를 포함한다. 바람직하게, 커패시터(142, 144, 146 및 148)의 정전 용량 값은 실질적으로 서로 동일하고 커패시터(122, 124, 126 및 128)의 값과 실질적으로 동일하다. 커패시터(142)의 제 1 전극은 스위치(141)를 통해 도체(115)에 연결되고 스위치(151)를 통해 입력 단자(112)에 연결된다. 커패시터(142)의 제 2 전극은 스위치(143)를 통해 커패시터(144)의 제 1 전극에 연결되고 스위치(152)를 통해 도체(119)에 연결된다. 커패시터(144)의 제1 전극은 또한 스위치(153)를 통해 입력 단자(112)에 연결된다. 커패시터(144)의 제 2 전극은 스위치(145)를 통해 커패시터(146)의 제 1 전극에 연결되고 스위치(154)를 통해 도체(119)에 연결된다. 커패시터(146)의 제 1 전극은 또한 스위치(155)를 통해 입력 단자(112)에 연결된다. 커패시터(146)의제 2 전극은 스위치(147)를 통해 커패시터(148)의 제 1 전극에 연결되고 스위치(156)를 통해 도체(119)에 연결된다. 커패시터(148)의 제 1 전극은 또한 스위치(157)를 통해 입력 단자(112)에 연결된다. 커패시터(148)의 제 2 전극은 샘플러(120)의 제 2 샘플링된 신호를 스위치(149)를 통해 전송하기 위해 연결되고 스위치(158)를 통해 도체(119)에 연결된다. 스위치(151, 152, 153, 154, 155, 156, 157 및 158)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(141, 143, 145, 147 및 149)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결된다.
스위치(121, 123, 125, 127, 129, 131, 132, 133, 134, 135, 136, 137, 138, 141, 143, 145, 147 및 149, 151, 152, 153, 154, 155, 156, 157 및 158)는 IGFET, MESFET, 바이폴러 트랜지스터, 절연 게이트 바이폴러 트랜지스터, 등등을 포함한다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(22, 24, 26 및 28)와 유사하게, 스위치(121, 123, 125, 127, 129, 141, 143, 145, 147 및 149)로 사용될 수 있는 장치는 또한 적분 스위치로써 지칭된다. 스위치(121, 123, 125, 127 및 129)는 커패시터(122, 124, 126 및 128)와 직렬로 연결되는데, 이는 적분 스위치와 샘플링 커패시터의 제 1 교대 배열을 형성하기 위함이다. 스위치(141, 143, 145, 147 및 149)는 커패시터(142, 144, 146 및 148)와 직렬로 연결되는데, 이는 적분 스위치와 샘플링 커패시터의 제 2 교대 배열을 형성하기 위함이다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(33, 34, 35, 36, 37 및 38)와 유사하게, 스위치(131, 132, 133, 134, 135, 136, 137, 138, 151, 152, 153, 154, 155, 156, 157 및 158)는 또한 샘플링 스위치로써 지칭된다.
적분기(160)는 연산 증폭기(162), 및 적분 커패시터(163 및 164)를 포함한다. 바람직하게, 상기 적분 커패시터(163 및 164)의 정전 용량 값은 실질적으로 서로 동일하다. 상기 연산 증폭기(162)는 스위치(129)를 통해 커패시터(128)의 제 2 전극에 연결된 비반전 입력, 및 스위치(149)를 통해 커패시터(148)의 제 2 전극에 연결된 반전 입력을 구비한다. 연산 증폭기(162)는 또한 출력 단자(113 및 114) 각각에 연결된 비반전 출력 및 반전 출력을 구비한다. 커패시터(163)의 한 전극은 연산 증폭기(162)의 비반전 입력에 연결되어 있고 나머지 다른 전극은 상기 연산 증폭기(162)의 반전 출력에 연결되어 있다. 커패시터(164)의 한 전극은 연산 증폭기(162)의 반전 입력에 연결되어 있고 나머지 다른 전극은 상기 연산 증폭기(162)의 비반전 출력에 연결되어 있다.
스위치 커패시터 회로(110)의 구조는 도 4에 도시된 것으로 제한되지 않음이 이해되어야 하겠다. 예를 들어, 대체 실시예에서, 커패시터(122, 124, 126, 128, 142, 144, 146 및 148)의 제 2 전극은 스위치(132, 134, 136, 138, 152, 154, 156 및 158) 각각을 통해 연결되는데, 이는 적분기(160)의 출력에 연결된 피드백 회로(도시되어 있지 않음)에 의해 발생된 피드백 신호를 수신하기 위함이다. 더욱이, 스위치 커패시터 회로(110)가 8개의 샘플링 커패시터, 즉 커패시터(122, 124, 126, 128, 142, 144, 146 및 148)를 구비하는 것으로 제한되지는 않는다. 본 발명에 따라, 스위치 커패시터 회로(110)에서 샘플링 커패시터의 개수는 2 보다 큰 임의의 짝수 개수, 예를 들어 4, 6, 10, 12, 14 등등일 수 있다. 일반적으로, 스위치 커패시터 회로(110)의 샘플링 율은 상기 회로 내의 샘플링 커패시터의 개수를 2로 나눈 값과 동일하다.
작동 중에, 스위치 커패시터 회로(110)는 입력 단자(111 및 112)에서의 차동 입력 신호를 샘플링하고, 상기 차동 입력 신호를 적분하며, 그 적분 신호를 출력 단자(113, 114)에 전송한다. 스위치 커패시터 회로(110)는 도 2의 타이밍 도면(50)에서 도시된 샘플링 신호(Φ1) 및 적분 신호(Φ2) 상에서 작동할 수 있다. 앞서 설명되었듯이, 도 2는 샘플링 단계와 적분 단계를 포함하는 일 클록 주기를 도시한다.
샘플링 신호(Φ1)가 하이 레벨로 스위칭 되고 적분 신호(Φ2)가 로우 레벨일 때인 시간(t0)에서 샘플링 단계가 시작한다. 스위치(121, 123, 125, 127 및 129)는 비도전되고 커패시터(122, 124, 126 및 128)는 전기적으로 서로 절연되어 있다. 스위치(131, 132, 133, 134, 135, 136, 137 및 138)는 온으로 스위칭 되고 도전된다. 각 커패시터(122, 124, 126 및 128)는 각각의 스위치를 통해 입력 단자(111)와 도체(118) 사이에 연결된다. 각 커패시터(122, 124, 126 및 128) 양단의 전압은 입력 신호의 제 1 성분의 전압 레벨, 예를 들어 Vin1과 기준 전압(VREF1) 사이의 전위차와 실질적으로 동일하다. 그러므로 각 샘플링 커패시터(122, 124, 126 및 128)는 샘플링 단계 동안에 입력 신호의 제 1 성분을 한 번 샘플링한다. 마찬가지로, 스위치(141, 143, 145, 147 및 149)는 비도전되고 커패시터(142, 144, 146 및 148)는 전기적으로 서로 절연되어 있다. 스위치(151, 152, 153, 154, 155, 156, 157 및 158)는 온으로 스위칭 되고 도전된다. 각 커패시터(142, 144, 146 및 148)는 각각의 스위치를 통해 입력 단자(112)와 도체(119) 사이에 연결된다. 각 커패시터(142, 144, 146 및 148) 양단의 전압은 입력 신호의 제 2 성분의 전압 레벨(Vin2)과 기준 전압(VREF2) 사이의 전위차와 실질적으로 동일하다. 그러므로 각 샘플링 커패시터(142, 144, 146 및 148)는 샘플링 단계 동안에 입력 신호의 제 2 성분을 한 번씩 샘플링한다.
시간(t1)에서, 샘플링 신호(Φ1)는 로우 레벨로 스위칭 되고 적분 신호(Φ2) 는 여전히 로우 레벨을 유지한다. 스위치(121, 123, 125, 127, 129, 141, 143, 145, 147 및 149)는 여전히 비도전되어 있다. 스위치(131, 132, 133, 134, 135, 136, 137, 138, 151, 152, 153, 154, 155, 156, 157 및 158)는 오프로 스위칭 되고, 각각의 인가된 전압 신호로부터 커패시터(122, 124, 126, 128, 142, 144, 146 및 148)를 분리시킴으로써 샘플링 단계를 종료시킨다. 커패시터(122, 124, 126, 128, 142, 144, 146 및 148)는 서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다.
샘플링 신호(Φ1)가 로우 레벨로 남아있고 적분 신호(Φ2)가 하이 레벨로 스위칭될 때인 시간(t2)에서 적분 단계가 시작한다. 스위치(131, 132, 133, 134, 135, 136, 137, 138, 151, 152, 153, 154, 155, 156, 157 및 158)는 여전히 비도전되어 있다. 스위치(121, 123, 125, 127, 129, 141, 143, 145, 147 및 149)는 온으로 스위칭 되어 도전된다. 커패시터(122, 124, 126 및 128)는 연산 증폭기(162)의 비반전 입력과 도체(115) 사이에서 직렬로 연결된다. 시간(t2) 직후에, 만일 VREF1이 V REF와 실질적으로 동일하다면 상기 연산 증폭기(162)의 비반전 입력에서의 전압 레벨은 실질적으로, 샘플링된 입력 신호의 제 1 성분과 도체(118)에서의 제 1 기준 신호 사이의 전위차의 음의 네 배, 즉 -4(Vin1-VREF1)와 일시적으로 실제 동일하다. 만일 VREF1이 VREF와 동일하지 않다면, 연산 증폭기(162)의 비반전 입력에서의 전압에 DC 전압 오프셋이 존재한다. 상기 연산 증폭기(162)는 자신의 비반전 입력에서의 전압 레벨을 0전위로 구동시켜, 샘플링 커패시터(122, 124, 126 및 128)에 저장된 전하가 적분 커패시터(163)에 전달되도록 한다. 적분 커패시터(163)에 전달된 전하량은 시간(t2)이전에 커패시터(122, 124, 126 및 128)에 저장된 평균 전하와 실질적으로 동일하다. 그러므로, 적분 커패시터(163)에 전달된 전하는 입력 신호의 제 1 성분의 4개의 샘플의 평균값을 나타낸다. 마찬가지로, 커패시터(142, 144, 146 및 148)는 연산 증폭기(162)의 반전 입력과 도체(115) 사이에서 직렬로 연결되어 있고, 만일 VREF2가 실질적으로 VREF와 동일하다면 상기 연산 증폭기(162)의 반전 입력에서의 전압 레벨은 실질적으로, 샘플링된 입력 신호의 제 2 성분과 도체(119)에서의 제 2 기준 신호 사이의 전위차의 음의 네 배, 즉 -4(Vin2-VREF2)와 일시적으로 실제 동일하다. 만일 VREF2가 실질적으로 VREF와 동일하지 않다면, 상기 연산 증폭기(162)의 반전 입력에서의 전압에 DC 전압 오프셋이 존재한다. 상기 연산 증폭기(162)는 자신의 반전 입력에서의 전압 레벨을 0전위로 구동시켜, 샘플링 커패시터(142, 144, 146 및 148)에 저장된 전하가 적분 커패시터(164)에 전달되도록 한다. 적분 커패시터(164)로 전달된 전하량은 시간(t2) 이전에 커패시터(142, 144, 146 및 148)에 저장된 평균 전하와 실질적으로 동일하다. 그러므로, 적분 커패시터(164)에 전달된 전하는 입력 신호의 제 2 성분의 네 개의 샘플의 평균값을 나타낸다. 그러므로, 스위치 커패시터 회로(110)는 입력 신호의 4×오버샘플링을 수행한다. 커패시터(163 및 164)에 전달된 전하는 시간(t2) 이전에 이미 커패시터(163 및 164)에 각각 잔존해 있을 수도 있는 전하와 합하여짐이 이해되어야 하겠다.
시간(t3)에서, 샘플링 신호(Φ1)는 로우 레벨로 남아있고 적분 신호(Φ2)는 로우 레벨로 스위칭 된다. 스위치(131, 132, 133, 134, 135, 136, 137, 138, 151, 152, 153, 154, 155, 156, 157 및 158)는 여전히 비도전되어 있다. 스위치(121, 123, 125, 127, 129, 141, 143, 145, 147 및 149)는 오프로 스위칭 되어 적분 단계 및 현재의 클록 주기를 종료시킨다. 커패시터(122, 124, 126, 128, 142, 144, 146 및 148)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다. 스위치 커패시터 회로(110)는 이후의 클록 주기에서 입력 단자(111 및 112)에서의 입력 신호를 샘플링할 준비가 되어 있다.
앞서 언급되었듯이, 스위치 커패시터 회로(110)는 입력 단자(111, 112)에서의 입력 신호의 4×오버샘플링을 수행한다. 스위치 커패시터 회로(110)는 8개의 샘플링 커패시터(122, 124, 126, 128, 142, 144, 146 및 148)를 사용하는데, 이는 샘플링 주파수를 증가시키지 않고 공간 영역에서 입력 신호를 오버샘플링 하기 위함이다. 상기 4×오버샘플링은 스위치 커패시터 회로(110)의 샘플링 잡음을 4배만큼 효과적으로 감소시킨다.
도 5는 본 발명의 제 4 실시예에 따른 스위치 커패시터 회로(210)의 개략적인 도면이다. 상기 스위치 커패시터 회로(210)는 한 쌍의 입력 단자(211 및 212)를 통해 차동 입력 신호를 수신하기 위해 연결되고, 한 쌍의 출력 단자(213 및 214)를 통해 차동 출력 신호를 전송하기 위해 연결된다. 기준 신호(VREF, VREF1 및 VREF2)는 전압 공급 도체(215, 218 및 219) 각각을 통해 스위치 커패시터 회로(210)에 공급된다. 기준 전압 신호(VREF, VREF1 및 VREF2)는 서로 다를 수도 있고 또는 실질적으로 서로 같을 수도 있음이 이해되어야 하겠다. 내부적으로, 스위치 커패시터 회로(210)는 샘플러(220) 및 적분기(260)를 포함한다.
샘플러(220)는 샘플링 커패시터(222, 224, 226, 228, 242, 244, 246 및 248)를 포함한다. 바람직하게, 커패시터(222, 224, 226, 228, 242, 244, 246 및 248)의 정전 용량 값은 실질적으로는 서로 동일하다. 샘플러(220)는 또한 스위치(221, 223, 235, 227, 229, 231, 232, 233, 234, 235, 236, 237, 238, 241, 243, 245, 247, 249, 251, 252, 253, 254, 255, 256, 257 및 258)를 포함하는데, 각 스위치는 제어 전극 및 두 개의 전류 도전 전극을 구비한다. 스위치(231, 232, 233, 234, 235, 236, 237, 238, 251, 252, 253, 254, 255, 256, 257 및 258)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(221, 223, 225, 227, 229, 241, 243, 245, 247 및 249)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결된다.
커패시터(222)의 제 1 전극은 병렬로 연결되어 있는 스위치(221 및 231)를 통해 도체(215)에 연결된다. 커패시터(222)의 제 2 전극은 스위치(223)를 통해 커패시터(224)의 제 1 전극에 연결되고 스위치(232)를 통해 도체(218)에 연결된다. 커패시터(224)의 제 1 전극은 또한 스위치(233)를 통해 입력 단자(211)에 연결된다. 커패시터(224)의 제 2 전극은 스위치(225)를 통해 커패시터(226)의 제 1 전극에 연결되고 스위치(234)를 통해 도체(218)에 연결된다. 커패시터(226)의 제 1 전극은 또한 스위치(235)를 통해 입력 단자(211)에 연결된다. 커패시터(226)의 제 2 전극은 스위치(227)를 통해 커패시터(228)의 제 1 전극에 연결되고 스위치(236)를 통해 도체(218)에 연결된다. 커패시터(228)의 제 1 전극은 또한 스위치(237)를 통해 입력 단자(211)에 연결된다. 커패시터(228)의 제 2 전극은 샘플러(220)에서 제 1 샘플링된 신호를 스위치(229)를 통해 전송하기 위해 연결되고 스위치(238)를 통해 도체(215)에 연결된다.
커패시터(242)의 제 1 전극은 병렬로 연결되어 있는 스위치(241 및 251)를 통해 도체(215)에 연결된다. 커패시터(242)의 제 2 전극은 스위치(243)를 통해 커패시터(244)의 제 1 전극에 연결되고 스위치(252)를 통해 도체(219)에 연결된다. 커패시터(244)의 제 1 전극은 또한 스위치(253)를 통해 입력 단자(212)에 연결된다. 커패시터(244)의 제 2 전극은 스위치(245)를 통해 커패시터(246)의 제 1 전극에 연결되고 스위치(254)를 통해 도체(219)에 연결된다. 커패시터(246)의 제 1 전극은 또한 스위치(255)를 통해 입력 단자(212)에 연결된다. 커패시터(246)의 제 2 전극은 스위치(247)를 통해 커패시터(248)의 제 1 전극에 연결되고 스위치(256)를 통해 도체(219)에 연결된다. 커패시터(248)의 제 1 전극은 또한 스위치(257)를 통해 입력 단자(212)에 연결된다. 커패시터(248)의 제 2 전극은 샘플러(220)에서 제 2 샘플링된 신호를 스위치(249)를 통해 전송하기 위해 연결되고 스위치(258)를 통해 도체(215)에 연결된다.
스위치(221, 223, 225, 227, 229, 231, 232, 233, 234, 235, 236, 237, 238, 241, 243, 245, 247, 249, 251, 252, 253, 254, 255, 256, 257 및 258)로서 사용될 수 있는 장치는 IGFET, MESFET, 바이폴러 트랜지스터, 절연 게이트 바이폴러 트랜지스터, 등등을 포함한다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(22, 24, 26 및 28)와 유사하게, 스위치(221, 223, 225, 227, 229, 241, 243, 245, 247 및 249)는 또한 적분 스위치로써 지칭된다. 스위치(221, 223, 225, 227 및 229)는 커패시터(222, 224, 226 및 228)와 직렬로 연결되는데, 이는 적분 스위치와 샘플링 커패시터의 제 1 교대 배열을 형성하기 위함이다. 스위치(241, 243, 245, 247 및 249)는 커패시터(242, 244, 246 및 248)와 직렬로 연결되는데, 이는 적분 스위치와 샘플링 커패시터의 제 2 교대 배열을 형성하기 위함이다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(33, 34, 35, 36, 37 및 38)와 유사하게, 스위치(231, 232, 233, 234, 235, 236, 237, 238, 251, 252, 253, 254, 255, 256, 257 및 258)는 또한 샘플링 스위치로써 지칭된다.
적분기(260)는 연산 증폭기(262), 및 적분 커패시터(263 및 264)를 포함한다. 바람직하게, 상기 적분 커패시터(263 및 264)의 정전 용량 값은 실질적으로 서로 동일하다. 상기 연산 증폭기(262)는 스위치(229)를 통해 커패시터(228)의 제 2 전극에 연결된 비반전 입력, 및 스위치(249)를 통해 커패시터(248)의 제 2 전극에 연결된 반전 입력을 구비한다. 연산 증폭기(262)는 또한 출력 단자(213 및 214) 각각에 연결된 비반전 출력 및 반전 출력을 구비한다. 커패시터(263)의 한 전극은 연산 증폭기(262)의 비반전 입력에 연결되고 나머지 다른 전극은 상기 연산 증폭기(262)의 반전 출력에 연결된다. 커패시터(264)의 한 전극은 연산 증폭기(262)의 반전 입력에 연결되어 있고 나머지 다른 전극은 상기 연산 증폭기(262)의 비반전 출력에 연결되어 있다.
스위치 커패시터 회로(210)의 구조는 도 5에 도시된 것으로 제한되지 않음이 이해되어야 하겠다. 예를 들어, 대체 실시예에서, 커패시터(222, 224, 226, 242, 244 및 246)의 제 2 전극은 스위치(232, 234, 236, 252, 254 및 256) 각각을 통해 연결되는데, 이는 적분기(260)의 출력에 연결된 피드백 회로(도시되어 있지 않음)에 의해 발생된 피드백 신호를 수신하기 위함이다. 더욱이, 스위치 커패시터 회로(210)가 8개의 샘플링 커패시터, 즉 커패시터(222, 224, 226, 228, 242, 244, 246 및 248)를 구비하는 것으로 제한되지는 않는다. 본 발명에 따라, 스위치 커패시터 회로(210)에서 샘플링 커패시터의 개수는 2 보다 큰 임의의 짝수 개수, 예를 들어 4, 6, 10, 12, 14, 16 등등일 수 있다.
작동 중에, 스위치 커패시터 회로(210)는 입력 단자(211 및 212)에서의 차동 입력 신호를 샘플링하고, 상기 차동 입력 신호를 적분하며, 그 적분 신호를 출력 단자(213, 214)에 전송한다. 스위치 커패시터 회로(210)는 도 2의 타이밍 도면(50)에서 도시된 샘플링 신호(Φ1) 및 적분 신호(Φ2) 상에서 작동할 수 있다. 앞서 설명되었듯이, 도 2는 샘플링 단계와 적분 단계를 포함하는 일 클록 주기를 도시한다.
샘플링 신호(Φ1)가 하이 레벨로 스위칭 되고 적분 신호(Φ2)가 로우 레벨일 때인 시간(t0)에서 샘플링 단계가 시작한다. 스위치(221, 223, 225, 227 및 229)는 비도전되고, 커패시터(222, 224, 226 및 228)는 전기적으로 서로 절연되어 있다. 스위치(231, 232, 233, 234, 235, 236, 237 및 238)는 온으로 스위칭 되고 도전된다. 커패시터(222)는 스위치(231, 232) 각각을 통해 도체(215)와 도체(218) 사이에 연결된다. 커패시터(222) 양단의 전압은 기준 전압인 VREF과 VREF1 사이의 전위차와 실질적으로 동일하다. 커패시터(224)는 스위치(233 및 234) 각각을 통해 입력 단자(211)와 도체(218) 사이에 연결된다. 커패시터(224) 양단의 전압은 입력 신호의 제 1 성분의 전압 레벨(Vin1)과 VREF1 사이의 전위차와 실질적으로 동일하다. 커패시터(226)는 스위치(235 및 236) 각각을 통해 입력 단자(211)와 도체(218) 사이에 연결되어 있다. 커패시터(226) 양단의 전압은 Vin1과 VREF1 사이의 전위차와 실질적으로 동일하다. 커패시터(228)는 스위치(237 및 238) 각각을 통해 입력 단자(211)와 도체(215) 사이에 연결되어 있다. 커패시터(228) 양단의 전압은 Vin1과 VREF 사이의 전위차와 실질적으로 동일하다. 마찬가지로, 스위치(241, 243, 245, 247 및 249)는 비도전되고, 커패시터(242, 244, 246 및 248)는 전기적으로 서로 절연되어 있다. 스위치(251, 252, 253, 254, 255, 256, 257 및 258)는 온으로 스위칭 되고 도전된다. 커패시터(242)는 스위치(251, 252) 각각을 통해 도체(215)와 도체(219) 사이에 연결된다. 커패시터(242) 양단의 전압은 기준 전압인 VREF과 VREF2 사이의 전위차와 실질적으로 동일하다. 커패시터(244)는 스위치(253 및 254) 각각을 통해 입력 단자(212)와 도체(219) 사이에 연결된다. 커패시터(244) 양단의 전압은 입력 신호의 제 2 성분의 전압 레벨(Vin2)과 VREF2 사이의 전위차와 실질적으로 동일하다. 커패시터(246)는 스위치(255 및 256) 각각을 통해 입력 단자(212)와 도체(219) 사이에 연결되어 있다. 커패시터(246) 양단의 전압은 Vin2와 VREF2 사이의 전위차와 실질적으로 동일하다. 커패시터(248)는 스위치(257 및 258) 각각을 통해 입력 단자(212)와 도체(215) 사이에 연결되어 있다. 커패시터(248) 양단의 전압은 Vin2와 VREF 사이의 전위차와 실질적으로 동일하다.
시간(t1)에서, 샘플링 신호(Φ1)는 로우 레벨로 스위칭 되고 적분 신호(Φ2)는 여전히 로우 레벨을 유지한다. 스위치(221, 223, 225, 227, 229, 241, 243, 245, 247 및 249)는 여전히 비도전되어 있다. 스위치(231, 232, 233, 234, 235, 236, 237, 238, 251, 252, 253, 254, 255, 256, 257 및 258)는 오프로 스위칭 되고, 각각의 인가된 전압 신호로부터 커패시터(222, 224, 226, 228, 242, 244, 246 및 248)를 분리시킴으로써 샘플링 단계를 종료시킨다. 커패시터(222, 224, 226, 228, 242, 244, 246 및 248)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다.
샘플링 신호(Φ1)가 로우 레벨로 남아있고 적분 신호(Φ2)가 하이 레벨로 스위칭될 때인 시간(t2)에서 적분 단계가 시작한다. 스위치(231, 232, 233, 234, 235, 236, 237, 238, 251, 252, 253, 254, 255, 256, 257 및 258)는 여전히 비도전되어 있다. 스위치(221, 223, 225, 227, 229, 241, 243, 245, 247 및 249)는 온으로 스위칭 되어 도전된다. 커패시터(222, 224, 226 및 228)는 연산 증폭기(262)의 비반전 입력과 도체(215) 사이에서 직렬로 연결된다. 시간(t2) 직후에, 만일 VREF1이 V REF와 실질적으로 동일하다면 상기 연산 증폭기(262)의 비반전 입력에서의 전압 레벨은 실질적으로, 샘플링된 입력 신호의 제 1 성분과 도체(218)에서의 기준 신호 사이의 전위차의 음의 세 배, 즉 -3(Vin1-VREF1)와 일시적으로 실제 동일하다. 만일 V REF1이 VREF와 동일하지 않다면, 연산 증폭기(262)의 비반전 입력에서의 전압에 DC 전압 오프셋이 존재한다. 상기 연산 증폭기(262)는 자신의 비반전 입력에서의 전압 레벨을 0전위로 구동시켜, 샘플링 커패시터(222, 224, 226 및 228)에 저장된 전하가 적분 커패시터(263)에 전달되도록 한다. 마찬가지로, 커패시터(242, 244, 246 및 248)는 연산 증폭기(262)의 반전 입력과 도체(215) 사이에서 직렬로 연결되어 있고, 만일 VREF2가 실질적으로 VREF와 동일하다면 상기 연산 증폭기(162)의 반전 입력에서의 전압 레벨은 실질적으로, 샘플링된 입력 신호의 제 2 성분과 도체(219)에서의 기준 신호 사이의 전위차의 음의 세 배, 즉 -3(Vin2-VREF2)와 일시적으로 실제 동일하다. 만일 VREF2가 실질적으로 VREF와 동일하지 않다면, 상기 연산 증폭기(262)의 반전 입력에서의 전압에 DC 전압 오프셋이 존재한다. 상기 연산 증폭기(262)는 자신의 반전 입력에서의 전압 레벨을 0전위로 구동시켜, 샘플링 커패시터(242, 244, 246 및 248)에 저장된 전하가 적분 커패시터(264)에 전달되도록 한다. 커패시터(263 및 264)로 전달된 전하는 시간(t2) 이전에 이미 커패시터(263 및 264) 각각에 잔존해 있을 수 있는 전하와 합하여짐이 이해되어야 하겠다.
시간(t3)에서, 샘플링 신호(Φ1)는 로우 레벨로 남아있고 적분 신호(Φ2)는 로우 레벨로 스위칭 된다. 스위치(231, 232, 233, 234, 235, 236, 237, 238, 251, 252, 253, 254, 255, 256, 257 및 258)는 여전히 비도전되어 있다. 스위치(221, 223, 225, 227, 229, 241, 243, 245, 247 및 249)는 오프로 스위칭 되어 적분 단계 및 현재의 클록 주기를 종료시킨다. 커패시터(222, 224, 226, 228, 242, 244, 246 및 248)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다. 스위치 커패시터 회로(210)는 다음 클록 주기에서 입력 신호를 샘플링할 준비가 되어 있다.
스위치 커패시터 회로(210)는 8개의 샘플링 커패시터(222, 224, 226, 228, 242, 244, 246 및 248)를 사용하는데, 이는 샘플링 주파수를 증가시키지 않고 공간 영역에서 4×오버샘플링 하기 위함이다. 적분 단계 동안에, 샘플링 커패시터(222, 224, 226 및 228) 양단의 초기 전압은 3(Vin1-VREF1)이고, 샘플링 커패시터(242, 244, 246 및 248) 양단의 초기 전압은 3(Vin2-VREF2)이다. 도 3의 샘플러(70)와 유사하게, 샘플러(220)는 차동 입력 전압 신호를 3/4만큼 배율화한다. 기존의 스위치 커패시터 회로와 비교하여, 스위치 커패시터 회로(210)의 신호 대 잡음의 비는 4×(3/4)2, 즉 9/4만큼 향상된다. 일반적으로, 스위치 커패시터 회로(210)와 유사한 구조를 가 지면서 2N개의 샘플링 커패시터를 구비하는 스위치 커패시터 회로는 (N-1)2/N만큼 샘플링 잡음을 감소시킨다.
도 6은 본 발명의 제 5 실시예에 따른 스위치 커패시터 회로(310)의 개략적인 도면이다. 상기 스위치 커패시터 회로(310)는 입력 단자(312)를 통해 입력 신호를 수신하기 위해 연결되고, 출력 단자(314)를 통해 출력 신호를 전송하기 위해 연결된다. 기준 신호(VREF, VREF1)는 전압 공급 도체(315, 385) 각각을 통해 스위치 커패시터 회로(310)에 공급된다. 기준 전압 신호(VREF, VREF1)는 서로 다를 수도 있고 또는 실질적으로 서로 같을 수도 있음이 이해되어야 하겠다. 내부적으로, 스위치 커패시터 회로(310)는 샘플러(320) 및 적분기(380)를 포함한다.
샘플러(320)는 샘플링 커패시터(322, 324, 326 및 328) 및 스위치(321, 323, 325, 327, 329, 331, 332, 333, 334, 335, 336, 337 및 338)를 포함한다. 바람직하게, 커패시터(322, 324, 326 및 328)의 정전 용량 값은 실질적으로 서로 동일하다. 커패시터(322)의 제 1 전극은 스위치(321)를 통해 도체(315)에 연결되고 스위치(331)를 통해 입력 단자(312)에 연결된다. 커패시터(322)의 제 2 전극은 스위치(323)를 통해 커패시터(324)의 제 1 전극에 연결되고 스위치(332)를 통해 도체(315)에 연결된다. 커패시터(324)의 제 1 전극은 또한 스위치(333)를 통해 입력 단자(312)에 연결된다. 커패시터(324)의 제 2 전극은 스위치(325)를 통해 커패시터(326)의 제 1 전극에 연결되고 스위치(334)를 통해 도체(315)에 연결된다. 커패시터(326)의 제 1 전극은 또한 스위치(335)를 통해 입력 단자(312)에 연결된다. 커패시터(326)의 제 2 전극은 스위치(327)를 통해 커패시터(328)의 제 1 전극에 연결되고 스위치(336)를 통해 도체(315)에 연결된다. 커패시터(328)의 제 1 전극은 또한 스위치(337)를 통해 입력 단자(312)에 연결된다. 커패시터(328)의 제 2 전극은 샘플러(320)에서 샘플링된 신호를 스위치(329)를 통해 전송하기 위해 연결되고 스위치(338)를 통해 도체(315)에 연결된다. 스위치(331, 332, 333, 334, 335, 336, 337 및 338)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(321, 323, 325, 327 및 329)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결된다.
샘플러(320)는 또한 피드백 커패시터(342, 344, 346 및 348) 및 스위치(341, 343, 345, 347, 351, 352, 353, 354, 355, 356 및 357)를 포함한다. 바람직하게, 커패시터(342, 344, 346 및 348)의 정전 용량 값은 실질적으로 서로 동일하며 커패시터(322, 324, 326 및 328)의 정전 용량 값과 서로 동일하다. 샘플러(320)는 피드백 제어기(360)를 더 포함하는데, 상기 제어기는 스위치(361, 362, 363, 364, 365, 366, 367 및 368) 및 다이내믹 회전 요소(dynamic rotation element)(370)를 포함한다. 작동 중에, 피드백 제어기(360)는 커패시터(342, 344, 346 및 348)와 협력하는데, 이는 다중 레벨의 피드백 신호를 제공하기 위함이다.
커패시터(342)의 제 1 전극은 스위치(341)를 통해 도체(315)에 연결되어 있고, 스위치(351)를 통해 스위치(361 및 362)의 제 1 전류 도전 전극에 연결되어 있다. 상기 커패시터(342)의 제 2 전극은 스위치(343)를 통해 커패시터(344)의 제 1 전극에 연결되어 있고 스위치(352)를 통해 도체(315)에 연결되어 있다. 커패시터(344)의 제 1 전극은 또한 스위치(353)를 통해 스위치(363 및 364)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(344)의 제 2 전극은 스위치(345)를 통해 커패시터(346)의 제 1 전극에 연결되어 있고 스위치(354)를 통해 도체(315)에 연결되어 있다. 커패시터(346)의 제 1 전극은 또한 스위치(355)를 통해 스위치(365 및 366)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(346)의 제 2 전극은 스위치(347)를 통해 커패시터(348)의 제 1 전극에 연결되어 있고 스위치(356)를 통해 도체(315)에 연결되어 있다. 커패시터(348)의 제 1 전극은 또한 스위치(357)를 통해 스위치(367 및 368)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(348)의 제 2 전극은 커패시터(328)의 제 2 전극에 연결되어 있다. 스위치(351, 352, 353, 354, 355, 356 및 357)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(341, 343, 345 및 347)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결된다.
스위치(361, 362, 363, 364, 365, 366, 367 및 368)의 제어 전극은 데이터 버스(373)를 통해 다이내믹 회전 요소(370)의 출력 포트(372)에 연결된다. 상기 다이내믹 회전 요소(370)의 입력은 제어 신호를 수신하기 위해 피드백 제어기(360)의 제어 단자(374)에 연결된다. 스위치(361, 363, 365 및 367)의 제 2 전류 도전 전극은 도체(315)에 연결된다. 스위치(362, 364, 366 및 368)의 제 2 전류 도전 전극은 피드백 신호(Vfb)를 수신하기 위해 피드백 제어기(360)의 단자(376)에 연결된다.
스위치(321, 323, 325, 327, 329, 331, 332, 333, 334, 335, 336, 337, 338, 341, 343, 345, 347, 351, 352, 353, 354, 355, 356, 357, 361, 362, 363, 364, 365, 366, 367 및 368)로써 사용될 수 있는 장치는 IGFET, MESFET, 바이폴러 트랜지스터, 절연 게이트 바이폴러 트랜지스터, 등등을 포함한다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(22, 24, 26 및 28)와 유사하게, 스위치(321, 323, 325, 327, 329, 341, 343, 345 및 347)는 또한 적분 스위치로써 지칭된다. 스위치(321, 323, 325, 327 및 329)는 커패시터(322, 324, 326 및 328)와 직렬로 연결되어 있는데, 이는 적분 스위치와 샘플링 커패시터의 교대 배열을 형성하기 위함이다. 스위치(341, 343, 345 및 347)는 커패시터(342, 344, 346 및 348)와 직렬로 연결되는데, 이는 적분 스위치와 피드백 커패시터와의 교대 배열을 형성하기 위함이다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(33, 34, 35, 36, 37 및 38)와 유사하게, 스위치(331, 332, 333, 334, 335, 336, 337, 338, 351, 352, 353, 354, 355, 356 및 357)는 또한 샘플링 스위치로써 지칭된다. 피드백 제어기(360)에서, 각 스위치(361, 363, 365 및 367)는 도체(315)에서의 기준 전압(VREF)에 연결된 자신의 전류 도전 전극 하나를 구비하며, 분로 스위치(shunt switch)로써 지칭된다. 각 스위치(362, 364, 366 및 368)는 단자(376)에서의 피드백 신호(Vfb)에 연결된 자신의 전류 도전 전극 하나를 구비하며, 피드백 스위치라고 지칭한다.
적분기(380)는 연산 증폭기(382), 및 적분 커패시터(384)를 포함한다. 상기 연산 증폭기(382)는 도체(385)에 연결된 비반전 입력, 및 스위치(329)를 통해 커패 시터(328 및 348)의 제 2 전극에 연결된 반전 입력을 구비한다. 상기 연산 증폭기(382)는 또한 출력 단자(314)에 연결된 출력을 구비한다. 커패시터(384)의 한 전극은 연산 증폭기(382)의 반전 입력에 연결되어 있고 나머지 다른 전극은 연산 증폭기(382)의 출력에 연결되어 있다.
스위치 커패시터 회로(310)는 또한 피드백 회로(390)를 포함한다. 상기 피드백 회로(390)의 입력은 연산 증폭기(382)의 출력에 연결되어 있다. 상기 피드백 회로(390)의 출력은 피드백 제어기(360)의 단자(376)에 연결되어 있다. 상기 피드백 회로(390)는 또한 피드백 제어기(360)의 제어 단자(374)에 연결된 제어 출력을 구비한다. 바람직한 실시예에서, 피드백 회로(390)는 피드백 신호(Vfb)를 발생시키는 비교기(도시되어 있지 않음)를 포함한다. 피드백 회로(390)는 또한 바람직하게는 자신의 제어 출력 상에 디지털 제어 신호를 발생시키기 위해 D/A변환기(도시되어 있지 않음)를 포함한다. 그러므로, 피드백 회로(390)의 제어 출력은 또한 디지털 제어 신호 포트로써 지칭된다.
스위치 커패시터 회로(310)의 구조가 도 6에 도시된 것으로 제한되지 않음이 이해되어야 하겠다. 예를 들어, 스위치 커패시터 회로(310)가 4개의 샘플링 커패시터, 즉 커패시터(322, 324, 326 및 328)를 구비하는 것으로 제한되지는 않는다. 본 발명에 따라, 스위치 커패시터 회로(310)에서 샘플링 커패시터의 개수는 1 보다 큰 임의의 개수, 예를 들어 2, 3, 5, 6 등등일 수 있다. 일반적으로 스위치 커패시터 회로(310)의 샘플링 율은 상기 회로 내의 샘플링 커패시터 개수와 동일하다. 이후 에 설명된 바와 같이, 다이내믹 회전 요소(370)는 피드백 커패시터(342, 344, 346 및 348) 사이의 부정합(mismatch) 효과 및 샘플링 잡음을 최소화시키는 역할을 한다. 바람직하더라도, 다이내믹 회전 요소(370)는 피드백 제어기(360)에서 선택적이다.
작동 중에, 스위치 커패시터 회로(310)는 입력 단자(312)에서의 입력 신호를 샘플링하고, 상기 입력 신호를 적분하며, 그 적분 신호를 출력 단자(314)에 전송한다. 스위치 커패시터 회로(310)는 도 2의 타이밍 도면(50)에서 도시된 샘플링 신호(Φ1) 및 적분 신호(Φ2) 상에서 작동할 수 있다. 앞서 설명되었듯이, 도 2는 샘플링 단계와 적분 단계를 포함하는 일 클록 주기를 도시한다.
샘플링 신호(Φ1)가 하이 레벨로 스위칭 되고 적분 신호(Φ2)가 로우 레벨일 때인 시간(t0)에서 샘플링 단계가 시작한다. 스위치(321, 323, 325, 327 및 329)는 비도전되고, 커패시터(322, 324, 326 및 328)는 전기적으로 서로 절연되어 있다. 스위치(331, 332, 333, 334, 335, 336, 337 및 338)는 온으로 스위칭 되고 도전된다. 각 커패시터(322, 324, 326 및 328)는 각 스위치를 통해 도체(315)와 입력 단자(312) 사이에 연결된다. 각 커패시터(322, 324, 326 및 328) 양단의 전압은 입력 신호의 전압 레벨, 예를 들어 Vin과 기준 전압(VREF) 사이의 전위차와 실질적으로 동일하다. 그러므로, 각 샘플링 커패시터(322, 324, 326 및 328)는 샘플링 단계 동안에 입력 신호를 한 번씩 샘플링한다.
마찬가지로, 스위치(341, 343, 345 및 347)는 비도전되고, 커패시터(342, 344, 346 및 348)는 전기적으로 서로 절연되어 있다. 스위치(351, 352, 353, 354, 355, 356 및 357)는 온으로 스위칭 되고 도전된다. 각 커패시터(342, 344, 346 및 348)는 각 스위치를 통해 도체(315)와 피드백 제어기(360) 사이에 연결된다. 피드백 회로(390)는 피드백 제어기(360)의 단자(374 및 376) 각각으로 디지털 제어 신호 및 피드백 신호(Vfb)를 보낸다. 바람직하게, 상기 제어 신호 및 피드백 신호(Vfb)는 연산 증폭기(382)의 출력에 따라 발생된다. 바람직한 실시예에서, 제어 단자(374)에서의 디지털 제어 신호는 5개의 서로 다른 디지털 값을 갖는다. 따라서, 상기 제어 신호는 3-비트의 2진수로 인코딩 될 수 있다.
피드백 제어기(360)는 피드백 회로(390)에 의해 발생된 디지털 제어 신호에 따라 피드백 커패시터(342, 344, 346 및 348)를 선택적으로 충전시킨다. 예시적인 방법으로, 제어 신호가 000이라는 2진 값을 가질 때, 스위치(361, 363, 365 및 367)는 도전되고 스위치(362, 364, 366 및 368)는 비도전된다. 그러므로, 피드백 커패시터(342, 344, 346 및 348)의 제 1 전극은 도체(315)에 연결된다. 각 커패시터(342, 344, 346 및 348) 양단의 전압은 실질적으로 0이다. 제어 신호가 001이라는 2진 값을 가질 때, 분로 스위치(361, 363, 365 및 367) 중의 하나는 비도전되고, 나머지 세 개의 스위치는 도전된다. 더욱이, 비도전 분로 스위치에 대응하는 피드백 스위치(362, 364, 366 및 368) 중의 하나는 도전되고, 나머지 세 개의 스위치는 비도전된다. 그러므로, 피드백 커패시터(342, 344, 346 및 348) 중 하나의 양단의 전압은 실질적으로 (Vfb-VREF)와 동일하고, 다른 나머지 세 개의 피드백 커패시터 양단의 전압은 실질적으로 0이다. 제어 신호가 010이라는 2진 값을 가질 때, 분로 스위치(361, 363, 365 및 367) 중의 두 개는 비도전되고 다른 나머지 두 개의 스위치는 도전된다. 더욱이, 두 개의 비도전 분로 스위치에 대응하는 피드백 스위치(362, 364, 366 및 368) 중의 두 개는 도전되고, 나머지 두 개의 스위치는 비도전된다. 그러므로, 피드백 커패시터(342, 344, 346 및 348) 중 두 개의 양단의 전압은 실질적으로 (Vfb-VREF)와 동일하고, 다른 나머지 두 개의 피드백 커패시터 양단의 전압은 실질적으로 0이다. 제어 신호가 011이라는 2진 값을 가질 때, 분로 스위치(361, 363, 365 및 367) 중의 세 개는 비도전되고 다른 나머지 한 개의 스위치는 도전된다. 나아가, 세 개의 비도전 분로 스위치에 대응하는 피드백 스위치(362, 364, 366 및 368) 중의 세 개는 도전되고, 나머지 한 개의 스위치는 비도전된다. 그러므로, 피드백 커패시터(342, 344, 346 및 348) 중 세 개의 양단의 전압은 실질적으로 (Vfb-VREF)와 동일하고, 다른 나머지 한 개의 피드백 커패시터 양단의 전압은 실질적으로 0이다. 제어 신호가 100이라는 2진 값을 가질 때, 스위치(361, 363, 365 및 367)는 비도전되고 스위치(362, 364, 366 및 368)는 도전된다. 그러므로, 피드백 커패시터(342, 344, 346 및 348)의 제 1 전극은 단자(376)에 연결된다. 각 피드백 커패시터(342, 344, 346 및 348) 양단의 전압은 실질적으로 (Vfb-VREF)와 동일하다.
다이내믹 회전 요소(370)는 피드백 회로(390)로부터 디지털 제어 신호를 수신하고 상기 요소 내에 저장된 알고리즘에 따라 구성 신호(configuration signal)를 발생시킨다. 상기 구성 신호는 스위치(361, 362, 363, 364, 365, 366, 367 및 368)의 제어 전극에 전송되어 그 구성을 결정한다. 디지털 제어 신호가 001이라는 2진 값을 가질 때, 단자(376)에서의 피드백 신호(Vfb)와 도체(315)에서의 기준 전압(VREF) 사이에 어떤 피드백 커패시터가 연결되는지에 대한 가능한 4가지의 선택이 존재한다. 디지털 제어 신호가 010이라는 2진 값을 가질 때, 피드백 신호(Vfb)와 기준 전압(VREF) 사이에 어떤 쌍의 피드백 커패시터가 연결되는지에 대한 가능한 6가지의 선택이 존재한다. 디지털 제어 신호가 011이라는 2진 값을 가질 때, 피드백 신호(Vfb)와 기준 전압(VREF) 사이에 세 개의 어떤 피드백 커패시터가 연결되는지에 대한 가능한 4가지의 선택이 존재한다. 바람직하게, 다이내믹 회전 요소(370)에 저장된 알고리즘은, 디지털 제어 신호가 001, 010, 또는 011이라는 2진 값을 가지는 각 시간에, 단자(376)와 도체(315) 사이에 연결된 피드백 커패시터의 조합은 상기 디지털 제어 신호가 동일한 2진 값을 가지는 마지막 시간과는 다르게 하는 것이다. 그러므로, 각 피드백 커패시터가 Vfb와 VREF 사이에 연결될 확률은 임의의 다른 피드백 커패시터가 연결될 확률과 실질적으로 동일하다. 결과적으로, 샘플링 잡음이 최소화된다. 게다가, 피드백 커패시터(342, 344, 346 및 348) 사이의 임의의 가능한 부정합의 효과는, 시간 영역에서의 오버샘플링을 포함하는 오버샘플링 과정 동안에 신호 대역폭에서 최소화된다.
시간(t1)에서, 샘플링 신호(Φ1)는 로우 레벨로 스위칭 되고 적분 신호(Φ2)는 여전히 로우 레벨을 유지한다. 스위치(321, 323, 325, 327, 329, 341, 343, 345 및 347)는 여전히 비도전되어 있다. 스위치(331, 332, 333, 334, 335, 336, 337, 338, 351, 352, 353, 354, 355, 356 및 357)는 오프로 스위칭 되고, 각각의 인가된 전압 신호로부터 커패시터(322, 324, 326, 328, 342, 344, 346 및 348)를 분리시킴으로써 샘플링 단계를 종료시킨다. 커패시터(322, 324, 326, 328, 342, 344, 346 및 348)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다.
샘플링 신호(Φ1)가 로우 레벨로 남아있고 적분 신호(Φ2)가 하이 레벨로 스위칭될 때인 시간(t2)에서 적분 단계가 시작한다. 스위치(331, 332, 333, 334, 335, 336, 337, 338, 351, 352, 353, 354, 355, 356 및 357)는 여전히 비도전되어 있다. 스위치(321, 323, 325, 327, 329, 341, 343, 345 및 347)는 온으로 스위칭 되어 도전된다. 샘플링 커패시터(322, 324, 326 및 328)는 연산 증폭기(382)의 반전 입력과 도체(315) 사이에서 직렬로 연결된다. 마찬가지로, 피드백 커패시터(342, 344, 346 및 348)는 상기 연산 증폭기(382)의 반전 입력과 도체(315) 사이에 직렬로 연결된다. 시간(t2) 직후에, 상기 연산 증폭기(382)의 비반전 입력에서의 전압 레벨은 직렬로 연결된 샘플링 커패시터(322, 324, 326 및 328)의 양단의 전압 및 직렬로 연결된 피드백 커패시터(342, 344, 346 및 348)의 양단의 전압에 의해 결정된다. 상기 직렬로 연결된 샘플링 커패시터(322, 324, 326 및 328)의 양단의 전압은 샘플링된 입력 신호와 도체(315)에서의 기준 전압 사이의 전위차의 네 배, 즉 4(Vin-VREF)와 실질적으로 동일하다. 상기 직렬로 연결된 피드백 커패시터(342, 344, 346 및 348)의 양단의 전압은 제어 단자(374)에서의 디지털 제어 신호의 2진 값에 따라 0, (Vfb-VREF), 2(Vfb-VREF), 3(Vfb-VREF), 또는 4(Vfb-VREF)와 실질적으로 동일하다. 연산 증폭기(382)는 자신의 반전 입력에서의 전압 레벨을 기준 전압 레벨(VREF1)로 구동시켜, 샘플링 커패시터(322, 324, 326 및 328) 및 피드백 커패시터(342, 344, 346 및 348)에 저장된 전하가 적분 커패시터(384)로 전달되게 한다. 상기 적분 커패시터(384)에 전달된 전하량은 시간(t2)이전에, 샘플링 커패시터(322, 324, 326 및 328)에 저장된 평균 전하와 피드백 커패시터(342, 344, 346 및 348)에 저장된 평균 전하의 합과 실질적으로 동일하다. 그러므로, 상기 적분 커패시터(384)에 전달된 전하는 피드백 신호(Vfb)에 의해 변조된 입력 신호의 네 개의 샘플의 평균값을 나타낸다. 그러므로, 스위치 커패시터 회로(310)는 입력 신호의 4×오버샘플링을 수행한다. 커패시터(384)에 전달된 전하는 시간(t2) 이전에 이미 상기 커패시터(384)에 잔존해 있을 수 있는 전하와 합하여짐이 이해되어야 하겠다.
시간(t3)에서, 샘플링 신호(Φ1)는 로우 레벨로 남아있고 적분 신호(Φ2)는 로우 레벨로 스위칭 된다. 스위치(331, 332, 333, 334, 335, 336, 337, 338, 351, 352, 353, 354, 355, 356 및 357)는 여전히 비도전되어 있다. 스위치(321, 323, 325, 327, 329, 341, 343, 345 및 347)는 오프로 스위칭 되어 적분 단계 및 현재의 클록 주기를 종료시킨다. 커패시터(322, 324, 326, 328, 342, 344, 346 및 348)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다. 스위치 커패시터 회로(310)는 다음 클록 주기 동안에 입력 단자(312)에서의 입력 신호를 샘플링할 준비가 되어 있다.
앞서 언급되었듯이, 스위치 커패시터 회로(310)는 입력 단자(312)에서의 입력 신호의 4×오버샘플링을 수행한다. 스위치 커패시터 회로(310)는 4개의 샘플링 커패시터(322, 324, 326 및 328) 및 네 개의 피드백 커패시터(342, 344, 346 및 348)를 사용하는데, 이는 샘플링 주파수를 증가시키지 않고 공간 영역에서 입력 신호를 오버샘플링 하기 위함이다. 상기 4×오버샘플링은 스위치 커패시터 회로(310)의 샘플링 잡음을 4배만큼 효과적으로 감소시킨다.
시간(t0)과 시간(t1) 사이에서의 샘플링 단계 동안에, 분로 스위치(361, 363, 365 및 367) 및 피드백 스위치(362, 364, 366 및 368)의 상태는, 앞서 언급되었듯이 제어 단자(374)에서의 디지털 제어 신호와 다이내믹 회전 요소(370)에 의해 결정된다. 시간(t0)과 시간(t1) 사이의 시간 구간 이외에서는, 스위치(351, 353, 355 및 357)는 비도전되어 있다. 그러므로, 스위치(361, 362, 363, 364, 365, 366, 367 및 368)의 상태는 스위치 커패시터 회로(310)의 작동에는 영향을 미치지 않고 다양한 구성을 가질 수 있다. 예를 들어, 바람직한 실시예에서, 피드백 제어기(360)는 또한 샘플링 신호(Φ1)에 의해 제어되는데, 이는 도 2에 도시된 것처럼 샘플링 신호(Φ1)가 로우 레벨에 있을 때인, 시간(t0)과 시간(t1) 사이의 시간 구간 이외에서는 스위치(361, 362, 363, 364, 365, 366, 367 및 368)의 상태가 모두 비도전되도록 하기 위해서이다. 대체 실시예에서, 스위치(361, 362, 363, 364, 365, 366, 367 및 368)의 상태는 시간(t2)과 시간(t3) 사이의 적분 단계 동안에 구성된다. 이렇게 구성된 상태는 이후의 클록 주기에서 적분 단계가 시작할 때까지는 변화되지 않고 유지된다. 비록 상기 스위치(361, 362, 363, 364, 365, 366, 367 및 368)가 서로 다르게 구성될 수 있을지라도, 서로 연결되어 있는 제 1 전류 도전 전극을 구비하는, 예컨대 스위치(361)와 같은 분로 스위치 및 예컨대 스위치(362)와 같은 피드백 스위치는 동시에 도전될 수 없다는 것이 이해되어야 하겠다.
도 7은 본 발명의 제 6 실시예에 따른 스위치 커패시터 회로(410)의 개략적인 도면이다. 상기 스위치 커패시터 회로(410)는 한 쌍의 입력 단자(411 및 412)를 통해 차동 입력 신호를 수신하기 위해 연결되고, 한 쌍의 출력 단자(413, 414)를 통해 차동 출력 신호를 전송하기 위해 연결된다. 예컨대 0전위와 같은 기준 신호는 전압 공급 도체(415)를 통해 스위치 커패시터 회로(410)에 공급된다. 내부적으로, 스위치 커패시터 회로(410)는 샘플러(420) 및 적분기(480)를 포함한다.
샘플러(420)는 샘플링 커패시터(422, 424, 426 및 428) 및 스위치(421, 423, 425, 427, 429, 431,432, 433, 434, 435, 436, 437 및 438)를 포함한다. 바람직하게, 커패시터(422, 424, 426 및 428)의 정전 용량 값은 실질적으로 서로 동일하다. 커패시터(422)의 제 1 전극은 스위치(421)를 통해 적분기(480)의 제 1 입력 단자(485)에 연결되고 스위치(431)를 통해 도체(415)에 연결된다. 커패시터(422)의 제 2 전극은 스위치(423)를 통해 커패시터(424)의 제 1 전극에 연결되고 스위치(432)를 통해 입력 단자(411)에 연결된다. 커패시터(424)의 제 1 전극은 또한 스위치(433)를 통해 입력 단자(412)에 연결된다. 커패시터(424)의 제 2 전극은 스위치(425)를 통해 커패시터(426)의 제 1 전극에 연결되고 스위치(434)를 통해 입력 단자(411)에 연결된다. 커패시터(426)의 제 1 전극은 또한 스위치(435)를 통해 입력 단자(412)에 연결된다. 커패시터(426)의 제 2 전극은 스위치(427)를 통해 커패시터(428)의 제 1 전극에 연결되고 스위치(436)를 통해 입력 단자(411)에 연결된다. 커패시터(428)의 제 1 전극은 또한 스위치(437)를 통해 입력 단자(412)에 연결된다. 커패시터(428)의 제 2 전극은 스위치(429)를 통해 적분기(480)의 제 2 입력 단자(486)에 연결되고 스위치(438)를 통해 도체(415)에 연결된다. 스위치(431, 432, 433, 434, 435, 436, 437 및 438)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(421, 423, 425, 427 및 429)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결된다.
샘플러(420)는 또한 피드백 커패시터(442, 444, 446 및 448) 및 스위치(441, 443, 445, 447, 451, 452, 453, 454, 455, 456 및 457)를 포함한다. 바람직하게, 커패시터(442, 444, 446 및 448)의 정전 용량 값은 실질적으로 서로 동일하며 커패시터(422, 424, 426 및 428)의 정전 용량 값과 서로 동일하다. 샘플러(420)는 피드백 제어기(460)를 더 포함하는데, 상기 제어기는 스위치(461, 462, 463, 464, 465, 466, 467, 468, 469, 472, 473 및 474) 및 다이내믹 회전 요소(470)를 포함한다. 각 스위치(461, 462, 463, 464, 465, 466, 467, 468, 469, 472, 473 및 474)는 제 어 전극 및 두 개의 전류 도전 전극을 구비한다. 작동 중에, 피드백 제어기(460) 및 커패시터(442, 444, 446 및 448)는 다중 레벨의 피드백 신호를 제공한다.
커패시터(442)의 제 1 전극은 스위치(441)를 통해 입력 단자(485)에 연결되어 있고, 스위치(451)를 통해 도체(415)에 연결되어 있다. 커패시터(442)의 제 2 전극은 스위치(443)를 통해 커패시터(444)의 제 1 전극에 연결되어 있고 스위치(452)를 통해 스위치(461 및 462)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(444)의 제 1 전극은 또한 스위치(453)를 통해 스위치(463 및 464)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(444)의 제 2 전극은 스위치(445)를 통해 커패시터(446)의 제 1 전극에 연결되어 있고 스위치(454)를 통해 스위치(465 및 466)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(446)의 제 1 전극은 또한 스위치(455)를 통해 스위치(467 및 468)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(446)의 제 2 전극은 스위치(447)를 통해 커패시터(448)의 제 1 전극에 연결되어 있고 스위치(456)를 통해 스위치(469 및 472)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(448)의 제 1 전극은 또한 스위치(457)를 통해 스위치(473 및 474)의 제 1 전류 도전 전극에 연결되어 있다. 커패시터(448)의 제 2 전극은 커패시터(428)의 제 2 전극에 연결되어 있다. 스위치(451, 452, 453, 454, 455, 456 및 457)의 제어 전극은 샘플링 신호(Φ1)를 수신하기 위해 연결된다. 스위치(441, 443, 445 및 447)의 제어 전극은 적분 신호(Φ2)를 수신하기 위해 연결된다.
스위치(461, 462, 463, 464, 465, 466, 467, 468, 469, 472, 473 및 474)의 제어 전극은 데이터 버스(476)를 통해 다이내믹 회전 요소(470)의 출력 포트(475)에 연결된다. 상기 다이내믹 회전 요소(470)의 입력은 제어 신호를 수신하기 위해 피드백 제어기(460)의 제어 단자(477)에 연결된다. 스위치(461, 463, 465, 467, 469 및 473)의 제 2 전류 도전 전극은 도체(415)에 연결된다. 스위치(462, 466 및 472)의 제 2 전류 도전 전극은 제 1 피드백 신호(Vfb1)를 수신하기 위해 피드백 제어기(460)의 단자(478)에 연결된다. 스위치(464, 468 및 474)의 제 2 전류 도전 전극은 제 2 피드백 신호(Vfb2)를 수신하기 위해 피드백 제어기(460)의 단자(479)에 연결된다.
스위치(421, 423, 425, 427, 429, 431, 432, 433, 434, 435, 436, 437, 438, 441, 443, 445, 447, 451, 452, 453, 454, 455, 456, 457, 461, 462, 463, 464, 465, 466, 467, 468, 469, 472, 473 및 474)로써 사용될 수 있는 장치는 IGFET, MESFET, 바이폴러 트랜지스터, 절연 게이트 바이폴러 트랜지스터, 등등을 포함한다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(22, 24, 26 및 28)와 유사하게, 스위치(421, 423, 425, 427, 429, 441, 443, 445 및 447)는 또한 적분 스위치로써 지칭된다. 스위치(421, 423, 425, 427 및 429)는 커패시터(422, 424, 426 및 428)와 직렬로 연결되어 있는데, 이는 적분 스위치와 샘플링 커패시터의 교대 배열을 형성하기 위함이다. 스위치(441, 443, 445 및 447)는 커패시터(442, 444, 446 및 448)와 직렬로 연결되는데, 이는 적분 스위치와 피드백 커패시터와의 교대 배열을 형성하기 위함이다. 도 1에 도시된 스위치 커패시터 회로(10)의 스위치(33, 34, 35, 36, 37 및 38)와 유사하게, 스위치(431, 432, 433, 434, 435, 436, 437, 438, 451, 452, 453, 454, 455, 456 및 457)는 또한 샘플링 스위치로써 지칭된다. 피드백 제어기(460)에서, 각 스위치(461, 463, 465, 467, 469 및 473)는 도체(415)에 연결된 자신의 제 2 전류 도전 전극을 구비하며, 분로 스위치(shunt switch)라 지칭한다. 각 스위치(462, 466 및 472)는 단자(478)에서의 피드백 신호(Vfb1)에 연결된 자신의 제 2 전류 도전 전극을 구비한다. 각 스위치(464, 468 및 474)는 단자(479)에서의 피드백 신호(Vfb2)에 연결된 자신의 제 2 전류 도전 전극을 구비한다. 스위치(462, 464, 466, 468, 472 및 474)는 또한 피드백 스위치로써 지칭한다.
적분기(480)는 연산 증폭기(482), 및 적분 커패시터(483 및 484)를 포함한다. 상기 연산 증폭기(482)는 적분기(480)의 입력 단자(485)에 연결된 비반전 입력, 및 적분기(480)의 입력 단자(486)에 연결된 반전 입력을 구비한다. 상기 연산 증폭기(482)는 또한 출력 단자(413)에 연결된 비반전 출력 및 출력 단자(414)에 연결된 반전 출력을 구비한다. 커패시터(483)의 한 전극은 연산 증폭기(482)의 비반전 입력에 연결되어 있고 나머지 다른 전극은 연산 증폭기(482)의 반전 출력에 연결되어 있다. 커패시터(484)의 한 전극은 연산 증폭기(482)의 반전 입력에 연결되어 있고 나머지 다른 전극은 연산 증폭기(482)의 비반전 출력에 연결되어 있다.
스위치 커패시터 회로(410)는 또한 피드백 회로(490)를 포함한다. 상기 피드백 회로(490)의 두 입력은 연산 증폭기(482)의 두 출력에 연결되어 있다. 상기 피드백 회로(490)의 제 1 출력은 피드백 제어기(460)의 단자(478)에 연결되어 있다. 상기 피드백 회로(490)의 제 2 출력은 피드백 제어기(460)의 단자(479)에 연결되어 있다. 상기 피드백 회로(490)는 또한 피드백 제어기(460)의 제어 단자(477)에 연결된 제어 출력을 구비한다. 바람직한 실시예에서, 피드백 회로(490)는 단자(478 및 479)에 각각 피드백 신호(Vfb1 및 Vfb2)를 발생시키는 비교기(도시되어 있지 않음)를 포함한다. 피드백 회로(490)는 또한 바람직하게는 제어 단자(477)에 연결된 자신의 제어 출력에 디지털 제어 신호를 발생시키기 위해 D/A변환기(도시되어 있지 않음)를 포함한다. 따라서, 피드백 회로(490)의 제어 출력은 또한 디지털 제어 신호 포트로써 지칭된다.
스위치 커패시터 회로(410)의 구조가 도 7에 도시된 것으로 제한되지 않음이 이해되어야 하겠다. 예를 들어, 스위치 커패시터 회로(410)가 4개의 샘플링 커패시터, 즉 커패시터(422, 424, 426 및 428)를 구비하는 것으로 제한되지는 않는다. 본 발명에 따라, 스위치 커패시터 회로(410)에서 샘플링 커패시터의 개수는 1 보다 큰 임의의 개수, 예를 들어 2, 3, 5, 6 등등일 수 있다. 도 6에 도시된 다이내믹 회전 요소(370)와 유사하게, 다이내믹 회전 요소(470)는 피드백 커패시터(442, 444, 446 및 448) 사이의 부정합(mismatch) 효과 및 샘플링 잡음을 최소화시키는 역할을 하고 상기 요소는 피드백 제어기(460) 내에서 선택적인 특성이다.
작동 중에, 스위치 커패시터 회로(410)는 입력 단자(411 및 412)에서의 차동 입력 신호를 샘플링하고, 상기 차동 입력 신호를 적분하며, 그 적분 신호를 출력 단자(413 및414)에 전송한다. 스위치 커패시터 회로(410)는 도 2의 타이밍 도면(50)에서 도시된 샘플링 신호(Φ1) 및 적분 신호(Φ2) 상에서 작동할 수 있다. 앞서 설명되었듯이, 도 2는 샘플링 단계와 적분 단계를 포함하는 일 클록 주기를 도시한다.
샘플링 신호(Φ1)가 하이 레벨로 스위칭 되고 적분 신호(Φ2)가 로우 레벨일 때인 시간(t0)에서 샘플링 단계가 시작한다. 스위치(421, 423, 425, 427 및 429)는 비도전되고, 커패시터(422, 424, 426 및 428)는 전기적으로 서로 절연되어 있다. 스위치(431, 432, 433, 434, 435, 436, 437 및 438)는 온으로 스위칭 되고 도전된다. 커패시터(422)는 스위치(432 및 431) 각각을 통해 도체(415)와 입력 단자(411) 사이에 연결된다. 커패시터(422) 양단의 전압은 입력 신호의 제 1 성분의 전압 레벨, 예를 들어 Vin1과 기준 전압 레벨, 예를 들어 0전위 사이의 전위차와 실질적으로 동일하다. 커패시터(424)는 스위치(434 및 433) 각각을 통해 입력 단자(412)와 입력 단자(411) 사이에 연결된다. 커패시터(424) 양단의 전압은 Vin1과 입력 신호의 제 2 성분의 전압 레벨, 예를 들어 Vin2 사이의 전위차와 실질적으로 동일하다. 커패시터(426)는 스위치(436 및 435) 각각을 통해 입력 단자(412)와 입력 단자(411) 사이에 연결된다. 커패시터(426) 양단의 전압은 Vin1과 Vin2 사이의 전위차와 실질적으로 동일하다. 커패시터(428)는 스위치(438 및 437) 각각을 통해 입력 단자(412)와 도체(415) 사이에 연결된다. 커패시터(428) 양단의 전압은 0전위와 Vin2 사이의 전위차와 실질적으로 동일하다. 그러므로, 샘플링 커패시터(422)는 입력 신호의 제 1 성 분을 샘플링하고, 각 샘플링 커패시터(424, 426)는 입력 신호의 제 1 및 제 2 성분을 모두 샘플링하며, 샘플링 커패시터(428)는 입력 신호의 제 2 성분을 샘플링한다.
마찬가지로, 스위치(441, 443, 445 및 447)는 비도전되고, 커패시터(442, 444, 446 및 448)는 전기적으로 서로 절연되어 있다. 스위치(451, 452, 453, 454, 455, 456 및 457)는 온으로 스위칭 되고 도전된다. 피드백 제어기(460)의 작동은 도 6에 도시된 피드백 제어기(360)의 작동과 유사하다. 각 커패시터(442, 444, 446 및 448)에 인가된 전압은 제어 단자(477)에서의 디지털 제어 신호 및 다이내믹 회전 요소(470)에 저장된 알고리즘에 의해 결정된다. 바람직한 실시예에서, 커패시터(442) 양단의 전압은 0 또는 -Vfb1이고, 커패시터(444) 양단의 전압은 0 또는 Vfb2-Vfb1이고, 커패시터(446) 양단의 전압은 0 또는 Vfb2-Vfb1 이며, 커패시터(448) 양단의 전압은 0 또는 Vfb2이다.
시간(t1)에서, 샘플링 신호(Φ1)는 로우 레벨로 스위칭 되고 적분 신호(Φ2)는 여전히 로우 레벨을 유지한다. 스위치(421, 423, 425, 427, 429, 441, 443, 445 및 447)는 여전히 비도전되어 있다. 스위치(431, 432, 433, 434, 435, 436, 437, 438, 451, 452, 453, 454, 455, 456 및 457)는 오프로 스위칭 되고, 각각의 인가된 전압 신호로부터 커패시터(422, 424, 426, 428, 442, 444, 446 및448)를 분리시킴으로써 샘플링 단계를 종료시킨다. 커패시터(422, 424, 426, 428, 442, 444, 446 및 448)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다.
샘플링 신호(Φ1)가 로우 레벨로 남아있고 적분 신호(Φ2)가 하이 레벨로 스위칭될 때인 시간(t2)에서 적분 단계가 시작한다. 스위치(431, 432, 433, 434, 435, 436, 437, 438, 451, 452, 453, 454, 455, 456 및 457)는 여전히 비도전되어 있다. 스위치(421, 423, 425, 427, 429, 441, 443, 445 및 447)는 온으로 스위칭 되어 도전된다. 샘플링 커패시터(422, 424, 426 및 428)는 적분기(480)의 입력 단자(485)와 입력 단자(486) 사이에서 직렬로 연결된다. 마찬가지로, 피드백 커패시터(442, 444, 446 및 448)는 입력 단자(485)와 입력 단자(486) 사이에 직렬로 연결된다. 시간(t2) 직후에, 상기 연산 증폭기(482)의 반전 입력과 비반전 입력 사이의 전위차는 직렬로 연결된 샘플링 커패시터(422, 424, 426 및 428) 양단의 총 전압 및 직렬로 연결된 피드백 커패시터(442, 444, 446 및 448)의 양단의 총 전압에 의해 결정된다. 직렬로 연결된 샘플링 커패시터(422, 424, 426 및 428) 양단의 전압은 샘플링된 입력 신호의 제 1 성분과 제 2 성분 사이의 전위차의 세 배, 즉 3(Vin1-Vin2)와 실질적으로 동일하다. 상기 직렬로 연결된 피드백 커패시터(442, 444, 446 및 448) 양단의 전압은 예컨대 -Vfb1, Vfb2, Vfb2-Vfb1, Vfb2-2Vfb1, 2Vfb2-Vfb1, 2(Vfb2-Vfb1), 2Vfb2-3Vfb1, 3Vfb2-2Vfb1, 또는 3(Vfb2-Vfb1)과 같은, 제어 단자(477)에서의 디지털 제어 신호의 2진 값에 따라, 단자(478 및 479)에서의 두 피드백 신호의 선형 조합 또는 0과 실질적으로 동일하다.
연산 증폭기(482)는 자신의 반전 입력과 비반전 입력 사이에서의 전위차를 실질적으로 0으로 구동시켜, 샘플링 커패시터(422, 424, 426 및 428) 및 피드백 커패시터(442, 444, 446 및 448)에 저장된 전하가 적분 커패시터(483 및 484)로 전달되게 한다. 적분 단계에서 적분기(480)의 작동은 도 3에 도시된 적분기(90)의 작동과 유사하다. 결과적으로, 차동 출력 신호가 출력 단자(413 및 414)에 발생한다. 적분 커패시터(483 및 484)에 전달된 전하는 시간(t2) 이전에 이미 상기 커패시터(483 및 484)에 잔존해 있을 수 있는 전하와 각각 합하여짐이 이해되어야 하겠다.
시간(t3)에서, 샘플링 신호(Φ1)는 로우 레벨로 남아있고 적분 신호(Φ2)는 로우 레벨로 스위칭 된다. 스위치(431, 432, 433, 434, 435, 436, 437, 438, 451, 452, 453, 454, 455, 456 및 457)는 여전히 비도전되어 있다. 스위치(421, 423, 425, 427, 429, 441, 443, 445 및 447)는 오프로 스위칭 되어 적분 단계 및 현재의 클록 주기를 종료시킨다. 커패시터(422, 424, 426, 428, 442, 444, 446 및 448)는 서로서로 및 인가된 전압 신호로부터 전기적으로 절연되어 있다. 스위치 커패시터 회로(410)는 이후의 클록 주기에서 입력 단자(411 및 412)에서의 입력 신호를 샘플링할 준비가 되어 있다.
스위치 커패시터 회로(410)는 네 개의 샘플링 커패시터(422, 424, 426 및 428) 및 네 개의 피드백 커패시터(442, 444, 446 및 448)를 사용하는데, 이는 샘플링 주파수를 증가시키지 않고 공간 영역에서 입력 신호를 오버샘플링 하기 위함이다. 적분 단계 동안에, 커패시터(422, 424, 426 및 428) 양단의 초기 전압은 3(Vin1-Vin2)와 동일하다. 즉, 입력 전압 신호는 3/4만큼 배율화된다. 기존의 스위치 커패시터 회로와 비교하면, 스위치 커패시터 회로(410)의 신호 대 잡음의 비는 4×(3/4)2, 즉 9/4 만큼 향상된다. 일반적으로, 스위치 커패시터 회로(410)와 유사한 구조를 가지면서 N개의 샘플링 커패시터를 구비하는 스위치 커패시터 회로는 일반적으로 샘플링 잡음을 (N-1)2/N 만큼 감소시킨다.
시간(t0)과 시간(t1) 사이에서의 샘플링 단계 동안에, 분로 스위치(461, 463, 465, 467, 469 및 473) 및 피드백 스위치(462, 464, 466, 468, 472 및 474)의 상태는 앞서 언급되었듯이 제어 단자(477)에서의 디지털 제어 신호와 다이내믹 회전 요소(470)에 의해 결정된다. 시간(t0)과 시간(t1) 사이의 시간 구간 이외에서는, 스위치(451, 453, 455 및 457)는 비도전되어 있다. 그러므로, 스위치(461, 462, 463, 464, 465, 466, 467, 468, 469, 472, 473 및 474)의 상태는 스위치 커패시터 회로(410)의 작동에는 영향을 미치지 않고 다양한 구성을 가질 수 있다. 예를 들어, 바람직한 실시예에서, 피드백 제어기(460)는 또한 샘플링 신호(Φ1)에 의해 제어되는데, 이는 도 2에 도시된 것처럼 샘플링 신호(Φ1)가 로우 레벨에 있을 때인, 시간(t0)과 시간(t1) 사이의 시간 구간 이외에서는 스위치(461, 462, 463, 464, 465, 466, 467, 468, 469, 472, 473 및 474)가 모두 비도전되도록 하기 위해서이다. 비록 상기 스위치(461, 462, 463, 464, 465, 466, 467, 468, 469, 472, 473 및 474)의 상태가 서로 다르게 구성될 수 있을지라도, 서로 연결되어 있는 제 1 전류 도전 전극을 구비하는, 예컨대 스위치(461)와 같은 분로 스위치 및 예컨대 스위치(462)와 같은 피드백 스위치는 동시에 도전될 수 없다는 것이 이해되어야 하겠다.
본 발명의 범주는 도 1 및 도 3 내지 도 7을 참조로 하여 본 명세서에서 설명된 실시예로 제한되지 않음이 이해되어야 하겠다. 다른 회로 구조 및 기능을 달성하기 위해서, 설명된 실시예에 대한 다양한 변형이 당업자에 의해 이루어질 수 있다. 예를 들어, 도 6에 도시된 스위치 커패시터 회로(310) 내의 피드백 회로(390) 및 피드백 제어기(360)는 변형될 수 있고 도 4에 도시된 스위치 커패시터 회로(110)와 연결될 수도 있다. 마찬가지로, 도 7에 도시된 스위치 커패시터 회로(410) 내의 피드백 회로(490) 및 피드백 제어기(460)는 변형될 수 있고 도 5에 도시된 스위치 커패시터 회로(210)와 연결될 수도 있다. 더욱이, 본 발명의 공간 영역에서의 오버샘플링은 공간 영역 오버샘플링 또는 시간 영역 오버샘플링 중 하나에서의 샘플링 율보다 더 높은 샘플링 율을 달성하기 위해 시간 영역에서의 오버샘플링과 연결될 수도 있다. 게다가, 본 발명의 스위치 커패시터 회로는 적분 회로에서 사용되는 것으로 제한되지 않는다. 또한 상기 스위치 커패시터 회로는 예컨대 시그마-델타(Sigma-Delta) 변조기, D/A 변환기, 등등과 같은 다른 신호 처리 회로에서도 사용될 수 있다.
지금까지 벌써, 회로 내부의 샘플링 잡음을 감소시키기 위한 스위치 커패시터 회로 및 방법이 제공되었음이 인식되어야 하겠다. 본 발명에 따라, 샘플링 잡음의 감소는 공간 영역에서 신호를 오버샘플링 하여 달성된다. 시간 영역에서의 오버샘플링과 마찬가지로, 공간 영역에서의 오버샘플링은 샘플링 잡음을 감소시킨다. 그러나, 공간 영역에서의 오버샘플링은 샘플링 주파수를 증가시키지 않는다. 그러므로, 본 발명의 스위치 커패시터 회로 및 오버샘플링 구조는 저 주파수 및 고 주파수 응용에서 모두 사용하기에 적합하고 전력 효율적이다. 예를 들어, 본 발명의 스위치 커패시터 회로는 무선 통신 응용에서 사용될 수 있다. 예컨대 디지털 셀룰러 전화, 페이저, 또는 그와 유사한 다른 장치와 같은 무선 통신 장치에서, 에너지 소비는 중대한 문제이다. 본 발명의 공간 영역 오버샘플링 구조를 사용함으로써, 셀룰러 전화의 배터리 수명은 효과적으로 증대될 수 있다.
전술한 바와 같이, 본 발명은, 신호 처리 회로 분야, 좀 더 상세하게는 스위치 커패시터 회로 분야 등에 이용가능하다.

Claims (11)

  1. 삭제
  2. 샘플링 잡음을 감소시키는 회로로서,
    제 1의 다수의 적분 스위치로서, 상기 제 1의 다수의 적분 스위치 내에 있는 각 적분 스위치는 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 제 1 전류 도전 전극(current conducting electrode), 및 제 2 전류 도전 전극을 구비하는, 제 1의 복수의 적분 스위치;
    적분 스위치와 샘플링 커패시터의 제 1 교대(alternating) 배열을 형성하도록 상기 제 1의 복수의 적분 스위치와 직렬로 연결된 제 1의 복수의 샘플링 커패시터로서, 상기 제 1 배열 내에 있는 각 샘플링 커패시터는 선행 적분 스위치의 제 2 전류 도전 전극에 연결된 제 1 전극과, 후속 적분 스위치의 제 1 전류 도전 전극에 연결된 제 2 전극을 구비하되, 상기 제 1의 배열 내에 있는 제 1 적분 스위치의 상기 제 1 전류 도전 전극은 제 1 기준 전압을 수신하기 위해 연결된, 제 1의 복수의 샘플링 커패시터;
    제 1의 복수의 샘플링 스위치로서, 상기 제 1의 복수의 샘플링 스위치 내에 있는 각 샘플링 스위치는 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 배열 내의 대응하는 샘플링 커패시터의 상기 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 1 입력 신호를 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는, 제 1의 복수의 샘플링 스위치;
    제 2의 복수의 샘플링 스위치로서, 상기 제 2의 복수의 샘플링 스위치 내에 있는 각 샘플링 스위치는 상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 배열 내에 있는 대응하는 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 1 기준 전압을 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는, 제 2의 복수의 샘플링 스위치;
    상기 제 1 배열 내에 있는 마지막 적분 스위치의 제 2 전류 도전 전극에 연결된 제 1 입력과, 제 1 출력 신호를 전송하기 위해 연결된 제 1 출력을 구비하는 적분기;
    상기 적분기의 제 1 출력에 연결된 입력, 출력, 및 디지털 제어 신호 포트를 구비하는 피드백 회로;
    제 2의 복수의 적분 스위치로서, 상기 제 2의 복수의 적분 스위치 내에 있는 각 적분 스위치는 상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는, 제 2의 복수의 적분 스위치;
    적분 스위치와 피드백 커패시터의 교대 배열을 형성하도록 상기 제 2의 복수의 적분 스위치에 직렬로 연결된 복수의 피드백 커패시터로서, 상기 배열 내에 있는 각 피드백 커패시터는 선행 적분 스위치의 제 2 전류 도전 전극에 연결된 제 1 전극, 및 후속 적분 스위치의 제 1 전류 도전 전극에 연결된 제 2 전극을 구비하되, 상기 배열 내에 있는 제 1 적분 스위치의 제 1 전류 도전 전극은 상기 제 1 기준 전압을 수신하기 위해 연결된, 복수의 피드백 커패시터;
    제 3의 복수의 샘플링 스위치로서, 상기 제 3의 복수의 샘플링 커패시터 내에 있는 각 샘플링 스위치는 상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 배열 내에 있는 대응하는 피드백 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는, 제 3의 복수의 샘플링 스위치;
    제 4의 복수의 샘플링 스위치로서, 상기 제 4의 복수의 샘플링 스위치 내에 있는 각 샘플링 스위치는 상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 배열 내에 있는 대응하는 피드백 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 1 기준 전압을 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는, 제 4의 복수의 샘플링 스위치;
    복수의 분로(shunt) 스위치로서, 상기 복수의 분로 스위치 내에 있는 각 분로 스위치는 상기 피드백 회로의 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 3의 복수의 샘플링 스위치 내에 있는 대응하는 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 1 전류 도전 전극, 상기 제 1 기준 전압을 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는, 복수의 분로 스위치; 및
    복수의 피드백 스위치로서, 상기 복수의 피드백 스위치 내에 있는 각 피드백 스위치는 상기 피드백 회로의 디지털 제어 신호 포트에 연결된 제어 전극, 대응하는 분로 스위치의 상기 제 1 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 피드백 회로의 출력에 연결된 제 2 전류 도전 전극을 구비하는, 복수의 피드백 스위치
    를 포함하는, 샘플링 잡음을 감소시키는 회로.
  3. 제 2 항에 있어서, 상기 복수의 분로 스위치의 제어 전극 및 상기 복수의 피드백 스위치의 제어 전극은 다이내믹 회전 요소(dynamic rotation element)를 통해 상기 피드백 회로의 디지털 제어 신호 포트에 연결되되, 상기 다이내믹 회전 요소는 상기 피드백 회로의 디지털 제어 신호 포트에 연결된 입력, 상기 복수의 분로 스위치의 제어 전극 및 상기 복수의 피드백 스위치의 제어 전극에 연결된 출력 포트를 구비하는, 샘플링 잡음을 감소시키는 회로.
  4. 샘플링 잡음을 감소시키는 회로로서,
    제 1 전극 및 제 2 전극을 구비하는 제 1 샘플링 커패시터;
    제 1 전극 및 제 2 전극을 구비하는 제 2 샘플링 커패시터;
    제 1 전극 및 제 2 전극을 구비하는 제 3 샘플링 커패시터;
    제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 샘플링 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 1 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 2 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 샘플링 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 3 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 2 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 4 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 샘플링 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 3 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 5 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 1 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 6 샘플링 스위치;
    제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 제 1 전류 도전 전극, 및 상기 제 1 샘플링 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 1 적분 스위치;
    상기 제 2클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 2 샘플링 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 2 적분 스위치;
    상기 제 2클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 3 샘플링 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 3 적분 스위치; 및
    상기 제 1 적분 스위치의 제 1 전류 도전 전극에 연결된 제 1 입력, 제 1 출력, 제 2 출력을 구비하는 적분기
    를 포함하는, 샘플링 잡음을 감소시키는 회로.
  5. 제 4 항에 있어서, 상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 4 적분 스위치를 더 포함하되, 상기 적분기는 상기 제 4 적분 스위치의 제 2 전류 도전 전극에 연결된 제 2 입력을 더 구비하는, 샘플링 잡음을 감소시키는 회로.
  6. 제 5 항에 있어서,
    상기 적분기의 제 1 출력에 연결된 제 1 입력, 상기 적분기의 제 2 출력에 연결된 제 2 입력, 제 1 출력, 제 2 출력, 및 디지털 제어 신호 포트를 구비하는 피드백 회로;
    상기 제 1 샘플링 커패시터의 제 1 전극에 연결된 제 1 전극, 및 제 2 전극을 구비하는 제 1 피드백 커패시터;
    제 1 전극 및 제 2 전극을 구비하는 제 2 피드백 커패시터;
    제 1 전극 및 제 2 전극을 구비하는 제 3 피드백 커패시터;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 피드백 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 7 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 피드백 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 8 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 피드백 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 9 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 피드백 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 10 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 피드백 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 6 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 11 샘플링 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 7 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 기준 전압을 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는 제 1 분로 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 8 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 기준 전압을 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는 제 2 분로 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 9 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 기준 전압을 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는 제 3 분로 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 10 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 기준 전압을 수신하기 위해 연결된 제 2 전류 도전 전극을 구비하는 제 4 분로 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 1 분로 스위치의 제 1 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 피드백 회로의 제 1 출력에 연결된 제 2 전류 도전 전극을 구비하는 제 1 피드백 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 2 분로 스위치의 제 1 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 피드백 회로의 제 2 출력에 연결된 제 2 전류 도전 전극을 구비하는 제 2 피드백 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 3 분로 스위치의 제 1 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 피드백 회로의 제 1 출력에 연결된 제 2 전류 도전 전극을 구비하는 제 3 피드백 스위치;
    상기 피드백 회로의 상기 디지털 제어 신호 포트에 연결된 제어 전극, 상기 제 4 분로 스위치의 제 1 전류 도전 전극에 연결된 제 1 전류 도전 전극, 및 상기 피드백 회로의 제 2 출력에 연결된 제 2 전류 도전 전극을 구비하는 제 4 피드백 스위치;
    상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 피드백 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 2 피드백 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 5 적분 스위치;
    상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 피드백 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 3 피드백 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 6 적분 스위치; 및
    상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 피드백 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 4 적분 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 7 적분 스위치
    를 더 포함하는, 샘플링 잡음을 감소시키는 회로.
  7. 샘플링 잡음을 감소시키는 방법으로서,
    제 1 입력 신호와 기준 전압 사이의 차이 값을 갖는 제 1 전압을 제 1 복수의 커패시터 내 각 커패시터 양단에 인가함으로써 상기 제 1 복수의 커패시터를 충전하는 단계와;
    상기 제 1 입력 신호로부터 상기 제 1 복수의 커패시터를 절연하는 단계와;
    제 2 입력 신호와 상기 기준 전압 사이의 차이 값을 갖는 제 2 전압을 제 2 복수의 커패시터 내 각 커패시터 양단에 인가함으로써 상기 제 2 복수의 커패시터를 충전하는 단계와;
    상기 제 2 입력 신호로부터 상기 제 2 복수의 커패시터를 절연하는 단계와;
    상기 제 1 복수의 커패시터에 저장된 전하를 적분기의 하나의 입력으로 전달하며, 상기 제 2 복수의 커패시터에 저장된 전하를 상기 적분기의 다른 입력으로 전달하는 단계
    를 포함하는, 샘플링 잡음을 감소시키는 방법.
  8. 제 7 항에 있어서,
    상기 적분기의 제 1 출력 신호로부터 제 1 피드백 신호를 생성하는 단계와;
    상기 제 1 피드백 신호를 사용하여 상기 제 2 복수의 커패시터 내 커패시터를 선택적으로 충전하는 단계와;
    상기 제 1 복수의 커패시터에 저장된 전하를 상기 적분기로 전달하는 동안, 상기 제 2 복수의 커패시터에 저장된 전하를 상기 적분기로 전달하는 단계
    를 더 포함하는, 샘플링 잡음을 감소시키는 방법.
  9. 제 8 항에 있어서, 상기 제 2 복수의 커패시터 내 커패시터를 선택적으로 충전하는 단계는, 상기 제 2 복수의 커패시터 내 커패시터가 충전될 확율을 거의 균일하게 하는 단계를 더 포함하는, 샘플링 잡음을 감소시키는 방법.
  10. 제 8 항에 있어서, 상기 적분기의 제 2 출력 신호로부터 제 2 피드백 신호를 생성하는 단계를 더 포함하며, 그리고 상기 제 2 복수의 커패시터 내 커패시터를 선택적으로 충전하는 단계는, 상기 제 2 복수의 커패시터 내 커패시터를 선택적으로 충전하기 위해 상기 제 1 피드백 신호와 상기 제 2 피드백 신호를 사용하는 단계를 포함하는, 샘플링 잡음을 감소시키는 방법.
  11. 무선 통신 디바이스로서,
    제 1 전극 및 제 2 전극을 구비하는 제 1 샘플링 커패시터;
    제 1 전극 및 제 2 전극을 구비하는 제 2 샘플링 커패시터;
    제 1 전극 및 제 2 전극을 구비하는 제 3 샘플링 커패시터;
    제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 샘플링 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 1 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 2 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 샘플링 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 제 2 전류 도전 전극을 구비하는 제 3 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 2 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 4 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 샘플링 커패시터의 제 1 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 3 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 5 샘플링 스위치;
    상기 제 1 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 3 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 2 샘플링 스위치의 제 2 전류 도전 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 6 샘플링 스위치;
    제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 제 1 전류 도전 전극, 및 상기 제 1 샘플링 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 1 적분 스위치;
    상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 1 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 2 샘플링 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 2 적분 스위치;
    상기 제 2 클록 신호를 수신하기 위해 연결된 제어 전극, 상기 제 2 샘플링 커패시터의 제 2 전극에 연결된 제 1 전류 도전 전극, 및 상기 제 3 샘플링 커패시터의 제 1 전극에 연결된 제 2 전류 도전 전극을 구비하는 제 3 적분 스위치; 및
    상기 제 1 적분 스위치의 제 1 전류 도전 전극에 연결된 제 1 입력, 제 1 출력, 제 2 출력을 구비하는 적분기
    를 포함하는, 무선 통신 디바이스.
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