JP3109263B2 - スイッチトキャパシタサンプルホールド遅延回路 - Google Patents
スイッチトキャパシタサンプルホールド遅延回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、通信、信号処理、計
測、制御システムで用いられるスイッチトキャパシタサ
ンプルホールド遅延回路に関するものである。
測、制御システムで用いられるスイッチトキャパシタサ
ンプルホールド遅延回路に関するものである。
【０００２】
【従来の技術】図５は従来のスイッチトキャパシタサン
プルホールド遅延回路において、２サンプル周期の遅延
を実現する場合の構成を示す図、図６は上記回路のスイ
ッチ駆動用クロックφ51、φ52、φ53のタイミングチャ
ートと入力波形ｖi、出力波形ｖoとを示す図である。こ
こで、図６におけるｔは時刻、Ｔsはサンプリング周
期、ｎは任意の整数である。
プルホールド遅延回路において、２サンプル周期の遅延
を実現する場合の構成を示す図、図６は上記回路のスイ
ッチ駆動用クロックφ51、φ52、φ53のタイミングチャ
ートと入力波形ｖi、出力波形ｖoとを示す図である。こ
こで、図６におけるｔは時刻、Ｔsはサンプリング周
期、ｎは任意の整数である。
【０００３】図５において、１は入力電圧ｖiが印加さ
れる入力端子、４６は図６に示すクロックφ51がオンの
時点で導通状態となるスイッチ４７を介して入力電圧ｖ
iが１サンプル周期ごとに充電されるキャパシタ、４８
はキャパシタ４６の充電電圧を高インピーダンスで受
け、定電圧駆動で出力する電圧ホロワ回路を構成するた
めのオペアンプである。４９はクロックφ52がオンの時
点で導通状態となるスイッチ５０を介してオペアンプ４
８の出力電圧を充電するキャパシタ、５１はキャパシタ
４９の充電電圧を高インピーダンスで受け、定電圧駆動
で出力する電圧ホロワ回路を構成するためのオペアンプ
である。５２はクロックφ53がオンの時点で導通状態と
なるスイッチ５３を介してオペアンプ５１の出力電圧を
充電するキャパシタ、５４はキャパシタ５２の充電電圧
を高インピーダンスで受け、定電圧駆動で出力する電圧
ホロワ回路を構成するためのオペアンプである。５５は
クロックφ51がオンの時点で導通状態となるスイッチ５
６を介してオペアンプ５４の出力電圧を充電するキャパ
シタ、５７はキャパシタ５５の充電電圧を高インピーダ
ンスで受け、定電圧駆動で出力する電圧ホロワ回路を構
成するためのオペアンプである。１５はオペアンプ５７
の出力を最終出力電圧として検出するための出力端子で
ある。
れる入力端子、４６は図６に示すクロックφ51がオンの
時点で導通状態となるスイッチ４７を介して入力電圧ｖ
iが１サンプル周期ごとに充電されるキャパシタ、４８
はキャパシタ４６の充電電圧を高インピーダンスで受
け、定電圧駆動で出力する電圧ホロワ回路を構成するた
めのオペアンプである。４９はクロックφ52がオンの時
点で導通状態となるスイッチ５０を介してオペアンプ４
８の出力電圧を充電するキャパシタ、５１はキャパシタ
４９の充電電圧を高インピーダンスで受け、定電圧駆動
で出力する電圧ホロワ回路を構成するためのオペアンプ
である。５２はクロックφ53がオンの時点で導通状態と
なるスイッチ５３を介してオペアンプ５１の出力電圧を
充電するキャパシタ、５４はキャパシタ５２の充電電圧
を高インピーダンスで受け、定電圧駆動で出力する電圧
ホロワ回路を構成するためのオペアンプである。５５は
クロックφ51がオンの時点で導通状態となるスイッチ５
６を介してオペアンプ５４の出力電圧を充電するキャパ
シタ、５７はキャパシタ５５の充電電圧を高インピーダ
ンスで受け、定電圧駆動で出力する電圧ホロワ回路を構
成するためのオペアンプである。１５はオペアンプ５７
の出力を最終出力電圧として検出するための出力端子で
ある。
【０００４】次に上記従来例の動作について説明する。
図６におけるクロックφ51がオンである時刻ｔ＝（ｎ−
１）Ｔsでキャパシタ４６には入力電圧ｖi（ｎ−１）が
充電され、オペアンプ４８の出力にはｖo1（ｎ−１）＝
ｖi（ｎ−１）なる電圧が発生し、１サンプル周期の間
ホールドされる。
図６におけるクロックφ51がオンである時刻ｔ＝（ｎ−
１）Ｔsでキャパシタ４６には入力電圧ｖi（ｎ−１）が
充電され、オペアンプ４８の出力にはｖo1（ｎ−１）＝
ｖi（ｎ−１）なる電圧が発生し、１サンプル周期の間
ホールドされる。
【０００５】キャパシタ４９にはクロックφ52がオンで
ある時刻ｔ＝（ｎ−２／７）Ｔsでオペアンプ４８の出
力電圧が充電され、オペアンプ５１の出力にはｖo2（ｎ
−２／７）＝ｖi（ｎ−１）なる電圧が発生し、１サン
プル周期の間ホールドされる。
ある時刻ｔ＝（ｎ−２／７）Ｔsでオペアンプ４８の出
力電圧が充電され、オペアンプ５１の出力にはｖo2（ｎ
−２／７）＝ｖi（ｎ−１）なる電圧が発生し、１サン
プル周期の間ホールドされる。
【０００６】キャパシタ５２にはクロックφ53がオンで
ある時刻ｔ＝（ｎ＋３／７）Ｔsでオペアンプ５１の出
力電圧が充電され、オペアンプ５４の出力にはｖo3（ｎ
＋３／７）＝ｖi（ｎ−１）なる電圧が発生し、１サン
プル周期の間ホールドされる。
ある時刻ｔ＝（ｎ＋３／７）Ｔsでオペアンプ５１の出
力電圧が充電され、オペアンプ５４の出力にはｖo3（ｎ
＋３／７）＝ｖi（ｎ−１）なる電圧が発生し、１サン
プル周期の間ホールドされる。
【０００７】キャパシタ５５にはクロックφ51がオンで
ある時刻ｔ＝（ｎ＋１）Ｔsでオペアンプ５４の出力電
圧が充電され、オペアンプ５７の出力にはｖo（ｎ−２
／７）＝ｖi（ｎ−１）なる電圧が発生し、１サンプル
周期の間ホールドされる。
ある時刻ｔ＝（ｎ＋１）Ｔsでオペアンプ５４の出力電
圧が充電され、オペアンプ５７の出力にはｖo（ｎ−２
／７）＝ｖi（ｎ−１）なる電圧が発生し、１サンプル
周期の間ホールドされる。
【０００８】このように上記従来のスイッチトキャパシ
タサンプルホールド遅延回路でも、入力電圧のサンプル
タイミングをずらしたサンプルホールド回路を継続接続
することにより、２サンプル周期（２Ｔs）の遅延が得
られ、さらに長時間の遅延を得るときには、サンプルホ
ールド回路の継続接続の段数を増やすことで実現され
る。
タサンプルホールド遅延回路でも、入力電圧のサンプル
タイミングをずらしたサンプルホールド回路を継続接続
することにより、２サンプル周期（２Ｔs）の遅延が得
られ、さらに長時間の遅延を得るときには、サンプルホ
ールド回路の継続接続の段数を増やすことで実現され
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のスイッチトキャパシタサンプルホールド遅延回路で
は、長時間の遅延を実現しようとする場合、サンプルホ
ールド回路の継続接続の段数を増やす必要があるが、こ
れに伴い、使用するオペアンプ数も増え、結果として回
路規模と消費電力が増加するという問題があった。
来のスイッチトキャパシタサンプルホールド遅延回路で
は、長時間の遅延を実現しようとする場合、サンプルホ
ールド回路の継続接続の段数を増やす必要があるが、こ
れに伴い、使用するオペアンプ数も増え、結果として回
路規模と消費電力が増加するという問題があった。
【００１０】本発明はこのような従来の問題を解決する
ものであり、長時間遅延を実現する場合であっても回路
規模と消費電力の低減を図る優れたスイッチトキャパシ
タサンプルホールド遅延回路を提供することを目的とす
るものである。
ものであり、長時間遅延を実現する場合であっても回路
規模と消費電力の低減を図る優れたスイッチトキャパシ
タサンプルホールド遅延回路を提供することを目的とす
るものである。
【００１１】
【００１２】
【課題を解決するための手段】 本発明は上記目的を達成
するために、 第１のクロックにより充電される第１のキ
ャパシタと、上記第１のクロックより１サンプル周期経
過後の第２のクロックにより上記第１のキャパシタの充
電電荷の１／２が充電される第２のキャパシタと、上記
第１のクロックにより上記第２のキャパシタの充電電荷
を出力するスイッチとで構成される複数の入力転送回路
と、この入力転送回路の出力電荷が入力されるオペアン
プと、このオペアンプの入出力端子間に接続される第３
のキャパシタと、上記複数の入力転送回路が電荷を出力
した１／２サンプル周期後に上記オペアンプの出力ホー
ルド電圧を検出し、さらに１／２サンプル周期後に上記
複数の入力転送回路が電荷を出力するのと同じタイミン
グで上記検出電圧に対応する電荷を逆相で上記第３のキ
ャパシタに転送し、１サンプル周期前の出力電圧に対応
する出力検出回路とを備えたものである。
するために、 第１のクロックにより充電される第１のキ
ャパシタと、上記第１のクロックより１サンプル周期経
過後の第２のクロックにより上記第１のキャパシタの充
電電荷の１／２が充電される第２のキャパシタと、上記
第１のクロックにより上記第２のキャパシタの充電電荷
を出力するスイッチとで構成される複数の入力転送回路
と、この入力転送回路の出力電荷が入力されるオペアン
プと、このオペアンプの入出力端子間に接続される第３
のキャパシタと、上記複数の入力転送回路が電荷を出力
した１／２サンプル周期後に上記オペアンプの出力ホー
ルド電圧を検出し、さらに１／２サンプル周期後に上記
複数の入力転送回路が電荷を出力するのと同じタイミン
グで上記検出電圧に対応する電荷を逆相で上記第３のキ
ャパシタに転送し、１サンプル周期前の出力電圧に対応
する出力検出回路とを備えたものである。
【００１３】
【００１４】
【作用】 したがって 本発明によれば、入力電圧の取り込
みおよび転送を行う入力転送回路を複数個並列に設け、
これら入力転送回路を順次クロックにより巡回して用
い、所望の遅延後に入力電圧に対応する電荷を積分用キ
ャパシタに転送し、さらにオペアンプの出力電圧を検出
し、これに対応する電荷を逆相でフィードバックするこ
とにより積分用キャパシタの１サンプル周期前の電荷を
相殺して、オペアンプ出力には遅延された入力サンプル
ホールド電圧が発生する。
みおよび転送を行う入力転送回路を複数個並列に設け、
これら入力転送回路を順次クロックにより巡回して用
い、所望の遅延後に入力電圧に対応する電荷を積分用キ
ャパシタに転送し、さらにオペアンプの出力電圧を検出
し、これに対応する電荷を逆相でフィードバックするこ
とにより積分用キャパシタの１サンプル周期前の電荷を
相殺して、オペアンプ出力には遅延された入力サンプル
ホールド電圧が発生する。
【００１５】
【実施例】図１は本発明の第１の実施例を示すスイッチ
トキャパシタサンプルホールド遅延回路のブロック図で
あり、２サンプル周期の遅延を実現する場合の例を示し
ている。図２は本実施例におけるスイッチ駆動用クロッ
クの動作タイミングおよび入力電圧ｖi、出力電圧ｖoを
示している。ここで、図２におけるｔは時刻、Ｔsはサ
ンプリング周期、ｎは任意の整数である。
トキャパシタサンプルホールド遅延回路のブロック図で
あり、２サンプル周期の遅延を実現する場合の例を示し
ている。図２は本実施例におけるスイッチ駆動用クロッ
クの動作タイミングおよび入力電圧ｖi、出力電圧ｖoを
示している。ここで、図２におけるｔは時刻、Ｔsはサ
ンプリング周期、ｎは任意の整数である。
【００１６】図１において、１は入力電圧ｖiが印加さ
れる入力端子、２は図２に示すクロックφ1がオンの時
点で導通状態となるスイッチ３を介して入力電圧ｖiが
充電されるキャパシタ、５はクロックφ2がオンの時点
で導通状態となるスイッチ６を介して入力電圧ｖiが充
電されるキャパシタ、８はクロックφ3がオンの時点で
導通状態となるスイッチ９を介して入力電圧ｖiが充電
されるキャパシタである。
れる入力端子、２は図２に示すクロックφ1がオンの時
点で導通状態となるスイッチ３を介して入力電圧ｖiが
充電されるキャパシタ、５はクロックφ2がオンの時点
で導通状態となるスイッチ６を介して入力電圧ｖiが充
電されるキャパシタ、８はクロックφ3がオンの時点で
導通状態となるスイッチ９を介して入力電圧ｖiが充電
されるキャパシタである。
【００１７】４はクロックφ3がオンの時点で導通状態
となり、キャパシタ２の充電電圧を後述するオペアンプ
１１の入力に供給するスイッチ、７はクロックφ1がオ
ンの時点で導通状態となり、キャパシタ５の充電電圧を
オペアンプ１１の入力に供給するスイッチ、１０はクロ
ックφ2がオンの時点で導通状態となり、キャパシタ８
の充電電圧をオペアンプ１１の入力に供給するスイッチ
である。
となり、キャパシタ２の充電電圧を後述するオペアンプ
１１の入力に供給するスイッチ、７はクロックφ1がオ
ンの時点で導通状態となり、キャパシタ５の充電電圧を
オペアンプ１１の入力に供給するスイッチ、１０はクロ
ックφ2がオンの時点で導通状態となり、キャパシタ８
の充電電圧をオペアンプ１１の入力に供給するスイッチ
である。
【００１８】１１はスイッチ４、７、１０が各々オンの
時点で、キャパシタ２、５、８の充電電圧を高インピー
ダンスで受け、定電圧駆動で出力する電圧ホロワ回路を
構成するためのオペアンプ、１２はクロックφ4がオン
の時点で導通状態となるスイッチ１３を介してオペアン
プ１１の出力電圧を充電するキャパシタ、１４はキャパ
シタ１２の充電電圧を高インピーダンスで受け、定電圧
駆動で出力する電圧ホロワ回路を構成するためのオペア
ンプ、１５はオペアンプ１４の出力をための出力端子で
ある。
時点で、キャパシタ２、５、８の充電電圧を高インピー
ダンスで受け、定電圧駆動で出力する電圧ホロワ回路を
構成するためのオペアンプ、１２はクロックφ4がオン
の時点で導通状態となるスイッチ１３を介してオペアン
プ１１の出力電圧を充電するキャパシタ、１４はキャパ
シタ１２の充電電圧を高インピーダンスで受け、定電圧
駆動で出力する電圧ホロワ回路を構成するためのオペア
ンプ、１５はオペアンプ１４の出力をための出力端子で
ある。
【００１９】次に上記実施例の動作について説明する。
図２において、クロックφ1がオンである時刻ｔ＝（ｎ
−１）Ｔsで入力電圧ｖi（ｎ−１）がキャパシタ２に充
電され、クロックφ2がオンである時刻ｔ＝ｎＴsで入力
電圧ｖi（ｎ）がキャパシタ５に充電され、クロックφ3
がオンである時刻ｔ＝（ｎ＋１）Ｔsで入力電圧ｖi（ｎ
＋１）がキャパシタ８に充電される。また、時刻ｔ＝
（ｎ＋１）Ｔsではスイッチ４、１３も導通状態となる
ので、キャパシタ２の充電電圧ｖi（ｎ−１）はオペア
ンプ１１で構成される電圧ホロワ回路及びスイッチ１３
を介してキャパシタ１２に再び充電される。この結果、
オペアンプ１４で構成される電圧ホロワ回路の出力端子
１５には、ｖo（ｎ＋１）＝ｖi（ｎ−１）なる電圧が発
生する。同様に、キャパシタ５、８の充電電圧ｖ
i（ｎ）、ｖi（ｎ＋１）も、それぞれクロックφ1、
φ2、及びこれらと同期したクロックφ4がオンの時点で
あるｔ＝（ｎ＋２）Ｔs、ｔ＝（ｎ＋３）Ｔsで順次キャ
パシタ１２に充電され、出力端子１５にはｖo（ｎ＋
２）＝ｖi（ｎ）、ｖo（ｎ＋３）＝ｖi（ｎ＋１）なる
２サンプル周期遅延されたサンプルホールド電圧が生じ
る。
図２において、クロックφ1がオンである時刻ｔ＝（ｎ
−１）Ｔsで入力電圧ｖi（ｎ−１）がキャパシタ２に充
電され、クロックφ2がオンである時刻ｔ＝ｎＴsで入力
電圧ｖi（ｎ）がキャパシタ５に充電され、クロックφ3
がオンである時刻ｔ＝（ｎ＋１）Ｔsで入力電圧ｖi（ｎ
＋１）がキャパシタ８に充電される。また、時刻ｔ＝
（ｎ＋１）Ｔsではスイッチ４、１３も導通状態となる
ので、キャパシタ２の充電電圧ｖi（ｎ−１）はオペア
ンプ１１で構成される電圧ホロワ回路及びスイッチ１３
を介してキャパシタ１２に再び充電される。この結果、
オペアンプ１４で構成される電圧ホロワ回路の出力端子
１５には、ｖo（ｎ＋１）＝ｖi（ｎ−１）なる電圧が発
生する。同様に、キャパシタ５、８の充電電圧ｖ
i（ｎ）、ｖi（ｎ＋１）も、それぞれクロックφ1、
φ2、及びこれらと同期したクロックφ4がオンの時点で
あるｔ＝（ｎ＋２）Ｔs、ｔ＝（ｎ＋３）Ｔsで順次キャ
パシタ１２に充電され、出力端子１５にはｖo（ｎ＋
２）＝ｖi（ｎ）、ｖo（ｎ＋３）＝ｖi（ｎ＋１）なる
２サンプル周期遅延されたサンプルホールド電圧が生じ
る。
【００２０】また、時刻ｔ＝（ｎ＋１）Ｔsでキャパシ
タ２の充電電圧ｖi（ｎ−１）がキャパシタ１２に転送
された後は、時刻ｔ＝（ｎ＋２）Ｔsで新しい入力電圧
ｖi（ｎ＋２）がキャパシタ２に充電される。また、キ
ャパシタ５、８も同様に、充電電圧をキャパシタ１２に
転送後、順次新しい入力電圧が充電される。
タ２の充電電圧ｖi（ｎ−１）がキャパシタ１２に転送
された後は、時刻ｔ＝（ｎ＋２）Ｔsで新しい入力電圧
ｖi（ｎ＋２）がキャパシタ２に充電される。また、キ
ャパシタ５、８も同様に、充電電圧をキャパシタ１２に
転送後、順次新しい入力電圧が充電される。
【００２１】なお、本実施例においては、２サンプル周
期のサンプルホールド遅延を実現するための構成を示し
たが、さらに長時間の遅延をする場合は、キャパシタ、
及びその入出力路を開閉するスイッチを入力端子１とオ
ペアンプ１１の入力との間に設ければよい。
期のサンプルホールド遅延を実現するための構成を示し
たが、さらに長時間の遅延をする場合は、キャパシタ、
及びその入出力路を開閉するスイッチを入力端子１とオ
ペアンプ１１の入力との間に設ければよい。
【００２２】このように上記実施例によれば、２サンプ
ル周期のサンプルホールド遅延を実現する上で、使用す
るオペアンプの数は電圧ホロワ回路で用いられる２個だ
けで済む。さらに長時間の遅延を得る場合であっても、
入力電圧を充電し、これを転送するためのスイッチとキ
ャパシタで構成される入力回路の部分の並列接続の段数
を増やすだけで実現でき、この場合も使用するオペアン
プは２個で済むため、回路規模を小さく、消費電力の低
減を図ることができる。
ル周期のサンプルホールド遅延を実現する上で、使用す
るオペアンプの数は電圧ホロワ回路で用いられる２個だ
けで済む。さらに長時間の遅延を得る場合であっても、
入力電圧を充電し、これを転送するためのスイッチとキ
ャパシタで構成される入力回路の部分の並列接続の段数
を増やすだけで実現でき、この場合も使用するオペアン
プは２個で済むため、回路規模を小さく、消費電力の低
減を図ることができる。
【００２３】図３は本発明の第２の実施例の構成を示す
図であり、２サンプル周期の遅延を実現する場合の回路
構成を示す。また、図４は本実施例におけるスイッチ駆
動用クロックのタイミングチャートと入力電圧ｖi、出
力電圧ｖoを示す。ただし、図４におけるｔは時刻、Ｔs
はサンプリング周期、ｎは任意の整数である。
図であり、２サンプル周期の遅延を実現する場合の回路
構成を示す。また、図４は本実施例におけるスイッチ駆
動用クロックのタイミングチャートと入力電圧ｖi、出
力電圧ｖoを示す。ただし、図４におけるｔは時刻、Ｔs
はサンプリング周期、ｎは任意の整数である。
【００２４】図３において、１は入力電圧ｖiが印加さ
れる入力端子、２１は図４に示すクロックφ11がオンの
時点で導通状態となるスイッチ２２、２３を介して入力
電圧ｖiが充電されるキャパシタである。２４はクロッ
クφ12がオンの時点で導通状態となるスイッチ２５、２
６を介して、キャパシタ２１に充電されている電荷の１
／２が転送され、その電荷が充電されるキャパシタであ
る。２７は再びクロックφ11がオンの時点で導通状態と
なり、キャパシタ２４の充電電荷を放電させ、後述の積
分用キャパシタ３７にその電荷を転送するためのスイッ
チである。これらのキャパシタ２１、２４、スイッチ２
２、２３、２５、２６、２７により入出力間で２サンプ
ル周期の遅延をもつ第１の入力転送回路２８が構成され
る。
れる入力端子、２１は図４に示すクロックφ11がオンの
時点で導通状態となるスイッチ２２、２３を介して入力
電圧ｖiが充電されるキャパシタである。２４はクロッ
クφ12がオンの時点で導通状態となるスイッチ２５、２
６を介して、キャパシタ２１に充電されている電荷の１
／２が転送され、その電荷が充電されるキャパシタであ
る。２７は再びクロックφ11がオンの時点で導通状態と
なり、キャパシタ２４の充電電荷を放電させ、後述の積
分用キャパシタ３７にその電荷を転送するためのスイッ
チである。これらのキャパシタ２１、２４、スイッチ２
２、２３、２５、２６、２７により入出力間で２サンプ
ル周期の遅延をもつ第１の入力転送回路２８が構成され
る。
【００２５】２９はクロックφ12がオンの時点で導通状
態となるスイッチ３０、３１を介して入力電圧ｖiが充
電されるキャパシタである。３２はクロックφ11がオン
の時点で導通状態となるスイッチ３３、３４を介してキ
ャパシタ２９に充電されている電荷の１／２が転送さ
れ、その電荷が充電されるキャパシタである。３５は再
びクロックφ12がオンの時点で導通状態となり、キャパ
シタ３２の充電電荷を放電させ、後述の積分用キャパシ
タ３７にその電荷を転送するためのスイッチである。こ
れらのキャパシタ２９、３２、スイッチ３０、３１、３
３、３４、３５によって入出力間で２サンプル周期の遅
延をもつ第２の入力転送回路３６が構成される。３７は
後述のオペアンプ３８の入出力間に接続され、後述の出
力検出回路４６からの放電電荷および上記第１の入力転
送回路２８におけるキャパシタ２４または上記第２の入
力転送回路３６におけるキャパシタ３２からの放電電荷
を充電するための積分用キャパシタである。３８はキャ
パシタ３７の端子間電圧を出力するオペアンプである。
態となるスイッチ３０、３１を介して入力電圧ｖiが充
電されるキャパシタである。３２はクロックφ11がオン
の時点で導通状態となるスイッチ３３、３４を介してキ
ャパシタ２９に充電されている電荷の１／２が転送さ
れ、その電荷が充電されるキャパシタである。３５は再
びクロックφ12がオンの時点で導通状態となり、キャパ
シタ３２の充電電荷を放電させ、後述の積分用キャパシ
タ３７にその電荷を転送するためのスイッチである。こ
れらのキャパシタ２９、３２、スイッチ３０、３１、３
３、３４、３５によって入出力間で２サンプル周期の遅
延をもつ第２の入力転送回路３６が構成される。３７は
後述のオペアンプ３８の入出力間に接続され、後述の出
力検出回路４６からの放電電荷および上記第１の入力転
送回路２８におけるキャパシタ２４または上記第２の入
力転送回路３６におけるキャパシタ３２からの放電電荷
を充電するための積分用キャパシタである。３８はキャ
パシタ３７の端子間電圧を出力するオペアンプである。
【００２６】３９、４０は、クロックφ13がオンの時点
で導通状態となるスイッチ４１、４２を介してオペアン
プ３８の出力電圧ｖoの１／２が各々充電されるキャパ
シタである。４３、４４はクロックφ14がオンの時点で
導通状態となり、キャパシタ３９の充電電荷を放電させ
るためのスイッチ、４５はクロックφ14がオンの時点で
導通状態となり、キャパシタ４０の充電電荷を放電さ
せ、キャパシタ３７にその電荷を転送するためのスイッ
チである。これらのキャパシタ３９、４０、スイッチ４
１、４２、４３、４４、４５によってオペアンプ出力ｖ
oを検出し、それを逆相でフィードバックするための出
力検出回路４６が構成される。１５はオペアンプ出力を
検出するための出力端子である。
で導通状態となるスイッチ４１、４２を介してオペアン
プ３８の出力電圧ｖoの１／２が各々充電されるキャパ
シタである。４３、４４はクロックφ14がオンの時点で
導通状態となり、キャパシタ３９の充電電荷を放電させ
るためのスイッチ、４５はクロックφ14がオンの時点で
導通状態となり、キャパシタ４０の充電電荷を放電さ
せ、キャパシタ３７にその電荷を転送するためのスイッ
チである。これらのキャパシタ３９、４０、スイッチ４
１、４２、４３、４４、４５によってオペアンプ出力ｖ
oを検出し、それを逆相でフィードバックするための出
力検出回路４６が構成される。１５はオペアンプ出力を
検出するための出力端子である。
【００２７】次に上記第２の実施例の動作について図４
を参照しながら説明する。まず、第１の入力転送回路２
８において、クロックφ11がオンである時刻ｔ＝（ｎ−
１）Ｔsで入力電圧ｖi（ｎ−１）がキャパシタ２１に充
電され、２Ｃｖi（ｎ−１）なる電荷が蓄えられる。さ
らに、クロックφ12がオンである時刻ｔ＝ｎＴsでキャ
パシタ２１の充電電荷の１／２がキャパシタ２４に転送
され、図３に示す極性でＣｖi（ｎ−１）なる電荷が充
電される。再びクロックφ11がオンであるｔ＝（ｎ＋
１）Ｔsでキャパシタ２４の充電電荷Ｃｖi（ｎ−１）が
放電され、キャパシタ３７に転送される。
を参照しながら説明する。まず、第１の入力転送回路２
８において、クロックφ11がオンである時刻ｔ＝（ｎ−
１）Ｔsで入力電圧ｖi（ｎ−１）がキャパシタ２１に充
電され、２Ｃｖi（ｎ−１）なる電荷が蓄えられる。さ
らに、クロックφ12がオンである時刻ｔ＝ｎＴsでキャ
パシタ２１の充電電荷の１／２がキャパシタ２４に転送
され、図３に示す極性でＣｖi（ｎ−１）なる電荷が充
電される。再びクロックφ11がオンであるｔ＝（ｎ＋
１）Ｔsでキャパシタ２４の充電電荷Ｃｖi（ｎ−１）が
放電され、キャパシタ３７に転送される。
【００２８】次に、第２の入力転送回路３６において、
クロックφ12がオンであるｔ＝（ｎ＋１）Ｔsで入力電
圧ｖi（ｎ）がキャパシタ２９に充電され２Ｃｖi（ｎ）
なる電荷が蓄えられる。さらにクロックφ11がオンであ
るｔ＝（ｎ＋１）Ｔsでキャパシタ２９の充電電荷の１
／２がキャパシタ３２に転送され、図３に示す極性でＣ
ｖi（ｎ）なる電荷が充電される。再びクロックφ12が
オンであるｔ＝（ｎ＋２）Ｔsでキャパシタ３２の充電
電荷Ｃｖi（ｎ）が放電されキャパシタ３７に転送され
る。
クロックφ12がオンであるｔ＝（ｎ＋１）Ｔsで入力電
圧ｖi（ｎ）がキャパシタ２９に充電され２Ｃｖi（ｎ）
なる電荷が蓄えられる。さらにクロックφ11がオンであ
るｔ＝（ｎ＋１）Ｔsでキャパシタ２９の充電電荷の１
／２がキャパシタ３２に転送され、図３に示す極性でＣ
ｖi（ｎ）なる電荷が充電される。再びクロックφ12が
オンであるｔ＝（ｎ＋２）Ｔsでキャパシタ３２の充電
電荷Ｃｖi（ｎ）が放電されキャパシタ３７に転送され
る。
【００２９】一方、出力検出回路４６においては、キャ
パシタ３７の端子電圧が出力されるオペアンプ３８の出
力電圧ｖoをクロックφ13がオンであるｔ＝｛ｎ＋（１
／２）｝Ｔsで検出し、キャパシタ３９、４０に各々Ｃ
ｖo（ｎ）なる電荷として充電する。次に、クロックφ
14がオンであるｔ＝（ｎ＋１）Ｔsでキャパシタ４０の
充電電荷Ｃｖo（ｎ）が放電され、キャパシタ３７に逆
相で転送される。
パシタ３７の端子電圧が出力されるオペアンプ３８の出
力電圧ｖoをクロックφ13がオンであるｔ＝｛ｎ＋（１
／２）｝Ｔsで検出し、キャパシタ３９、４０に各々Ｃ
ｖo（ｎ）なる電荷として充電する。次に、クロックφ
14がオンであるｔ＝（ｎ＋１）Ｔsでキャパシタ４０の
充電電荷Ｃｖo（ｎ）が放電され、キャパシタ３７に逆
相で転送される。
【００３０】この結果、ｔ＝（ｎ＋１）Ｔsでキャパシ
タ３７には、既に充電されているＣｖo（ｎ）なる電荷
に加えて、第１の入力転送回路２８におけるキャパシタ
２４からの放電電荷Ｃｖi（ｎ−１）および出力検出回
路４６におけるキャパシタ４０からの逆相放電電荷｛−
Ｃｖo（ｎ）｝が転送され、 Ｃｖo（ｎ＋１）＝Ｃｖo（ｎ）＋Ｃｖi（ｎ−１）−Ｃ
ｖo（ｎ）＝Ｃｖi（ｎ−１） なる電荷が蓄えられる。そしてオペアンプ出力には、 ｖo（ｎ＋１）＝ｖi（ｎ−１） なる２サンプル周期遅延された入力電圧が発生し、１サ
ンプル周期の間ホールドされる。また同様にして、クロ
ックφ12、クロックφ14がオンとなるｔ＝（ｎ＋２）Ｔ
sではオペアンプ出力に、 ｖo（ｎ＋２）＝ｖi（ｎ） なる電圧が発生し、１サンプル周期の間ホールドされ
る。
タ３７には、既に充電されているＣｖo（ｎ）なる電荷
に加えて、第１の入力転送回路２８におけるキャパシタ
２４からの放電電荷Ｃｖi（ｎ−１）および出力検出回
路４６におけるキャパシタ４０からの逆相放電電荷｛−
Ｃｖo（ｎ）｝が転送され、 Ｃｖo（ｎ＋１）＝Ｃｖo（ｎ）＋Ｃｖi（ｎ−１）−Ｃ
ｖo（ｎ）＝Ｃｖi（ｎ−１） なる電荷が蓄えられる。そしてオペアンプ出力には、 ｖo（ｎ＋１）＝ｖi（ｎ−１） なる２サンプル周期遅延された入力電圧が発生し、１サ
ンプル周期の間ホールドされる。また同様にして、クロ
ックφ12、クロックφ14がオンとなるｔ＝（ｎ＋２）Ｔ
sではオペアンプ出力に、 ｖo（ｎ＋２）＝ｖi（ｎ） なる電圧が発生し、１サンプル周期の間ホールドされ
る。
【００３１】このように、上記第２の実施例によれば、
２サンプル周期のサンプルホールド遅延を実現する上で
使用するオペアンプ数は加算用の１個のみであり、さら
に長時間の遅延を得る上でも、入力転送回路の並列接続
の段数を増やすだけで実現され、使用するオペアンプ数
は１個のままで済む。この結果、消費電力と回路規模の
低減を図ることができる。
２サンプル周期のサンプルホールド遅延を実現する上で
使用するオペアンプ数は加算用の１個のみであり、さら
に長時間の遅延を得る上でも、入力転送回路の並列接続
の段数を増やすだけで実現され、使用するオペアンプ数
は１個のままで済む。この結果、消費電力と回路規模の
低減を図ることができる。
【００３２】
【００３３】
【発明の効果】 本発明は上記実施例から明らかなよう
に 、複数組の入力転送回路を並列に接続し、所望の遅延
量を１周期とするクロックで制御することにより、任意
の長時間サンプルホールド遅延を実現でき、この際使用
するオペアンプは１個で済むため、消費電力と回路規模
の低減を図ることができる。
に 、複数組の入力転送回路を並列に接続し、所望の遅延
量を１周期とするクロックで制御することにより、任意
の長時間サンプルホールド遅延を実現でき、この際使用
するオペアンプは１個で済むため、消費電力と回路規模
の低減を図ることができる。
【図１】本発明の第１の実施例であるスイッチキャパシ
タサンプルホールド遅延回路を示す回路図
タサンプルホールド遅延回路を示す回路図
【図２】第１の実施例の動作を示すタイミングチャート
【図３】本発明の第２の実施例であるスイッチキャパシ
タサンプルホールド遅延回路を示す回路図
タサンプルホールド遅延回路を示す回路図
【図４】第２の実施例の動作を示すタイミングチャート
【図５】従来のスイッチキャパシタサンプルホールド遅
延回路を示す回路図
延回路を示す回路図
【図６】従来例の動作を示すタイミングチャート
１ 入力端子 ２、５、８、１２、２１、２４、２９、３２、３７、３
９、４０ キャパシタ３、４、６、７、９、１０、１
３、２２、２、２５、２、２７、３０、３１、３３、３
４、３５、４１、４２、４３、４４、４５ スイッチ １１、１４、３８ オペアンプ １５ 出力端子
９、４０ キャパシタ３、４、６、７、９、１０、１
３、２２、２、２５、２、２７、３０、３１、３３、３
４、３５、４１、４２、４３、４４、４５ スイッチ １１、１４、３８ オペアンプ １５ 出力端子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02 H03H 19/00
Claims (1)
- 【請求項１】 第１のクロックにより充電される第１の
キャパシタと、上記第１のクロックより１サンプル周期
経過後の第２のクロックにより上記第１のキャパシタの
充電電荷の１／２が充電される第２のキャパシタと、上
記第１のクロックにより上記第２のキャパシタの充電電
荷を出力するスイッチとで構成されそれぞれ並列に接続
された複数の入力転送回路と、この入力転送回路の出力
電荷が入力されるオペアンプと、このオペアンプの入出
力端子間に接続される積分用キャパシタと、上記複数の
入力転送回路が電荷を出力した１／２サンプル周期後に
上記オペアンプの出力ホールド電圧を検出し、さらに１
／２サンプル周期後に上記複数の入力転送回路が電荷を
出力するのと同じタイミングで上記検出電圧に対応する
電荷を逆相で上記積分用キャパシタに転送し、１サンプ
ル周期前の出力電圧に対応する電荷を相殺するための出
力検出回路とを備えたスイッチトキャパシタサンプルホ
ールド遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04190424A JP3109263B2 (ja) | 1992-04-07 | 1992-07-17 | スイッチトキャパシタサンプルホールド遅延回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-85229 | 1992-04-07 | ||
| JP8522992 | 1992-04-07 | ||
| JP04190424A JP3109263B2 (ja) | 1992-04-07 | 1992-07-17 | スイッチトキャパシタサンプルホールド遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05342897A JPH05342897A (ja) | 1993-12-24 |
| JP3109263B2 true JP3109263B2 (ja) | 2000-11-13 |
Family
ID=26426249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04190424A Expired - Fee Related JP3109263B2 (ja) | 1992-04-07 | 1992-07-17 | スイッチトキャパシタサンプルホールド遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109263B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4754704B2 (ja) * | 2001-03-27 | 2011-08-24 | 島田理化工業株式会社 | 自動サンプルホールド装置及びパルス変調高周波信号発生装置 |
| JP6043867B2 (ja) * | 2013-03-28 | 2016-12-14 | 株式会社日立製作所 | 超音波撮像装置 |
| WO2020076159A1 (en) * | 2018-10-12 | 2020-04-16 | Technische Universiteit Eindhoven | A circuit arranged for providing a delayed output signal from an input signal, as well as corresponding devices and methods |
-
1992
- 1992-07-17 JP JP04190424A patent/JP3109263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05342897A (ja) | 1993-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |