JP3070237B2 - スイッチトキャパシタサンプルホールド遅延回路 - Google Patents
スイッチトキャパシタサンプルホールド遅延回路Info
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- JP3070237B2 JP3070237B2 JP4085226A JP8522692A JP3070237B2 JP 3070237 B2 JP3070237 B2 JP 3070237B2 JP 4085226 A JP4085226 A JP 4085226A JP 8522692 A JP8522692 A JP 8522692A JP 3070237 B2 JP3070237 B2 JP 3070237B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル自動車電
話、ディジタル携帯電話等に用いるスイッチトキャパシ
タサンプルホールド遅延回路に関するものである。
話、ディジタル携帯電話等に用いるスイッチトキャパシ
タサンプルホールド遅延回路に関するものである。
【０００２】
【従来の技術】図４は従来のスイッチトキャパシタサン
プルホールド遅延回路において、２サンプル周期の遅延
を実現する場合の構成を示す図、図５は上記回路のスイ
ッチ駆動用クロックφ11、φ12、φ13のタイミングチャ
ートと入力波形ｖi、出力波形ｖoとを示す図である。こ
こで、図５におけるｔは時刻、Ｔsはサンプリング周
期、ｎは任意の整数である。
プルホールド遅延回路において、２サンプル周期の遅延
を実現する場合の構成を示す図、図５は上記回路のスイ
ッチ駆動用クロックφ11、φ12、φ13のタイミングチャ
ートと入力波形ｖi、出力波形ｖoとを示す図である。こ
こで、図５におけるｔは時刻、Ｔsはサンプリング周
期、ｎは任意の整数である。
【０００３】図４において、１０１は入力電圧ｖiが印
加される入力端子、１０２はオペアンプ１１４の出力を
出力する出力端子、１０３は図４に示すクロックφ11が
オンの時点で導通状態となるスイッチ、１０４はクロッ
クφ12がオンの時点で導通状態となるスイッチ、１０５
はクロックφ13がオンの時点で導通状態となるスイッ
チ、１０６はクロックφ14がオンの時点で導通状態とな
るスイッチ、１０７は入力電圧ｖiを保持するキャパシ
タ、１０８はオペアンプ１１１の出力電圧を保持するキ
ャパシタ、１０９はオペアンプ１１２の出力電圧を保持
するキャパシタ、１１０はオペアンプ１１３の出力電圧
を保持するキャパシタである。１１１はキャパシタ１０
７の充電電圧を受けるオペアンプ、１１２はキャパシタ
１０８の充電電圧を受けるオペアンプ、１１３はキャパ
シタ１０９の充電電圧を受けるオペアンプ、１１４はキ
ャパシタ１１０の充電電圧を受けるオペアンプである。
加される入力端子、１０２はオペアンプ１１４の出力を
出力する出力端子、１０３は図４に示すクロックφ11が
オンの時点で導通状態となるスイッチ、１０４はクロッ
クφ12がオンの時点で導通状態となるスイッチ、１０５
はクロックφ13がオンの時点で導通状態となるスイッ
チ、１０６はクロックφ14がオンの時点で導通状態とな
るスイッチ、１０７は入力電圧ｖiを保持するキャパシ
タ、１０８はオペアンプ１１１の出力電圧を保持するキ
ャパシタ、１０９はオペアンプ１１２の出力電圧を保持
するキャパシタ、１１０はオペアンプ１１３の出力電圧
を保持するキャパシタである。１１１はキャパシタ１０
７の充電電圧を受けるオペアンプ、１１２はキャパシタ
１０８の充電電圧を受けるオペアンプ、１１３はキャパ
シタ１０９の充電電圧を受けるオペアンプ、１１４はキ
ャパシタ１１０の充電電圧を受けるオペアンプである。
【０００４】次に上記従来例の動作について説明する。
まず、入力端子１０１に入力電圧が入力されると、クロ
ックφ11によってスイッチ１０３がオンになり、キャパ
シタ１０７に入力電圧ｖi（ｎ）が保持され、この電圧
がオペアンプ１１１にバッファされる。この動作により
サンプルホールド回路１段が構成される。同様に、クロ
ックφ12によってスイッチ１０４がオンになり、キャパ
シタ１０８にオペアンプ１１１の出力電圧が保持され、
この電圧がオペアンプ１１２にバッファされる。同様
に、クロックφ13によってスイッチ１０５がオンにな
り、キャパシタ１０９にオペアンプ１１２の出力電圧が
保持され、この電圧がオペアンプ１１３にバッファされ
る。同様に、クロックφ14によってスイッチ１０６がオ
ンになり、キャパシタ１１０にオペアンプ１１３の出力
電圧が保持され、この電圧がオペアンプ１１４にバッフ
ァされる。この電圧が出力電圧として、出力端子１０２
より出力される。このとき、φ11〜φ14のタイミング
を、φ11と次のφ11との間でφ12が発生し、φ12と次の
φ12との間でφ13が発生し、φ13と次のφ13との間でφ
14が発生するように位相を調整することにより、入力端
子１０１に入力された電圧がある時間遅れ（この場合２
サンプル周期）を伴って、ホールド電圧として出力端子
１０２から出力される。
まず、入力端子１０１に入力電圧が入力されると、クロ
ックφ11によってスイッチ１０３がオンになり、キャパ
シタ１０７に入力電圧ｖi（ｎ）が保持され、この電圧
がオペアンプ１１１にバッファされる。この動作により
サンプルホールド回路１段が構成される。同様に、クロ
ックφ12によってスイッチ１０４がオンになり、キャパ
シタ１０８にオペアンプ１１１の出力電圧が保持され、
この電圧がオペアンプ１１２にバッファされる。同様
に、クロックφ13によってスイッチ１０５がオンにな
り、キャパシタ１０９にオペアンプ１１２の出力電圧が
保持され、この電圧がオペアンプ１１３にバッファされ
る。同様に、クロックφ14によってスイッチ１０６がオ
ンになり、キャパシタ１１０にオペアンプ１１３の出力
電圧が保持され、この電圧がオペアンプ１１４にバッフ
ァされる。この電圧が出力電圧として、出力端子１０２
より出力される。このとき、φ11〜φ14のタイミング
を、φ11と次のφ11との間でφ12が発生し、φ12と次の
φ12との間でφ13が発生し、φ13と次のφ13との間でφ
14が発生するように位相を調整することにより、入力端
子１０１に入力された電圧がある時間遅れ（この場合２
サンプル周期）を伴って、ホールド電圧として出力端子
１０２から出力される。
【０００５】このように、従来のスイッチトキャパシタ
サンプルホールド遅延回路では、サンプルホールド機能
と遅延調整機能とを同時に実現することができる。ま
た、サンプルホールド回路の縦続段数とクロックのタイ
ミングとを調整することにより、任意の遅延時間を発生
させることができる。
サンプルホールド遅延回路では、サンプルホールド機能
と遅延調整機能とを同時に実現することができる。ま
た、サンプルホールド回路の縦続段数とクロックのタイ
ミングとを調整することにより、任意の遅延時間を発生
させることができる。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
のスイッチトキャパシタサンプルホールド遅延回路で
は、縦続段数が大きくなると、最終的な出力には各段の
サンプルホールド回路の誤差が累積で加算されるため、
高精度な出力電圧を得られないという問題があった。
のスイッチトキャパシタサンプルホールド遅延回路で
は、縦続段数が大きくなると、最終的な出力には各段の
サンプルホールド回路の誤差が累積で加算されるため、
高精度な出力電圧を得られないという問題があった。
【０００７】本発明は従来の問題を解決するものであ
り、遅延時間を大きくしても出力電圧に生じる誤差が最
小であり、遅延時間の調整に対して柔軟性の高いスイッ
チトキャパシタサンプルホールド遅延回路を提供するこ
とを目的とするものである。
り、遅延時間を大きくしても出力電圧に生じる誤差が最
小であり、遅延時間の調整に対して柔軟性の高いスイッ
チトキャパシタサンプルホールド遅延回路を提供するこ
とを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、サンプルタイミング毎に一段ずつ動作する
サンプルホールド回路を複数段並列に接続したものであ
る。
するために、サンプルタイミング毎に一段ずつ動作する
サンプルホールド回路を複数段並列に接続したものであ
る。
【０００９】
【作用】したがって本発明によれば、遅延時間の大小に
かかわらず入力データの通過するサンプルホールド回路
は１段だけに限定され、最終出力データに生じる誤差を
最小にする。
かかわらず入力データの通過するサンプルホールド回路
は１段だけに限定され、最終出力データに生じる誤差を
最小にする。
【００１０】
【実施例】図１は本発明の第１の実施例であるスイッチ
トキャパシタサンプルホールド遅延回路において、２サ
ンプル周期の遅延を実現する場合の構成を示す図、図２
は上記回路のスイッチ駆動用クロックφ11、φ12、φ13
のタイミングチャートと入力波形ｖi、出力波形ｖoとを
示す図である。ここで、図２におけるｔは時刻、Ｔ sは
サンプリング周期、ｎはサンプルタイミングを示す任意
の整数である。図１において、１は入力電圧ｖiが印加
される入力端子、２はオペアンプ１９の出力を出力する
出力端子、３は図２に示すクロックφ1がオンの時点で
導通状態となるスイッチ、４はクロックφ2がオンの時
点で導通状態となるスイッチ、５はクロックφ3がオン
の時点で導通状態となるスイッチ、６はクロックφ4が
オンの時点で導通状態となるスイッチ、７、８、９、１
０は入力電圧ｖiを保持するキャパシタである。１１、
１２、１３、１４はそれぞれキャパシタ７、８、９、１
０の充電電圧を高インピーダンスで受け、電圧ホロワ回
路を構成するためのオペアンプ、１５、１６、１７、１
８はそれぞれクロックφ5、φ6、φ7、φ8がオンの時点
で導通状態となる出力選択スイッチ、１９はオペアンプ
からなる出力バッファである。
トキャパシタサンプルホールド遅延回路において、２サ
ンプル周期の遅延を実現する場合の構成を示す図、図２
は上記回路のスイッチ駆動用クロックφ11、φ12、φ13
のタイミングチャートと入力波形ｖi、出力波形ｖoとを
示す図である。ここで、図２におけるｔは時刻、Ｔ sは
サンプリング周期、ｎはサンプルタイミングを示す任意
の整数である。図１において、１は入力電圧ｖiが印加
される入力端子、２はオペアンプ１９の出力を出力する
出力端子、３は図２に示すクロックφ1がオンの時点で
導通状態となるスイッチ、４はクロックφ2がオンの時
点で導通状態となるスイッチ、５はクロックφ3がオン
の時点で導通状態となるスイッチ、６はクロックφ4が
オンの時点で導通状態となるスイッチ、７、８、９、１
０は入力電圧ｖiを保持するキャパシタである。１１、
１２、１３、１４はそれぞれキャパシタ７、８、９、１
０の充電電圧を高インピーダンスで受け、電圧ホロワ回
路を構成するためのオペアンプ、１５、１６、１７、１
８はそれぞれクロックφ5、φ6、φ7、φ8がオンの時点
で導通状態となる出力選択スイッチ、１９はオペアンプ
からなる出力バッファである。
【００１１】次に上記第１の実施例の動作について図２
を参照しながら説明する。まず、入力端子１に電圧ｖi
が入力されると、クロックφ1がオンとなったときにス
イッチ３が導通状態となり、キャパシタ７に電圧ｖ
i（ｎ）が保持され、この保持電圧がオペアンプ１１に
バッファされる。次のサンプルタイミングでは、クロッ
クφ 2がオンとなったときにスイッチ４が導通状態とな
り、キャパシタ８に電圧ｖi（ｎ＋１）が保持され、こ
の保持電圧がオペアンプ１２にバッファされる。さらに
次のサンプルタイミングでは、クロックφ3がオンとな
ったときにスイッチ５が導通状態となり、キャパシタ９
に電圧ｖi（ｎ＋２）が保持され、この保持電圧がオペ
アンプ１３にバッファされる。さらに次のサンプルタイ
ミングでは、クロックφ4がオンとなったときにスイッ
チ６が導通状態となり、キャパシタ１０に電圧ｖi（ｎ
＋３）が保持され、この保持電圧がオペアンプ１４にバ
ッファされる。さらに次のサンプルタイミングではクロ
ックφ1が選択され、以降これをくり返す。
を参照しながら説明する。まず、入力端子１に電圧ｖi
が入力されると、クロックφ1がオンとなったときにス
イッチ３が導通状態となり、キャパシタ７に電圧ｖ
i（ｎ）が保持され、この保持電圧がオペアンプ１１に
バッファされる。次のサンプルタイミングでは、クロッ
クφ 2がオンとなったときにスイッチ４が導通状態とな
り、キャパシタ８に電圧ｖi（ｎ＋１）が保持され、こ
の保持電圧がオペアンプ１２にバッファされる。さらに
次のサンプルタイミングでは、クロックφ3がオンとな
ったときにスイッチ５が導通状態となり、キャパシタ９
に電圧ｖi（ｎ＋２）が保持され、この保持電圧がオペ
アンプ１３にバッファされる。さらに次のサンプルタイ
ミングでは、クロックφ4がオンとなったときにスイッ
チ６が導通状態となり、キャパシタ１０に電圧ｖi（ｎ
＋３）が保持され、この保持電圧がオペアンプ１４にバ
ッファされる。さらに次のサンプルタイミングではクロ
ックφ1が選択され、以降これをくり返す。
【００１２】また、クロックφ1がオンになった後、設
定遅延時間後（本実施例では２サンプル周期）後にクロ
ックφ5がオンとなり、スイッチ１５が導通状態とな
り、オペアンプ１１の出力を出力バッファ１９を介して
出力端子２に出力電圧ｖo（ｎ＋２）＝ｖi（ｎ）として
出力する。以降、１サンプルタイミングごとに、クロッ
クφ2〜φ4から設定遅延時間後にクロックφ6〜φ8がオ
ンとなり、それぞれオペアンプ１２、１３、１４の出力
電圧を出力バッファ１９を介して出力端子２に出力す
る。以降、サンプルタイミング毎にクロックφ5〜φ8が
オンとなり同様の動作をくり返す。
定遅延時間後（本実施例では２サンプル周期）後にクロ
ックφ5がオンとなり、スイッチ１５が導通状態とな
り、オペアンプ１１の出力を出力バッファ１９を介して
出力端子２に出力電圧ｖo（ｎ＋２）＝ｖi（ｎ）として
出力する。以降、１サンプルタイミングごとに、クロッ
クφ2〜φ4から設定遅延時間後にクロックφ6〜φ8がオ
ンとなり、それぞれオペアンプ１２、１３、１４の出力
電圧を出力バッファ１９を介して出力端子２に出力す
る。以降、サンプルタイミング毎にクロックφ5〜φ8が
オンとなり同様の動作をくり返す。
【００１３】このように、上記第１の実施例によれば、
入力側、出力側のスイッチ、キャパシタおよびオペアン
プからなるサンプルホールド回路を並列に接続し、サン
プルタイミング毎に１段ずつ切り替えて使用することに
より、常に入力電圧は１段のサンプルホールド回路しか
通過しないため、遅延時間の大小にかかわらず最終出力
データに生じる誤差を最小にすることができる。
入力側、出力側のスイッチ、キャパシタおよびオペアン
プからなるサンプルホールド回路を並列に接続し、サン
プルタイミング毎に１段ずつ切り替えて使用することに
より、常に入力電圧は１段のサンプルホールド回路しか
通過しないため、遅延時間の大小にかかわらず最終出力
データに生じる誤差を最小にすることができる。
【００１４】また、図２は本発明の第２の実施例を示す
図であり、第１の実施例と同一箇所には同一の番号を付
し、説明を省略する。本実施例は、第１の実施例のう
ち、スイッチ６、１８、キャパシタ１０およびオペアン
プ１４からなるサンプルホールド回路を１段省略し、キ
ャパシタ２０を加えたものである。つまり、第１の実施
例において、入力電圧を２サンプル周期遅延して出力す
る際に２サンプル後の入力電圧と同時に出力されること
を防止しなければならず、しかもスイッチ１５〜１８を
作動させるためのクロックφ5〜φ8をそれぞれ連続して
オンになるため、サンプルホールド回路を４段並列に接
続する必要がある。しかし第２の実施例では、キャパシ
タ２０を接続したことにより、スイッチ１５〜１８を作
動させるためのクロックφ5〜φ7を連続してオンにする
必要がなく、したがって、２サンプル遅延を行うために
はサンプルホールド回路を３段並列にすればよく、回路
規模を縮小することができる。
図であり、第１の実施例と同一箇所には同一の番号を付
し、説明を省略する。本実施例は、第１の実施例のう
ち、スイッチ６、１８、キャパシタ１０およびオペアン
プ１４からなるサンプルホールド回路を１段省略し、キ
ャパシタ２０を加えたものである。つまり、第１の実施
例において、入力電圧を２サンプル周期遅延して出力す
る際に２サンプル後の入力電圧と同時に出力されること
を防止しなければならず、しかもスイッチ１５〜１８を
作動させるためのクロックφ5〜φ8をそれぞれ連続して
オンになるため、サンプルホールド回路を４段並列に接
続する必要がある。しかし第２の実施例では、キャパシ
タ２０を接続したことにより、スイッチ１５〜１８を作
動させるためのクロックφ5〜φ7を連続してオンにする
必要がなく、したがって、２サンプル遅延を行うために
はサンプルホールド回路を３段並列にすればよく、回路
規模を縮小することができる。
【００１５】
【発明の効果】本発明は上記実施例から明らかなよう
に、サンプルホールド回路を並列に接続し、サンプルタ
イミング毎に切り替えて使用することにより、遅延時間
の大小にかかわらず最終出力データに生じる誤差を最小
にすることができる。
に、サンプルホールド回路を並列に接続し、サンプルタ
イミング毎に切り替えて使用することにより、遅延時間
の大小にかかわらず最終出力データに生じる誤差を最小
にすることができる。
【図１】本発明の第１の実施例におけるスイッチトキャ
パシタサンプルホールド遅延回路を示す回路図
パシタサンプルホールド遅延回路を示す回路図
【図２】第１の実施例の動作を示すタイミングチャート
【図３】本発明の第２の実施例を示す回路図
【図４】従来のスイッチトキャパシタサンプルホールド
遅延回路を示す回路図
遅延回路を示す回路図
【図５】従来例の動作を示すタイミングチャート
１ 入力端子 ２ 出力端子 ３、４、５、６、１５、１６、１７、１８ スイッチ ７、８、９、１０ キャパシタ １１、１２、１３、１４ オペアンプ １９ 出力バッファ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02 H03H 11/26 H03H 19/00 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (2)
- 【請求項１】 一端が入力端子に接続されクロック信号
により開閉する第１のスイッチと、このスイッチの他端
に接続されたキャパシタと、このキャパシタとともに上
記第１のスイッチの他端に入力端が接続されたオペアン
プと、このオペアンプの出力端に接続され上記第１のス
イッチを動作させるクロックよりも所望のサンプル周期
分遅れたクロックにより開閉する第２のスイッチとから
なるサンプルホールド回路を複数段並列に接続し、上記
サンプルホールド回路の出力を入力とするバッファを備
えたスイッチキャパシタサンプルホールド遅延回路。 - 【請求項２】 バッファの入力端にキャパシタを備え
た請求項１記載のスイチトキャパシタサンプルホールド
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085226A JP3070237B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085226A JP3070237B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05290595A JPH05290595A (ja) | 1993-11-05 |
| JP3070237B2 true JP3070237B2 (ja) | 2000-07-31 |
Family
ID=13852654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085226A Expired - Fee Related JP3070237B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070237B2 (ja) |
-
1992
- 1992-04-07 JP JP4085226A patent/JP3070237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05290595A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |