JPH06237157A - 遅延回路配置 - Google Patents

遅延回路配置

Info

Publication number
JPH06237157A
JPH06237157A JP5313393A JP31339393A JPH06237157A JP H06237157 A JPH06237157 A JP H06237157A JP 5313393 A JP5313393 A JP 5313393A JP 31339393 A JP31339393 A JP 31339393A JP H06237157 A JPH06237157 A JP H06237157A
Authority
JP
Japan
Prior art keywords
signal
circuit
shift register
clock signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5313393A
Other languages
English (en)
Inventor
Thomas Suwald
シュバルド トーマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV, Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPH06237157A publication Critical patent/JPH06237157A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording
    • H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
    • H04N9/81—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded sequentially only

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Pulse Circuits (AREA)
  • Shift Register Type Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Networks Using Active Elements (AREA)

Abstract

(57)【要約】 【目的】 遅延時間を容易に調整し得る遅延回路を提供
することにある。 【構成】 複数の記憶セル10を信号入力端子30と信号出
力端子31との間に並列に接続する。クロック信号ＣＬで
トリガされる複数のトリガ回路20から成るシフトレジス
タに、指令装置35により選択した時間間隔でスタートパ
ルスＳＴを供給し、このパルスをこの時間間隔に亘って
シフトさせ、各トリガ回路の出力により対応する記憶セ
ルに信号を記憶させると共に次の記憶セルに記憶されて
いる信号を読み出させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は有用信号を遅延させる回
路配置に関するものである。
【０００２】
【従来の技術】有用信号を遅延させる種々のタイプの回
路配置が知られている。例えばガラス基板上に形成さ
れ、電気信号の遅延を音響表面波の伝播時間により実現
する遅延線がずっと前から知られている。他のタイプの
ものは２進有用信号を遅延するためにクロックドシフト
レジスタを用いている。時間離散信号サンプルの形態の
アナログ信号をいわゆるバケットブリゲード（ＢＢＤ）
回路に通し、遅延させるタイプの遅延線も知られてい
る。
【０００３】
【発明が解決しようとする課題】これまで知られている
全ての遅延回路は、その構成により決まる一つの固定の
遅延時間を有するのみで、動作中に遅延時間を変えるこ
とができないか極めて難かしいという欠点を有してい
る。例えば、バケットブリゲード回路から成る遅延線の
遅延時間はバケットブリゲード回路を駆動するクロック
信号の周波数を変化させることにより変えることができ
るが、これではバケットブリゲード回路を通過する信号
サンプルのサンブリング周波数も変化するので、しばし
ば使用不能になる。本発明の目的は、複数の異なる値の
遅延時間に実際上容易に調整することができる有用信号
遅延回路配置、即ち容易に切り換え可能な遅延回路を提
供することにある。
【０００４】この目的を達成するために、本発明の遅延
回路配置は、有用信号を時間離散信号サンプルの形で記
憶素子の列にクロック信号により決まる時間間隔で記憶
させ、選択可能な遅延時間の経過後にこれら記憶素子か
ら読み出すようにした遅延回路配置であって、この目的
のために各記憶素子が各別の入力回路を経て有用信号入
力端子に接続可能であると共に各別の出力回路を経て有
用信号出力端子に接続可能であり、且つ記憶素子列内の
各記憶素子の入力回路が次の記憶素子の出力回路と一緒
に各別の駆動装置により駆動可能であり、双安定トリガ
回路の列を有し各トリガ回路の出力端子を次のトリガ回
路の入力端子に接続して成るシフトレジスタ装置を具
え、前記の各駆動装置がこれらトリガ回路の一つを具
え、全てのトリガ回路がクロック信号によりトリガさ
れ、且つ第１の瞬時に第１のスタートパルスを前記シフ
トレジスタ装置の第１のトリガ回路に供給すると共に、
シフトレジスタ装置をエネーブルさせてこのスタートパ
ルスをクロック信号と同期してトリガ回路の列を経て伝
播させ、第２の瞬時に第１スタートパルスの伝播を終了
させ、同時に次のスタートパルスをシフトレジスタ装置
の第１のトリガ回路に供給すると共にシフトレジスタ装
置を再びエネーブルさせて次のスタートパルスを伝播さ
せる指令装置を具え、第１瞬時と第２瞬時との間の時間
間隔がクロック信号の周期の選択可能な整数倍であり、
記憶装置又はトリガ回路の数がクロック信号の周期の前
記整数倍以上であることを特徴とする。
【０００５】このように、本発明の遅延回路配置は複数
の時間離散信号サンプル用の複数の記憶素子の並列接続
が遅延すべき有用信号用の有用信号入力端子と遅延され
た有用信号用の有用信号出力端子との間に配置された構
成とするのが好ましい。時間離散信号サンプルが得られ
るクロック信号の周波数でこれら信号サンプルが記憶素
子に順次ロードされ、所望の遅延時間の経過後に再び順
次読み出される。
【０００６】従って、記憶装置の数は最長遅延時間とク
ロック信号の周期との商（整数）より１多い数にする必
要がある。この遅延回路では任意の遅延時間を選択する
ときでもクロック信号を変化させる必要がないため、ク
ロック信号を時間離散信号サンプルで伝送される有用信
号に課される帯域幅要件に適合させる必要があるだけと
なる。従って、全ての信号処理段においてクロック信号
を変化させずに一定のままとし得ることは特に一以上の
遅延線を用いる複雑な信号処理に有利である。
【０００７】本発明の好適例では、前記指令装置は、計
数サイクルをクロック信号の周期の選択した倍数に調整
することができ且つ各計数サイクル後にスタートパルス
を出力するプリセット可能な計数装置を具えるものとす
る。この計数装置は、多くの複雑な信号処理装置に使用
されているような制御信号により、クロック周期の選択
可能な倍数としての遅延時間の簡単な制御を達成するこ
とができる。これは所望遅延時間のプログラム制御変化
も可能にする。
【０００８】トリガ回路はクロック信号により共通にク
ロックされる各別のＤ−フリップフロップを具え、シフ
トレジスタ装置を経るスタートパルスの伝播を簡単に制
御することができるようにするのが好ましい。他の実施
例では、こょ制御のために各Ｄ−フリップフロップの前
にＡＮＤゲートを設け、このＡＮＤゲートでその前のト
リガ回路の出力信号を指令装置からのエネーブル信号と
組み合わせる。この場合にはシフトレジスタ装置を経る
スタートパルスの伝播を単一の制御信号によりシフトレ
ジスタ装置の任意の位置で、即ち任意の瞬時に停止させ
ることが簡単にできる。
【０００９】
【実施例】図面を参照して本発明の実施例を以下に詳細
に説明する。図１は有用信号を遅延させる本発明遅延回
路配置の一実施例を示す。本例遅延回路配置は一列の記
憶セル10と、一列の双安定トリガ回路20とを具え、各々
に１〜ｎの順序番号をつけてある。図１内のこれら順序
番号１〜ｎは他の符号と区別するために丸で囲んであ
る。図１に示す回路配置において、各記憶セル10は同一
順序番号を有する双安定トリガ回路20と関連する。全て
の記憶セル10及び全てのトリガ回路20の順序番号は同一
であるため、図の簡単化のためにこれら順序番号を各記
憶セル10及び各トリガ回路20内に記入してない。
【００１０】図１に示す各記憶セル10は信号サンプル用
の記憶素子11を具える。本例では記憶素子11はアナログ
信号サンプル用のキャパシタとして構成されている。本
例ではスイッチとして記号的に示す入力回路12を経て各
記憶セル10の記憶素子11を有用信号入力端子30に接続す
ることができる。更に、各記憶素子11を同様にスイッチ
として記号的に示す出力回路13を経て有用信号出力端子
31に接続することができる。入力回路12の各々はそれぞ
れの制御リード線14により駆動され、出力回路の各々は
それぞれの制御リード15線により駆動される。従って各
記憶セル10は記憶素子11と、入力回路12と、出力回路13
とを具える。
【００１１】各記憶セル10の入力回路12の制御リード線
14を記憶セル列内の次の記憶セルの出力回路13の制御リ
ード線15に接続する。図１にリード線で簡単化して示す
この接続は一つの記憶セルの記憶（書込み）動作と次段
の記憶セルの読出し動作、例えば順序番号１の記憶セル
の記憶動作と順序番号２の記憶セルの読出動作の共通駆
動を実現する駆動装置を構成する。
【００１２】各トリガ回路20は、そのクロック入力端子
22が全てのトリガ回路20に共通のクロックリード線32に
接続されたＤ−フリップフロップ21を具える。共通クロ
ックリード線32はクロック信号端子33から共通クロック
信号ＣＬを受信する。
【００１３】順序番号１のトリガ回路を除き、各双安定
トリガ回路内のＤ−フリップフロップ21のＤ−入力端子
23の前にＡＮＤゲート24を配置する。このＡＮＤゲート
24の第１入力端子をトリガ回路列内の前段のトリガ回路
20のＤ−フリップフロップ21のＱ−出力端子25に接続す
ると共にこのＡＮＤゲートの第２入力端子を全てのトリ
ガ回路20及びＡＮＤゲート24に共通のエネーブルリード
線34に接続する。エネーブルリード線34は指令装置35に
より出力されるエネーブル信号ＳＨＥを搬送する。従っ
て、各ＡＮＤゲート24において前段のトリガ回路20の出
力信号がエネーブル信号ＳＨＥと組み合わされる。各ト
リガ回路20の出力信号には関連するトリガ回路20の順序
番号を付加した大文字のＱから成る符号をつけてある。
【００１４】本例では順序番号１のトリガ回路20はＡＮ
Ｄゲート24を具えていない。代わりに、そのフリップフ
ロップ21のＤ−入力端子23は指令装置35からリード線36
を経てネーブル信号ＳＨＥの反転信号を受信する。
【００１５】図１に示す回路配置の動作中、有用信号入
力端子30から供給される遅延すべき有用信号がサンプリ
ングされて信号サンプルが取り出される。取り出された
それぞれの信号サンプルがそれぞれの記憶セルの記憶素
子11に記憶される。プリセット遅延時間経過後に、記憶
素子11に記憶された信号サンプルが再び読出され、有用
信号出力端子31に遅延有用信号として供給される。信号
サンプルは有用信号入力端子30に供給された有用信号か
ら、クロック信号ＣＬにより予め決められた時間間隔で
取り出される。遅延された有用信号の正しい再生のため
に、新しい信号サンプルの書込みと記憶された信号サン
プルの遅延読出しが同時に行なわれる。こうして信号サ
ンプルの連続ストリームが有用信号出力端子31に得られ
る。
【００１６】このような同時書込み及び読出しは、図１
の回路配置では、所定の順序番号（例えば３）を有する
記憶セル10の出力回路13の制御リード線15をクロック信
号の一周期前に読出された記憶セル、即ち１だけ小さい
順序番号を有する記憶セルの入力回路12の制御リード線
14に接続することにより達成している。これら相互接続
線の各々を記憶セル10と同一順序番号のトリガ回路20の
Ｑ−出力端子25に接続して共通駆動装置を構成し、当該
記憶セルの入力回路が対応する順序番号を有する関連す
る出力信号Ｑにより、次の記憶セルの出力回路と同時に
制御されるようにする。このようにすると、各記憶セル
に記憶されている信号サンプルは読出し後クロック信号
ＣＬにより決まる所定の時間間隔後にの新しい値と入れ
替えられる。この動作の正しい実行のために、単パルス
をトリガ回路20の列から成りクロック信号ＣＬでクロッ
クされるシフトレジスタ装置を経て連続的に伝播させ
る。前記所定の時間間隔はクロック信号ＣＬの一周期に
対応させるのが好ましい。クロック信号ＣＬは信号サン
プルの周波数を決定し、且つ使用する記憶セルの数とと
もに遅延回路の遅延時間を決定する。この遅延時間は、
信号サンプルを記憶する使用記憶セル10の数から１を引
いた数により決まる、前記時間間隔の倍数、即ち本例で
はクロック信号ＣＬの周期の対応する倍数になる。
【００１７】図１の回路配置の動作を図３の波形図を参
照して以下に詳細に説明する。クロック信号ＣＬの正方
向信号縁と同期して、図３のエネーブル信号ＳＨＥはク
ロック信号ＣＬの一周期の持続時間長の負方向パルスを
発生する。同様に、エネーブル信号ＳＨＥの反転信号は
この位置に正方向パルスを発生する。そして、正方向パ
ルスがリード線36を経て順序番号１のトリガ回路20及び
従ってＤ−フリップフロップ21のＤ−入力端子23に供給
される。このパルスは瞬時ｔ２に発生し、クロック信号
の次の正方向縁の瞬時であるｔ３においてまだ存在す
る。
【００１８】瞬時ｔ３に発生するクロック信号ＣＬの正
方向縁によりエネーブル信号ＳＨＥの反転信号の正信号
レベルが順序番号１のトリガ回路20のＤ−フリップフロ
ップ21のＤ−入力端子からこのＤ−フリップフロップ21
にロードされ、Ｑ−出力端子25に現われる。こうしてこ
の出力端子から出力される出力信号Ｑ１は瞬時ｔ３に低
信号レベルから高信号レベルへ遷移する。同時に、クロ
ック信号ＣＬがエネーブル信号ＳＨＥ及びその反転信号
のパルスを終了させる。
【００１９】指令装置35からエネーブルリード線34を経
て、順序番号１の双安定トリガ回路を除く全ての双安定
トリガ回路に供給されるエネーブル信号ＳＨＥはそれら
のＡＮＤゲート24の一方の入力端子に供給され、これら
トリガ回路（順序番号２〜ｎ）内のＡＮＤゲート24をエ
ネーブルしてそれぞれの前段のトリガ回路20の出力信号
Ｑ１〜Ｑn-1 を関連するＤ−フリップフロップ21のＤ−
入力端子23へ通す。従って、瞬時ｔ３はエネーブル信号
ＳＨＥが高レベルになるため、高レベル出力信号Ｑ１が
順序番号２のトリガ回路20のＤ−フリップフロップ21の
Ｄ−入力端子に供給されると共に、順序番号１のトリガ
回路20のＤ−フリップフロップ21のＤ−入力端子23は再
びエネーブル信号ＳＨＥの反転信号の低レベルになる。
従って、瞬時ｔ４におけるクロック信号ＣＬの次の正方
向縁に応答して順序番号１のトリガ回路20のＤ−フリッ
プフロップ21の出力Ｑ１が低信号レベルになると共に、
順序番号２のトリガ回路20のＤ−フリップフロップ21の
出力Ｑ２が高信号レベルになる。同じ動作が瞬時ｔ５〜
ｔ11におけるクロック信号ＣＬの順次の正方向縁に応答
して生ずる（図３参照）。その結果として、クロック信
号ＣＬの一周期の持続時間を有するパルスがトリガ回路
20の列、即ちこれにより形成されたシフトレジスタ装置
内をシフトする。このシフトはエネーブル信号がその高
信号レベルを維持し、ＡＮＤゲート24が通過状態を持続
する限り続く。
【００２０】図３の例では瞬時ｔ11においてエネーブル
信号ＳＨＥが低レベルに切り換わり、ＡＮＤゲート24が
阻止される。瞬時ｔ12におけるクロック信号ＣＬの次の
正方向縁において、順序番号10の双安定トリガ回路20内
のＡＮＤゲート24が阻止されているために出力信号Ｑ１
は最早関連するフリップフロップ21に伝播されず、順序
番号10のトリガ回路は低信号レベルの信号Ｑ10を出力
し、従って順序番号10〜ｎのトリガ回路も同様に動作し
て低レベル信号を出力する。このシフトレジスタ装置を
経てパルスがシフトされるトリガ回路20の順序番号は、
エネーブル信号ＳＨＥの２個の順序のパルス間の時間間
隔、即ちエネーブル信号ＳＨＥの高信号レベルの持続時
間をクロック信号ＣＬの１周期の時間長のステップで選
択することにより選択することができる。
【００２１】瞬時ｔ11におけるエネーブル信号ＳＨＥの
負パルスと同時に、その反転信号が新しいパルスを順序
番号１のトリガ回路20に供給し、この新しいパルスが、
瞬時ｔ３における動作と同様に、瞬時ｔ12におけるクロ
ック信号ＣＬの次の正方向縁に応答して順序番号１の双
安定トリガ回路20のＤ−フリップフロップ21に記憶さ
れ、この新しいパルスがその出力信号Ｑ１に現われる。
次いでこの新しいパルスが、エネーブル信号ＳＨＥに次
のパルスが発生するまでシフトレジスタ装置内をシフト
される。
【００２２】出力信号Ｑ１〜Ｑn-1 は、出力信号Ｑ１〜
Ｑn-1 と同一の順序番号を有する記憶セル10の入力回路
12の制御リード線14及び次の順序番号の記憶セル10の出
力回路13の制御リード線15を制御してこれら入力回路12
及び出力回路13を駆動する。図１の回路図では、このこ
とは、有用信号入力端子30からの信号サンプルを関連す
る順序番号の記憶セルの記憶素子11に記憶すると同時に
次の順序番号の記憶セルの記憶素子11に記憶されてい信
号サンプルを出力端子31へと読出すように図示のスイッ
チが閉成されることを意味する。図３には、関連する記
憶素子11の記憶が同一の順序番号を有する出力信号Ｑの
高信号レベルの時間中に行なわれることを示すと共に、
記憶されている信号サンプルが読出される時間間隔を、
読出される記憶セル10の順序番号に対応する順序番号を
有する出力信号Ｑの波形中に線影部分で示してある。例
えば、瞬時ｔ３及びｔ４間の出力信号Ｑ１の高信号レベ
ルのパルスの発生と同時に、有用信号入力端子30からの
信号サンプルが順序番号１を有する記憶セル10の記憶素
子11に記憶されると同時に順序番号２を有する記憶セル
10の記憶素子11に記憶された信号サンプルが有用信号出
力端子31に読出される。従って、出力信号Ｑ２の波形内
の、瞬時ｔ３及びｔ４間に線影部分が含まれている。図
３の波形図は、一つの記憶素子11に記憶された信号サン
プルは新しい信号サンプルの記憶直前に読出されること
を示している。例えば、瞬時ｔ２及びｔ５間おいて順序
番号１の記憶セル10に記憶された信号サンプルが読出さ
れ、次いで瞬時ｔ３及びｔ４間においてこの記憶セルに
新しいサンプルが記憶される。この新しいサンプルは瞬
時ｔ11まで順序番号１の記憶セル10に記憶されたままと
なり、次いで瞬時ｔ11に読出され、瞬時ｔ12に次の新し
いサンプルが記憶される。こうして記憶信号サンプルが
クロック信号ＣＬの８周期の遅延時間に相当する瞬時ｔ
３から瞬時ｔ11まで遅延される。
【００２３】順序番号１を有する記憶セル10の出力回路
15及び順序番号ｎを有する記憶セル10の入力回路12は同
一の出力信号Ｑ１で駆動しないで、それぞれエネーブル
信号ＳＨＥの反転信号及び出力信号Ｑn により駆動す
る。しかし、シフトレジスタ装置内を伝播するパルスが
最後に通過するトリガ回路20の出力信号がエネーブル信
号ＳＨＥの反転信号内の新しいパルスと同時に発生する
ため、選択した遅延時間のために使用する最後の記憶セ
ル10の入力回路12は順序番号１を有する記憶セル10の出
力回路13と同時に駆動される。
【００２４】図２はエネーブル信号ＳＨＥ及びその反転
信号を発生する指令装置35の一実施例のブロック図を示
す。指令装置35のこの実施例は、計数サイクルをクロッ
ク信号ＣＬの周期の選択した倍数に調整し得るプリセッ
ト可能計数装置40を具える。計数装置40の計数入力端子
Ｚはクロックリード線32からクロック信号ＣＬを受信す
る。計数装置40は各計数サイクル後に、スタート信号出
力端子STA からクロック信号ＣＬの一周期に等しい持続
時間を有するスタートパルスＳＴ（図３にも示してあ
る）を出力する。スタートパルスＳＴはＤ−フリップフ
ロップ41のＤ−入力端子に供給される。Ｄ−フリップフ
ロップ41のＤ−入力端子に存在するスタートパルスＳＴ
の高信号レベルがクロック信号ＣＬの次の正方向縁に応
答して、即ち図３の瞬時ｔ２においてＤ−フリップフロ
ップ41にロードされるため、瞬時ｔ２からこのスタート
パルスがリード線36に接続されたＤ−フリップフロップ
41の非反転出力端子ＦＱに、エネーブル信号ＳＨＥの反
転信号として現われると共に、Ｄ−フリップフロップ41
の反転出力端子に反転された形で現われる。Ｄ−フリッ
プフロップ41のこの反転出力端子をエネーブルリード線
34に接続する。この反転出力端子の信号がエネーブル信
号ＳＨＥを構成する。指令装置35内の計数装置40のリセ
ット入力端子Ｒに接続された同期入力端子42を介して計
数装置40の計数動作を必要に応じて同期させることがで
き、且つ計数装置40を例えばその動作開始時に規定の状
態にセットさせることもできる。指令装置35の正しい動
作のために、これに含まれるＤ−フリップフロップ41を
クロック入力端子43からクロック信号ＣＬで制御する。
【００２５】計数装置40はデータ入力端子44から所望の
計数サイクルにプリセットすることができる。この場合
には計数装置40は第１基準値、例えば０、からデータ入
力端子44から供給された第２基準値まで計数し、このと
きスタートパルスＳＴを出力すると同時に第１基準値に
リセットし、斯る後に再びクロック信号の制御の下で第
２基準値まで計数する。こうしてデータ入力端子44から
のディジタル制御信号により所望の遅延時間を簡単にプ
リセットすることができると共に回路の動作中に急速に
簡単の変えることもできる。
【００２６】図１〜３に示す本発明の実施例は、シフト
レジスタ装置の第１トリガ回路20に供給されるエネーブ
ル信号がクロック信号ＣＬの一周期だけずれたスタート
パルスＳＴ、従って他のトリガ回路20に供給されるエネ
ーブル信号ＳＨＥの反転信号に対応するようにした好適
実施例である。
【００２７】図４は順序番号２〜ｎの双安定回路20、即
ちＡＮＤゲート24を含むトリガ回路20の一実施例のトラ
ンジスタ回路図を示す。順序番号１のトリガ回路20は、
この回路図においてＡＮＤゲート24の入力端子を相互接
続することにより簡単に得ることができる。この回路図
において、これら入力端子はトリガ回路列１内の前段の
トリガ回路20、即ち１つの前の順序番号を有するトリガ
回路の出力信号Ｑｉ−１に対する接続線50及びエネーブ
ル信号ＳＨＥを供給するためにエネーブル線34に接続さ
れた接続線51に対応する。出力信号ＱｉはＱ−出力端子
25から出力される。
【００２８】図４に示す双安定トリガ回路20の実施例
は、主電流通路が電源電圧端子57と大地58との間に直列
に接続された５個の電界効果トランジスタ52〜56の第１
の直列接続と、主電流通路が電源電圧端子と大地との間
に直列に接続された４個の電界効果トランジスタ59〜62
の第２の直列接続とを具える。電界効果トランジスタ5
2, 53, 59及び60は電界効果トランジスタ54, 55, 56, 6
1及び62と反対導電型であるため、電界効果トランジス
タ52, 53, 59, 60のゲート端子における高信号レベルが
これらトランジスタの主電流通路を阻止し、他の電界効
果トランジスタ54,55, 56, 61, 62のゲート端子におけ
る高信号レベルがそれらの主電流通路を導通状態に切り
換える。
【００２９】第１電界効果トランジスタ52及び第５電界
効果トランジスタ56のゲート端子を互いに接続して前段
のトリガ回路の出力信号Ｑｉ−１を受信する端子50に接
続すると共に、第４電界効果トランジスタ55のゲート端
子をエネーブル信号ＳＨＥ用の端子51に接続する。第２
電界効果トランジスタ53及び第３電界効果トランジスタ
54の主電流通路の接続点を、第２の直列接続の第６電界
効果トランジスタ59及び第９電界効果トランジスタ62の
ゲート端子に接続すると共に他端65が大地58に接続され
たキャパシタ64の一端にも接続する。Ｑ−出力端子25を
第７電界効果トランジスタ60及び第８電界効果トランジ
スタ61の主電流通路の接続点に接続する。
【００３０】第７電界効果トランジスタ60のゲート端子
を第１クロック信号ＣＬＡ用の第１クロック信号端子21
に接続し、第２電界効果トランジスタ53のゲート端子を
第２クロック信号ＣＬＢ用の第２クロック信号端子322
に接続し、第３電界効果トランジスタ54のゲート端子を
第３クロック信号ＣＬＣ用の第３クロック信号端子323
に接続し、第８電界効果トランジスタ61のゲート端子を
第４クロック信号ＣＬＤ用の第４クロック信号端子324
に接続する。第２クロック信号端子322 及び第３クロッ
ク信号端子323 の第２クロック信号ＣＬＢ及び第３クロ
ック信号ＣＬＣは電界効果トランジスタ52〜56の第１直
列接続を、第２電界効果トランジスタ53及び第３電界効
果トランジスタ54を介して導通状態及び非導通状態に切
り換えることができ、第１クロック信号ＣＬＡ及び第４
クロック信号ＣＬＤは電界効果トランジスタ59〜62の第
２直列接続を、第７電界効果トランジスタ60及び第８電
界効果トランジスタ61を介して導通状態及び非導通状態
に切り換えることができる。両直列接続の非導通状態で
は、第１クロック信号ＣＬＡ及び第２クロック信号ＣＬ
Ｂが高信号レベルを有し、第３クロック信号ＣＬＣ及び
第４クロック信号ＣＬＤが低信号レベルを有する。この
場合には第２トランジスタ53、第３トランジスタ60及び
第８トランジスタ61が同程度に非導通になり、キャパシ
タ64並びにＱ−出力端子25が電源電圧端子57及び大地58
から絶縁される。従って、キャパシタ24の充電状態、即
ちこれに記憶されている（２進）情報は不変のままとな
る。
【００３１】例えば、スタートパルスが図１のシフトレ
ジスタ装置内を個々のトリガ回路20へとシフトされると
きに実行する必要のある新しい情報の記憶においては、
第１ステップ中に第２クロック信号ＣＬＢのレベルが低
値に切り換わると共に第３クロック信号ＣＬＣのレベル
が高値に切り換わる。この場合には第２トランジスタ53
及び第３トランジスタ54が導通状態になる。このとき、
出力信号Ｑｉ−１用の端子50及びエネーブル信号ＳＨＥ
用の端子51の信号レベルに応じてキャパシタ64が電源電
圧端子57の信号レベルか、大地58の信号レベルの何れか
に充電される。端子50, 51に同時に高信号レベルが供給
されると、キャパシタ64の放電が生じ、端子50に低信号
レベルが存在するときキャパシタ64の充電が生ずる。次
いで第２クロック信号ＣＬＢ及び第３クロック信号ＣＬ
Ｃの信号レベルがもとの値へ遷移して第１直列接続を再
び非導通にし、キャパシタ64の電荷を保持する。
【００３２】第２ステップ中に、第１クロック信号ＣＬ
Ａが低信号レベルへ遷移すると共に第４クロック信号Ｃ
ＬＤが高信号レベルへ遷移して第２直列接続を導通させ
る。このとき、キャパシタ64の電荷状態、即ち信号レベ
ルが、高信号レベルのときは、Ｑ−出力端子25が大地58
に接続され、低信号レベルのときはＱ−出力端子25が電
源電圧端子５７に接続されることにより決定され、対応
する信号レベルが出力信号ＱｉとしてＱ−出力端子に供
給される。従ってキャパシタ64の信号レベルがＱ−出力
端子25に反転された形で出力される。
【００３３】４つのクロック信号ＣＬＡ，ＣＬＢ，ＣＬ
Ｃ及びＣＬＤはクロック信号ＣＬから、例えばその半周
期から導出することができる。この際、クロック信号Ｃ
Ｌの正方向縁を第１クロック信号ＣＬＡの高レベルから
低レベルへの遷移並びに第４クロック信号ＣＬＤの低レ
ベルから高レベルへの同時遷移に対応させる必要があ
る。
【００３４】上述した本発明による有用信号遅延回路配
置はビデオ周波数範囲内の遅延線に有利に使用し得る。
これらの用途では、種々のテレビジョン標準方式のため
に種々の遅延時間が必要とされ、更に多標準方式受信機
では動作中に遅延時間を切り換える必要がある。更に、
調整可能な遅延時間を有する遅延線を、Ｄ２ＭＡＣ標準
のような、時間多重伝送されるビデオ信号用デコーダ、
イメージフォーマット変換用の圧縮及び圧縮解除回路、
テレビジョン伝送用のエコーサプレッサ、並びに多標準
方式用ビデオコムフィルタに使用するよう構成すること
ができる。この場合、本発明遅延回路では何の妨害もな
しに遅延時間を完全に調整することができる。
【図面の簡単な説明】
【図１】本発明による有用信号遅延回路配置のブロック
図である。
【図２】図１に示す遅延回路配置に用いる指令装置の一
実施例のブロック図である。
【図３】図１及び図２に示す遅延回路配置の動作説明用
信号波形図である。
【図４】図１の遅延回路装置に用いるトリガ回路の一実
施例の回路図である。
【符号の説明】
10 記憶セル 11 記憶素子 12 入力回路 13 出力回路 14, 15 制御リード線 20 双安定トリガ回路 21 Ｄ−フリップフロップ 22 クロック入力端子 23 Ｄ−入力端子 30 有用信号入力端子 31 遅延有用信号入力端子 32 共通クロックリード線 33 クロック信号端子 34 共通エネーブルリード線 35 指令装置 36 反転エネーブル信号リード線 Ｑ1 〜Ｑn トリガ出力 ＣＬ クロック信号 ＳＨＥ エネーブル信号 ＳＴ スタートパルス 40 プリセット可能計数装置 41 Ｄ−フリップフロップ 44 データ入力端子

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 有用信号をクロックパルス周期の選択可
    能な倍数だけ遅延させる装置であって、 ・前記有用信号を受信する入力手段と、 ・遅延された前記有用信号を出力する出力手段と、 ・前記入力手段により並列に入力され、前記出力手段に
    並列に出力する記憶素子の列と、 ・一連の段を有し、各段が前記記憶素子の一つと関連
    し、順次の段間にシフト阻止素子を有するシフトレジス
    タと、 ・前記シフトレジスタにシフトパルスを繰り返し供給す
    るクロック手段と、 ・選択可能な反復時間間隔で前記シフトレジスタに制御
    信号を供給してこの制御信号を前記シフトレジスタを経
    て直列にシフトさせるロード手段とを具え、 ・前記制御信号が前記シフトレジスタの一段にロードさ
    れたときこの段と関連する前記記憶素子列内の記憶素子
    の書込み及び次の記憶素子の読出しを制御し、且つ前記
    制御信号が供給されたとき前記シフト阻止手段を駆動し
    て前記シフトレジスタ内にロードされているその前の制
    御信号のシフトを終了させるよう構成されていることを
    特徴とする遅延装置。
  2. 【請求項２】 有用信号を時間離散信号サンプルの形で
    記憶素子(11)の列にクロック信号（ＣＬ）により決まる
    時間間隔で記憶させ、選択可能な遅延時間の経過後にこ
    れら記憶素子から読み出すようにした遅延回路配置であ
    って、この目的のために各記憶素子(11)が各別の入力回
    路(12)を経て有用信号入力端子(30)に接続可能であると
    共に各別の出力回路(13)を経て有用信号出力端子(31)に
    接続可能であり、且つ記憶素子列内の各記憶素子(11)の
    入力回路(12)が次の記憶素子(11)の出力回路(13)と一緒
    に各別の駆動装置(14, 15, 20)により駆動可能であり、
    双安定トリガ回路(20)の列を有し各トリガ回路(20)の出
    力端子(25)を次のトリガ回路(20)の入力端子に接続して
    成るシフトレジスタ装置を具え、前記の各駆動装置(14,
    15, 20)がこれらトリガ回路(20)の一つを具え、全ての
    トリガ回路(20)がクロック信号（ＣＬ）によりトリガさ
    れ、且つ第１の瞬時（ｔ１）に第１のスタートパルス
    （ＳＴ）を前記シフトレジスタ装置の第１のトリガ回路
    (20)に供給すると共に、シフトレジスタ装置をエネーブ
    ルさせてこのスタートパルス（ＳＴ）をクロック信号
    （ＣＬ）と同期してトリガ回路(20)の列を経て伝播さ
    せ、第２の瞬時（ｔ２）に第１スタートパルス（ＳＴ）
    の伝播を終了させ、同時に次のスタートパルス（ＳＴ）
    をシフトレジスタ装置の第１のトリガ回路(20)に供給す
    ると共にシフトレジスタ装置を再びエネーブルさせて次
    のスタートパルス（ＳＴ）を伝播させる指令装置(35)を
    具え、第１瞬時（ｔ１）と第２瞬時（ｔ２）との間の時
    間間隔がクロック信号（ＣＬ）の周期の選択可能な整数
    倍(n) であり、記憶装置(11)又はトリガ回路(20)の数が
    クロック信号（ＣＬ）の周期の前記整数倍(n)以上であ
    ることを特徴とする遅延回路配置。
  3. 【請求項３】 前記指令装置(35)は、計数サイクルをク
    ロック信号（ＣＬ）の周期の選択した倍数に調整するこ
    とができ且つ各計数サイクル後にスタートパルス（Ｓ
    Ｔ）を出力するプロセット可能な計数装置(40)を具えて
    いることを特徴とする請求項２記載の遅延回路配置。
  4. 【請求項４】 前記トリガ回路(20)はクロック信号（Ｃ
    Ｌ）により共通にクロックされる各別のＤ−フリップフ
    ロップ(21)を具えていることを特徴とする請求項２又は
    ３記載の遅延回路配置。
  5. 【請求項５】 各Ｄ−フリップフロップ(21)の入力端子
    (23)の前に、その前のトリガ回路(20)の出力信号（Ｑｉ
    −１）を前記指令装置(35)からのエネーブル信号と組み
    合わせるＡＮＤゲート(24)が配置されていることを特徴
    とする請求項４記載の遅延回路配置。
  6. 【請求項６】 前記シフトレジスタ装置の第１トリガ回
    路(20)は他のトリガ回路(20)に供給されるエネーブル信
    号（ＳＨＥ）の反転信号を受信することを特徴とする請
    求項５記載の遅延回路配置。
  7. 【請求項７】 前記シフトレジスタ装置の第１トリガ回
    路(20)に供給されるエネーブル信号の反転信号はクロッ
    ク信号（ＣＬ）の一周期だけシフトされたスタートパル
    ス（ＳＴ）に相当することと特徴とする請求項6 記載の
    遅延回路装置。
JP5313393A 1992-12-15 1993-12-14 遅延回路配置 Pending JPH06237157A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4242201:9 1992-12-15
DE4242201A DE4242201A1 (de) 1992-12-15 1992-12-15 Schaltungsanordnung zum Verzögern eines Nutzsignals

Publications (1)

Publication Number Publication Date
JPH06237157A true JPH06237157A (ja) 1994-08-23

Family

ID=6475266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5313393A Pending JPH06237157A (ja) 1992-12-15 1993-12-14 遅延回路配置

Country Status (5)

Country Link
US (1) US5554949A (ja)
EP (1) EP0607630B1 (ja)
JP (1) JPH06237157A (ja)
KR (1) KR100296208B1 (ja)
DE (2) DE4242201A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9411602D0 (en) * 1994-06-09 1994-08-03 Inmos Ltd Pulse generation
DE19503782A1 (de) * 1995-02-04 1996-08-08 Philips Patentverwaltung Verzögerungsschaltung
DE19525804A1 (de) * 1995-07-15 1997-01-16 Philips Patentverwaltung Kammfilteranordnung
TW340262B (en) 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
JP2007097020A (ja) * 2005-09-30 2007-04-12 Sanyo Electric Co Ltd 遅延回路及びそれを用いた映像信号処理回路
KR101801275B1 (ko) * 2016-08-31 2017-11-24 울산과학기술원 스위칭 소자 구동 장치
CN113009201B (zh) * 2021-02-24 2022-08-23 普源精电科技股份有限公司 一种电信号采样装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56129419A (en) * 1980-03-17 1981-10-09 Hitachi Ltd Delay circuit for analog signal
JPS575421A (en) * 1980-06-13 1982-01-12 Fujitsu Ltd Analog delay circuit
US4443765A (en) * 1981-09-18 1984-04-17 The United States Of America As Represented By The Secretary Of The Navy Digital multi-tapped delay line with automatic time-domain programming
JPH0221499A (ja) * 1988-07-07 1990-01-24 Toshiba Corp サンプルホールド回路
NL8900363A (nl) * 1989-02-15 1990-09-03 Philips Nv Geintegreerde schakeling.
JPH02298111A (ja) * 1989-05-12 1990-12-10 Canon Inc 遅延素子
JPH02298112A (ja) * 1989-05-12 1990-12-10 Canon Inc 遅延素子
JPH03160813A (ja) * 1989-11-20 1991-07-10 Canon Inc 遅延装置
US5287025A (en) * 1991-04-23 1994-02-15 Matsushita Electric Industrial Co., Ltd. Timing control circuit

Also Published As

Publication number Publication date
DE4242201A1 (de) 1994-06-16
KR100296208B1 (ko) 2001-10-24
KR940017157A (ko) 1994-07-26
US5554949A (en) 1996-09-10
EP0607630A1 (de) 1994-07-27
EP0607630B1 (de) 1999-03-17
DE59309461D1 (de) 1999-04-22

Similar Documents

Publication Publication Date Title
US3810126A (en) Recirculation mode analog bucket-brigade memory system
JPH06237157A (ja) 遅延回路配置
JPH04288607A (ja) クロック信号切り換え回路
US5416746A (en) Memory circuit for alternately accessing data within a period of address data
KR100433113B1 (ko) 보간기
US3219934A (en) Frequency conversion system
US3774167A (en) Control logic circuit for analog charge-transfer memory systems
JPH03160813A (ja) 遅延装置
US5150066A (en) Programmable digital signal delay device and its use for a error correction code device
KR950015047B1 (ko) 클럭 전환 회로
US4649427A (en) Video signal delay circuit
KR100210856B1 (ko) 음성 신호 인터페이스 회로
KR19990023043A (ko) 펄스 출력 기능을 가진 마이크로 컴퓨터
KR970007876B1 (ko) Am검파장치
KR950000205Y1 (ko) 디지탈신호 지연회로
KR100233843B1 (ko) 영상 데이터 저장 장치
KR960009905Y1 (ko) 메모리의 데이타 처리회로
KR0153046B1 (ko) 위상 지연을 선택할 수 있는 위상 변환 회로
SU1721628A1 (ru) Способ магнитной записи цифровой информации и устройство дл его осуществлени
JP2932813B2 (ja) 出力ラッチ回路
SU1608792A1 (ru) Каскадный коммутатор
SU1721627A1 (ru) Способ магнитной записи цифровой информации и устройство дл его осуществлени
SU1529043A1 (ru) Устройство дл сжати информации
SU1019611A1 (ru) Устройство задержки импульсов
JP3070237B2 (ja) スイッチトキャパシタサンプルホールド遅延回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040302