KR950015047B1

KR950015047B1 - 클럭 전환 회로

Info

Publication number: KR950015047B1
Application number: KR1019920005044A
Authority: KR
Inventors: 진 오가사와라
Original assignee: 니뽕 빅터 가부시끼가이샤; 보조 다꾸로
Priority date: 1991-03-29
Filing date: 1992-03-27
Publication date: 1995-12-21
Also published as: KR920019082A; JPH04303219A

Abstract

내용 없음.

Description

클럭 전환 회로

제1도는 본 발명을 이루는 클럭 전환 회로의 제1실시예의 구성도.

제2a 내지 2k도는 본 발명 실시예의 제1의 상태를 도시하는 타이밍챠트.

제3a 내지 3k도는 본 발명 실시예의 제2의 상태를 도시하는 타이밍챠트.

제4도는 본 발명을 이루는 클럭 전환 회로의 제2실시예의 구성도.

제5도는 종래의 클럭 전환 회로의 제1예의 구성도.

제6a 내지 6d도는 종래의 클럭 전환 회로의 제1예의 타이밍챠트.

제7도는 종래의 클럭 전환 회로의 제2예의 구성도.

제8a 내지 8f도는 종래의 클럭 전환 회로의 제2예의 타이밍챠트.

제9도는 종래의 클럭 전환 회로의 제3예의 구성도.

* 도면의 주요부분에 대한 부호의 설명

CLK1,CLK2 : 제1,제2클럭 신호 CNT : 전환 제어 신호

SEL1,SEL2 : 제1, 제2의 선택 회로 SEL1,SEL2 : 제1, 제2의 선택 회로

FF1,FF2,FF3 : 제1,제2,제3의 보존 회로

G1,G2,G3 : 제1,제2,제3의 게이트 회로

본 발명은 클럭 전환 회로에 관한 것이다.

제5도는 종래의 클럭 전환 회로의 제1예의 구성도, 제6도는 종래의 클럭 전환 회로의 제1예의 타이밍챠트, 제7도는 종래의 클럭 전환 회로의 제2예의 구성도, 제8도는 종래의 클럭 전환 회로의 제2예의 타이밍챠트, 제9도는 종래의 클럭 전환 회로의 제3예의 구성도이다.

제5도에 도시하는 종래의 클럭 전환 회로는 일종의 멀티플렉서이며 전환 제어 신호 CNT의 레벨 상태와 제1의 클럭 신호 CLK1과의 논리적을 취하는 제1의 게이트 G1과 전환 제어 신호 CNT의 N레벨 상태와 제2의 클럭 신호 CLK2와의 논리적을 취하는 제2의 게이트 G2와 제1의 게이트 G1과 제2의 게이트 G2와의 각 논리적 출력의 논리화를 취하는 제3의 게이트 G3에 의해서 구성된다.

그 동작은 제6도에 도시하듯이 전환 제어 신호 CNT(제6c도)가 L레벨 상태일 때는 제1의 클럭 신호 CLK1(제6a도에 도시)이 선택 출력되며, 전환 제어 신호 CNT가 H레벨 상태일 때는 제2의 클럭 신호 CLK2(제6b도에 도시)가 선택 출력된다. CLK3은 선택 출력된 제3의 클럭 신호를 도시한다(제6d도에 도시).

또한, 제7도에 도시하는 종래의 클럭 전환 회로는 서로 독립해서 발생된 제1, 제2의 클럭 신호 CLK1, CLK2를 전환 제어 신호 CNT에 의해서 임의로 전환 선택하는 것이며, 제1,제2의 D형 플립플롭 회로 F1, F2와, 제1, 제2, 제3의 게이트 G1, G2, G3와 인버터 Ⅳ1및, 지연 회로 D1,D2으로 구성된다.

그 동작은 제8도에 도시하듯이 전환 제어 신호 CNT(제8c도에 도시)가 H레벨 상태일 때는 제2의 플립플롭 회로 F2의 유지 출력 Q2(제8e도에 도시)가 H레벨 상태로 되므로서 제2의 클럭 신호 CLK2(제8b도에 도시)가 선택 출력된다. 이때, 제1의 플립플롭 회로 F1의 유지 출력 Q1(제8d도에 도시)는 제2의 클럭신호 CLK2의 유지 출력 Q2에 의해서 L레벨 상태로 된다. 따라서, 제1의 클럭 신호 CLK1의 출력은 금지된다. 또, 전환 제어 신호 CNT가 L레벨 상태일 때는 제1의 플립플롭 회로 F1의 유지 출력 Q1이 H레벨 상태로 되는 것에 의해서 제1의 클럭 신호 CLK1이 선택 출력된다. 이때, 제2의 플립플롭 회로 F2이 유지 출력 Q2는 제1의 플립플롭 회로 클럭 F1의 유지 출력 Q1에 의해서 L레벨 상태로 된다. 따라서 제2의 클럭 신호 CLK2의 출력은 금지된다.

또한, 제9도에 도시하는 종래의 클럭 전환 회로는 상기의 제7도에 도시한 종래의 클럭 전환 회로의 구성에 제4, 제5의 게이트 G4,G5를 부가하고 제1, 제2의 D형 플립플롭 회로 F1, F2 대신에 세트 단자가 없는 2개의 플립플롭 회로를 쓴 것이다.

[발명이 해결하려는 과제]

상기한 제5도에 도시하는 종래의 클럭 전환 회로는 제1의 클럭 신호 CLK1과 제2의 클럭 신호 CLK2를 전환 제어 신호 CNT로 전환시킬 때, 제6d도에 도시하는 대로, 선택 후의 제3의 클럭 신호 CLK3의 펄스 폭은 제1의 클럭 신호 CLK1의 펄스 폭과 제2의 클럭 신호 CLK2의 펄스 폭을 더한 것보다 보다 짧은 불필요한 펄스 폭 PX가 생긴다.

이 때문에 입력 클럭 신호보다 짧은 주기의 클럭 신호가 출력되는 상태가 발생하므로 제3의 클럭 신호 CLK3을 회로 클럭으로서 사용할 수 없다는 과제가 있었다.

또, 이것을 방지하기 위해서 상기한 제7도, 제9도에 도시하는 클럭 전환 회로가 있는 두 회로 모두는 해저드를 방지하기 위한 지연 소자를 사용한 지연 회로 D1, D2가 사용되고 있으므로 이것을 논리 IC화하는 경우에는 지연 회로 D1,D2의 지연량을 일정한 값으로 유지하는 것을 보증할 수 없고 이것들의 클럭 전환 회로의 논리 IC화가 곤란하다는 과제가 있었다.

[과제를 해결하기 위한 수단]

상기한 과제를 해결하기 위해서 본 발명은 하기의 구성으로 이루는 클럭 전환 회로를 제공한다.

제1, 제2의 클럭 신호(CLK1, CLK2)를 전환 제어 신호(CNT)에 의해서 전환 선택하는 클럭 전환 회로는 제1, 제2의 선택 회로(SEL1, SEL2)와 제1, 제2, 제3의 유지 회로(FF1, FF2, FF3)와 제1, 제2, 제3의 게이트 회로(G1, G2, G3)으로 구성되며, 상기 제1의 선택 회로(SEL1)는 상기 전환 제어 신호(CNT)와 상기 제2의 유지 회로(FF2)의 출력 신호를 상기 제3의 유지 회로(FF3)의 출력 신호에 따라 선택하고, 상기 제2의 선택 회로(SEL1)는 상기 전환 제어 신호(CNT)를 반전해서 얻은 반전 전환 제어 신호와 상기 제1의 유지 회로(FF1)의 출력 신호를 상기 제3의 유지 회로(FF3)의 출력 신호에 따라 선택하고, 상기 제2의 유지 회로(FF2)는 상기 제2의 선택 회로(SEL2)에서 선택된 신호를 상기 제2의 클럭 신호(CLK2)에 동기해서 유지하고, 상기 제1의 게이트 회로(G1)는 상기 제1의 유지 회로(FF1)의 출력 신호에 응답해서 상기 제2의 클럭 신호(CLK2)를 출력하고, 상기 제2의 게이트 회로(G2)는 상기 제2의 유지 회로(FF2)의 출력 신호에 응답해서 상기 제2의 클럭 신호(CLK2)를 전달하고, 상기 제3의 게이트 회로(G3)는 상기 제1의 게이트 회로(G1)의 출력 신호와 상기 제2의 게이트 회로(G2)의 출력 신호와의 논리화를 출력하고, 상기 제3의 유지 회로(FF3)는 상기 제3의 게이트 회로(G3)의 출력 신호에 동기해서 상기 전환 제어 신호(CNT)를 유지하는 것을 특징으로 한다.

[실시예]

제1도, 제4도는 본 발명으로 이루는 클럭 전환 회로의 제1, 제2실시예 구성도, 제2도, 제3도는 본 발명 실시예의 제1, 제2의 상태를 도시하는 타이밍챠트이다.

FF1, FF2, FF3은 제1, 제2, 제3의 플립플롭 회로(유지 회로)이고, G1,G2, G3은 제1, 제2, 제3의 게이트 회로이며, INV는 인버터 회로이고, SEL1, SEL2는 제1, 제2의 선택 회로이며, CLK1, CLK2, CLK3은 제1, 제2, 제3의 클럭 신호이고, CNT는 전환 제어 신호이다.

제1도에 도시하듯이 본 발명의 제1실시예는 제1, 제2의 클럭 신호 CLK1, CLK2를 전환 제어 신호 CNT에 의해서 전환 선택하는 클럭 전환 회로이며 제1, 제2의 선택 회로 SEL1,SEL2와, 제1, 제2, 제3의 플립플롭 회로 FF1, FF2, FF3과 제1, 제2, 제3의 게이트 회로 G1, G2, G3과 인버터 회로 INV로 구성된다.

제1, 제2의 선택 회로 SEL1, SEL2는 2개의 논리적 회로와 논리화 회로로 구성되며 제3의 플립플롭 회로 FF3은 3개의 D형 플립플롭 회로를 계속 접속한 것이며, 제1, 제2의 게이트 G1, G2는 논리적 게이트, 제3의 게이트 G3은 논리화 게이트로 구성된다.

제1의 선택 회로 SEL1은 전환 제어 신호 CNT와 제2의 플립플롭 회로 FF2의 출력 신호를 제3의 플립플롭 회로 FF3의 출력 신호에 응답해서 선택하고 후술하는 제2도에 도시하듯이 제1의 클럭 신호 CLK1에서 제2의 클럭 신호 CLK2로 전환했을 때(즉, 전환 제어 신호 CNT가 H레벨 상태에서 L레벨 상태로 변화했을 때) 이 변화를 검출 출력한다.

제1의 플립플롭 회로 FF1은 제1의 선택 회로 SEL1에서의 출력 신호를 제1의 클럭 신호 CLK1에 동기해서 유지한다.

제2의 선택 회로 SEL1은 전환 제어 신호 CNT를 인버터 회로 INV에서 반전해서 얻은 반전 전환 제어 신호와 제1의 플립플롭 회로 FF1의 출력 신호를 제3플립플롭 회로 FF3의 출력 신호에 응답해서 선택되고, 후술하는 제3도에 도시하는 바와같이, 제2의 클럭 신호 CLK2로부터 제1의 클럭 신호 CLK1로 전환 하였을 때(즉, 전환 제어 신호 CNT가 L레벨 상태에서 H레벨 상태로 변화하였을 때), 이 변화를 검출 출력한다.

제2의 플립플롭 회로 FF2는 제2의 선택 회로 SEL2로부터의 출력 신호를 제2의 클럭 신호 CLK2에 동기해서 유지한다.

제1의 게이트 회로 G1는 제1의 플립플롭 회로 FF1의 출력 신호에 응답해서 제1의 클럭 신호 CLK1를 출력한다.

제2의 게이트 회로 G2는 제2의 플립플롭 회로 FF2의 출력 신호에 응답해서 제2의 클럭 신호 CLK2를 전달한다.

제3의 게이트 회로 G3는 제1의 게이트 회로 G1의 출력 신호와 제2의 게이트 회로 G2의 출력 신호와의 논리화를 출력한다.

제3의 플립플롭 회로 FF3은 제3의 게이트 회로 G3의 출력 신호에 동기해서 전환 제어 신호 CNT를 유지한다.

제2도에 도시하는 타이밍챠트는 전환 제어 신호 CNT를 H레벨 상태에서 L레벨 상태로 변환시킴으로써 제1, 제2의 클럭 신호 CLK1, CLK2중, 제1의 클럭 신호 CLK1가 선택되어 있는 상태에서 제2의 클럭 신호 CLK2가 선택되는 상태의 전환 과정을 도시한 것이다.

제2a도는 전환 제어 신호 CNT의 레벨 변화 상태를 도시하고, 이하 동일하게 서술하여, 제2b도는 제1의 클럭 신호 CLK1, 제2c도는 제2의 클럭 신호 CLK2, 제2d도는 제1의 선택 회로 SEL1의 출력, 제2e도는 제2의 선택 회로 SEL2의 출력, 제2f도는 제1의 플립플롭 회로 FF1의 출력, 제2g도는 제2의 플립플롭 회로 FF2의 출력, 제2h도는 제1의 게이트 회로 G1의 출력, 제2i도는 제2의 게이트 회로 G2의 출력, 제2j도는 제3의 게이트 회로 G3의 출력, 제2k도는 제3의 플립플롭 회로 FF3의 레벨 변화 상태를 각각 도시한다.

전환 제어 신호 CNT가 H레벨 상태인 때, 전환 제어 신호 CNT는 제3의 클럭 신호 CLK3(즉 제1의 클럭 신호 CLK1)에 동기해서 제3의 플립플롭 회로 FF3에서 소정 시간 유지(제3의 플립플롭 회로 FF3를 구성하는 3개의 플립플롭 회로를 통과함으로써 지연)된 후, 제3의 플립플롭 회로 FF3의 출력으로서 제1의 선택회로 SEL1 및 제2의 선택 회로(SEL2)에 각각 공급된다.

전환 제어 신호 CNT와 H레벨 상태인 제2의 플립플롭 회로 FF2의 출력이 공급되는 제1의 선택회로 SEL1은 전환 제어 신호 CNT를 L레벨 상태로 출력한다.

전환 제어 신호 CNT를 인버터 회로 INV로서 반전하여 얻은 반전 전환 제어 신호와 L레벨 상태인 제1의 플립플롭 회로 FF1의 출력이 공급되어 있는 제2의 선택회로 SEL2는 제1의 플립플롭 회로 FF1의 1출력을 H레벨 상태로 출력한다.

전환 제어 신호 CNT가 H레벨 상태에서 L레벨 상태로 변환하였을 때, 그 D단자에 제1의 선택 회로 SEL1의 출력이 공급되는 제1의 플립플롭 회로 FF1는 제1의 클럭 신호 CLK1에 동기해서 제1의 선택회로 SEL1의 선택 출력(H레벨 상태)을 내장시켜 이것을 유지한다.

이 결과, 제1의 플립플롭 회로 FF1의 Q출력이 공급되어 있던 제2의 선택 회로 SEL2는 제1의 플립플롭 회로 FF1의 Q출력의 변화에 동기해서 L레벨 상태로 변화한다.

여기에서, 제1, 제2의 클럭 신호 CLK1, CLK2의 흐름에 착안하면, 제1의 플립플롭 회로 FF1의 Q출력이 L레벨 상태인 때, 제1의 클럭 신호 CLK1는 제1의 게이트 회로 G1를 통과하여 제3의 게이트 회로 G3로 출력되어 있었다. 이후, 상기한 바와같이 제1의 플립플롭 회로 FF1의 Q출력이 L레벨 상태에서 H레벨 상태로 되면, 제1의 클럭 신호 CLK1은 제3의 게이트 회로 G3에서 출력되지 않는다.

그래서, 이제까지 L레벨 상태였던 제2의 게이트 회로 G2는 위상 반전된 제2의 클럭 신호 CLK2를 출력하고, 이에 따라 제1의 클럭 신호 CLK1에 대신해서 제2의 클럭 신호 CLK2가 제3의 게이트 회로 G3에서 출력된다.

이 클럭 전환을 할 때, 제1의 게이트 회로 G1에서 출력되는 제1의 클럭 신호 CLK1과 제2의 게이트 회로 G2가 출력되는 제2의 클럭 신호 CLK2는 제3의 게이트 회로 G3에서 동시에 출력되는 일은 없기 때문에, 제3의 게이트 회로 G3에서 제1, 제2의 클럭 신호 CLK1, CLK2 이외의 불필요한 펄스의 출력을 방지할 수 있다(제1의 클럭 신호 CLK1의 출력 저지 기간과, 제2의 클럭 신호 CLK2의 출력 저지 기간이 오우버랩하기 때문에, 제3의 논리 게이트 G3의 출력은 이 기간, L레벨 상태로 된다).

이 클럭 전환이 끝난 후, 전환 제어 신호 CNT는 제3의 클럭 신호 CLK3(즉 제2의 클럭 신호 CLK2)에 동기해서, 제3의 플립플롭 회로 FF3에서 소정시간 유지(제3의플립플롭 회로 FF3를 구성하는 3개의 플립플롭 회로를 통과함으로써 지연)된 후, 제3의 플립플롭 회로 FF3의 출력으로서 제1의 선택 회로 SEL1 및 제2의 선택 회로 SEL2에 각각 공급된다. 이 전환 제어 신호 CNT는 제1, 제2의 클럭 신호 CLK1, CLK2에 비해서 훨씬 긴 주기(변화 간격)의 신호이므로, 이와같이 전환하여도 회로 동작에 지장을 주지 않는다.

제3도 도시하는 타이밍챠트는 전환 제어 신호 CNT를 L레벨 상태에서 H레벨 상태로 변화시킴으로써, 제1, 제2의 클럭 신호 CLK1, CLK2중 제2의 클럭 신호 CLK2가 선택되어 있는 상태에서 제1의 클럭 신호 CLK1가 선택되는 상태의 전환 과정을 도시한 것이다.

제3a도는 전환 제어 신호 CNT의 레벨 변화 상태를 도시하고, 이하 동일하게 서술하여, 제3b도는 제1의 클럭 신호 CLK1, 제3c도는 제2의 클럭 신호 CLK2, 제3d도는 제1의 선택 회로 SEL1의 출력, 제3e도는 제2의 선택 회로 SEL2의 출력, 제3f도는 제1의 플립플롭 회로 FF1의 출력, 제3g도는 제2의 플립플롭 회로 FF2의 출력, 제3h도는 제1의 게이트 회로 G1의 출력, 제3i도는 제2의 게이트 회로 G2의 출력, 제3j도는 제3의 게이트 회로 G3의 출력, 제3k도는 제3의 플립플롭 회로 FF3의 레벨 변화 상태를 각각 도시한다.

전환 제어 신호 CNT가 L레벨 상태인 때 전환 제어 신호 CNT가 제3의 클럭 신호 CLK3(즉 제2의 클럭 신호 CLK2)에 동기해서 제3의 플립플롭 회로 FF3에서 소정시간 유지된 후, 제3의 플립플롭 회로 FF3의 출력으로서 제1의 선택 회로 SEL1 및 제2의 선택 회로 SEL2에 각각 공급된다.

제1의 선택 회로 SEL1는 L레벨 상태인 제2의 플립플롭 회로 FF2의 Q출력을 H레벨 상태에서 출력하고, 또한, 제2의 선택 회로 SEL2는 전환 제어 신호 CNT를 출력한다.

전환 제어 신호 CNT가 L레벨 상태에서 H레벨 상태로 변화하였을 때, 제2의 플립플롭 회로 FF2는 제2의 클럭 신호 CLK2에 동기해서 제2의 선택 회로 SEL2의 선택 출력(H레벨 상태)을 내장하여 이것을 유지한다.

이 결과, 제2의 플립플롭 회로 FF2의 Q가 공급되고 있던 제1의 선택 회로 SEL1는 제2의 플립플롭 회로 FF2의 Q출력의 변화에 동기해서 L레벨 상태로 변화한다.

여기에서, 제1, 제2의 클럭 신호 CLK1, CLK2의 흐름에 착안하면, 제2의 플립플롭 회로 FF2의 Q출력이 L레벨 상태인 때, 제2의 클럭 신호 CLK2는 제2의 게이트 회로 G2를 통과해서 제3의 게이트 회로 G3로 출력되고 있었다. 이후, 상기한 바와같이 제2의 플립플롭 회로 FF2의 Q출력이 L레벨 상태에서 H레벨 상태로 되면, 제2의클럭 신호 CLK2는 제3의 게이트 회로 G3에서 출력되지 않게 된다.

그래서, 이제까지 L레벨 상태었던 제1의 게이트 회로 G1는 위상 반전된 제1의 클럭 신호 CLK2를 출력하고, 이에 의해, 제2의 클럭 신호 CLK2에 대신해서 제1의 클럭 신호 CLK1가 제3의 게이트 회로 G3에서 출력된다.

이 클럭 전환을 할 때, 제2의 게이트 회로 G2에서 출력되는 제2의 클럭 신호 CLK2와 게이트 회로 G1에서 출력되는 제1의 클럭 신호 CLK1는 제3의 게이트 회로 G3에서 동시에 출력되는 일은 없기 때문에, 제3의 게이트 회로 G3에서 제1, 제2의 클럭 신호 CLK1,CLK2 이외의 불필요한 펄스의 출력을 방지할 수 있다(제1의 클럭 신호 CLK1의 출력 저지 기간과, 제2의 클럭 신호 CLK2의 출력 저지 기간이 오우버랩하기 때문에, 제3의 논리 게이트 G3의 출력은 이 기간, K레벨 상태로 된다).

이 클럭 전환이 끝난 후, 전환 제어 신호 CNT는 제3의 클럭 신호 CLK3(즉 제1의 클럭 신호 CLK1)에 동기해서, 제3의 플립플롭 회로 FF3에서 소정 시간 유지(제3의 플립플롭 회로 FF3를 구성하는 3개의 플립플롭 회로를 통과함으로써 지연)된 후, 제3의 플립플롭 회로 FF3의 출력으로서 제1의 선택 회로 SEL1 및 제2의 선택회로 SEL2에 각각 공급된다. 이 전환 제어 신호 CNT는 제1, 제2의 클럭 신호 CLK1, CLK2에 비해 훨씬 긴 주기(변화 간격)의 신호이므로, 이와같이 전환하여도 회로 동작에 지장을 주지 않는다.

상술한 제2도, 제3도의 동작으로 도시하는 바와 같이 제1, 제2의 논리 게이트 G1, G2의 클럭 신호의 마스크 동작은 그릿지를 발생하지 아니하기 때문에, 상술한 제1, 제2의 논리 게이트 G1, G2의 클럭 신호 마스크 기간의 오우버랩과 병행해서 본 발명 회로의 후단에 접속되는 회로에 있어서, 본 발명 회로는 안전한 클럭 주기를 부여하는 클럭 전환 회로로 되어 있다.

제4도에 도시하는 바와같이, 본 발명의 제2의 실시예는 상기한 제1실시예의 구성을 일부 변경한 것이며, 제1, 제2의 플립플롭 회로 FF1, FF2는 2개의 D형 플립플롭 회로로 각각 구성되며, 제3의 플립플롭 회로 FF3는 4개의 D형 플립플롭 회로로 구성이 되어 있는 것이며, 상기한 제1, 제2의 플립플롭 회로 FF1, FF2에 대해 D 이의 입력과 클럭 입력과의 동시 변화시에 출력 부정 기간이 길어지는 말하자면 메타스테이블 상태의 발생을 방지하는 대책으로서 변경을 한 것이다. 이 변경에 맞추어서 제3의 플립플롭 회로 FF3의 개수를 증가한 것이다. 그래서, 이 동작은 제1도에 도시하는 본 발명의 제1실시예의 것과 같다.

이상의 예에 한정한 않고, 제1 내지 제3의 플립플롭 회로 FF1내지 FF3를 구성하는 플립플롭 회로의 개수를 적당하게 가변할 수 있는 것은 말할 나위도 없다.

또한, 상기한 거의 회로 구성중에는 관리해야 할 지연 특성을 갖는 지연 소자를 포함하지 아니하기 때문에, 논리 IC화가 용이하다.

본 발명을 이루는 클럭 전환 회로는 상기한 구성에 의해, 제1, 제2의 클럭신호를 전환 제어 신호에 의해 전환 선택할 때에, 제1, 제2의 클럭 신호 이외의 불필요한 펄스의 발생을 방지할 수 있으므로, 예를들면, 본 발명을 이루는 클럭 전환 회로로부터의 클럭 신호로 작동하는 후단의 회로에 있어서 매우 안전한 클럭 주기를 부여하는 클럭 전환 회로로서 제공할 수 있다.

Claims

(a) 제1 및 제2선택 회로 수단과 ; (b) 제1 및 제2클럭 신호에 각각 응답하여 입력 레벨을 그 출력에서 유지하는 제1 및 제2 유지 회로 수단과 ; (c) 상기 제1 클럭 신호에 응답하여 상기 제1유지 회로 수단의 출력에 따라 제1클럭 신호를 출력하는 제1게이트 수단과 ; (d) 상기 제2클릭 신호에 응답하여 상기 제2유지 회로 수단의 출력에 따라 제2클럭 신호를 출력하는 제2게이트 수단과 ; (e) 상기 제1 및 제2클럭 신호의 논리 OR을 동작하고 출력하는 제3게이트 수단 및 ; (f) 지연된 전환 제어 신호를 발생하도록 전환 제어 신호를 지연하는 지연 수단을 구비하는 클럭 전환 회로에 있어서, 상기 제1선택 회로 수단은 (i) 상기 전환 제어 신호나 또는 (ii) 상기 제2유지 회로 수단의 출력을 상기 지연된 전환 제어 신호의 상태에 따라 선택하며 ; 상기 제1유지 회로 수단은 상기 제1선택 수단의 출력을 제1클럭 신호에 동기해서 유지하며 ; 상기 제2선택 회로 수단은 (i) 상기 전환 제어 신호나 또는 (ii) 상기 제1유지 회로 수단의 출력을 상기 지연된 전환 제어 신호의 상태에 따라 선택하며 ; 또한 상기 제2유지 회로 수단은 상기 제2선택 회로 수단의 출력을 상기 제2클럭 신호에 동기해서 유지하는 것을 특징으로 하는 클럭 전환 회로.
제1항에 있어서, 상기 지연 수단은 상기 제3게이트 수단을 통과한 상기 제1 및 제2클럭 신호에 응답하여 상기 전환 제어 신호를 지연하는 다수의 D플립-플롭을 구비하는 것을 특징으로 하는 클럭 전환 회로.
클럭 전환 회로에 있어서, (a) 지연된 전환 제어 신호를 발생하도록 전환 제어 신호를 지연하는 지연 수단과 ; (b) 상기 전환 제어 신호의 현 변환에 응답하여 제1 및 제2상태간의 회로 상태를 변화시키는 제1선택 회로 수단과 ; (c) 상기 전환 제어 신호아 제1선택 회로 수단의 출력에 응답하여 제3 및 제4상태간의 회로 상태를 변화시키는 제2선택 회로 수단으로서, 상기 제2선택 회로 수단은 제3상태에서 제2클럭 신호를 제공하고 제4상태에서 상기 제2클럭 신호를 전달시키지 않으며, 상기 제1선택 회로 수단은 제 1상태에서 제1클럭 신호를 출력하고 상기 전환 제어 신호의 제2선택 회로 수단의 출력에 응답해서 상기 제2상태에서 제1클럭 신호를 전달시키지 않는, 상기 제2선택 회로 수단과 ; (d) 상기 전환 제어 신호의 이전의 변환에서 결정된 상기 지연된 제어 신호의 상태에 따라 상기 클럭 신호의 현 변환을 상기 제1 또는 제2선택 회로 수단에 선택적으로 제공하는 제3선택 회로 수단 및 ; (e) 상기 제1 및 제2선택 수단에서 각각 나오는 제1 및 제2클럭 신호의 논리 OR을 동작하고 출력하는 게이트 수단을 구비하는 것을 특징으로 하는 클럭 전환 회로.
제3항에 있어서, 상기 지연 수단은, 상기 제3게이트 수단을 통과하여 상기 제1 및 제2선택 수단에서 나오는 제1 및 제2선택 신호에 응답하여 상기 전환 제어 신호를 지연하는 다수의 D플립-플롭을 구비하는 것을 특징으로 하는 클럭 전환 회로.
제1 및 제2클럭 신호를 선택적으로 출력하는 클럭 전환 회로에 있어엇, (a) 지연된 전환 제어 신호를 발생하도록 전환 제어 신호를 지연하는 지연 수단과 ; (b) 제1전환 수단을 구비하며 상기 전환 제어 수단의 현 변환에 응답하여 제1 및 제2상태 사이의 회로 상태를 변화시키는 제1선택 회로 수단과 ; (c) 제2전환 수단을 구비하며 상기 전환 제어 신호와 제1선택 회로 수단의 출력에 응답하여 제3 및 제4상태간의 회로 상태를 변화시키는 제2선택 회로 수단으로서, 상기 제2선택 회로 수단은 제3상태에서 제2클럭 신호를 제공하고 제4상태에서 동작할 때 상기 제2클럭 신호를 전달시키지 않으며, 상기 제1선택 회로 수단은 제1상태에서 제1클럭 신호를 출력하고 상기 전환 제어 신호의 제2선택 회로 수단의 출력에 응답해서 상기 제2상태에서 동작할 때 제1클럭 신호를 전달시키지 않는, 상기 제2선택 회로 수단과 ; (d) 상기 제1 및 제2전환 수단을 구비하며 상기 전환 제어 신호의 이전의 변환에서 결정된 상기 지연된 제어 신호의 상태에 따라 상기 제1 또는 제2선택 회로 수단의 상기 전환 제어 신호를 선택적으로 인에이블하는 제3선택 회로 수단을 구비하는 것을 특징으로 하는 클럭 전환 회로.