KR930005653B1

KR930005653B1 - 클럭 가변회로

Info

Publication number: KR930005653B1
Application number: KR1019910000385A
Authority: KR
Inventors: 홍현석
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-01-12
Filing date: 1991-01-12
Publication date: 1993-06-23
Also published as: KR920015739A

Abstract

내용 없음.

Description

클럭 가변회로

제1도는 종래의 클럭가변회로도.

제2도는 본 발명에 따른 클럭가변회로도.

제3(A) 내지 (X)는 제2도에 따른 각부 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 가변선택신호발생부 11 : 디코더

12,13,41 : 레지스터 20 : 가변모드선택검출부

30 : 가변모드선택신호발생부 31 : RS플립플롭부

40 : 클럭가변스위칭부 41 : 카운터

50 : 가변클럭출력부 51 : 멀티플렉서

I₁₁-I₁₄,I₂₁,I₂₂,I₃₁,I₃₂,I₄₁,I₅₁: 인버터 F₂₁,F₂₂,F₃₁-F₃₅,F₄₁: 플립플롭

AN₂₁,AN₂₂,AN₃₁,AN₃₂,AN₄₁-AN₄₄: 앤드게이트

ND₃₁,ND₃₂: 낸드게이트 OR₁₁: 오아게이트

NOR₃₁,NOR₃₂,NOR₄₁: 노아게이트

본 발명은 클럭가변회로에 관한 것으로, 클럭가변시 일반적으로 발생될 수 있는 글리치(glitch)의 발생을 억제하고, 최소/최대 클럭폭을 보장하는 클럭가변회로에 관한 것이다.

종래의 클럭가변회로는 제1도에 도시된 바와같이 입력클럭(CLKIN)을 카운트하여 2분주(Q_A), 4분주(Q_B), 8분주(Q_C)하는 카운터(1)와, 클럭가변모드(MODE₀), (MODE₁)에 따라 그 가변모드의 “00, 01, 10, 11”에 대응되는 디코딩출력(Y₀), (Y₁), (Y₂), (Y₃)을 하는 디코더(2)와, 상기 입력클럭(CLKIN)과 상기 디코더(2)의 출력(Y₀)을 앤드조합하는 앤드게이트(AN₄) 및 상기 카운터(1)의 출력(Q_A), (Q_B), (Q_C)과 상기 디코더(2)의 출력(Y₁), (Y₂), (Y₃)을 각기 앤드조합하는 앤드게이트(AN₁), (AN₂), (AN₃)와, 그 앤드게이트(AN₁-AN₄)의 출력을 노아링하여 가변클럭출력(CLKOUT)을 하는 노아게이트(NOR₁)로 구성되었다.

이와같이 구성된 종래의 클럭가변회로의 작용 및 문제점을 설명하면 다음과 같다.

입력클럭(CLKIN)을 카운터(1)에서 카운트하여 클럭주파수가 1/2, 1/4, 1/8이 되도록 2분주(Q_A), 4분주(Q_B), 8분주(Q_C)출력을 하고, 클럭가변모드(MODE₀), (MODE₁)의 입력(A₀), (A₁)에 따라 디코더(2)의 디코딩출력(Y₀), (Y₁), (Y₂), (Y₃)을 한다. 이 디코딩출력은 모드에 따른 입력(A₀), (A₁) “00, 01, 10, 11”에 따라 각기 Y₀, Y₁, Y₂, Y₃가 하이(High)출력이 되고, 이에따라 앤드게이트(AN₁-AN₄)에서는 카운터(1)의 2분주(Q_A), 4분주(Q_B), 8분주(Q_C)출력 및 입력클럭(CLKIN)이 상기 디코더(2)의 출력(Y₁), (Y₂), (Y₃) 및 (Y₀)에 따라 다음단에 전달된다. 예를들어, 모든선택신호입력(A₀), (A₁)이 “10”일 경우에는 디코더(2)가 Y₂출력을 하이(High)출력하여 앤드게이트(AN₂)의 일측입력에 인가시키므로 카운터(1)의 4분주출력(Q_B)이 앤드게이트(AN₂)를 통해서 노아게이트(NOR₁)에 입력되고, 이 노아게이트(NOR₁)를 통하여 4분주클럭(Q_B)이 최종가변클럭출력(CLKOUT)이 된다.

그러나, 이와같은 종래에는 가변모드(MODE₀), (MODE₁)의 변경시 가변클럭출력(CLKOUT)에 글리치가 발생하여 이를 이용한 시스템의 오동작을 유발시킬 수 있기 때문에 모드변경시 클럭신호 변경하면서 시스템을 리세트시킨 후 모드변경클럭을 사용해야 하는 문제점이 있었다.

본 발명은 이와같은 문제점을 감안하여 글리치가 발생되지 않도록 분주된 클럭과 분주되지 않은 클럭의 변경시 클럭의 하이구간에서 클럭이 가변되도록 하여 시스템의 리세트없이 클럭가변을 하는 클럭가변회로를 창안한 것으로, 이를 첨부한 도면을 참조해 설명하면 다음과 같다.

제2도는 본 발명에 따른 클럭가변회로도로서, 이에 도시한 바와 같이 가변모드〔MODE(_{1 : 0})〕 선택신호를 입력(A₀, A₁) 받아 2 to 4 디코딩하는 디코더(11)의 출력(Y0N-Y3N)을 각기 인버터(I₁₁-I₁₄)를 통하여 제1레지스터(12)에 래치시킨 후 그 제1레지스터(12)의 출력(Q₁-Q₄)을 제2레지스터(13)에 래치시키고, 그 제2레지스터(13)의 출력(Q₁, Q₂)을 오아게이트(OR₁₁)에서 조합하여 2분주선택신호(REQ₂)로 출력함과 아울러 상기 제2레지스터(13)의 출력(Q₃), (Q₄)을 각기 4분주, 8분주선택신호(REQ₄), (REQ₈)로 출력하는 가변선택신호발생부(10)와, 상기 가변선택신호발생부(10)의 제1레지스터(12)의 제1출력(Q₁)과 제2레지스터(13)의 제1출력(Q₁)을 직접 및 인버터(I21)를 통해서와 인버터(I22)를 통해서 및 직접 인가받는 앤드게이트(AN₂₁), (AN₂₂)의 출력을 플립플롭(F₂₁), (F₂₂)에 각기 래치시켜 그 플립플롭(F₂₁), (F₂₂)의 비반전출력을 세트로우→ 하이(SETLH), 세트하이→ 로우(SETHL) 신호로 각기 출력하여 가변모드선택을 검출하는 가변모드선택검출부(20)와, 입력클럭(CLKIN)을 인버터(I₄₁)를 통해 클럭(CK)으로 인가받는 카운터(41)에서 8비트카운트하면서 2분주(Q_A), 4분주(Q_B) 및 8분주(Q_C)출력과 리플케리출력(R_C)을 하고, 그 리플케리출력(R_C)에 따라 상기 인버터(I₄₁)의 출력을 앤드게이트(AN₄₁)를 통해 클럭(CK) 신호로 인가받는 레지스터(42)에 상기 가변선택신호발생부(10)의 분주선택신호(REQ₂), (REQ₄), (REQ₈)를 각기 래치시킨 후 그 레지스터(42)의 출력(Q₀), (Q₁), (Q₂)과 상기 카운터(41)의 분주출력(Q_A), (Q_B), (Q_C)을 각기 앤드게이트(AN₄₂), (AN₄₃), (AN₄₄)를 통해 조합하고, 그 앤드게이트(AN₄₂), (AN₄₃), (AN₄₄)의 출력을 노아게이트(NOR₄₁)를 통하여 플립플롭(F₄₁)의 출력을 클럭(CK) 신호로 인가받는 그 플립플롭(F₄₁)의 반전출력(QN)을 선택분주출력으로 하는 클럭가변스위칭부(40)와, 상기 가변모드선택검출부(20)의 세트출력(SETHL), (SETLH)을 클럭신호로 인가받는 플립플롭(F₃₁), (F₃₂)의 비반전출력 앤드게이트(AN₃₁), (AN₃₂)의 각 일측입력으로 인가하고, 상기 카운터(41)의 리플케리출력(R_C)을 상기 인버터(I₄₁)의 출력클럭에 동기시키는 플립플롭(F₃₃)의 비반전출력을 상기 앤드게이트(AN₃₁), (AN₃₂)의 타측입력으로 공통인가하여 그 앤드게이트(AN₃₁), (AN₃₂)의 출력을 플립플롭(F₃₄), (F₃₅)에 각기 래치시키고, 그 플립플롭(F₃₄), (F₃₅)의 비반전출력을 리세트신호(RESET)를 일측입력받는 노아게이트(NOR₃₁), (NOR₃₂)를 각기 통해 상기 플립플롭(F₃₁), (F₃₂)의 클리어신호로 인가시키며, 상기 플립플롭(F₃₄), (F₃₅)의 반전출력을 각기 낸드게이트(ND₃₁), (ND₃₂)로 구성되는 RS플립플롭부(31)의 세트

, 리세트

신호로 입력하고, 낸드게이트(ND₃₂)의 출력인 RS플립플롭부(31)의 반전출력을 가변모드선택신호(SPEEDSEL)로 출력하는 가변모드선택신호발생부(30)와, 그 가변모드선택신호발생부(30)의 선택신호(SPEEDSEL)에 따라 원입력클럭(CLKIN) 또는 상기 가변클럭스위칭부(40)의 출력을 멀티플렉서(51)를 통해 선택하여 인버터(I₅₁)를 통해 선택하여 인버터(I₅₁)를 통해 최종가변클럭출력(CLKOUT)을 하는 가변클럭출력부(50)로 구성하였다.

여기서, 미설명 RESET는 리세트신호로서 가가부의 리세트신호로 인가되며, I₃₁은 리세트신호를 반전시키는 인버터이다.

이와같이 구성한 본 발명을 제2도 본 발명에 따른 각부 타이밍도를 참조해 설명하면 다음과 같다.

제2도 (A)와 같이 리세트신호(RESET)가 액티브 하이에서 로우로 인가되어 리세트후 해제되면 제2도 (B)와 같이 입력되는 입력클럭(CLKIN)은 인버터(I₄₁)를 통해 반전되어 카운터(41)에서 제2도 (D)와 같이 8비트(“0-7”)카운트되고, 8비트카운트후(“7”) 리플캐리(R_C)가 1주기 펄스로 제2도 (E)와 같이 발생된다.

이때 가변모드〔MODE(_{1 : 0})〕가 “00, 01, 10, 11”로 디코더(11)에 입력(A₀, A₁)되면 디코더(11)는 출력이 반전출력(YN)이므로 제2도(F), (G), (H), (I)와 같이 입력(A₀, A₁)에 따라 로우(LOW) 액티브출력을 한다. 이와같은 디코더(11)와 출력(Y0N), (Y1N), (Y2N), (Y3N)인 제2도(F), (G), (H), (I) 파형은 각기 인버터(I₁₁-I₁₄)를 통해 반전되어 제1레지스터(12)에 래치된다.

여기서, 가변모드〔MODE(_{1 : 0})〕는 원하는 모드로 하나만 선택되어 입력되므로 제2도 (F)-(I)중 하나만 로우(LOW)신호가 된다.

제1레지스터(12)는 1클럭지연되어 제2도 (J), (K), (L), (M)과 같은 타이밍으로 출력(Q₁-Q₄)하고, 이 출력(Q₁-Q₄)은 다시 1클럭지연되어 제2레지스터(13)에 래치된 후 제2도 (N), (O), (P), (Q)와 같은 타이밍으로 출력(Q₁-Q₄)되고, 오아게이트(OR₁₁)에서는 제2레지스터(13)의 제1, 2출력(Q₁, Q₂)인 제2도(N), (O) 출력을 오아링하여 제2도 (R)과 같은 2분주선택 신호(REQ₂)로 출력하고, 제2레지스터(13)의 제2도 (P), (Q) 출력은 각기 4분주, 8분주선택신호(REQ₄), (REQ₈)로 제2도 (S), (T)와 같은 타이밍출력된다.

이때 제1레지스터(12)와 제2레지스터(13)의 제2도 (J), (N)과 같은 제1출력(Q₁)을 가변모드선택검출부(20)의 앤드게이트(ND₂₁), (ND₂₂)에서 각기 직접 및 반전신호, 반전 및 접입력받아 조합하여 플립플롭(F₂₁), (F₂₂)에 래치시키므로 가변모드가 “00”에서 “01, 10 또는 11”로 변할때는 플립플롭(F₂₁)의 출력이 제2도 (U)와 같은 타이밍으로 가변모드선택임을 검출하는 세트로우→ 하이신호(SETLH)를 출력하고, 가변모드가 “01, 10 또는 11”에서 “00”으로 변화될때는 플립플롭(F₂₂)의 출력이 제2도 (V)와 같은 타이밍으로 가변모드에서 분주안된 입력클럭을 최종출력으로 직접 출력으로 가변모드해제임을 검출하는 세트하이→ 로우신호(SETHL)를 출력한다.

이와같은 제2도 (U), (V)의 가변모드검출신호(SETLH), (SETHL)는 가변모드선택신호발생부(30)의 플립플롭(F₃₁), (F₃₂)에 래치되면, 상기 제2도 (E)와 같은 카운터(41)의 리플캐리(R_C) 출력이 플립플롭(F₃₃)에 래치되어 그 플립플롭(F₃₃)의 출력이 하이가 될때 앤드게이트(AN₃₁), (AN₃₂)를 통해서 상기 플립플롭(F₃₁), (F₃₂)의 출력이 다음단에 전달되고, 이에따라 플립플롭(F₃₁), (F₃₂)를 클리어시키면서 반전출력(QN)이 액티브 로우펄스를 출력한다.

따라서, 가변모드가 “00”에서 “01, 10 또는 11”로 변화될때 가변모드선택검출부(20)는 세트로우→ 하이신호(SETLH)신호가 출력되어 카운터(41)의 리플캐리출력 타이밍에 의해 플립플롭(F₃₄)의 반전출력(QN)이 액티브로우펄스출력이 되고, 이에따라 낸드게이트(ND₃₁), (ND₃₂)로 구성되는 RS플립플롭부(31)는 로우출력으로 가변모드선택신호(SPEEDSEL)를 출력하며, 가변모드가 “01, 10 또는 11”에서 “00”으로 변화될때는 세트하이→ 로우(SETHL) 출력이 리플캐리(R_C) 출력에 따라 플립플롭(F₃₅)의 반전출력(QN)을 액티브로우펄스로 발생시켜 RS플립플롭부(31)의 출력은 하이신호로 가변모드에서 분주되지 않은 클럭을 선택하는 가변모드선택신호(SPEEDSEL)를 출력한다. 즉, 분주된 신호선택시는 로우신호를 분주하지 않은 신호선택시는 하이신호를 제2도 (W)와 같은 타이밍으로 멀티플렉서(51)의 선택제어단자에 인가한다.

한편, 분주클럭선택신호(REQ₂), (REQ₄), (REQ₈)는 상기 카운터(41)의 리플캐리(R_C)출력에 의해 레지스터(42)에 래치되고, 이 레지스터(42)의 출력(Q₀-Q₂)에 따라 앤드게이트(AN₄₂-AN₄₄)가 카운터(41)의 2분주, 4분주, 8분주 출력(Q_A), (Q_B), (Q_C)을 노아게이트(NOR₄₁)에 전달하고, 이 노아게이트(NOR₄₁)의 출력은 플립플롭(F₄₁)을 통해 반전출력(Q_N)으로 멀티플렉서(51)에 입력된다. 즉, 모드선택이 “11”이었다면 8분주선택신호(REQ₈)가 출력되어 앤드게이트(AN₄₄)의 일측입력이 하이가 되므로 카운터(41)의 8분주출력(Q_C)이 앤드게이트(AN₄₄), 노아게이트(NOR₄₁) 및 플립플롭(F₄₁)을 통해 가변모드스위칭부(40)의 출력이 된다.

그러므로 최종출력(CLKOUT)은 모드선택에 따라 가변모드스위칭부(40)를 통해 분주클럭이 선택되고, 가변모드선택신호발생부(30)의 선택신호에 따라 멀티플렉서(51)를 통해 선택하여 제2도(X)와 같은 가변클럭출력(CLKOUT)을 한다.

따라서, 본 발명에 다른 모드선택(“00, 01, 10, 11”)에 따라 클럭출력(CLKOUT)은 입력클럭(CLKIN)의 1, 2, 4, 8분주된 값을 갖게되며, 모드신호에 의한 클럭가변시에 글리치발생을 방지하기 위하여 분주선택신호(REQ₂, REQ₄, REQ₈)를 발생시켜 이 선택신호를 카운터(41)의 리플캐리(R_C)출력의 “하이”타이밍에 동기시켜 레지스터(42)에 래치시켜서 카운터(41)의 분주출력(Q_A), (Q_B), (Q_C)을 선택하도록 함으로써 분주된 클럭의 변경시의 글리치발생을 방지하고, 분주안된 클럭(모드=“00”)과 2, 4, 8분주클럭(모드=“01, 10 또는 11”)의 변화시가변모드선택검출신호(SETLH), (SETHL)를 발생시킨 후 이를 이용하여 상기 카운터(41)의 리플캐리(R_C)출력에 따라 가변모드선택신호(SPEEDSEL)를 발생하게 한다.

즉, “00”에서 “01, 10 또는 11”로 모드변화시 SETHL 신호가 발생되어 가변모드선택신호(SPEEDSEL)는 “하이”출력이 되고, “01, 10 또는 11”에서 “00”으로 모드변화시 SETLH 신호가 발생되어 가변모드선택신호(SPEEDSEL)는 “로우”출력이 되어 멀티플렉서(51)의 선택제어를 한다.

이에 따라 멀티플렉서(51)는 가변모드선택신호(SPEEDSEL)가 “하이”일때 분주안된 클럭(CLKIN)을 출력하고, 가변모드선택신호(SPEEDSEL)가 “로우”일때 분주된 클럭이 출력된다.

이때, 분주안된 클럭과 분주된 클럭이 바뀌는 시점은 카운터(41)의 리플캐리(R_C)가 “하이”구간 즉 분주된 클럭 및 분주안된 클럭 모두가 “하이”인 순간에서 변화되는 시점을 갖게되어 글리치 발생을 방지한다.

이상에서 설명한 바와 같이 본 발명은 가변모드변경시 글리치 발생을 방지하여 최소최대클럭 구간폭을 보장함과 아울러 입력클럭을 원하는 가변모드(1, 1/2, 1/4, 1/8 주파수)로 선택하여 시스템의 클럭을 가변시키므로 시스템의 리셀트없이 클럭가변을 할 수 있는 효과가 있다.

Claims

가변모드입력을 2 to 4디코딩하여 1차, 2차 쉬프트시킨 후 제1, 2출력을 오아링하고, 그 오아링신호 및 제3, 4출력을 각기 분주선택신호(REQ₂), (REQ₄), (REQ₈)로 출력하는 가변선택신호발생부(10)와, 입력클럭(CLKIN)을 8비트카운트함과 아울러 그 리플캐리신호(R_C)에 동기시켜 상기 분주선택신호(REQ₂), (REQ₄), (REQ₈)를 래치시킨 후 그 래치된 신호에 따라 상기 8비트카운트에 따른 2, 4, 8 분주클럭(Q_A), (Q_B), (Q_C)중 하나를 선택스위칭하여 출력하는 가변스위칭부(40)와, 상기 가변선택신호발생부(10)의 디코딩 제1출력의 1차 쉬프트 및 2차 쉬프트 출력을 입력받아 상호배타적일때 분주클럭선택모드와 분주안된 클럭선택모드의 변화시점으로 검출하여 원펄스의 가변모드선택검출신호(SETLH), (SETHL)를 출력하는 가변모드선택검출부(20)와, 상기 가변모드선택검출신호(SETLH), (SETHL)를 상기 클럭가변스위칭부(40)의 카운팅리플캐리신호(R_C)에 따라 래치시켜 이에따른 가변모드선택신호(SPEEDSEL)를 발생하는 가변모드선택신호발생부(31)와, 그 가변모드선택신호(SPEEDSEL)에 따라 클럭가변스위칭부(40)의 출력인 분주클럭 또는 분주안된 입력클럭(CLKIN)을 선택하여 최종출력(CLKOUT)하는 가변클럭출럭부(50)로 구성하여 된 것을 특징으로 하는 클럭가변회로.
제1항에 있어서, 가변선택신호발생부(10)는 모드선택입력〔MODE(_{1 : 0})〕에 따라 디코딩하여 출력(Y0N-Y3N)하는 디코더(11)와, 그 디코더(11)의 출력(Y0N-Y3N)을 반전시키는 인버터(I₁₁-I₁₄)와, 그 인버터(I₁₁-I₁₄)의 출력을 1차 쉬프트시키는 제1레지스터(12)와, 그 제1레지스터(12)의 출력을 2차 쉬프트시켜 제3, 4출력(Q₃), (Q₄)을 분주선택신호(REQ₄), (REQ₈)로 출력하는 제2레지스터(13)와, 그 제2레지스터(13)의 제1, 2출력(Q₁), (Q₂)을 오아링하여 분주선택신호(REQ₂)로 출력하는 오아게이트(OR₁₁)로 구성된 것을 특징으로 하는 클럭가변회로.
제1항에 있어서, 클럭가변스위칭부(40)는 입력클럭(CLKIN)을 인버터(I₄₁)를 통해 입력받아 8비트 카운팅하여 2, 4, 8 분주클럭(Q_A), (Q_B), (Q_C) 및 리플캐리(R_C)출력을 하는 카운터(41)와, 그 카운터(41)의 리플캐리(R_C)출력 및 상기 인버터(I₄₁)의 출력을 앤드게이트(AN₄₁)를 통해 합하여 클럭신호로 인가받아 상기 분주선택신호(REQ₂), (REQ₄), (REQ₈)를 래치시키는 레지스터(42)와, 그 레지스터(42)의 출력(Q₀-Q₂)과 상기 카운터(41)의 분주클럭(Q_A), (Q_B), (Q_C)을 각기 앤드조합하는 앤드게이트(AN₄₂-AN₄₄)와, 그 앤드게이트(AN₄₂-AN₄₄)의 출력을 노아게이트(NOR₄₁)를 통해 입력(D)받아 상기 인버터(I₄₁)의 출력클럭에 동기하여 반전출력(Q_N)을 분주클럭출력으로 하는 플립플롭(F₄₁)으로 구성된 것을 특징으로 하는 클럭가변회로.
제1항에 있어서, 가변모드선택검출부(20)는 상기 가변선택신호발생부(10)의 디코딩 제1 출력의 1차 쉬프트 및 2차 쉬프트출력을 각기 직접 및 인버터(I₂₁)를 통해서와 인버터(I₂₂) 통해서 및 직접 인가받아 조합하는 앤드게이트(AN₂₁), (AN₂₂)와, 그 앤드게이트(AN₂₁), (AN₂₂)의 출력에 따라 원펄스가변모드선택검출신호(SETLH), (SETHL)를 출력하는 플립플롭(F₂₁), (F₂₂)으로 구성된 것을 특징으로 하는 클럭가변회로.
제1항에 있어서, 가변모드선택신호발생부(30)는 상기 가변모드선택검출신호(SETLH), (SETHL)를 래치시키는 플립플롭(F₃₁), (F₃₂)과, 상기 카운터(41)의 리플캐리(R_C)출력을 래치시키는 플립플롭(F₃₃)과, 그 플립플롭(F₃₃)의 출력과 각각 상기 플립플롭(F₃₁), (F₃₂)의 출력을 조합하는 앤드게이트(AN₃₁), (AN₃₂)와, 그 앤드게이트(AN₃₁), (AN₃₂)의 출력을 각기 래치시키는 플립플롭(F₃₄), (F₃₅)와, 그 플립플롭(F₃₄), (F₃₅)의 비반전출력을 리세트신호(RESET)와 각기 조합하여 상기 플립플롭(F₃₁), (F₃₂)의 클리어신호로 각기 인가시키는 노아게이트(NOR₃₁), (NOR₃₂)와, 상기 플립플롭(F₃₄), (F₃₅)의 반전출력을 각기 세트(
), 리세트 (
)신호로 인가받아 반전출력 (
)가변모드선택신호(SPEEDSEL)로 출력하는 RS플립플롭부(31)로 구성된 것을 특징으로 하는 클럭가변회로.
제1항에 있어서, 가변클럭출력부(50)는 분주안된 입력클럭(CLKIN)과 상기 클럭가변스위칭부(40)의 출력인 분주클럭을 상기 가변모드선택신호(SPEEDSEL)에 따라 선택하는 멀티플렉서(51)와, 그 멀티플렉서(51)의 출력을 반전시켜 가변클럭출력(CLKOUT)하는 인버터(I₅₁)로 구성된 것을 특징으로 하는 클럭가변회로.