KR950004640B1 - 다중 주파수 발생회로 및 방법 - Google Patents

다중 주파수 발생회로 및 방법 Download PDF

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Abstract

내용 없음.

Description

다중 주파수 발생회로 및 방법
제1도는 종래의 다중 주파수 발생회로를 나타낸 회로도.
제2도는 제1도에 있어서 CK플립플릅의 상세회로도.
제3a∼3d도는 제1도의 동작파형도.
제4도는 본 발명에 의한 다중 주파수 발생회로의 일실시예를 나타낸 회로도.
제5도는 제4도에 있어서 CK 플립플릅의 상세회로도.
제6a∼6e도는 제4도의 동작파형도.
제7도는 제4도에 있어서 3비트 2진 다운 카운터를 이용한 경우를 나타낸 회로도.
제8a∼8f도는 제7도의 동작파형도.
제9도는 제7도의 N비트 2진 카운터수단의 임의의 M값에 따른 분주비를 나타낸 도면.
본 발명은 다중 주파수 발생회로에 관한 것으로, 특히 소정주파수의 클럭신호를 입력하여 N비트의 임의의 값(M)에 따라서 상기 클럭신호를 소정분주비로 분주한 주파수신호를 발생할 수 있는 다중 주파수 발생회로 및 방법에 관한 것이다.
일반적으로 종래의 다중 주파수 발생회로는 임의의 카운터값을 플립플롭에 설정하기 위하여 디코딩 로직이나 추가의 콘트를 로직을 사용하였다.
제1도는 종래의 다중 주파수 발생회로를 나타낸 회로도이다.
제1도에 도시된 회로도의 구성은, 클럭신호와 리셋신호를 입력으로 하는4단 카운터(1)과, 일측입력단자에는 상기 4단 카운터(1)의 각 출력신호가 인가되고 다른 일측 입력단자에는 설정된(여기서는 편의상 1001로함) 일정한 값이 인가되는 익스클루시브 노아게이트(2∼5)와, 상기 익스클루시브 노아게이트(2∼5)의 각출력신호를 입력으로 하는 낸드게이트(6)와, 상기 낸드게이트(6)의 출력신호를 입력으로 하는 인버터(7)와, 상기 인버터(7)의 출력신호와 상기 클럭신호와 상기 리셋신호를 입력으로 하는 CK플립플릅(8)으로 이루어진다.
제2도는 제1도에 있어서, CK플립플릅(8)의 상세회로도이다.
제2도에 도시된 회로도의 구성은, 낸드게이트 2개(13,17)와, 인버터 2개(15,19)와, 전송게이트 4개(12,14,16,18)로 이루어진 D플립플롭(11)과, 낸드게이트 2개(25,26)와, 낸드게이트(25)의 입력단에 연결되는 오아게이트(24)로 이루어진 래치(23)와, 클럭입력용 인버터(21,22)와, 출력단용 인버터(27,28)로 이루어지며, 리셋단자(RESET)는 D플립플롭(11)의 낸드게이트(13,17)로 연결되는 동시에 낸드게이트(13,17)의 출력신호가 인가되는 래치(3)의 입력으로도 연결되고, 입력단자(IN)는 D플립플롭(11)의 전송게이트(12)로 연결되고, 클럭단자(CK)는 인버터(21,22)를 통해 D플립플롭(11)의 전송게이트(12,14,16,18)의 제어단자로 연결되고, 래치(23)의 출력신호가 인버터(27,28)를 통해 출력단자(Q)로 출력된다.
그러면 종래의 다중 주파수 발생회로의 동작을 제3도의 동작파형도를 참조하여 설명하기로 한다.
우선 외부에서 "1001"이라는 신호를 익스클로시크 노아게이트(2∼5)에 프리세팅시켜두고, 4단 카운터(1)는 클럭신호(CK)에 동기되어 카운팅을 시작하게 된다.
4단 카운터(1)의 출력(제3b도)이 "1000"까지 인버터(7)의 출력(제3C도)은 "0"상태에 있게 되지만 "1001"이 되면 인버터(7)의 출력(제3C)은 "1"로 변하게 된다. 그리고 CK플립플릅(8)은 리셋신호(RESET)(제3A도)가 "하이"인 동안 입력신호(IN)가 "0"에서 "1"로 변하는 상태를 검출하여 새로운 펄스(제3D도)를 발생시켜 출력하는데, 이 출력신호(제3D도)는 리셋신호(제3A도)가 "로우"가 될 때까지 전상태를 유지한다.
상술한 바와 같이 종래의 다중 주파수 발생회로는 카운터값을 디코딩 로직을 통해 플립플롭에 설정하거나, 추가의 콘트롤 로직을 사용함으로써 회로가 복잡해 질뿐아니라 프로그래머블한 다중 주파수를 발생시키기 어려운 문제점이 있었다.
따라서 본 발명의 목적은 소정 주파수의 클럭신호를 입력하여 N비트의 임의의 값(M)에 따라서 상기 클럭신호를 소정분주비로 분주한 주파수신호를 프로그래머블에게 발생할 수 있는 다중 주파수 발생방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 다중 주파수 발생방법을 실현하는데 가장 적합한 다중 주파수 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 다중 주파수 발생방법은 소정주파수(f1)의 클럭신호를 입력하여 N비트의 임의의 값(M)에 따라서 상기 클럭신호를 소정분주비로 분주한 주파수(f0)를 가진 신호를 발생할 수 있는 다중 주파수 발생방법에 있어서, 상기 임의의 값(M)을 입력하는 단계 ; 상기 입력된 임의의 값(M)만큼 상기 클럭신호를 다운카운팅하는 단계 ; 상기 M값의 다운카운팅이 완료된 시점부터 N비트 2진 카운팅을 하는 단계 ; 상기 M값의 다운팅값과 상기 N비트 2진 카운팅값에 따라 다음식 f0=fi/{(2N+M)×2}으로 결정되는 주파수(f0)를 가진 신호를 발생하는 단계 ; 및 상기 N비트 2진 카운팅이 완료된 시점에서 상기 입력단계부터 상기 발생단계를 반복하는 단계로 이루어진 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 다중 주파수 발생회로는 소정주파수의 클럭신호를 입력하여 N비트의 임의의 값(M)에 따라서 상기 클럭신호를 소정분주비로 주파수신호를 발생할 수 있는 다중 주파수 발생회로에 있어서, 상기 N비트의 임의의 값(M)이 로딩될때마다 상기 클럭신호를 입력하여 M값을 카운트하고, 이어서 2N값을 카운트하기 위한 N비트 2진 카운터 수단 ; 상기 N비트 2진 카운터수단의 출력을 조합하여 상기 M값의 카운터 종료시점과 상기 2N값의 카운트 종료시점을 검출하기 위한 검출수단 ; 상기 검출수단의 출력신호를 클럭으로 입력하여 2분주하기 위한 제1분주기 ; 상기 제1분주기의 출력신호를 클럭으로 입력하여 2분주하기 위한 제2분주기 ; 상기 제1분주기의 출력신호에 따라 상기 검출수단의 출력신호중 상기 2N값의 카운트 종료시점에 대응하는 신호를 게이트해서 상기 M값의 로드인에이블신호로 발생하는 로드인에이블신호발생수단 ; 및 상기 로드인에이블신호에 따라 상기 N비트의 M값을 상기 N비트 2진 카운터수단에 로드하기 위한 데이터 로드하기 위한 데이터 로딩수단을 포함함을 특징으로 한다.
이하 본 발명에 의한 다중 주파수 발생회로에 대하여 첨부된 도면을 참조하여 설명하기로 한다.
제4도는 본 발명에 의한 다중 주파수 발생회로의 일실시예를 나타낸 회로도이다.
제4도에 도시된 회로도의 구성은, 상기 N비트의 임의의 값(M)이 로딩될때마다 상기 클럭신호를 입력하여 M값을 카운트하고, 이어서 2N값을 카운트 하기 위한 N비트2진 카운터수단(10)과, 상기 N비트 2진 카운터수단(10)의 출력을 조합하여 상기 M값의 카운트 종료시점과 상기 2N값의 카운트 종료시점을 검출하기 위한 검출수단(20)과, 상기 검출수단(20)의 출력신호를 클럭으로 입력하여 2분주하기 위한 제1분주기(30)와, 상기 제1분주기(30)의 출력신호를 클럭으로 입력하여 2분주하기 위한 제2분주기(40)와, 상기 제1분주기(30)의 출력신호에 따라 상기 검출수단(20)의 출력신호중 상기 2N값의 카운트 종료시점에 대응하는 신호를 게이트해서 상기 M값의 로드인 에이블신호로 발생하는 로드인에이블 신호발생수단(50)과 상기 로드인에이블신호에 따라 상기 N비트의 M값을 상기 N비트 2진 카운터수단(10)에 로드하기 위한 데이터 로딩수단(60)으로 이루어진다.
또한 N비트 2진 카운터수단(10)은 (T)입력단자에는 VDD가 인가되고, (CK)입력단자에는 주파수(f1)의 클럭신호가 인가되는 T플립플롭(TFF1)과, 각각 전단의 T플립플롭(TFF1∼TFFN-1)의 (T)입력단자와 (Q)출력단자에 대해 앤드논리를 수행하기 위한 앤드게이트(A1∼AN-1)와, (T)입력단자에는 각각 앤드게이트(A1∼AN-1)의 출력신호가 인가되고, (CK)입력단자에는 주파수(f1)의 클럭신호가 인가되는 T플립플롭(TFF2∼TEEN)으로 구성되고, 검출수단(20)은 T플립플롭(TFF1∼TFFN)의 (Q)출력신호에 대해 낸드논리를 수행하기 위한 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시키기 위한 인버터(IV1)로 구성되고, 제1분주기(30)는 인버터(IV1)의 출력신호를 반전시키기 위한 인버터(IV2)와, (CK)입력단자에는 인버터(IV2)의 출력신호가 인가되고, (CKB)입력단자에는 인버터(IV2)의 입력신호가 인가되고, (CL)단제에는 리셋신호(RS)가 인가되는 제1CK플립플롭(CKFF1)으로 그성되고, 제2분주기(40)는 (CK)입력단자에는 제1CK플립플롭(CKFF1)의 (Q)출력신호가 인가되고, (CKB)입력단자에는 인버터(IV2)의 입력신호가 인가되고, (CL)단자에는 리셋신호(RS)가 인가되는 제1CK플립플롭(CKFF1)으로 구성되고, 제2분주기(40)는 (CK)입력단자에는 제1CK플립플롭(CKFF1)의 (Q)출력신호가 인가되고, (CL)단자에는 리셋신호(RS)가 인가되고, (Q)출력단자에서 주파수(f0)의 신호를 출력하는 제2CK플립플롭(CKFF2)으로 구성되고, 로드인에이블신호발생수단(50)은 인버터(IV1)의 출력신호와 제1CK플립플롭(CKFF1)의 (Q)출력신호에 대해 낸드논리를 수행하기 위한 낸드게이트(ND2)로 구성되고, 데이타 로딩수단(60)은 낸드게이트(ND2)의 출력신호와 각 임의의 M값(D1∼DN)에 대해 오아논리를 수행하기 위한 오아게이트(OR1∼ORN)와, 리셋신호(RS)와 각 오아게이트(OR1∼ORN)의 출력 신호에 대해 앤드논리를 수행하여 T플립플롭(TFF1∼TFFN)의 클리어(CL)단자로 인가하기 위한 앤드게이트(AD1∼ADN)로 구성된다.
제5도는 제4도에 있어서 제1분주기(30) 및 제2분주기(40)를 구성하는 CK플립플롭의 상세회로도이다.
제5도에 도시된 회로도의 구성은, (CKB)신호와 (CK)신호의 논리에 따라 이전의 (Q)출력신호를 전송하는 전송게이트(SG1)와, 일측 입력단자에는 (CL)단자가 접속되고, 다른 일측 입력단자에는 전송게이트(SG1)의 출력단자가 접속되는 낸드게이트(ND3)와, (CKB)신호와 (CK)신호와 논리에 따라 낸드게이트(ND3)의 출력신호를 반전시켜 낸드게이트(ND3)의 다른 일측 입력단자로 인가하는 트라이버터(TI1)로 구성되는 제1래치(31)와, (CKB)신호와 (CK)신호의 논리에 따라 낸드게이트(ND3)의 출력신호를 반전시키는 트라이 인버트(TI2)와, 일측 입력단자에는 (CL)단자가 접속되고, 다른 일측 입력단자에는 트라이 인버터(TI3)의 출력단자가 접속되고, 출력단자는 (Q)단자와 접속되는 낸드게이트(ND4)와, (CKB)신호와 (CK)신호 논리에 따라 낸드게이트(ND4)의 출력신호를 반전시켜 낸드게이트(ND4)의 다른 일측 입력단자로 인가하는 트라이 인버터(TI2)로 구성되는 제2래치(32)와, 낸드게이트(ND4)의 출력신호를 반전시켜 (Q)단자로 출력하기 위한 인버터(IV3)로 이루어진다.
제6A∼6E도는 제4도의 동작파형도로서, 제6A도는 N개의 T플립플롭(TFF1∼TFFN)에 인가되는 주파수(f1)의 클럭신호이고, 제6B도는 제1분주기(10)인 제1CK플립플롭(CKFF1)의 (CK)단자에 인가되는 신호 (b점)이고, 제6C도는 제2CK플립플롭(CKFF2)의 (CK)단자에 인가되는 신호(c점)이고, 제6D도는 낸드게이트(ND2)의 출력신호(d점)이고, 제6E도는 제2분주기(40)인 제2CK플립플롭(CKFF2)의 (Q) 단자에서 출력되는 주파수(f0)의 신호를 나타낸 것이다.
제7도는 제4도에 있어서 3비트 2진 다운 카운터를 이용한 경우를 나타낸 회로도로서, N비트 2진 카운터수단(10)이 3개의 T플립플롭(TFF1∼TFF3)으로 구성되어 주파수(f1)의 클럭신호에 동기되어 3비트를 카운팅 하는 것을 제외하고는 제4도의 회로도와 동일 하므로 나머지 구성은 생략하기로 한다.
제8A∼8F도는 제7도의 동작파형도서, 제8A도는 제1,2CK플립플롭(CKFF1,2)의 (CL)단자 및 앤드게이트(AD1∼AD3)에 인가되는 리셋신호(RS)이고, 제8B도는 3개의 T플립플롭(TFF1∼TFF3)에 인가되는 주파수(f1)의 클럭신호이고, 제8C도는 제1CK플립플롭(CKFF1)의 (CK)단자에 딘가되는 신호(b점)이고, 제8D도는 제2CK플립플롭(CKFF2)의 (CK)단자에 인가되는 신호(c점)이고, 제8E도는 낸드게이트(ND2)의 출력신호(d점)이고, 제8F도는 제2CK플립플롭(CKFF2)의 (Q)단자에서 출력되는 주파수(fo)의 신호를 나타낸 것이다.
제9도는 제7도의 N비트 2진 카운터수단(10)의 카운팅 시작값인 M값에 따른 분주비(Divder Ratio)를 나타낸 도면이다, 여기서
분주비(Divider Ratio) k=(2N+M)*2
(N : 카운터 비트수, M : 1,2,…2N: 카운팅시작값의 아래수순에 해당하는 값)
로 나타내어진다.
N비트 2진 카운터수단(10)에서는 인가되는 클럭신호(제6A도)에 동기되어 로드인에이블신호(제6D도) 발생시마다 N비트의 임의의 값(M)(D1∼DN)이 T플립플롭(TFF1∼TFFN)의 (CL)단자에 인가되므로 선택적으로 T플립플롭(TFF1∼TFFN)이 리셋되어 N비트의 N비트의 임의의 값(M)(D1∼DN)에서부터 카운팅을 시작하고, 이어서 2N값을 카운트한다.
검출수단(20)에서는 N비트 2진 카운터수단(10)의 부출력단자에서 출력되는 신호를 낸드한 낸드게이트(ND1)의 출력신호(제6B도)를 인버터(IV1)를 통해 반전시켜 제1분주기(30)로 인가한다.
제1분주기(30)에서는 검출수단(20)의 출력신호를 인버터(IV2)를 통해 반전시킨 신호(제6C도)를 하강 에지에서 동작하는 제1CK플립플롭(CKFF1)의 (CK)단자에 인가하여 2분주시켜 사용자가 원하는 주파수의 2배의 주파수를 갖는 신호를 제2분주기(40)로 출력한다.
제2분주기(40)는 제1분주기(30)와 동일한 동작을 하는 CK플립플롭으로 구성되어 있으므로 제2CK플립플롭(CKFF2)의 (Q)단자에서는 듀티 50%의 원하는 주파수를 갖는 신호(제6E도)가 출력된다.
로드인에이블신호발생수단(50)은 제1분주기(30)의 출력신호에 따라 검출수단(20)의 출력신호중 2N값의 카운트 종료시점에 대응하는 신호를 게이트해서 N비트의 임의의 M값의 로드인에이블신호로 발생시켜 데이터 로딩수단(60)으로 인가한다.
데이터 로딩수단(60)에서는 원하는 주파수를 얻기 위하여 특정레지스터에 저장되어 있는 카운팅 시작값 즉, N비트의 임의의 값(M)(D1∼DN)을 N비트 2진 카운터수단(10)에 공급하기 위해, N비트의 임의의 값(M)(D1∼DN)과 로드에이블신호발생수단(50) 즉, 낸드게이트(DN2)로부터 출력되는 로드인에이블신(제6D도)에 대해 오아논리를 수행한 오아게이트(ORI∼ORN)의 출력신호와 카운터 리셋신호(RS)를 앤드한 앤드게이트(AD1∼ADN)의 출력신호를 T플립플롭(TFF1∼TFFN)의 클리어(CL)단자에 인가한다. 즉, 로드인에이블신호(제6D도)가 발생할때마다 N비트의 임의의 값(M)(D1∼DN)을 N비트 2진 카운터수단(10)에 공급하게 된다.
여기서 제7도에 도시된 3비트 2진 다운 카운터를 이용한 경우를 참조하여 본 발명에 대하여 더욱 상세히 설명하기로 한다.
제7도는 3비트 동기형 2진 다운 카운터로 구성된 것으로써, N비트의 임의의 M값(D1∼D3)이 "10"일 경우를 예로 한 것이다.
앤드게이트(AD1∼AD3) 및 제1,2CK플립플롭(CKFF1,2)의 (CL)단자에 인가되는 리셋신호(RS)(제8A도)가 "0"이면 T플립플롭(TFF1∼TFF3)의 (Q)단자의 출력신호가 "0"가 되고, 제1,2CK플립플롭(CKFF1,2) 또한 클리어상태가 되어 회로 전체가 디스에이블상태가 되고, 리셋신호(RS)가 "1"이면 회로전체가 인에이블상대가 된다.
리셋신호(RS)가 "1"인 상태에서, 제1CK플립플롭(CKFF1)의 (CK)단자신호(제8C도)는 T플립플롭(TFF1∼TFF3)에 인가되는 주파수(f1)의 클럭신호(제8B도)의 하강 에지에서 "0"가 "1"로 바뀌고, 제2CK플립플롭(CKFF2)의 (CK)단자신호(제8D도)는 제1CK플립플롭(CKFF1)의 (CK)단자신호(제8C도)이 하강 에지에서 "0"가"1"로 바뀐다.
로드인에이블신호발생수단(50)인 낸드게이트(ND2)의 출력신호(제8E도)가 발생할때마다 데이터 로딩수단(60)은 특정 레지스터에 저장되어 있는 N비트의 임의의 M값(D1∼D3)인 "10"을 N비트 2진 카운터수단(10)을 구성하는 T플립플롭(TFF1∼TFF3)의 (CL)단자로 공급하여 N비트 2진 카운터수단(10)의 출력단자를 "10"으로 설정한다.
이어서 N비트 2진 카운터수단(10)은 주파수(f1)의 클럭신호(제8B도)에 동기되어 "10"⇒"100"⇒"0"으로 카운팅을 수행하고, 이때 T플립플롭(TFF1∼TFF3)의 출력단자가 "0"이 되면 부출력단자가 "111"이 되어 제1분주기(30)인 제1CK플립플롭(TFF1)의 (CK)단자신호(제8C도)는 "1"에서 "0"으로 바뀌고, N비트 2진 카운터수단(10)은 다음 클럭신호부터 다신 "111"⇒"11"…⇒"0"으로 카운팅을 수행하다가 로드인에이블신호(제8E도)가 발생하였을 때 다시 "10"⇒"100"⇒"0"으로 카운팅을 수행하는 과정을 반복한다.
제1CK플립플롭(CKFF1)의 출력신호는 (CK)단자신호의 하강에지에서 토글하고, 제1CK플립플롭(CKFF1)의 출력신호가 50% 듀티를 갖지 못하므로 제2분주기(40)인 제2CK플립플롭(CKFF2)에 의해 50% 듀티를 가지면서 제1CK플립플롭(CKFF1)의 출력신호의 1/2배인 주파수를 얻을 수 있다. 따라서
분주비(Divder Ratio) k=(2N+M)*2
(N : 카운터 비트수, M : 1,2,…2N: 카운팅시작값의 아래수순에 해당하는 값)
에서, N=3이고, M=3이므로 k=22가 되어 제2CK플립플롭(CKFF2)의 출력신호의 주파수(fo)는 (fi/22)가 되고, 제1CK플립플롭(CKFF1)의 출력신호의 주파수는(fi/22)가 되고, 제1CK플립플롭(CKFF1)의 출력신호의 주파수는(fi/11)가 됨을 알 수 있다.
즉, 제9도에 도시된 바와 같이 카운팅 시작값에 따라서 입력되는 클럭신호의 주파수에 대해 여러가지 분주비로 다양한 주파수를 발생시킬 수 있다.
상술한 바와 같이 본 발명에 의한 다중 주파수 발생회로에서는 몇 비트의 카운터를 구성할 것인지를 카운터의 클리어단자에 설정되는 카운팅 시작값에 따라서 인가되는 클럭신호에 대해 다양한 주파수를 발생시킬 수 있는 효과가 있다.

Claims (10)

  1. 소정주파수의 클럭신호를 입력하여 N비트의 임의의 값(M)에 따라서 상기 클럭신호를 소정분주비로 분주한 주파수신호를 발생할 수 있는 다중 주파수 발생회로에 있어서, 상기 N비트의 임의의 값(M)이 로딩될때마다 상기 클럭신호를 입력하여 M값을 카운트하고, 이어서 2N값의 카운트하기 위한 N비트 2진 카운터수단 ; 상기 N비트 2진 카운터수단의 출력을 조합하여 상기 M값의 카운트 종료시점과 상기 2N값의 카운트 종료시점을 검출하기 위한 검출수단 ; 상기 검출수단의 출력신호를 클럭으로 입력하여 2분주하기 위한 제1분주기 ;상기 제1분주기의 출력신호를 클럭으로 입력하여 2분주하기 위한 제2분주기 ; 상기 1분주기의 출력신호에 따라 상기 검출수단의 출력신호중 상기 2N값의 카운트종료시점에 대응하는 신호를 게이트해서 상기 M값의 로드인에이블신호로 방생하는 로드인에이블 신호발생수단 ; 및 상기 로드인에이블신호에 따라 상기 N비트의 M값을 상기 N비트 2진 카운터수단에 로드하기 위한 데이타 로딩수단을 구비하는 것을 특징으로 하는 다중주파수 발생회로.
  2. 제1항에 있어서, 상기 N비트 2진 카운터수단은 상기 N비트 2진 카운터수단을 리셋시킬뿐 아니라 상기 N비트의 M값이 인가되는 클리어단자를 가진 N비트 2진 동기형 다운 카운터로 구성한 것임을 특징으로 하는 다중 주파수 발생회로.
  3. 제1항에 있어서, 상기 제1 또는 제2분주기는 제2분주기는 클럭신호의 하강에지에서 동작하는 CK플립플롭으로 구성한 것임을 특징으로 하는 다중 주파수 발생회로.
  4. 제3항에 있어서, 상기 CK플립플롭은 상기 클럭신호의 논리값이 "1"에서 "0"으로 바뀔때까지 출력값을 일시저장하기 위한 제1래치 ; 상기 클럭신호의 논리값이 "1"에서 "0"으로 바뀌면 상기 제1래치의 출력값을 논리조합하여 출력하기 위한 제2래치 ; 및 상기 제2래치의 출력신호를 반전시키기 위한 인버터로 구성된 것임을 특징으로 하는 다중 주파수 발생회로.
  5. 제1항에 있어서, 상기 검출수단은 상기 N비트 2진 카운터수단의 부출력신호를 입력하여 논리곱하는 논리게이트회로로 구성한 것임을 특징으로 하는 다중 주파수 발생회로.
  6. 제1항에 있어서, 상기 로드인에이블신호발생수단은 낸드게이트로 구성한 것임을 특징으로 하는 다중 주파수 발생회로
  7. 제1항에 있어서, 상기 데이터 로딩수단은, 상기 로드인에이블신호방생수단의 출력신호와 상기 각 N비트의 M값에 대해 오아논리를 수행하기 위한 N개의 오아게이트; 및 리셋신호와 상기 오아게이트의 출력신호에 대해 엔드논리를 수행하여 상기 N비트 2진 카운터수단의 클리어단자로 인가하기 위한 N개의 앤드게이트로 구성된 것임을 특징으로 하는 다중 주파수 발생회로.
  8. 제1항에 있어서, 상기 제2분주기에서 출력되는 신호의 주파수는 상기 N비트 2진 카운터수단을 몇 비트의 카운터로 구성할 것인지와 상기 데이터 로딩수단으로부터 로딩되는 상기 M값에 따라서 가변됨을 특징으로 하는 다중주파수 발생회로.
  9. 제1항에 있어서, 상기 소정분주비는 (2N+M)*2로 나타내어짐을 특징으로 하는 다중 주파수 발생회로.
  10. 소정주파수(f1)의 클럭신호를 입력하여 N비트의 임의의 값(M)에 따라서 상기 클럭신호를 소정분주비로 분주한 주파수(fo)를 가진 신호를 발생할 수 있는 다중 주파수 발생방법에 있어서, 상기 임의의 값(M)을 입력하는 단계 ; 상기 입력된 임의의 값(M)만큼 상기 클럭신호를 다운카운팅하는 단계 ; 상기 M값의 다운 카운팅 완료된 시점부터 N비트 2진 카운팅을 하는 단계 ; 상기 M값이 다운카운팅값과 상기 N비트 2진 카운팅값에 따라 다음식 fo=f1{(2N+M)×2} 으로 결정되는 주파수(fo)를 가진 신호를 발생하는 단계 ; 및 상기 N비트 2진 카운팅이 완료된 시점에서 상기 입력단계부터 상기 발생단계를 반복하는 단계로 이루어진 것을 특징으로 하는 다중 주파수 발생방법.
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