KR970009785B1 - 임의 분주클럭 발생회로 - Google Patents

Abstract

내용 없음.

Description

임의 분주클럭 발생회로

제1도는 본 발명에 따르는 임의 분주클럭 발생 회로도.

제2도는 제1도에 따르는 짝수 출력 분주클럭의 타이밍도.

제3도는 제1도에 따르는 홀수 출력 분주클럭의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

100 : 분주클럭 설정부 200 : 홀수 분주부

226,201-208 : 제1홀수클럭 발생부 266,211∼218 : 제2홀수클럭 발생부

230 : 제1선택부 240 : 제2선택부

221-221,225 : 제2리셋부 261-263,265 : 제2리셋부

250 : 홀수분주 클럭 래치부 300 : 짝수 분주부

320,301∼308 : 짝수클럭 발생부 330,340,350,360 : 짝수 리셋부

370 : 짝수 선택부 380 : 짝수 분주 클럭 래치부

400 : 임의 분주클럭출력부

본 발명은 일렉트로닉 주파수 분주회로(frequency divider circuit)에 관한 것으로서, 특히, 인가되는 기준 클럭 주파수를 이용하여 홀수(odd) 및 짝수(even) 분주비를 가지는 클럭 주파수를 발생할 수 있는 임의 분주클럭 발생회로에 관한 것이다.

일반적으로, 전자 디바이스를 가지는 디지탈 회로나 디지탈 통신 시스템등과 같은 디지탈 일렉트로닉스의 다양한 분야에서는 기준 클럭 주파수를 원하는 분주비로 분주하는 분주기가 광범위하게 사용되어왔다. 그러한 분주기는 어떠한 시스템에서 원하는 다수의 분주클럭을 하나의 기준 주파수 신호를 이용하여 시스템에 제공하므로, 시스템내에 설치되어 설정된 클럭 주파수를 발생하는 크리스탈 발진기의 사용 갯수를 줄여준다. 상기 다수의 분주클럭은 어떠한 시스템내에서 처리하고자 하는 수신신호를 비교, 분리 또는 결합하기 위해 보조신호로서 사용되거나 수신신호에 대한 마스킹 신호로서 다양하게 사용될 수 있다. 특히, 그러한 분주클럭은 부호분할 다중접근 방식의 음성신호 처리변환 장치에 있어서 음성신호의 압축율을 높이기 위한 보조신호로서 유용하게 사용된다.

종래의 이러한 다지탈 일렉트로닉스 분야에서 사용된 분주기는 통상 크리스탈 발진기 또는 외부 회로에서 제공되는 기준 클럭 주파수(이하에서는 기준 클럭이라 침함)를 수신하여 상기 기준클럭에 대해 1/2, 1/4, 1/8, 1/16배의 분주 클럭을 생성하는 것이 비교적 쉬웠다. 그러나, 상기 기준 클럭에 대한 2이상의 정수 분주비 1/(N+2), 즉, 1/2, 1/3, 1/4, 1/5, 1/6, … 1/(N+2)의 출력 클럭을 하나의 회로내에서 생성하기 어려웠었다(여기서, 상기 N은 자연수를 의미함). 왜냐하면, 상기한 2 이상의 정수 분주비, 즉 기준 클럭에 대한 홀수 및 짝수분주를 얻기 위해서는 카운터등과 같은 소자를 다수개 사용해야 하고, 또한 래치소자와의 복잡한 연결 구성을 포함해야 하므로 하나의 집적회로에 구성하기가 힘들기 때문이다.

그러므로, 원하는 홀수 및 짝수클럭을 얻기 위해서 차라리 발진기를 따로 따로 설계하여 그로부터 제공받는 편이 오히려 쉬웠다. 이러한 설계의 어려운 문제점 뿐만 아니라 종래에는 회로소자의 지연오차에 기인하여 기준 클럭에 대해 정확한 분주비를 갖는 다수의 클럭을 얻는데 세심한 주의와 노력을 필요로 해왔다.

따라서, 본 발명의 목적은 상기한 바와 같은 종래의 문제점을 해소할 수 있는 분주클럭 발생회로를 제공함에 있다.

본 발명의 다른 목적은 간단한 상용 소자를 사용함에 의해 집적회로화가 용이한 임의 분주클럭 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 인가되는 기준 클럭 주파수를 이용하여 정확한 홀수 및 짝수 분주비를 가지는 다수의 클럭 주파수를 발생하기 위한 임의 분주클럭 발생회로를 제공함에 있다.

상기의 목적들을 달성하기 위한 본 발명은, 기준클럭을 분주하여 1/N(여기서, N은 2이상의 자연수) 출력클럭을 발생하기 위한 임의 분주클럭 발생회로는 : 인가되는 분주지정 데이타에 응당하여 홀수/짝수 분주된 출력클럭을 지정하는 제1선택신호 및 설정 분주값을 지정하는 제2선택신호를 생성하는 분주클럭 설정부와; 리셋단을 각기 가지며 서로 종속접속된 형태로 이루어진 목수의 지연소자를 포함하며, 사이 기준클럭의 반전된 클럭의 제1천이에 응답하여 상기 반전클럭의 N번째 제2천이까지의 구간동안 제1논리레벨을 각기 출력하고 상기 반전클럭의 N번째 제2천이에 응답하여 상기 제1논리레벨과 동일한 구간동안 상기 제1논리레벨의 반대레벨이 되는 제2논리레벨을 각기 출력하는 제1홀수클럭 발생부와; 상기 리셋단을 각기 가지며 서로 종속접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 상기 제2천이에 응답하여 상기 기준클럭의 N번째 제1천이까지의 구간동안 제2논리레벨을 각기 출력하고 상기 기준클럭의 N번째 제1천이에 응답하여 상기 제2논리레벨과 동일한 구간동안 상기 제2논리레벨의 반대 레벨이 되는 제1논리레벨을 각기 출력하는 제2홀수클럭 발생부와 : 상기 제2선택신호에 응답하여 상기 제1홀수클럭 발생부로부터 제공되는 제1홀수클럭 출력들중의 하나를 선택하여 출력하는 제1선택부와; 상기 제2선택신호에 응답하여 상기 제2홀수클럭 발생부로부터 제공되는 제2홀수클럭 출력들 중의 하나를 선택출력하는 제2선택부와; 상기 제1홀수클럭 발생부의 출력 클럭을 소정주기로 클리어하기 위해 상기 제2선택부의 선택된 출력을 소정시간 버퍼링한 신호와 인가되는 리셋신호를 서로 게이팅함에 의해 발생된 게이팅 신호를 상기 제1홀수클럭 발생부내의 각 지연소자의 리셋단에 공통으로 제공하는 제1리셋부와; 상기 제2홀수클럭 발생부의 출력 클럭을 소정주기로 클리어하기 위해 상기 제1선택부의 선택된 출력을 소장시간 버퍼링한 신호와 상기 리셋신호를 서로 게이팅함에 의해 발생된 게이팅 신호를 상기 제2홀수클럭 발생부내의 각 지연소자의 리셋단의 공통으로 제공하는 제2리셋부와; 상기 제1선택부의 선택된 툴력에 응답하여 세트되고 상기 제2선택부의 선택된 출력에 응답하여 리셋되어, 상기 제2선택신호에 대응되어 출력될 상기 홀수클럭을 래치출력하는 홀수분주 클럭 래치부와; 리셋단을 각기 가지며 서로 종속접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 제1천이에 응답하여 상기 기준클럭의 짝수번째 제1천이까지의 구간동안 제1논리레벨을 각기 출력하고 상기 기준클럭의 짝수번째 제1천이에 응답하여 상기 제1논리레벨과 동일한 구간동안 상기 제1논리레벨의 반대레벨이 되는 제2논리레벨을 각기 출력하는 짝수클럭 발생부와; 상기 제2선택신호에 응답하여 상기 짝수클럭 발생부로부터 제공되는 짝수클럭 출력들 중의 하나를 선택하여 출력하는 짝수 선택부와; 상기 짝수클럭 발생부의 출력클럭을 소정주기로 클리어하기 위해 상기 짝수 선택부의 선택된 출력을 소정시간 버퍼링한 신호와 상기 리셋신호를 서로 게이팅함에 의해 발생된 게이팅 신호를 상기 짝수클럭 발생부 내의 각 지연소자의 리셋단에 공통으로 제공되는 짝수 리셋부와; 상기 짝수 선택부의 선택된 출력을 입력하여 래치출력하는 짝수분주 클럭 래치부와; 상기 홀수분주 클럭 래치부에서 제공되는 홀수분주 클럭과 상기 짝수분주 클럭 래치부에서 제공되는 짝수분주 클럭가운데 어느 하나를 상기 제1선택신호에 응답하여 선택적으로 최종 출력하는 임의 분주 클럭 출력부를 포함한다. 여기서, 상기 제1, 2홀수클럭 발생부 내의 상기 지연소자는 디형 플립플롭을 사용하는 것이 바람직하다. 상기에서 사용된 용어중 제1천이가 클럭의 라이징 에지(rising edge)를 의미할 경우에 제2천이는 클럭의 폴링에지를 말한다. 또한, 제1논리레벨이 로직 하이를 의미할 경우에 제2논리레벨은 로직 로우를 말한다.

상기한 본 발명의 구성에 따르면, 사용자가 원하는 임의의 분주클럭을 정확하게 얻을 수 있는 장점이 있으며, 범용의 회로소자를 사용함으로써 회로의 구현가격이 저렴하고, 또한, 하나의 팩키지내에 구성을 집적화할 수 있으므로 구조가 콜팩트해지는 효과가 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 이하의 설명에서, 그러한 회로소자등에 대한 상세한 도면들이 본 발명의 보다 철저한 이해를 돕기 위해 설명된다. 그러나, 당해 기술분야에 숙련된 자에게 있어서는 본 발명이 그러한 상세 항목들이 없이 상기의 설명만으로도 실시될 수 있다는 것이 명백한 것이다. 또한, 잘 알려진 일반 소자의 기본적 특징 및 기능들은 본 발명의 기술적 사상을 모호하지 않도록 하기 위해 상세히 설명하지 않는다.

제1도에는 클럭발생기 등의 외부소자에서 인가되는 기준클럭 주파수를 이용하여 홀수 및 짝수 분주비를 가지는 클럭 주파수를 발생하는 임의 분주클럭 발생회로가 본 발명의 실시예로서 도시되어 있다. 제1도에 도시된 임의 분주클럭 발생회로를 참조하면, 기준클럭을 분주하여 1/N(여기서, N은 2이상의 자연수)출력클럭을 발생하기 위해, 분주클럭 설정부(100), 홀수 분주부(200), 짝수 분주부(300), 및 임의 분주클럭 출력부(400)를 포함한다. 상기 홀수 분주부(200)는 제1홀수클럭 발생부(226)(201-208), 제2홀수클럭 발생부(266)(211-218), 제1선택부(230), 제2선택부(240), 제1리셋부(221-223)(255), 제2리셋부(261-263)(265) 및 홀수분주 클럭 래치부(250)를 포함하여 이루어진다. 상기 짝수 분주부(300)는 짝수클럭 발생부(320)(301-308), 짝수 선택부(370), 짝수 리셋부(330)(340)(350)(360), 및 짝수분주 클럭 래치부(380)를 갖는다.

상기 분즈클럭 설정부(100)는 입력단(D0-D3)으로 인가되는 분주지정 데이타에 응답하여 홀수/짝수 분주된 출력클럭을 지정하는 제1선택신호를 출력단(Q0)으로 제공하고, 설정 분주 값을 지정하는 제2선택신호를 출력단(Q1)(Q2)(Q3)으로 출력한다. 여기서, 상기 분주클럭 설정부(100)는 홀수/짝수분주를 지정하는 1비트와 기준클럭에 대해 8가지의 종류의 홀수 또는 짝수분주 값을 지정할 경웨 필요한 3비트, 총 4비트 입력을 가지는 D형 플립플롭을 사용하였다. 그러므로 이 경우에 사용자는 프로세서의 입력장치를 통해 원하는 분주값을 지정하면 상기 제1, 2선택신호가 상기 설정부(100)에서 생성된다. 또한, 상기 설정부(100)를 딥 스위치 등으로 구성하여 수조작으로 분주을 설정하는 것도 가능하다.

상기 홀수 분주부(200) 내의 상기 제1홀수클럭 발생부(226)(201-208)는 리셋단(RES)을 각기 가지며 서로 종속접속된 형태로 이루어진 8개의 디형 플립플롭(201-208) 및 기준클럭(RFF)을 반전하는 인터버(226)를 포함하며, 상기 각각의 플립플롭(201-208)은 상기 기준클럭(REF)의 반전된 클럭의 라이징 에지(rising edge)에 응답하여 상기 반전클럭의 N번째 폴링 에지(falling edge)까지의 구간 동안 논리 '하이(high)'를 각기 출력하고 사기 반전클럭의 N번째 폴링 에지에 응답하여 상기 논리 '하이'와 동일한 구간 동안 논리 '로우(low)'를 각기 출력한다. 이를 보다 더 상세히 설명하기 위해 제3도를 참조한다.

제3에서 나타나는 제3a의 클럭을 상기 기준클럭(REF)의 반전 클럭이라고 하면, 제3B와 같은 클럭이 상기 제1도의 상기 플립플롭(201)의 출력단(Q)에서 출력된다. 즉, 상기 플립플롭(201)은 상기 반전클럭을 클럭단(CLK)으로 입력하여 제3도에서와 같이 상기 반전클럭의 2번째 폴링 에지까지는 '하이'를 유지하고 그 이후부터 4번째 라이징 에지까지 '로우'를 유지하여 상기 반전된 기준클럭의 1/3 분주된 홀수분주 클럭을 상기 제3B의 클럭 형태로 래치출력하는 것이다. 이와 같이 동작되는 이유는 상기 플립플롭(201)이 디형 플립플롭으로서 입력 및 세트단이 '하이'로 고정되고 리셋단을 가지고 있으며, 리셋단에 제공되는 게이팅 펄스(gating pulse)가 앤드 게이트(225)로부터 제공되는 구성을 갖기 때문이다. 따라서, 상기 플립플롭(201)은 상기 반전된 기준클럭에 응답하여 상기 기준클럭의 제1, 2천이구간의 3배에 해당되는 구간 동안 '하이'를 반주기 출력하고, 상기 제1, 2천이구간의 3배의 해당되는 구간 동안 '로우'를 반주기 출력하는 것에 의해 제3B와 같은 홀수출력 클럭을 생성하는 것이다. 그러므로, 상기 플립플롭(201)의 출력은 상기 반전 기준클럭의 1/3 홀수분주 클럭으로서 제공되며, 상기 제2선택부(230)의 제1입력단(A0)에 인가된다. 또한, 상기 플립플롭(201)의 출력단(Q)에 입력단(D)이 연결된 플립플롭(202)은 상기 제3B의 클럭을 입력하여 제3C와 같은 1/5 홀수클럭 클럭을 출력단(Q)에 생성한다. 상기 플립플롭(202)은 상기 플립플롭(201)의 출력을 받아 상기 반전 기준클럭의 제1, 2천이구간의 2배에 해당되는 구간만큼 더 지연한 후 출력하게 된다. 상기 플립플롭(202)의 출력단(Q)으로 제공되는 출력은 상기 반전 기준클럭의 1/5 홀수분주 클럭으로서 제공되며, 상기 제1선택부(230)의 제2입력단(A1)에 인가된다. 또한, 상기 플립플롭(202)의 출력단(Q)에 입력단(D)이 연결된 플립플롭(203)은 상기 제3C의 클럭을 입력하여 제3D의 클럭과 같은 1/7 홀수분주 클럭을 출력단(Q)에 생성한다. 이와 같이 상기 플립플롭(204-208)은 각기 제3도의 제3E 내지 제3I의 클럭을 1/9, 1/11, 1/13, 1/15 및 1/17 홀수분주 클럭으로서 각기의 출력단(Q)로 출력한다. 여기서, 상기 플립플롭 8개를 사용한 것은 상기 제2선택신호가 3비트로 제공되기 때문이며, 필요에 따라 가감될 수 있는 것은 물론이다.

상기한 설명과 유사하게, 상기 제2홀수클럭 발생부(266)(211-218)는 리셋단()을 각기 가지며 서로 종속접속된 형태로 이루어진 8개의 디형 플립플롭(211-218) 및 상기 기준클럭(REF)을 버퍼링하는 버퍼(266)를 포함한다. 8개의 디형 플립플롭(211-218)은 각기 상기 기준클럭의 제2천이에 응답하여 상기 기준클럭의 N번째 제1천이까지 구간동안 제2논리레벨을 각기 출력하고 상기 기준클럭의 N번째 제1천이에 응답하여 상기 제2논리레벨과 동일한 구간 동안 상기 제2논리레벨의 반대 레벨이되는 제1논리레벨을 각기 출력한다. 따라서, 상기 디형 플립플롭(211-218)은 각기 상기 제3도의 제3B 내지 제3I의 클럭의 반전된 클럭을 각기 그의 출력단(Q)으로 출력한다. 상기 출력되는 클럭도 역시 상기 제1홀수클럭 발생부(226)(201-208)의 출력클럭과 마찬가지로 상기 홀수분주비, 즉, 각기 1/3, 1/5, 1/7, 1/9, 1/11, 1/13, 1/15 및 1/17 홀수분주 클럭을 생성하며, 상기 제2선택부(240)의 제1내지 제8입력단(A0-A7)에 인가된다.

제1선택부(230)는 상기 제1선택신호를 선택단(S0-S2)을 통해 수신하고 상기 제1홀수클럭 발생부(226)(201-208) 내의 플립플롭(201-208)에서 제공되는 제1홀수클럭 출력들을 입력단(A0-A7)을 통해 수신하여, 수신된 상기 제2선택신호에 대등되는 상기 제1홀수클럭 출력 하나를 선택하여 출력단(Y)으로 출력한다. 즉, 예를들어, 상기 제2선택신호가 논리 '000'로서 설정된다면, 상기 출력단(Y)에서 제3도의 제3B의 클럭과 같은 1/3 홀수클럭이 출력될 것이다. 또한, 논리 '111'가 제2선택신호로서 인가된다면, 상기 출력단(Y)에는 제3도의 제3I의 클럭과 같은 1/17 홀수 클럭이 제공된다.

상기 제1선택부(230)의 기능과 동일하게, 상기 제2선택부(240)는 상기 제2선택신호에 응답하여 상기 제2홀수클럭 발생부(266)(211-218)로부터 제공되는 제2홀수클럭 출력들 중의 하나를 출력단(Y)으로 선택하여 출력한다. 제1리셋부(221-223)(225)는 상기 제1홀수클럭 발생부(226)(201-208)의 출력 클럭을 소정 주기로 클리어하기 위해 상기 제2선택부(240)의 선택된 출력을 소정시간 버피링한 신호와 인가되는 리셋신호()를 서로 앤드 게이팅함에 의해 발생된 게이팅 신호를 상기 제1홀수클럭 발생부(226)(201-208) 내의 각 지연소자(201-208)의 리셋단()에 공통으로 제공한다. 다시 말하면, 상기 제1리셋부(221-223)(225)는 상기 제2선택부(240)의 출력을 소정시간 버퍼링하는 버퍼(221)(222)(223) 및 상기 버퍼(223)의 출력과 상기 리셋신호()를 논리곱하는 앤드 게이트(225)로 구성되어 있는 것이다.

유사하게, 제2리셋부(261-263)(265)는 상기 제2홀수클럭 발생부(226)(211-218)의 출력 클럭을 소정주기로 클리어하기 위해 상기 제1선택부(230)의 선택된 출력을 소정시간 버퍼링한 신호와 상기 리셋신호()를 서로 앤드 게이팅함에 의해 발생된 게이팅 신호를 상기 제2홀수클럭 발생부(266)(211-218) 내의 각 지연소자(211-218)의 리셋단(RES)에 공통으로 제공한다.

홀수분주 클럭 래치부(250)는 상기 제1선택부(230)의 선택된 출력에 응답하여 세트되고 상기 제2선택부(240)의 선택된 출력에 응답하여 리셋되어, 상기 제2선택신호에 대응되어 출력될 상기 홀수클럭을 래치출력한다. 이를 위해 상기 홀수분주 클럭 래치부(250)는 클럭단(CLK) 및 입력단(D)이 '하이'로 고정되고 세트단()에 상기 제1선택부(230)의 출력이 연결되며, 리셋단()에 상기 제2선택부(240)의 출력이 연결된 구성을 가진다.

상기 홀수분주부(200)의 구성에 따른 전체적인 동작을 살펴보면, 회로의 초기상태에서 17개의 D형 플립플롭(201-208)(211-218)(250)은 모두 리셋 상태로 된다. 이후 상기 기준클럭의 반전클럭이 1클럭 발생하여 논리레벨 '1'의 상태를 유지할 때, 이는 상기 플립플롭(201)의 클럭입력으로 사용되어 그의 출력단(Q)에는 '1'이 출력된다. 이후 상기 반전클럭이 2클럭 발생하여 레벨 '1'의 상태가 될 때 플립플롭(202)의 출력단(Q)에는 '1'이 출력된다. 이와 같이 상기 반전클럭이 3클럭 발생하면 플립플롭(203)의 출력단(Q)에는 '1'이 출력되고, 4이면 플립플롭(204)의 출력단(Q)에는 '1'이 출력되며, 계속하여 최종에는 8클럭이 발생하면 플립플롭(208)의 출력단(Q)가 '1'로 유지된다. 한편, 상기 기준클럭이 1클럭 발생하여 레벨 '1'의 상태가 될 때 그 클럭은 상기 플립플롭(211)의 클럭입력으로 사용되어 그의 출력단(Q)에는 '1'이 출력된다. 이후 상기 기준클럭이 2클럭 발생하여 레벨 '1'의 상태가 될 때 플립플롭(212)의 출력단(Q)에는 '1'이 출력된다. 이와 같이 상기 기준클럭이 3클럭 발생하면 플립플롭(213)의 출력단(Q)에는 '1'이 출력되고, 4이면 플립플롭(214)의 출력단(Q)에는 '1'이 출력되고, 계속하여 최종에는 8클럭이 발생하면 플립플롭(218)의 출력단(Q)가 '1'로 유지된다.

상기한 설명은 주로 상기 분주클럭 설정부(100) 및 상기 홀수분주부(200)에 관한 구성 및 기능의 설명이었다. 이하에서는 상기 짝수 분주부(300) 및 임의 분주클럭 출력부(400)에 관한 설명이 행해질 것이다.

짝수클럭 발생부(301-308)(320)는 리셋단()을 각기 가지며 서로 종속접속된 형태로 이루어진 8개의 디형 플립플롭(301-308) 및 상기 기준클럭을 소정시간 버퍼링하는 버퍼(320)를 포함한다. 상기 플립플롭(301-308)은 각기 상기 기준클럭의 제1천이에 응답하여 상기 기준클럭의 짝수번째 제1천이까지의 구간동안 제1논리레벨을 각기 출력하고 상기 기준클럭의 짝수번째 제1천이에 응답하여 상기 제1논리레벨과 동일한 구간 동안 상기 제1논리레벨의 반대 레벨이 되는 제2논리레벨을 각기 출력한다. 이를 보다 더 상세히 설명하기 위해 제2도를 참조한다. 제2도에서 나타나는 제2A의 클럭을 상기 기준클럭(REF)이라고 하면, 제2B와 같은 클럭이 상기 제1도의 상기 플립플롭(301)의 출력단(Q)에서 출력된다. 즉, 상기 플립플롭(301)은 상기 기준클럭(REF)을 클럭단(CLK)을 통해 입력시켜 제2도에서와 같이 상기 기준클럭(REF)의 2번째 라이징 에지까지 '하이'로 유지시키고, 그 이후부터 3번째 라이징 에지까지 '로우'로 유지시켜 상기 기준클럭(REF)의 1/2분주된 짝수분주 클럭을 상기 제2B의 클럭 형태로 래치출력하는 것이다. 이와 같이 동작되는 이유는 상기 플립플롭(301)이 디형 플립플롭으로서 입력 및 세트단()이 '하이'로 고정되고 리셋단()을 가지고 있으며, 리셋단()의 게이팅 펄스가 앤드 게이트(360)에서 제공되는 구성을 가지기 때문이다. 따라서, 상기 플립프롭(301)은 상기 기준클럭(REF)에 응답하여 상기 기준클럭(REF)의 한 주기에 해당되는 구간 동안 '하이'를 반주기 출력하고, 상기 기준클럭(REF)의 한 주기에 해당되는 구간 동안 '로우'를 반주기 출력하는 것에 의해 제2B와 같은 짝수출력 클럭을 생성하는 것이다. 그러므로, 상기 플립플롭(301)의 출력은 상기 기준클럭의 1/2 짝수분주 클럭으로서 제공되며, 상기 짝수선택부(370)의 제1입력단(A0)에 인가된다. 또한, 상기 플립플롭(301)의 출력단(Q)에 입력단(D)이 연결된 플립플롭(302)은 상기 제2B의 클럭을 입력하여 제2C과 같은 1/4 짝수분주 클럭을 출력단(Q)에 생성한다. 상기의 플립플롭(302)는 상기 플립플롭(301)의 출력을 받아 상기 기준클럭(REF)의 2주기에 해당되는 구간만큼 더 지연한 후 출력하게 된다. 상기 플립플롭(302)의 출력단(Q)으로 제공되는 출력은 상기 기준클럭(REF)의 1/4 짝수분주 클럭으로서 제공되며, 상기 짝수 선택부(370)의 제2입력단(A1)에 인가된다. 또한, 상기 플립플롭(302)의 출력단(Q)에 입력단(D)이 연결된 플립플롭(303)은 상기 제2C의 클럭을 입력하여 제2도의 제2D클럭과 같은 1/6 짝수분주 클럭을 출력단(Q)에 생선한다. 이와 같이 나머지 상기 플립플롭(304-308)은 각기 제2도의 제2E 내지 제2I의 클럭을 1/8, 1/10, 1/12, 1/14 및 1/16 짝수분주 클럭으로서 각기의 출력단(Q)로 출력한다. 여기서, 상기 플립플롭 8개를 사용한 것은 상기 제2선택신호가 3비트로 제공되기 때문이며, 필요에 따라 가감될 수 있는 것은 물론이다.

짝수선택부(370)는 상기 제2선택신호에 응답하여 상기 짝수클럭 발생부(301-308)(320)로부터 제공되는 짝수클럭 출력들 중의 하나를 출력단(Y)으로 선택 출력한다. 이를 위해 상기 선택부(370)는 제1 내지 제8입력단(A0-A7)이 플립플롭(301-308)의 각 출력단(Q)에 각기 대응되어 연결되고, 선택단(S0-S2)이 상기 분주클럭 설정부(100)의 출력단(Q1-Q3)에 각기 연결된 구성을 가진다.

짝수리셋부(330)(340)(350)(360)는 상기 짝수클럭 발생부(301-308)(320)의 출력 클럭을 소정 주기로 클리어하기 위해 상기 짝수선택부(370)의 선택된 출력을 소정 시간 동안 버퍼링한 신호와 상기 리셋신호()를 서로 앤드 게이팅함에 의해 발생된 게이팅 신호를 상기 짝수클럭 발생부(301-308)(320) 내의 각 지연소자(301-308)의 리셋단()에 공통으로 제공한다. 즉, 상기 짝수 리셋부는 3개의 버퍼(330)(340)(350) 및 앤드 게이트(360)로 이루어진다.

짝수분주 클럭 래치부(380)는 디형 플립플롭으로 이루어지며, 상기 짝수 선택부(370)의 선택된 출력을 입력하여 래치출력한다. 이를 위해 상기 래치부(380)는 상기 선택부(370)의 선택된 출력이 클럭단(CLK)에 연결되고, 입력단(D)과 반전 출력단(Q)이 서로 연결되어 있다. 상기 임의 분주클럭 출력부(400)는 2입력 셀렉터로 이루어지며, 상기 홀수분주 클럭 래치부(250)에서 제공되는 홀수출력 클러과 상기 짝수분주 클럭 래치부(380)에서 제공되는 짝수분주 클럭가운데 어느 하나를 상기 제1선택신호에 응답하여 선택적으로 최종 출력하다. 이를 위해, 상기 출력부(400)의 선택단(SEL)에는 상기 제1선택 신호가 제공되며, 선택 입력단(A)에는 상기 래치부(250)의 출력단(Q)이 연결되고, 선택 입력단(B)에는 상기 래치부(380)의 출력단(Q)이 연결된다.

따라서, 상기 짝수 분주부(300)의 전체적 동작을 살펴보면, 상기 짝수클럭 발생부(301-308)(320)내의 플립플롭(301-308)이 모두 동시에 리셋된 상태에서 리셋 이후에 들어 오는 상기 기준 클럭(REF)에 대한 지연이 이루어진다. 즉, 리셋 이후 상기 기준클럭(REF)이 처음으로 인가되면, 상기 플립플롭(301)의 출력이 논리 '하이'가 되고, 이후 상기 기준클럭(REF)이 1클럭 더 들어오면 상기 플립플롭(302)의 출력이 논리 '하이'로 되고, 이와 같이 계속적으로 상기 플립플롭(303-308)의 출력이 차례로 논리 '하이'가 된다. 따라서, 짝수의 분주에 있어서 다음과 같은 규칙성이 있다. 1/2 짝수분주의 경우매 기준클럭의 라이징 에지를 기준으로 하여 논리 레벨의 변화가 일어나며, 1/4 분주의 경우 기준클럭(REF)의 2번 마다의 라이징 에지를 기준으로 하여 레벨 변호가 일어난다. 1/6 분주의 경우에는 기준클럭(REF)의 3번 마다의 라이징 에지를 기준으로 레벨변화가 일어나고, 1/8 분주의 경우는 기준클럭(REF)의 4번 마다의 라이징 에지를 기준으로 레벨변화가 일어난다. 이와 같은 규칙성를 가지고서, 1/10 분주는 5번, 1/12 분주는 6번, 1/14 분주는 7번, 그리고 1/16 분주는 기준클럭의 8번 마다의 라이징 에지를 기준으로 하여 레벨변화가 일어난다.

상기한 바와 같은 구성 및 기능으로 이루어진 상기 제1도의 전체적인 동작을 이하에서 설명한다. 먼저, 사용자는 인가되는 기준클럭(REF)의 주파수를 이미 알고 있으며, 상기 제1도와 같은 회로가 구현된 것을 알고 있다고 가정한다. 따라서, 사용자는 딥스위치 또는 컴퓨터의 입력 터미털을 통해 설정 분주 값을 지정한다. 이 경우에 상기 기준클럭(REF)의 1/3 분주비를 상기 설정 분주 값으로 설정하였다면, 이는 홀수 분주에 해당된다. 따라서, 상기 제1도 내의 분주클럭 설정부(100)는 출력단(Q0)으로 논리 '로우', 출력단(Q1-Q3)로 각기 논리 '로우', '로우', 및 '로우'를 출력한다. 즉, 상기에서 제1선택신호가 '0'이 되고, 상기 제2선택신호는 '000'이 되는 것이다. 이에 따라, 상기 임의 분주클럭 출력부(400)는 입력단(A)에 인가되는 분주클럭을 출력단(Y)으로 출력한다. 여기서, 상기 입력단(A)에 인가되는 분주클럭은 상기 홀수 분주부(200)내의 상기 홀수분주 클럭 래치부(250)의 출력단(Q)에서 제공되는 클럭임을 알 수 있다. 그러면, 상기 홀수분주 클럭 래치부(250)의 출력소스가 되는 클럭이 어디에서 제공된 것인지를 살펴보자. 바로 이것은 상기 제1선택부(230)의 출력단(Y)에서 제공되는 선택클럭임을 알 수 있게된다. 상기 제1선택부(230)의 8입력 클럭들 중에서 몇 번재의 입력이 상기 출력단(Y)으로 선택 출력되는 가를 보기 위해, 상기 제2선택신호를 상기하면 '0', '0' 및 '0'이 상기 선택단(S0-S2)에 각기 입력되므로 상기 선택부(230)의 첫번째의 입력단(A0)에 들어오는 분주클럭이 출력으로 선택된 것을 알 수 있다. 따라서, 상기 제1홀수클럭 발생부 내의 상기 플립플롭(201)의 출력단(Q)에서 상기 제3도의 제3B와 같은 1/3 홀수분주 클럭이 바로 상기 임의 분주클럭 출력부(400)의 추력단(Y)의 원천 클럭이 됨을 알 수 있다. 이와 같이, 상기 제1선택신호가 '로우'로 지정되면 상기 홀수 분주클럭 래치부(250)의 어떠한 분주클럭이 상기 출력부(400)를 통해 출력단(OUT)을 통해 출력되어짐을 알 수 있고, 상기 제2선택신호에 따라 상기 기준클럭의 1/3, 1/5, … 1/17에 대응되는 홀수 분주클럭이 얻어짐을 알 수 있게 된다.

한편, 상기의 경우와는 달리 사용자가 상기 기준클럭의 1/2 분주비를 상기 설정 분주 값으로 설정하였다면, 이는 짝수 분주에 해당된다. 따라서, 상기 제1도 내의 분주클럭 설정부(100)는 출력단(Q0)으로 논리 '하이', 출력단(Q1-Q3)로 각기 논리 '로우', '로우' 및 '로우'를 출력한다. 즉, 상기 제1선택신호는 '1'이 되고, 상기 제2선택신호는 '000'이 되는 것이다. 이에 따라, 상기 임의 분주클럭 출력부(400)는 입력단(B)에 인가되는 분주클럭을 출력단(Y)으로 출력한다. 여기서, 상기 입력단(B)에 인가되는 분주클럭은 상기 짝수 분주부(300) 내의 상기 짝수분주 클럭 래치부(380)의 출력단(Q)에서 제공되는 클럭임을 알 수 있다.

그러면, 상기 짝수분주 클럭 래치부(380)의 출력소스가 되는 클럭이 어디에서 제공된 것인지를 살펴보자. 바로 이것은 상기 짝수선택부(370)의 출력단(Y)으로 제공되는 선택클럭임을 알 수 있게 된다.

상기 짝수 선택부(370)의 8입력 클럭들 중에서 몇 번째의 입력이 상기 출력단(Y)으로 선택 출력되는가를 보기 위해, 상기 제2선택신호인 '0', '0' 및 '0'가 상기 선택단(S0-S2)에 각기 입력되므로 상기 선택부(370)의 첫번째의 입력단(A0)에 들어오는 분주클럭이 출력으로 선택된 것을 알 수 있다. 따라서, 상기 짝수클럭 발생부내의 상기 플립플롭(301)의 출력단(Q)에서 상기 제2도이 제2B와 같은 1/2 짝수분주 클럭이 바로 상기 임의 분주클럭 출력부(400)의 출력단(Y)의 원천 클럭이 됨을 알 수 있다.

이와 같이, 상기 제1선택신호가 '하이'로 지정되면 상기 짝수 분주클럭 래치부(380)의 어떠한 분주클럭이 상기 출력부(400)를 통해 출력되어 짐을 알 수 있고, 상기 제2선택신호에 따라 상기 기준클럭의 1/2, 1/4, … 1/16에 대응되는 짝수 분주클럭이 얻어짐을 알 수 있게 된다.

이상에서 상술한 본 발명의 회로에 따르면, 사용자가 원하는 임의의 분주클럭을 정확하게 얻을 수 있는 장점이 있으며, 범용의 회로소자를 사용함으로써 회로의 구현가격이 저렴하고, 또한, 하나의 팩키지내의 소자의 구성을 집적화할 수 있으므로 구조가 콤팩트해지는 효과가 있게 된다.

상기의 설명에서 본 발명을 도면을 중심으로 예를 들어 설명하고 한정하였지만, 본 분야의 통상의 지식을 가진 자에게는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 변화와 변경이 가능함이 명백할 것이다. 예를들어, 상기 지연소자의 단수 및 제2선택신호의 비트수는 시안에 따라 변경시킬 수 있는 것이 명백하다.

Claims (13)

1. 기준클럭을 분주하여 1N(여기서, N은 2이상의 자연수)출력클럭을 발생하기 위한 회로에 있어서 인가되는 분주지정 데이타에 응답하여 홀수/짝수 분주된 출력클럭을 지정하는 제1선택신호 및 설정분주 값을 지정하는 제2선택신호를 생성하는 분주클럭 설정부와 리셋단을 각기 가지며 서로 종속 접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 반전된 클럭의 제1천이에 응답하여 상기 반전 클럭의 N번째 제2천이까지의 구간동안 제1논리레벨을 각기 출력하고 상기 반전 클럭의 N번째 제2천이에 응답하여 상기 제1논리레벨과 동일한 구간 동안 상기 제1논리레벨의 반대 레벨이 되는 제2논리레벨을 각기 출력하는 제1홀수클럭 발생부와 리셋단을 각기 가지며 서로 종속 접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 제2천이에 응답하여 상기 기준클럭의 N번째 제1천이까지의 구간 동안 제2논리레벨을 각기 출력하고 상기 기준클럭의 N번째 제1천이에 응답하여 상기 제2논리레벨과 동일한 구간 동안 상기 제2논리레벨의 반대 레벨이 되는 제1논리레벨을 각기 출력하는 제2홀수클럭 발생부와 상기 제2선택신호에 응답하여 상기 제1홀수클럭 발생부로부터 제공되는 제1홀수클럭 출력들 중의 하나를 선택출력하는 제1선택부와 상기 제2선택신호에 응답하여 상기 제2홀수클럭 발생부로부터 제공되는 제2홀수클럭 출력들 중의 하나를 선택출력하는 제2선택부와 상기 제1홀수클럭 발생부의 출력 클럭을 소정 주기로 클리어하기 위해 상기 제2선택부의 선택된 출력을 소정 시간 버퍼링한 신호와 인가되는 리셋신호를 서로 게이팅함에 의해 발생된 게이팅신호를 상기 제1홀수클럭 발생부 내의 각 지연소자의 리셋단에 공통으로 제공하는 제1리셋부와 상기 제2홀수클럭 발생부의 출력 클럭을 소정 주기로 클리어하기 위해 상기 제1선택부의 선택된 출력을 소정 시간 버퍼링한 신호와 상기 리셋신호를 서로 게이팅함에 의해 발생된 게이팅 신호를 상기 제2홀수클럭발생부 내의 각 지연소자의 리셋단에 공통으로 제공하는 제2리셋부와 상기 제1선택부의 선택된 출력에 응답하여 세트되고 상기 제2선택부의 선택된 출력에 응답하여 리셋되어, 상기 제2선택신호에 대응되어 출력될 상기 홀수클럭을 래치출력하는 홀수분주 클럭 래치부와 리셋단을 각기 가지며 서로 종속 접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 제1천이에 응답하여 상기 기준클럭의 짝수번째 제1천이까지의 구간 동안 제1논리레벵를 각기 출력하고 상기 기준클럭의 짝수번째 제1천이에 응답하여 상기 제1논리레벨과 동일한 구간 동안 상기 제1논리레벨의 반대 레벨이 되는 제2논리레벨을 각기 출력하는 짝수클럭 발생부와 상기 제2선택신호에 응답하여 상기 짝수클럭 발생부로부터 제공되는 짝수클럭 출력들 중의 하나를 선택 출력하는 짝수 선택부와 상기 짝수클럭 발생부의 출력클럭을 소정주기로 클리어하기 위해 상기 짝수 선택부의 선택된 출력을 소정 시간 버퍼링한 신호와 상기 리셋신호를 서로 게이팅함에 의해 발생된 게이팅 신호를 상기 짝수클럭 발생부 내의 각 지연소자의 리셋단에 공통으로 제공하는 짝수 리셋부와 상기 짝수 선택부의 선택된 출력을 입력하여 래치출력하는 짝수분주 클럭 래치부와 상기 홀수분주 클럭 래치부에서 제공되는 홀수분주 클럭과 상기 짝수분주 클럭 래치부에서 제공되는 짝수분주 클럭 가운데 어느 하나를 상기 제1선택신호에 응답하여 선택적으로 최종 출력하는 임의 분주클럭 출력부를 포함하는 임의 분주클럭 발생회로.
2. 제1항에 있어서, 상기 분주클럭 설정부는 4입력 플립플롭으로 구성된 임의 분주클럭 발생회로.
3. 제2항에 있어서, 상기 제1, 2홀수클럭 발생부 내의 상기 지연소자는 각기 8개의 종속접속된 디형 플립플롭으로 구성된 임의 분주클럭 발생회로.
4. 제3항에 있어서, 상기 제1, 2선택부는 각기 8입력 셀렉터로 구성된 임의 분주클럭 발생회로.
5. 제4항에 있어서, 상기 제1, 2리셋부는 상기 게이팅 신호를 발생하기 이해 앤드 게이트를 포함하는 임의 분주클럭 발생회로.
6. 제5항에 있어서, 상기 홀수분주 클럭 래치부는 디형 플립플롭으로 구성된 임의 분주클럭 발생회로.
7. 제6항에 있어서, 상기 짝수분주 클럭 래치부는 디형 플립플롭으로 구성된 임의 분주클럭 발생회로.
8. 제7항에 있어서, 상기 짝수 클럭 발생부내의 상기 지연소자는 8개의 종속 접속된 디형 플립플롭으로 구성된 임의 분주클럭 발생회로.
9. 제8항에 있어서, 상기 짝수 선택부는 8입력 셀렉터로 구성된 임의 분주클럭 발생회로.
10. 제9항에 있어서, 상기 짝수 리셋부는 상기 게이팅 신호를 발생하기 이해 앤드 게이트를 포함하는 임의 분주클럭 발생회로.
11. 제10항에 있어서, 상기 임의 분주클럭 출력부는 2입력 셀렉터로 구성된 임의 분주클럭 발생회로.
12. 기준클럭을 분주하여 1/N(여기서, N은 자연수)출력클럭을 발생하기 위한 회로에 있어서 인가되는 분주지정 데이타에 응답하여 홀수 분주된 출력클럭을 지정하는 제1선택신호 및 설정 분주 값을 지정하는 제2선택신호를 생선하는 분주클럭의 설정부와 리셋단을 각기 가지며 서로 종속 접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 반전된 클럭의 제1천이에 응답하여 상기 반전클럭의 N번째 제2천이까지의 구간동안 제1논리레벨을 각기 출력하고 상기 반전 클럭의 N번째 제2천이에 응답하여 상기 제1논리레벨과 동일한 구간 동안 상기 제1논리레벨의 반대 레벨이 되는 제2논리레벨을 각기 출력하는 제1홀수클럭 발생부와; 리셋단을 각기 가지며 서로 종속 접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 제2천이에 응답하여 상기 기준클럭의 N번째 제1천이까지의 구간 동안 제2논리레벨을 각기 출력하고 상기 기준클럭의 N번째 제1천이에 응답하여 상기 제2논리레벨과 동일한 구간 동안 상기 제2논리레벨의 반대레벨이 되는 제1논리레벨을 각기 출력하는 제2홀수클럭 발생부와; 상기 제2선택신호에 응답하여 상기 제1홀수클럭 발생부로부터 제공되는 제1홀수클럭 출력들 중의 하나를 선택출력하는 제1선택부와; 상기 제2선택신호에 응답하여 상기 제2홀수클럭 발생부로부터 제공되는 제2홀수클럭 출력들중의 하나를 선택출력하는 제2선택부와 상기 제1홀수클럭 발생부의 출력 클럭을 소정 주기로 클리어하기 위해 상기 제2선택부의 선택된 출력을 소정 시간 버퍼링한 신호와 인가되는 리셋신호를 서로 게이팅함에 의해 발생된 게이팅 신호를 상기 제1홀수클럭 발생부 내의 각 지연소자의 리셋단에 공통으로 제공하는 제1리셋부와 ; 상기 제2호수클럭 발생부의 출력 클럭을 소정 주기로 클리어하기 위해 상기 제1선택부의 선택된 출력을 소정시간 버퍼링한 신호와 상기 리셋신호를 서로 게이팅함에 의해 발생된 출력에 응답하여 리셋되어, 상기 제2홀수클럭 발생부 내의 각 지연소자의 리셋단에 공통으로 제공하는 제2리셋부와 상기 제1리셋부의 선택된 출력에 응답하여 세트되고 상기 제2선택부의 선택된 출력에 응답하여 리셋되어, 상기 제2선택신호에 대응되어 출력될 상기 홀수클럭을 래치출력하는 홀수출력 클럭 래치부를 포함하는 임의 분주클럭 발생회로.
13. 기준클럭을 분주하여 1/N(여기서, N은 자연수) 출력클럭을 발생하기 위한 회로에 있어서 인가되는 분주지정 데이타에 응답하여 짝수 분주된 출력클럭을 지정하는 제1선택신호 및 설정 분주 값을 지정하는 제2선택신호를 생성하는 분주클럭 설정부와 리셋단을 각기 가지며 서로 종속 접속된 형태로 이루어진 복수의 지연소자를 포함하며, 상기 기준클럭의 제1천이에 응답하여 상기 기준클럭의 짝수번째 제1천이까지의 구간 동안 제1논리레벨을 각기 출력하고 상기 기준클럭의 짝수번째 제1천이에 응답하여 상기 제1논리레벨과 동일한 구간 동안 상기 제1논리레벨의 반대 레벨이 되는 제2논리레벨을 각기 출력하는 짝수클럭 발생부와 상기 제2선택신호에 응답하여 상기 짝수클럭 발생부로부터 제공되는 짝수클럭 출력들 중의 하나를 선택 출력하는 짝수 선택부와 상기 짝수클럭 발생부의 출력 클럭을 소정 주기로 클리어하기 위해 상기 짝수 선택부의 성택된 출력을 소정 시간 버퍼링한 신호와 상기 리셋신호를 서로 게이팅함에 의해 발생된 게이팅 신호를 상기 짝수클럭 발생부 내의 각 지연소자의 리셋단에 공통으로 제공하는 짝수 리셋부와 상기 짝수 선택부의 선택된 출력을 입력하여 래치출력하는 짝수분주 클럭 래치부를 포함하는 임의 분주클럭 발생회로.