JP2689539B2 - 分周器 - Google Patents
分周器Info
- Publication number
- JP2689539B2 JP2689539B2 JP29132888A JP29132888A JP2689539B2 JP 2689539 B2 JP2689539 B2 JP 2689539B2 JP 29132888 A JP29132888 A JP 29132888A JP 29132888 A JP29132888 A JP 29132888A JP 2689539 B2 JP2689539 B2 JP 2689539B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- latch
- input
- half adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は分周器に関する。
従来、この種の分周器においては、カウンタ回路、お
よびデコーダ回路を用いて分周出力を発生していた。
よびデコーダ回路を用いて分周出力を発生していた。
第５図は、このような従来の分周回路の回路ブロック
図である。第５図において、インバータ1,2,3,4,5,6,7
およびナンド回路8,9で構成されるカウントロック発生
回路10は、入力信号Tiを入力し、この入力信号tiと同相
の信号taおよび入力信号tiと逆相の信号tbを発生させ、
インバータ2,3およびインバータ4,5の遅延時間により、
信号taおよび信号tbの立上り波形が遅延するため、信号
taと信号tbがともに低（ロウ）レベルである期間が確保
されている。ポリノミナルカウンタ11は、縦続接続され
たマスタースレーブ方式のラッチ回路12,13,14,15と、
入力がラッチ回路14の出力Qn-1およびラッチ回路15の出
力Qnに接続され、出力がラッチ回路12の入力に接続され
たEOR回路16とで構成される。ラッチ回路12,13,14,15の
各クロック入力C1およびC2には、カウントクロック発生
回路10の出力信号taおよびtbがそれぞれ接続されてお
り、ポリノミナルカウンタ11は、入力信号tiの周期の2n
−１倍の周期でカウント動作を行なう。従って、ポリノ
ミナルカウンタ11を構成するラッチ回路12,13,14,15の
主力Q0,Q1,……,Qn-1,Qn、および入力信号tiに接続され
たアンド回路17の出力には、入力信号tiに対し、分周比
2n−１の分周出力信号が発生される。
図である。第５図において、インバータ1,2,3,4,5,6,7
およびナンド回路8,9で構成されるカウントロック発生
回路10は、入力信号Tiを入力し、この入力信号tiと同相
の信号taおよび入力信号tiと逆相の信号tbを発生させ、
インバータ2,3およびインバータ4,5の遅延時間により、
信号taおよび信号tbの立上り波形が遅延するため、信号
taと信号tbがともに低（ロウ）レベルである期間が確保
されている。ポリノミナルカウンタ11は、縦続接続され
たマスタースレーブ方式のラッチ回路12,13,14,15と、
入力がラッチ回路14の出力Qn-1およびラッチ回路15の出
力Qnに接続され、出力がラッチ回路12の入力に接続され
たEOR回路16とで構成される。ラッチ回路12,13,14,15の
各クロック入力C1およびC2には、カウントクロック発生
回路10の出力信号taおよびtbがそれぞれ接続されてお
り、ポリノミナルカウンタ11は、入力信号tiの周期の2n
−１倍の周期でカウント動作を行なう。従って、ポリノ
ミナルカウンタ11を構成するラッチ回路12,13,14,15の
主力Q0,Q1,……,Qn-1,Qn、および入力信号tiに接続され
たアンド回路17の出力には、入力信号tiに対し、分周比
2n−１の分周出力信号が発生される。
前述した従来の分周器は、カウンタ回路を動作させる
ための、カウントクロック発生回路10が必要であり、ま
たカウンタ回路のカウント値をデコードして所定の分周
信号を発生させるためのデコード回路（アンド回路等）
が必要であり、回路規模が大きいという欠点がある。
ための、カウントクロック発生回路10が必要であり、ま
たカウンタ回路のカウント値をデコードして所定の分周
信号を発生させるためのデコード回路（アンド回路等）
が必要であり、回路規模が大きいという欠点がある。
本発明の目的は、前記欠点を解決し、デコード回路が
不要で、回路規模を小さくするようにした分周器を提供
することにある。
不要で、回路規模を小さくするようにした分周器を提供
することにある。
本発明の分周器の構成は半加算回路と、前記半加算回
路の出力に接続されかつ入力信号に同期して動作するｎ
ビットのシフトレジスタと、前記半加算回路の桁上げ出
力をラッチするラッチ回路と、前記入力信号の1/nの分
周回路と、前記ラッチ回路の出力および前記入力信号の
1/nの分周回路の出力の論理和を生成するオア回路と、
前記シフトレジスタの出力と前記オア回路の出力とを入
力とする前記半加算回路と、前記入力信号の1/nの分周
回路の出力および前記ラッチ回路の出力を入力とするア
ンド回路とを備えたことを特徴とする。
路の出力に接続されかつ入力信号に同期して動作するｎ
ビットのシフトレジスタと、前記半加算回路の桁上げ出
力をラッチするラッチ回路と、前記入力信号の1/nの分
周回路と、前記ラッチ回路の出力および前記入力信号の
1/nの分周回路の出力の論理和を生成するオア回路と、
前記シフトレジスタの出力と前記オア回路の出力とを入
力とする前記半加算回路と、前記入力信号の1/nの分周
回路の出力および前記ラッチ回路の出力を入力とするア
ンド回路とを備えたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の分周器の回路ブロッ
ク図である。本実施例の分周器は、第１図に示すよう
に、半加算器23と、この半加算回路23の出力に接続さ
れ、かつ入力信号に同期してシフト動作を行なうｎビッ
トのシフトレジスタ（ラッチ24,25からなる）と、半加
算回路23の桁上げ出力をラッチするラッチ回路22と、入
力信号に対し分周比ｎ（ここではｎ＝２）の分周出力を
発生する1/n分周回路20と、前記ラッチ回路および前記1
/n分周回路の出力に接続されたオア回路21と、前記シフ
トレジスタの出力および前記オア回路21の出力に接続さ
れた半加算回路と、前記1/n分周回路の出力および前記
ラッチ回路の出力を入力とするアンド回路とを含み、構
成され、前記アンド回路の出力において、入力信号に対
し分周比ｎ×2nの分周出力を得るようになっている。
ク図である。本実施例の分周器は、第１図に示すよう
に、半加算器23と、この半加算回路23の出力に接続さ
れ、かつ入力信号に同期してシフト動作を行なうｎビッ
トのシフトレジスタ（ラッチ24,25からなる）と、半加
算回路23の桁上げ出力をラッチするラッチ回路22と、入
力信号に対し分周比ｎ（ここではｎ＝２）の分周出力を
発生する1/n分周回路20と、前記ラッチ回路および前記1
/n分周回路の出力に接続されたオア回路21と、前記シフ
トレジスタの出力および前記オア回路21の出力に接続さ
れた半加算回路と、前記1/n分周回路の出力および前記
ラッチ回路の出力を入力とするアンド回路とを含み、構
成され、前記アンド回路の出力において、入力信号に対
し分周比ｎ×2nの分周出力を得るようになっている。
ここで、分周回路20は、入力信号tiを２分周し、オア
回路21の入力は分周回路20の出力およびラッチ回路22の
Ｑ出力D4に接続され、EOR回路18およびアンド回路19で
構成される半加算回路23の入力は、オア回路21の出力Ｅ
およびラッチ回路24,25で構成されるシフトレジスタの
最終段出力D2に接続され、ラッチ回路24の入力は半加算
回路23のEOR回路18の出力Sumに接続され、ラッチ回路22
の入力は半加算回路23のアンド回路19の出力CYに接続さ
れており、ラッチ回路22はあらかじめ「１」にセットさ
れ、ラッチ回路24およびラッチ回路25はあらかじめ
「０」にリセットされている。カウントクロック発生回
路10は、入力信号tiを入力とし、ラッチ回路22,24,25の
クロック入力信号ta,tbを発生し、アンド回路27は分周
回路20の出力およびラッチ回路22のＱ出力toutを発生す
る。
回路21の入力は分周回路20の出力およびラッチ回路22の
Ｑ出力D4に接続され、EOR回路18およびアンド回路19で
構成される半加算回路23の入力は、オア回路21の出力Ｅ
およびラッチ回路24,25で構成されるシフトレジスタの
最終段出力D2に接続され、ラッチ回路24の入力は半加算
回路23のEOR回路18の出力Sumに接続され、ラッチ回路22
の入力は半加算回路23のアンド回路19の出力CYに接続さ
れており、ラッチ回路22はあらかじめ「１」にセットさ
れ、ラッチ回路24およびラッチ回路25はあらかじめ
「０」にリセットされている。カウントクロック発生回
路10は、入力信号tiを入力とし、ラッチ回路22,24,25の
クロック入力信号ta,tbを発生し、アンド回路27は分周
回路20の出力およびラッチ回路22のＱ出力toutを発生す
る。
第２図は、第１図の実施例の回路動作を表わす真理値
表を示す図であり、第１図および第２図を用いて本実施
例の動作を説明する。半加算回路23の出力Sumは、オア
回路21の出力Ｅが「１」でラッチ回路25の出力D2が
「０」、あるいはオア回路21の出力Ｅが「０」でラッチ
回路25の出力D2が「１」のときに、「１」であり、サイ
クルNO1およびサイクルNO4,5,6の期間に「１」となる。
またラッチ回路24とラッチ回路25で構成されるシフトレ
ジスタは、半加算回路23の出力Sumを入力し、信号taお
よびtbに同期して、シフト動作を行ない、ラッチ回路24
の出力D1はサイクルNO2およびサイクルNO5,6,7の期間に
「１」となり、ラッチ回路25の出力D2はサイクルNO3お
よびサイクルNO6,7,8の期間に「１」となる。半加算回
路23の出力CYは、オア回路21の出力Ｅが「１」でかつラ
ッチ回路25の出力D2が「１」のときに「１」であり、サ
イクルNO3およびサイクルNO7およびサイクルNO8の期間
に「１」となる。ラッチ回路22は、信号taおよびtbに同
期して半加算回路23の出力CYをラッチし、ラッチ回路22
の出力D4はサイクルNO1,サイクルNO4,およびサイクルNO
8の期間に「１」となる。またアンド回路27の出力tout
は、サイクルNO1の期間に「１」となる。
表を示す図であり、第１図および第２図を用いて本実施
例の動作を説明する。半加算回路23の出力Sumは、オア
回路21の出力Ｅが「１」でラッチ回路25の出力D2が
「０」、あるいはオア回路21の出力Ｅが「０」でラッチ
回路25の出力D2が「１」のときに、「１」であり、サイ
クルNO1およびサイクルNO4,5,6の期間に「１」となる。
またラッチ回路24とラッチ回路25で構成されるシフトレ
ジスタは、半加算回路23の出力Sumを入力し、信号taお
よびtbに同期して、シフト動作を行ない、ラッチ回路24
の出力D1はサイクルNO2およびサイクルNO5,6,7の期間に
「１」となり、ラッチ回路25の出力D2はサイクルNO3お
よびサイクルNO6,7,8の期間に「１」となる。半加算回
路23の出力CYは、オア回路21の出力Ｅが「１」でかつラ
ッチ回路25の出力D2が「１」のときに「１」であり、サ
イクルNO3およびサイクルNO7およびサイクルNO8の期間
に「１」となる。ラッチ回路22は、信号taおよびtbに同
期して半加算回路23の出力CYをラッチし、ラッチ回路22
の出力D4はサイクルNO1,サイクルNO4,およびサイクルNO
8の期間に「１」となる。またアンド回路27の出力tout
は、サイクルNO1の期間に「１」となる。
従って、第１図に示す本実施例の分周回路において
は、第２図の真理値表に示したように、入力信号８サイ
クルの期間で繰り返されるカウント動作が行なわれ、入
力信号を８分周した信号が発生される。
は、第２図の真理値表に示したように、入力信号８サイ
クルの期間で繰り返されるカウント動作が行なわれ、入
力信号を８分周した信号が発生される。
第３図は本発明の第２の実施例２の分周器の回路ブロ
ック図、第４図は第２の実施例の動作を表わす真理値表
を示す図である。第３図、第４図において、本実施例
が、第１の実施例と異なる主な部分は、シフトレジスタ
のラッチ回路29が追加された点と、分周回路28の分周出
力とである。分周回路28はクロックφを３分周し、半加
算回路23の出力Sumは、互いに重ならないクロックφお
よびをクロック入力とするラッチ回路24,25,29で構成
される３ビットのシフトレジスタの１段目に接続され、
アンド回路27の入力は、分周回路28の出力とラッチ回路
22の出力に接続されている。ラッチ回路24の出力D1とラ
ッチ回路25の出力D2とラッチ回路29の出力D3,および半
加算回路23の出力Sumと出力CY,およびラッチ回路22の出
力D4は、第４図の真理値表に示すように変化し、24クロ
ックサイクルで繰り返されるカウント動作が行なわれ、
アンド回路27の出力toutは、サイクルNo.1の期間に
「１」となりクロックφの24分周出力がアンド回路27の
出力に発生される。本実施例では、分周比の大きな分周
回路がシフトレジスタのビット数の追加のみで実現さ
れ、またラッチ回路のクロック入力として本実施例の分
周回路を搭載する装置のクロック信号を利用すれば、カ
ウントクロック発生回路が不要であるため、分周比の大
きな分周回路でも比較的回路規模が小さいという利点が
ある。
ック図、第４図は第２の実施例の動作を表わす真理値表
を示す図である。第３図、第４図において、本実施例
が、第１の実施例と異なる主な部分は、シフトレジスタ
のラッチ回路29が追加された点と、分周回路28の分周出
力とである。分周回路28はクロックφを３分周し、半加
算回路23の出力Sumは、互いに重ならないクロックφお
よびをクロック入力とするラッチ回路24,25,29で構成
される３ビットのシフトレジスタの１段目に接続され、
アンド回路27の入力は、分周回路28の出力とラッチ回路
22の出力に接続されている。ラッチ回路24の出力D1とラ
ッチ回路25の出力D2とラッチ回路29の出力D3,および半
加算回路23の出力Sumと出力CY,およびラッチ回路22の出
力D4は、第４図の真理値表に示すように変化し、24クロ
ックサイクルで繰り返されるカウント動作が行なわれ、
アンド回路27の出力toutは、サイクルNo.1の期間に
「１」となりクロックφの24分周出力がアンド回路27の
出力に発生される。本実施例では、分周比の大きな分周
回路がシフトレジスタのビット数の追加のみで実現さ
れ、またラッチ回路のクロック入力として本実施例の分
周回路を搭載する装置のクロック信号を利用すれば、カ
ウントクロック発生回路が不要であるため、分周比の大
きな分周回路でも比較的回路規模が小さいという利点が
ある。
なお、本発明の第1,第２の実施例では、シフトレジス
タが２ビットおよび３ビットの場合を説明したが、分周
回路20が分周比ｎでシフトレジスタがｎビットの場合に
は、分周比ｎ×2nの分周回路が実現され得る。
タが２ビットおよび３ビットの場合を説明したが、分周
回路20が分周比ｎでシフトレジスタがｎビットの場合に
は、分周比ｎ×2nの分周回路が実現され得る。
以上説明したように、本発明は、入力信号の所定の分
周信号を半加算回路や入力信号に同期して動作するシフ
トレジスタ等で構成される回路に接続し、入力信号のｎ
×2n分周出力を発生さすることにより、比較的小さい回
路規模で、分周比の大きな分周器を実現できる効果があ
る。
周信号を半加算回路や入力信号に同期して動作するシフ
トレジスタ等で構成される回路に接続し、入力信号のｎ
×2n分周出力を発生さすることにより、比較的小さい回
路規模で、分周比の大きな分周器を実現できる効果があ
る。
第１図は本発明の第１の実施例の分周器の回路ブロック
図、第２図は第１図の実施例の回路動作の真理値表を示
す図、第３図は本発明の第２の実施例の回路ブロック
図、第４図は第３図の実施例の回路動作の真理値表を示
す図、第５図は従来の分周回路の回路ブロック図であ
る。 1,2,3,4,5,6,7……インバータ、8,9……ナンド回路、10
……カウントクロック発生回路、11……ポリノミナルカ
ウンタ、12,13,14,15,22,24,25,29……ラッチ回路、16,
18……EOR回路、17,19,27……アンド回路、21……オア
回路、20,28……分周回路、23……半加算回路。
図、第２図は第１図の実施例の回路動作の真理値表を示
す図、第３図は本発明の第２の実施例の回路ブロック
図、第４図は第３図の実施例の回路動作の真理値表を示
す図、第５図は従来の分周回路の回路ブロック図であ
る。 1,2,3,4,5,6,7……インバータ、8,9……ナンド回路、10
……カウントクロック発生回路、11……ポリノミナルカ
ウンタ、12,13,14,15,22,24,25,29……ラッチ回路、16,
18……EOR回路、17,19,27……アンド回路、21……オア
回路、20,28……分周回路、23……半加算回路。
Claims (1)
- 【請求項１】半加算回路と、この半加算回路の出力に接
続されかつ入力信号に同期して動作するｎビットのシフ
トレジスタと、前記半加算回路の桁上げ出力をラッチ回
路と、前記入力信号のｎ分の１の分周回路と、前記ラッ
チ回路の出力および前記分周回路の出力の論理和を生成
する生成回路と、前記分周回路の出力および前記ラッチ
回路の出力を入力とするアンド回路とを備え、前記半加
算回路は前記シフトレジスタの出力と前記生成回路の出
力とを入力とすることを特徴とする分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29132888A JP2689539B2 (ja) | 1988-11-17 | 1988-11-17 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29132888A JP2689539B2 (ja) | 1988-11-17 | 1988-11-17 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135921A JPH02135921A (ja) | 1990-05-24 |
| JP2689539B2 true JP2689539B2 (ja) | 1997-12-10 |
Family
ID=17767489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29132888A Expired - Lifetime JP2689539B2 (ja) | 1988-11-17 | 1988-11-17 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689539B2 (ja) |
-
1988
- 1988-11-17 JP JP29132888A patent/JP2689539B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135921A (ja) | 1990-05-24 |
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