JPH06216762A - 非同期カウンタ - Google Patents
非同期カウンタInfo
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- JPH06216762A JPH06216762A JP5312795A JP31279593A JPH06216762A JP H06216762 A JPH06216762 A JP H06216762A JP 5312795 A JP5312795 A JP 5312795A JP 31279593 A JP31279593 A JP 31279593A JP H06216762 A JPH06216762 A JP H06216762A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/62—Gating or clocking signals not applied to all stages, i.e. asynchronous counters reversible
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 高い周波数の連続するパルス列をカウントア
ップ及びカウントダウンするための非同期カウンタ構造
を提供する。 【構成】 非同期カウンタは、昇順にカスケードモード
で接続されておりパルス列を受け取る複数のフリップフ
ロップを含んでいる。スイッチは、パルス列の発生中は
直前順位のフリップフロップ出力に、２つのパルス列を
分離する各間隔時間中はスイッチパルスを供給する線に
フリップフロップの各クロック入力を接続する。各フリ
ップフロップは、各偶数のスイッチパルスの後に初期化
パルスを受け取るセット入力を含んでいる。
ップ及びカウントダウンするための非同期カウンタ構造
を提供する。 【構成】 非同期カウンタは、昇順にカスケードモード
で接続されておりパルス列を受け取る複数のフリップフ
ロップを含んでいる。スイッチは、パルス列の発生中は
直前順位のフリップフロップ出力に、２つのパルス列を
分離する各間隔時間中はスイッチパルスを供給する線に
フリップフロップの各クロック入力を接続する。各フリ
ップフロップは、各偶数のスイッチパルスの後に初期化
パルスを受け取るセット入力を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は、アップダウンカウンタ
に関し、より特定的には、連続するパルス列について交
番的にカウントアップ及びカウントダウンするアップダ
ウンカウンタに関する。
に関し、より特定的には、連続するパルス列について交
番的にカウントアップ及びカウントダウンするアップダ
ウンカウンタに関する。
【０００２】
【従来の技術】図１は、信号Ｂの４つのパルス列を概略
的に表している。信号Ｂは、従来のアップダウンカウン
タのカウント入力に印加される。この種のアップダウン
カウンタは、カウンタをカウントアップモード又はカウ
ントダウンモードにスイッチングするためのＵ／Ｄ入力
を通常は有している。図１は、さらに、例えば奇数番目
のパルス列をカウントアップし偶数番目のパルス列をカ
ウントダウンするための信号Ｕ／Ｄの波形をも表してい
る。信号Ｕ／Ｄの状態は、パルス列の各端でスイッチす
る。より一般的には、信号Ｕ／Ｄは、２つのパルス列の
間のいかなる時においてもスイッチングすることができ
る。
的に表している。信号Ｂは、従来のアップダウンカウン
タのカウント入力に印加される。この種のアップダウン
カウンタは、カウンタをカウントアップモード又はカウ
ントダウンモードにスイッチングするためのＵ／Ｄ入力
を通常は有している。図１は、さらに、例えば奇数番目
のパルス列をカウントアップし偶数番目のパルス列をカ
ウントダウンするための信号Ｕ／Ｄの波形をも表してい
る。信号Ｕ／Ｄの状態は、パルス列の各端でスイッチす
る。より一般的には、信号Ｕ／Ｄは、２つのパルス列の
間のいかなる時においてもスイッチングすることができ
る。
【０００３】このようなカウントモードは、例えば、偶
数の低周波パルス毎にアップダウンカウンタの内容を検
出してリセットすることにより、２つの連続する低周波
パルスの幅の差を決定することを可能とする。信号Ｂを
得るためには、高周波クロック信号と測定するための低
周波パルスとが論理ゲートで組み合わされる。もちろ
ん、アップダウンカウンタはこの高周波クロック信号で
動作しなければならない。
数の低周波パルス毎にアップダウンカウンタの内容を検
出してリセットすることにより、２つの連続する低周波
パルスの幅の差を決定することを可能とする。信号Ｂを
得るためには、高周波クロック信号と測定するための低
周波パルスとが論理ゲートで組み合わされる。もちろ
ん、アップダウンカウンタはこの高周波クロック信号で
動作しなければならない。
【０００４】従来のアップダウンカウンタは、主に同期
型の構成であった。即ち、全てがカウント信号によって
制御される複数のフリップフロップを含むごときカウン
タである。フリップフロップの状態がカウント信号パル
スの間に変化するか否かは、周辺論理回路によって規定
される。
型の構成であった。即ち、全てがカウント信号によって
制御される複数のフリップフロップを含むごときカウン
タである。フリップフロップの状態がカウント信号パル
スの間に変化するか否かは、周辺論理回路によって規定
される。
【０００５】例えば、テキサスインスツルメント社のＳ
Ｎ７４ＨＣ１９１と称されるカウンタのような従来の同
期アップダウンカウンタの１つのタイプにおいては、周
辺論理回路が、Ｎ段の各フリップフロップ毎に、Ｎ−１
の入力を有する論理ゲートを含んでいる。ＣＭＯＳ技術
においては、スイッチングの時間は入力数の２乗に対応
している。このようなマルチ入力ゲートのスイッチング
が、対応するフリップフロップの状態の変化を決定して
いるのである。従って、このタイプのアップダウンカウ
ンタの最高周波数は、大きな入力数（Ｎ−１）を有する
ゲートのスイッチング時間によって制限されてしまう。
Ｎ７４ＨＣ１９１と称されるカウンタのような従来の同
期アップダウンカウンタの１つのタイプにおいては、周
辺論理回路が、Ｎ段の各フリップフロップ毎に、Ｎ−１
の入力を有する論理ゲートを含んでいる。ＣＭＯＳ技術
においては、スイッチングの時間は入力数の２乗に対応
している。このようなマルチ入力ゲートのスイッチング
が、対応するフリップフロップの状態の変化を決定して
いるのである。従って、このタイプのアップダウンカウ
ンタの最高周波数は、大きな入力数（Ｎ−１）を有する
ゲートのスイッチング時間によって制限されてしまう。
【０００６】図２は、同期アップダウンカウンタの他の
構成を表している。この場合のアップダウンカウンタは
カウントダウンの状態で表されている。このようなＮビ
ットのアップダウンカウンタは、カスケード接続された
Ｎ個の同一構成のセルからなっている。各セルは、Ｄ型
フリップフロップ１０と、２入力エクスクルーシブＮＯ
Ｒゲート１２と、インバータ１５に続くＮＡＮＤゲート
１４によって通常は構成される２入力ＡＮＤゲートとを
含んでいる。フリップフロップ１０は、全てのフリップ
フロップに共通のカウント線ＣＫに接続されている。エ
クスクルーシブＮＯＲゲート１２の出力は、フリップフ
ロップのデータ入力Ｄに接続されている。ＮＯＲゲート
１２の２つの入力は、ＮＡＮＤゲート１４の２つの入力
に接続されている。ゲート１４／１５の出力は、より高
位の段のセルにおけるゲート１２及び１４の共通入力の
一方にキャリー信号Ｃ（Ｃ0 、Ｃ1 、Ｃ2 …）を供給す
る。第１段のセルにおいて、この共通入力は「１」を受
け取る。ゲート１２及び１４の他方の共通入力は、フリ
ップフロップ１０の反転出力Ｑ* に接続されている。
構成を表している。この場合のアップダウンカウンタは
カウントダウンの状態で表されている。このようなＮビ
ットのアップダウンカウンタは、カスケード接続された
Ｎ個の同一構成のセルからなっている。各セルは、Ｄ型
フリップフロップ１０と、２入力エクスクルーシブＮＯ
Ｒゲート１２と、インバータ１５に続くＮＡＮＤゲート
１４によって通常は構成される２入力ＡＮＤゲートとを
含んでいる。フリップフロップ１０は、全てのフリップ
フロップに共通のカウント線ＣＫに接続されている。エ
クスクルーシブＮＯＲゲート１２の出力は、フリップフ
ロップのデータ入力Ｄに接続されている。ＮＯＲゲート
１２の２つの入力は、ＮＡＮＤゲート１４の２つの入力
に接続されている。ゲート１４／１５の出力は、より高
位の段のセルにおけるゲート１２及び１４の共通入力の
一方にキャリー信号Ｃ（Ｃ0 、Ｃ1 、Ｃ2 …）を供給す
る。第１段のセルにおいて、この共通入力は「１」を受
け取る。ゲート１２及び１４の他方の共通入力は、フリ
ップフロップ１０の反転出力Ｑ* に接続されている。
【０００７】図２に破線で表しているように、カウント
モードにおいては、エクスクルーシブＮＯＲゲート１２
の出力は、インバータ１６を介してフリップフロップの
データ入力Ｄに接続されており、非反転出力Ｑは上述し
た他方の共通入力に接続されており、従って、フリップ
フロップのＱ出力がカウンタの状態を決める。
モードにおいては、エクスクルーシブＮＯＲゲート１２
の出力は、インバータ１６を介してフリップフロップの
データ入力Ｄに接続されており、非反転出力Ｑは上述し
た他方の共通入力に接続されており、従って、フリップ
フロップのＱ出力がカウンタの状態を決める。
【０００８】図２の回路の動作を述べることは本明細書
ではあまり意味がないが、最初のゲート１４の入力に印
加された「１」が、線ＣＫを介して次のパルスが到来す
る前に最後のゲート１４へ転送されなければならない場
合があることは留意すべきである。これは、例えば、カ
ウントダウンモードにおいて、カウンタの状態が「１０
００…」から「０１１１…」となった際に起こる。従っ
てこの種のカウンタのカウント周波数は、Ｎビットカウ
ンタにおいてはゲートのスイッチング時間の２（Ｎ−
１）倍に制限される。
ではあまり意味がないが、最初のゲート１４の入力に印
加された「１」が、線ＣＫを介して次のパルスが到来す
る前に最後のゲート１４へ転送されなければならない場
合があることは留意すべきである。これは、例えば、カ
ウントダウンモードにおいて、カウンタの状態が「１０
００…」から「０１１１…」となった際に起こる。従っ
てこの種のカウンタのカウント周波数は、Ｎビットカウ
ンタにおいてはゲートのスイッチング時間の２（Ｎ−
１）倍に制限される。
【０００９】実際には、図２の構成のものは、大ビット
数用のカウンタＳＮ７４ＨＣ１９１の構成のものより高
速度である。従来のＣＭＯＳ技術において、この構成を
実現した１０ビットカウンタは、その制限周波数が約４
２ＭＨｚである。
数用のカウンタＳＮ７４ＨＣ１９１の構成のものより高
速度である。従来のＣＭＯＳ技術において、この構成を
実現した１０ビットカウンタは、その制限周波数が約４
２ＭＨｚである。
【００１０】図３は、非同期カウンタの従来の構成を表
している。この種のカウンタは、カスケード接続された
複数のＤ型フリップフロップを含んでいる。各フリップ
フロップのクロック入力は前段のフリップフロップの非
反転出力Ｑに接続されており、最初のフリップフロップ
のクロック入力はカウント信号ＣＫを受け取る。各フリ
ップフロップは、１／２の分割器の形態で接続されてい
る。即ち、フリップフロップの反転出力Ｑ* はそのフリ
ップフロップのデータ入力Ｄに接続されている。この接
続形態によれば、フリップフロップがそのクロック入力
で通常は立ち上がりエッジである動作エッジを受け取っ
た際に、このフリップフロップはその反転出力Ｑ* の状
態を保持する。即ち、フリップフロップの内容は反転さ
れる。フリップフロップが立ち上がりエッジでイネーブ
ルとなるこの種のカウンタにおいて、非反転出力Ｑが出
力として選択された場合はカウンタはカウントダウン
し、反転出力Ｑ* が出力として選択された場合はカウン
タはカウントアップする。
している。この種のカウンタは、カスケード接続された
複数のＤ型フリップフロップを含んでいる。各フリップ
フロップのクロック入力は前段のフリップフロップの非
反転出力Ｑに接続されており、最初のフリップフロップ
のクロック入力はカウント信号ＣＫを受け取る。各フリ
ップフロップは、１／２の分割器の形態で接続されてい
る。即ち、フリップフロップの反転出力Ｑ* はそのフリ
ップフロップのデータ入力Ｄに接続されている。この接
続形態によれば、フリップフロップがそのクロック入力
で通常は立ち上がりエッジである動作エッジを受け取っ
た際に、このフリップフロップはその反転出力Ｑ* の状
態を保持する。即ち、フリップフロップの内容は反転さ
れる。フリップフロップが立ち上がりエッジでイネーブ
ルとなるこの種のカウンタにおいて、非反転出力Ｑが出
力として選択された場合はカウンタはカウントダウン
し、反転出力Ｑ* が出力として選択された場合はカウン
タはカウントアップする。
【００１１】図３のカウンタのごとき非同期カウンタの
利点は、その制限周波数が最初のフリップフロップの制
限周波数で決められる点にある。従来のＣＭＯＳ技術に
おいて、Ｄ型フリップフロップの制限周波数は約１００
ＭＨｚである。
利点は、その制限周波数が最初のフリップフロップの制
限周波数で決められる点にある。従来のＣＭＯＳ技術に
おいて、Ｄ型フリップフロップの制限周波数は約１００
ＭＨｚである。
【００１２】
【発明が解決しようとする課題】しかしながら、非同期
カウンタは、例えば所定値までカウントアップし次いで
この値からカウントダウンすることができない。従っ
て、この種のカウンタは、連続するパルス列をカウント
アップ及びカウントダウンするのに直接的に使用するこ
とはできない。
カウンタは、例えば所定値までカウントアップし次いで
この値からカウントダウンすることができない。従っ
て、この種のカウンタは、連続するパルス列をカウント
アップ及びカウントダウンするのに直接的に使用するこ
とはできない。
【００１３】従って本発明の目的は、高い周波数の連続
するパルス列をカウントアップ及びカウントダウンする
ための非同期カウンタ構造を提供することにある。
するパルス列をカウントアップ及びカウントダウンする
ための非同期カウンタ構造を提供することにある。
【００１４】
【課題を解決するための手段】この目的は、本発明によ
れば、昇順にカスケードモードで接続されておりパルス
列を受け取る複数のフリップフロップと、２つのパルス
列の間で各フリップフロップの状態を反転する手段と、
偶数のパルス列毎に全てのフリップフロップを初期化す
る手段とを含む非同期カウンタによって達成される。
れば、昇順にカスケードモードで接続されておりパルス
列を受け取る複数のフリップフロップと、２つのパルス
列の間で各フリップフロップの状態を反転する手段と、
偶数のパルス列毎に全てのフリップフロップを初期化す
る手段とを含む非同期カウンタによって達成される。
【００１５】本発明の１つの実施態様によれば、反転手
段が、パルス列の発生中は直前順位のフリップフロップ
出力に、２つのパルス列を分離する各間隔時間中はスイ
ッチパルスを供給する線に各クロック入力を接続するス
イッチを含んでいる。
段が、パルス列の発生中は直前順位のフリップフロップ
出力に、２つのパルス列を分離する各間隔時間中はスイ
ッチパルスを供給する線に各クロック入力を接続するス
イッチを含んでいる。
【００１６】本発明の１つの実施態様によれば、各フリ
ップフロップが、各偶数のスイッチパルスの後に初期化
パルスを受け取るセット入力を含んでいる。
ップフロップが、各偶数のスイッチパルスの後に初期化
パルスを受け取るセット入力を含んでいる。
【００１７】本発明の１つの実施態様によれば、各フリ
ップフロップが、初期化パルスによってイネーブルとな
るラッチに接続された反転出力を含んでいる。
ップフロップが、初期化パルスによってイネーブルとな
るラッチに接続された反転出力を含んでいる。
【００１８】本発明の１つの実施態様によれば、スイッ
チが２つのパルス列を分離する各間隔時間中にアクティ
ブとなる信号によって制御され、このスイッチから次の
順位のフリップフロップのスイッチまでこの信号を遅延
させる遅延手段を含んでいる。
チが２つのパルス列を分離する各間隔時間中にアクティ
ブとなる信号によって制御され、このスイッチから次の
順位のフリップフロップのスイッチまでこの信号を遅延
させる遅延手段を含んでいる。
【００１９】本発明の１つの実施態様によれば、フリッ
プフロップの数が、当該カウンタに含まれ得る最大２進
絶対値が２つの連続するパルス列のパルス数の最大差の
２倍より大きくなるように選択される。
プフロップの数が、当該カウンタに含まれ得る最大２進
絶対値が２つの連続するパルス列のパルス数の最大差の
２倍より大きくなるように選択される。
【００２０】
【実施例】本発明における上述した及びその他の目的、
要旨、実施態様及び効果は、添付図面を参照して以下に
述べる本発明の詳細な説明によってより明らかとなるで
あろう。
要旨、実施態様及び効果は、添付図面を参照して以下に
述べる本発明の詳細な説明によってより明らかとなるで
あろう。
【００２１】本発明は、連続するパルス列をカウントア
ップ及びカウントダウンするために、従来のアップダウ
ンカウンタを用い各パルス列間でそのモードをスイッチ
ングする代わりに、非同期カウンタを用い各パルス列間
でその各フリップフロップの状態を反転するようにした
ものである。
ップ及びカウントダウンするために、従来のアップダウ
ンカウンタを用い各パルス列間でそのモードをスイッチ
ングする代わりに、非同期カウンタを用い各パルス列間
でその各フリップフロップの状態を反転するようにした
ものである。
【００２２】非同期カウンタが最大数ｎまでカウントア
ップ可能であり、第１のパルス列がｉ個のパルスを含ん
でおり、かつ第２番目のパルス列がｊ個のパルスを含ん
でいると仮定する。カウンタは、前もってリセットされ
ており、最初のパルス列の間、０からｉまでカウントす
る。次いでカウンタのフリップフロップの状態が反転
し、これによって値ｉのｎに対する補数関係が得られて
このカウンタが値ｎ−ｉという内容を有することとな
る。第２のパルス列の間、カウンタはｎ−ｉからｎ−ｉ
＋ｊまでカウントする。所望の差はｉ−ｊである。値ｉ
−ｊは、フリップフロップの状態を再反転して得られる
ｎ−ｉ＋ｊのｎに対する補数である。
ップ可能であり、第１のパルス列がｉ個のパルスを含ん
でおり、かつ第２番目のパルス列がｊ個のパルスを含ん
でいると仮定する。カウンタは、前もってリセットされ
ており、最初のパルス列の間、０からｉまでカウントす
る。次いでカウンタのフリップフロップの状態が反転
し、これによって値ｉのｎに対する補数関係が得られて
このカウンタが値ｎ−ｉという内容を有することとな
る。第２のパルス列の間、カウンタはｎ−ｉからｎ−ｉ
＋ｊまでカウントする。所望の差はｉ−ｊである。値ｉ
−ｊは、フリップフロップの状態を再反転して得られる
ｎ−ｉ＋ｊのｎに対する補数である。
【００２３】例えばｉがｎより大きい場合にカウンタは
オーバーフローする。カウンタは、ｎまでカウントアッ
プすると０から再びカウントを続行する。図６を参照し
て理解されるように、差ｉ−ｊは、それがｎより大きく
ない場合にのみ正しく決定される。従って、カウンタの
ビット数は、値ｎが差ｉ−ｊの取り得る最大値より大き
くなるように選択される。
オーバーフローする。カウンタは、ｎまでカウントアッ
プすると０から再びカウントを続行する。図６を参照し
て理解されるように、差ｉ−ｊは、それがｎより大きく
ない場合にのみ正しく決定される。従って、カウンタの
ビット数は、値ｎが差ｉ−ｊの取り得る最大値より大き
くなるように選択される。
【００２４】図４のカウンタの基本構造は、図３の非同
期カウンタの構造に類似している。図４のカウンタは、
カスケード接続された複数のＤ型フリップフロップ（Ｄ
0 、Ｄ1 、Ｄ2 …）を含んでいる。各フリップフロップ
の反転出力Ｑ* は、フリップフロップのデータ入力Ｄに
接続されている。
期カウンタの構造に類似している。図４のカウンタは、
カスケード接続された複数のＤ型フリップフロップ（Ｄ
0 、Ｄ1 、Ｄ2 …）を含んでいる。各フリップフロップ
の反転出力Ｑ* は、フリップフロップのデータ入力Ｄに
接続されている。
【００２５】本発明によれば、各フリップフロップのク
ロック入力は、共通線ＳＷによって制御されるスイッチ
４０を介して前段のフリップフロップの非反転出力Ｑか
又は共通線Ｉに接続されている。第１のスイッチ４０
は、フリップフロップの出力Ｑの代わりにパルス列Ｂを
受け取る。各フリップフロップはさらに共通線Ｓに接続
されたセット入力Ｓを含んでいる。フリップフロップの
考慮される出力は、信号Ｓによって制御されるラッチ４
２にも接続可能な反転出力Ｑ* である。図４において、
要素Ｔｄは、遅延回路でありその機能については後述す
る。
ロック入力は、共通線ＳＷによって制御されるスイッチ
４０を介して前段のフリップフロップの非反転出力Ｑか
又は共通線Ｉに接続されている。第１のスイッチ４０
は、フリップフロップの出力Ｑの代わりにパルス列Ｂを
受け取る。各フリップフロップはさらに共通線Ｓに接続
されたセット入力Ｓを含んでいる。フリップフロップの
考慮される出力は、信号Ｓによって制御されるラッチ４
２にも接続可能な反転出力Ｑ* である。図４において、
要素Ｔｄは、遅延回路でありその機能については後述す
る。
【００２６】図５は、図４のカウンタの動作を説明する
ためのものであり、カウンタの入力に印加される信号Ｂ
の４つのパルス列を示している。パルス列Ｂを供給する
ために動作可能な回路において、通常はウィンドウ信号
Ｗも供給される。このウィンドウ信号Ｗは、例えば、こ
のウィンドウ信号Ｗと高周波クロック信号とをＡＮＤゲ
ートを介して組み合わせることにより信号Ｂを供給する
ために用いられる。この場合、信号Ｗは、パルス列中に
おいては「１」であり、２つのパルス列を分離する間隔
時間中においては「０」である。スイッチ４０を制御す
る信号ＳＷは、例えば、信号Ｗの論理反転信号Ｗ* であ
る。全ての場合において信号ＳＷは、スイッチ４０が少
なくともパルス列中においてはＤ型フリップフロップを
図３の形態のカスケードモードに接続し、スイッチ４０
が少なくともパルス列間の間隔時間中においてはフリッ
プフロップのクロック入力を線Ｉに接続するようにこれ
らスイッチを制御する。
ためのものであり、カウンタの入力に印加される信号Ｂ
の４つのパルス列を示している。パルス列Ｂを供給する
ために動作可能な回路において、通常はウィンドウ信号
Ｗも供給される。このウィンドウ信号Ｗは、例えば、こ
のウィンドウ信号Ｗと高周波クロック信号とをＡＮＤゲ
ートを介して組み合わせることにより信号Ｂを供給する
ために用いられる。この場合、信号Ｗは、パルス列中に
おいては「１」であり、２つのパルス列を分離する間隔
時間中においては「０」である。スイッチ４０を制御す
る信号ＳＷは、例えば、信号Ｗの論理反転信号Ｗ* であ
る。全ての場合において信号ＳＷは、スイッチ４０が少
なくともパルス列中においてはＤ型フリップフロップを
図３の形態のカスケードモードに接続し、スイッチ４０
が少なくともパルス列間の間隔時間中においてはフリッ
プフロップのクロック入力を線Ｉに接続するようにこれ
らスイッチを制御する。
【００２７】フリップフロップのクロック入力が線Ｉに
接続されている間に、１つのパルスが線Ｉに供給され
る。次いで、図３の部分で述べたように、各フリップフ
ロップの状態が反転される。さらに、フリップフロップ
は、反転パルスＩの各偶数の後に、例えば図５に示すよ
うに各第２のパルスＩの後に、パルスＳによって再びセ
ットされる。この動作により、各第２のパルスＩ毎に、
全てのフリップフロップの出力Ｑ* により前の２つのパ
ルス列におけるパルス数の差が与えられることが図６を
参照して理解されるであろう。連続する差は、もしある
のあれば、各パルスＳ毎にラッチに格納される。パルス
Ｓは、実際には、反転出力Ｑ* をリセットするセットパ
ルスである。
接続されている間に、１つのパルスが線Ｉに供給され
る。次いで、図３の部分で述べたように、各フリップフ
ロップの状態が反転される。さらに、フリップフロップ
は、反転パルスＩの各偶数の後に、例えば図５に示すよ
うに各第２のパルスＩの後に、パルスＳによって再びセ
ットされる。この動作により、各第２のパルスＩ毎に、
全てのフリップフロップの出力Ｑ* により前の２つのパ
ルス列におけるパルス数の差が与えられることが図６を
参照して理解されるであろう。連続する差は、もしある
のあれば、各パルスＳ毎にラッチに格納される。パルス
Ｓは、実際には、反転出力Ｑ* をリセットするセットパ
ルスである。
【００２８】当業者は、種々の従来の簡単な回路を用い
てこのようなパルスＩ及びＳを発生させることができ
る。例えば、パルスＩは、信号ＳＷを２回遅延させ、Ａ
ＮＤゲートにより１回遅延された信号と２回遅延された
信号の反転信号とを組み合わせることによって得ること
ができる。パルスＳは、信号Ｐを１／２に分割し、ＡＮ
Ｄゲートによりこの１／２の信号とこの信号を遅延しか
つ反転した信号とを組み合わせることによって得ること
ができる。
てこのようなパルスＩ及びＳを発生させることができ
る。例えば、パルスＩは、信号ＳＷを２回遅延させ、Ａ
ＮＤゲートにより１回遅延された信号と２回遅延された
信号の反転信号とを組み合わせることによって得ること
ができる。パルスＳは、信号Ｐを１／２に分割し、ＡＮ
Ｄゲートによりこの１／２の信号とこの信号を遅延しか
つ反転した信号とを組み合わせることによって得ること
ができる。
【００２９】図６は、可能性のある２種類のオーバーフ
ローが発生した場合における、図４のカウンタの動作を
数値例と共に説明している。信号Ｂは、それぞれが１０
個、４個、３個及び６個のパルスの４つのパルス列から
なる場合を表している。出力Ｑを「１」にセットし従っ
て出力Ｑ* をリセットするセットパルスＳは、第１のパ
ルス列の前及び第３のパルス列の前に供給される。反転
パルスＩは各パルス列の後であり、多分、セットパルス
Ｓの前に供給される。図６は、３フリップフロップカウ
ンタ、即ち２進数で「０００」（十進数で０）から２進
数で「１１１」（十進数で７）までカウントできる３ビ
ットカウンタ、を用いた場合の図４のフリップフロップ
の出力Ｑ* の組によって規定される十進数ｑ* を示して
いる。前述した表記によれば、ｎ＝７である。フリップ
フロップの出力Ｑの組によって規定される値が値ｑ* の
「７」に対する補数であるため、値ｑ* の展開について
のみ説明する。
ローが発生した場合における、図４のカウンタの動作を
数値例と共に説明している。信号Ｂは、それぞれが１０
個、４個、３個及び６個のパルスの４つのパルス列から
なる場合を表している。出力Ｑを「１」にセットし従っ
て出力Ｑ* をリセットするセットパルスＳは、第１のパ
ルス列の前及び第３のパルス列の前に供給される。反転
パルスＩは各パルス列の後であり、多分、セットパルス
Ｓの前に供給される。図６は、３フリップフロップカウ
ンタ、即ち２進数で「０００」（十進数で０）から２進
数で「１１１」（十進数で７）までカウントできる３ビ
ットカウンタ、を用いた場合の図４のフリップフロップ
の出力Ｑ* の組によって規定される十進数ｑ* を示して
いる。前述した表記によれば、ｎ＝７である。フリップ
フロップの出力Ｑの組によって規定される値が値ｑ* の
「７」に対する補数であるため、値ｑ* の展開について
のみ説明する。
【００３０】最初のパルスＳの時点で、値ｑ* は「０」
とされている。第１の１０個のパルス列の各パルス毎に
値ｑ* はインクリメントされる。第１のパルス列の８番
目のパルスにおいて、カウンタはオーバーフローし、値
ｑ* は「０」となる。このパルス列の最後ではｑ* ＝２
（２進数で０１０）となる。次いで、最初の反転パルス
Ｉが発生して、直前の値ｑ* の「７」に対する補数とな
る。即ち、値ｑ* は７−２＝５（２進数で１０１）とな
る。
とされている。第１の１０個のパルス列の各パルス毎に
値ｑ* はインクリメントされる。第１のパルス列の８番
目のパルスにおいて、カウンタはオーバーフローし、値
ｑ* は「０」となる。このパルス列の最後ではｑ* ＝２
（２進数で０１０）となる。次いで、最初の反転パルス
Ｉが発生して、直前の値ｑ* の「７」に対する補数とな
る。即ち、値ｑ* は７−２＝５（２進数で１０１）とな
る。
【００３１】第２の４個のパルス列の各パルス毎に値ｑ
* は「５」からインクリメントされる。第２のパルス列
の３番目のパルスにおいて、カウンタはオーバーフロー
し、値ｑ* は「０」となる。このパルス列の最後ではｑ
* ＝１となる。第２の反転パルスＩが続いて発生する
と、ｑ* ＝７−１＝６となる。従って値ｑ* ＝６は、第
１及び第２のパルス列のパルス数の差（１０−４）を表
すこととなる。このように、第１のパルス列のパルス数
（１０）がカウンタの容量（７）より大きいということ
が結果を損なうことはないのである。
* は「５」からインクリメントされる。第２のパルス列
の３番目のパルスにおいて、カウンタはオーバーフロー
し、値ｑ* は「０」となる。このパルス列の最後ではｑ
* ＝１となる。第２の反転パルスＩが続いて発生する
と、ｑ* ＝７−１＝６となる。従って値ｑ* ＝６は、第
１及び第２のパルス列のパルス数の差（１０−４）を表
すこととなる。このように、第１のパルス列のパルス数
（１０）がカウンタの容量（７）より大きいということ
が結果を損なうことはないのである。
【００３２】次いで、第２のセットパルスＳが発生し、
値ｑ* が「０」とされかつラッチ４２でその前に得られ
た値ｑ* ＝６が記憶される。
値ｑ* が「０」とされかつラッチ４２でその前に得られ
た値ｑ* ＝６が記憶される。
【００３３】次いで、このサイクルが第３の３個のパル
スのパルス列及び第４の６個のパルスのパルス列につい
て再び始められる。第３のパルスのパルス列の最後では
ｑ*＝３となる。次いで第３のパルスＩが発生し、値ｑ*
が７−３＝４となる。カウンタは、第４のパルス列の
パルスを「４」からカウントし、５番目のパルスでオー
バーフローする。これにより値ｑ* が「０」となる。次
のパルスＩにおいては、値ｑ* が７−２＝５となる。こ
の値は、所望の差であるモジュロ８（５＝−３ｍｏｄ
８）に等しい。しかしながら、この例では、正の差
「６」を負の差「−３」から区別することができない。
スのパルス列及び第４の６個のパルスのパルス列につい
て再び始められる。第３のパルスのパルス列の最後では
ｑ*＝３となる。次いで第３のパルスＩが発生し、値ｑ*
が７−３＝４となる。カウンタは、第４のパルス列の
パルスを「４」からカウントし、５番目のパルスでオー
バーフローする。これにより値ｑ* が「０」となる。次
のパルスＩにおいては、値ｑ* が７−２＝５となる。こ
の値は、所望の差であるモジュロ８（５＝−３ｍｏｄ
８）に等しい。しかしながら、この例では、正の差
「６」を負の差「−３」から区別することができない。
【００３４】このあいまいさを避けるため、本発明では
付加的ビットを含むカウンタ、この例では「１５」まで
カウント可能なカウンタを用いることを提案している。
これによれば、第１及び第２のパルス列のカウント結果
は「６」のままとなる。しかしながら、第３及び第４の
パルス列のカウント結果は−３ｍｏｄ１６＝３となる。
起こり得る差が「７」を越えないことが分かっているの
で、負の差は「８」から「１５」のカウント結果に対応
しており、従って正の差を負の差から区別することがで
きる。２進モードにおいて、カウンタの付加的ビット
は、「１」によって負の値を「０」によって正の値を表
す。従って、論理回路は、カウンタから与えられた結果
を充分に処理することができる。従来の加算器のごとき
幾つかの回路も、この種の結果を直接的に利用してい
る。
付加的ビットを含むカウンタ、この例では「１５」まで
カウント可能なカウンタを用いることを提案している。
これによれば、第１及び第２のパルス列のカウント結果
は「６」のままとなる。しかしながら、第３及び第４の
パルス列のカウント結果は−３ｍｏｄ１６＝３となる。
起こり得る差が「７」を越えないことが分かっているの
で、負の差は「８」から「１５」のカウント結果に対応
しており、従って正の差を負の差から区別することがで
きる。２進モードにおいて、カウンタの付加的ビット
は、「１」によって負の値を「０」によって正の値を表
す。従って、論理回路は、カウンタから与えられた結果
を充分に処理することができる。従来の加算器のごとき
幾つかの回路も、この種の結果を直接的に利用してい
る。
【００３５】通常、カウンタのビット数は、そのカウン
タが２つの連続するパルス列のパルス数の最大差の絶対
値の２倍までカウントできるように選ばれる。
タが２つの連続するパルス列のパルス数の最大差の絶対
値の２倍までカウントできるように選ばれる。
【００３６】上述した説明においては、フリップフロッ
プのスイッチングの遅延は無視されている。前段のフリ
ップフロップの状態Ｑが変化するのに充分な時間が経過
してないのに、スイッチ４０が線Ｉ側に切換わってしま
うことは問題である。このような問題を回避するため
に、２つの連続するスイッチ４０の間の線ＳＷに設けら
れた遅延回路Ｔｄが図４に示されている。回路Ｔｄによ
ってもたらされる遅延時間は、フリップフロップのスイ
ッチング時間に等しいかそれより長い。この場合、前段
のフリップフロップがその状態を変化させるのに充分な
時間を有しつつスイッチ４０が切換えられることが確か
められる。回路Ｔｄによってもたらされる遅延時間がパ
ルス列の最後から反転パルスＩまでの時間間隔より長く
なる恐れがある場合は、図４に破線の矩形で示したよう
に、スイッチ４０の間の線Ｉにも遅延回路を設けること
ができる。
プのスイッチングの遅延は無視されている。前段のフリ
ップフロップの状態Ｑが変化するのに充分な時間が経過
してないのに、スイッチ４０が線Ｉ側に切換わってしま
うことは問題である。このような問題を回避するため
に、２つの連続するスイッチ４０の間の線ＳＷに設けら
れた遅延回路Ｔｄが図４に示されている。回路Ｔｄによ
ってもたらされる遅延時間は、フリップフロップのスイ
ッチング時間に等しいかそれより長い。この場合、前段
のフリップフロップがその状態を変化させるのに充分な
時間を有しつつスイッチ４０が切換えられることが確か
められる。回路Ｔｄによってもたらされる遅延時間がパ
ルス列の最後から反転パルスＩまでの時間間隔より長く
なる恐れがある場合は、図４に破線の矩形で示したよう
に、スイッチ４０の間の線Ｉにも遅延回路を設けること
ができる。
【００３７】当業者であれば明らかであるように、上述
した本発明について種々の変更が可能である。特に、ス
イッチ４０の実施態様及びパルスＩ及びＳの発生につい
て種々の修正が可能である。上述した例では、パルスＳ
は２つのパルスＩ毎に発生されているが、前段のパルス
列相互のパルス数の差の和を得るために、任意の偶数の
パルスＩ毎にパルスＳを発生させることもできる。
した本発明について種々の変更が可能である。特に、ス
イッチ４０の実施態様及びパルスＩ及びＳの発生につい
て種々の修正が可能である。上述した例では、パルスＳ
は２つのパルスＩ毎に発生されているが、前段のパルス
列相互のパルス数の差の和を得るために、任意の偶数の
パルスＩ毎にパルスＳを発生させることもできる。
【００３８】本発明について１つの特定の実施例につい
て記述してきたが、当業者によれば種々の変更、修正及
び改良を容易に行うことができる。この種の変更、修正
及び改良は、この明細書の記載の一部に含まれるもので
あり、本発明の精神及び範囲内に含まれるものである。
従って、以上述べたことは、１つの例に過ぎず本発明を
制限するものではない。本発明は、請求の範囲及びその
均等物にのみ規定されるものである。
て記述してきたが、当業者によれば種々の変更、修正及
び改良を容易に行うことができる。この種の変更、修正
及び改良は、この明細書の記載の一部に含まれるもので
あり、本発明の精神及び範囲内に含まれるものである。
従って、以上述べたことは、１つの例に過ぎず本発明を
制限するものではない。本発明は、請求の範囲及びその
均等物にのみ規定されるものである。
【図１】連続的にカウントアップ及びカウントダウンす
べきパルス列を表す図である。
べきパルス列を表す図である。
【図２】同期アップダウンカウンタの従来の構造を表す
ブロック図である。
ブロック図である。
【図３】非同期カウンタの従来の構造を表すブロック図
である。
である。
【図４】連続するパルス列をカウントアップ及びカウン
トダウンするための本発明の非同期カウンタ構造の一実
施例を表すブロック図である。
トダウンするための本発明の非同期カウンタ構造の一実
施例を表すブロック図である。
【図５】図４のカウンタで用いられる信号の波形を表す
図である。
図である。
【図６】２つの特定の用途における図４のカウンタの動
作を説明するための図である。
作を説明するための図である。
４０ スイッチ ４２ ラッチ Ｄ0 、Ｄ1 、Ｄ2 Ｄ型フリップフロップ Ｔｄ 遅延回路
Claims (6)
- 【請求項１】 昇順にカスケードモードで接続されてお
りパルス列（Ｂ）を受け取る複数のフリップフロップ
（Ｄ0 〜Ｄ2 ）と、２つのパルス列の間で各フリップフ
ロップの状態を反転する手段（４０、ＳＷ、Ｉ）と、偶
数のパルス列毎に全てのフリップフロップを初期化する
手段（Ｓ）とを含むことを特徴とする非同期カウンタ。 - 【請求項２】 前記フリップフロップ（Ｄ0 〜Ｄ2 ）が
クロック入力及び出力（Ｑ）を含んでおり、前記反転手
段が、パルス列の発生中は直前のフリップフロップ出力
に、２つのパルス列を分離する各間隔時間中はスイッチ
パルスを供給する線（Ｉ）に各クロック入力を接続する
スイッチ（４０）を含んでいることを特徴とする請求項
１に記載のカウンタ。 - 【請求項３】 各フリップフロップ（Ｄ0 〜Ｄ2 ）が、
各偶数のスイッチパルス（Ｉ）の後に初期化パルス
（Ｓ）を受け取るセット入力（Ｓ）を含んでいることを
特徴とする請求項２に記載のカウンタ。 - 【請求項４】 各フリップフロップが、初期化パルス
（Ｓ）によってイネーブルとなるラッチ（４２）に接続
された反転出力（Ｑ* ）を含んでいることを特徴とする
請求項３に記載のカウンタ。 - 【請求項５】 スイッチ（４０）が２つのパルス列を分
離する各間隔時間中にアクティブとなる信号（ＳＷ）に
よって制御され、このスイッチから次の順位のフリップ
フロップのスイッチまで前記信号を遅延させる遅延手段
（Ｔｄ）を含んでいることを特徴とする請求項２に記載
のカウンタ。 - 【請求項６】 フリップフロップの数が、当該カウンタ
に含まれ得る最大２進絶対値が２つの連続するパルス列
のパルス数の最大差の２倍より大きくなるように選択さ
れることを特徴とする請求項１に記載のカウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9214477 | 1992-11-24 | ||
| FR9214477A FR2698501B1 (fr) | 1992-11-24 | 1992-11-24 | Compteur rapide permettant alternativement de compter et de décompter des trains d'impulsions. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216762A true JPH06216762A (ja) | 1994-08-05 |
Family
ID=9436114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312795A Withdrawn JPH06216762A (ja) | 1992-11-24 | 1993-11-19 | 非同期カウンタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5432830A (ja) |
| EP (1) | EP0599746B1 (ja) |
| JP (1) | JPH06216762A (ja) |
| DE (1) | DE69317986T2 (ja) |
| FR (1) | FR2698501B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227800A (ja) * | 2007-03-12 | 2008-09-25 | Sony Corp | データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器 |
| EP2091154A1 (en) | 2004-04-26 | 2009-08-19 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| US8330834B2 (en) | 2010-03-30 | 2012-12-11 | Honda Motor Co., Ltd. | Signal processing method and solid-state image sensing device |
| US8872089B2 (en) | 2010-03-31 | 2014-10-28 | Honda Motor Co., Ltd. | Solid-state imaging device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232946A (ja) * | 1996-02-26 | 1997-09-05 | Mitsubishi Electric Corp | カウンタ |
| US6226324B1 (en) * | 1997-12-17 | 2001-05-01 | The Foxboro Company | Methods and systems for trimming a PWM signal |
| US6947077B1 (en) * | 1998-03-30 | 2005-09-20 | Micron Technology, Inc. | Fast and accurate adjustment of gain and exposure time for image sensors |
| KR20030032180A (ko) * | 2001-10-16 | 2003-04-26 | 삼성전자주식회사 | 카운팅 스피드를 개선시킨 카운터 |
| US7590194B2 (en) * | 2005-09-27 | 2009-09-15 | International Business Machines Corporation | Information handling system capable of detecting frequency lock of signals downstream from a signal synthesized by frequency synthesizer |
| US7620126B2 (en) * | 2005-09-27 | 2009-11-17 | International Business Machines Corporation | Method and apparatus for detecting frequency lock in a system including a frequency synthesizer |
| KR100830582B1 (ko) | 2006-11-13 | 2008-05-22 | 삼성전자주식회사 | 디지털 더블 샘플링 방법 및 그것을 수행하는 씨모스이미지 센서 그리고 그것을 포함하는 디지털 카메라 |
| JP2009159331A (ja) * | 2007-12-26 | 2009-07-16 | Panasonic Corp | 固体撮像装置、その駆動方法およびカメラ |
| KR101621244B1 (ko) * | 2009-02-13 | 2016-05-16 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 |
| KR101365408B1 (ko) * | 2009-03-03 | 2014-02-19 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 물리량 측정 장치 및 카운팅 방법 |
| CN112787660B (zh) * | 2020-12-30 | 2023-09-26 | 宗仁科技(平潭)股份有限公司 | 正倒计数电路和计数器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3011705A (en) * | 1956-01-19 | 1961-12-05 | Mong Maurice D De | Electronic differential computer |
| US2823856A (en) * | 1956-03-23 | 1958-02-18 | Rca Corp | Reversible counter |
| JPS5222505B2 (ja) * | 1973-02-09 | 1977-06-17 | ||
| JPS6430324A (en) * | 1987-07-27 | 1989-02-01 | Advantest Corp | Continuous counter |
| JPH04227329A (ja) * | 1990-06-05 | 1992-08-17 | Mitsubishi Electric Corp | バイナリカウンタ |
-
1992
- 1992-11-24 FR FR9214477A patent/FR2698501B1/fr not_active Expired - Fee Related
-
1993
- 1993-11-19 JP JP5312795A patent/JPH06216762A/ja not_active Withdrawn
- 1993-11-19 DE DE69317986T patent/DE69317986T2/de not_active Expired - Fee Related
- 1993-11-19 EP EP93420459A patent/EP0599746B1/fr not_active Expired - Lifetime
- 1993-11-22 US US08/156,170 patent/US5432830A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2091154A1 (en) | 2004-04-26 | 2009-08-19 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| EP2290822A1 (en) | 2004-04-26 | 2011-03-02 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distributiuon of physical quantities, and electronics apparatus |
| TWI398101B (zh) * | 2004-04-26 | 2013-06-01 | Sony Corp | 計數器電路，類比數位轉換之方法，類比數位轉換器，用於偵測物理量的分佈之半導體器件，以及電子裝置 |
| JP2008227800A (ja) * | 2007-03-12 | 2008-09-25 | Sony Corp | データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器 |
| US8330834B2 (en) | 2010-03-30 | 2012-12-11 | Honda Motor Co., Ltd. | Signal processing method and solid-state image sensing device |
| US8872089B2 (en) | 2010-03-31 | 2014-10-28 | Honda Motor Co., Ltd. | Solid-state imaging device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5432830A (en) | 1995-07-11 |
| FR2698501B1 (fr) | 1995-02-17 |
| FR2698501A1 (fr) | 1994-05-27 |
| EP0599746B1 (fr) | 1998-04-15 |
| DE69317986D1 (de) | 1998-05-20 |
| EP0599746A1 (fr) | 1994-06-01 |
| DE69317986T2 (de) | 1998-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |