JP2008227800A - データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器 - Google Patents

Abstract

【課題】参照信号比較型ＡＤ変換方式を採用する固体撮像装置において、カウンタ回路の面積増大を抑えつつ、積和演算処理とＡＤ変換の同時処理を実現する。
【解決手段】リセットレベルＳrst についての処理時には、最大カウント数Ｄrmの負数を初期値Ｄini として、参照信号ＶslopとリセットレベルＳrst が同一になった時点から、最大ＡＤ変換期間に到達する時点までの期間でアップカウントモードでカウント処理を行なう。信号レベルＳsig についての処理時には、参照信号Ｖslopが初期値SLP_ini から変化を開始した時点から参照信号Ｖslopと信号レベルＳsig が同一になるまでの期間でアップカウントモードでカウント処理を行なう。信号レベルＳsig の処理後にカウンタ部２５４に保持されるカウント値Ｄ２は、リセットレベルＳrst と信号レベルＳsig との間での減算処理結果である信号成分Ｖsig のデータＤsig を示す。
【選択図】図３

Description

本発明は、ＡＤ（アナログ−デジタル）変換を伴うデータ処理方法およびデータ処理装置並びに前記ＡＤ変換の仕組みを利用した物理量分布検知の半導体装置の一例である固体撮像装置、撮像装置、および電子機器に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、デジタル信号処理技術に関する。特に、複数種類の処理対象信号を取り扱う際の演算済デジタルデータの取得技術に関する。

近年では、固体撮像装置の一例として、ＣＣＤ（Charge Coupled Device ）イメージセンサが持つ種々の問題を克服し得るＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のイメージセンサが注目を集めている。

たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。

また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。

この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている（たとえば特許文献１を参照）。

特開２００５−３２３３３１号公報

またＡＤ変換方式としても、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するための漸次値の変化するいわゆるランプ状の参照信号（ランプ波）と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるスロープ積分型あるいはランプ信号比較型（以下本明細書においては参照信号比較型と称する）と言われるＡＤ変換方式がある。前述の特許文献１でも参照信号比較型ＡＤ変換方式を採用した構成例が開示されている。参照信号比較型ＡＤ変換方式と前述の列並列出力型とを組み合わせることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。

ここで画素信号は、詳細には、画素リセット時の画素信号レベルと信号電荷を読み出すときの画素信号レベルとの差分が真の信号成分となるので、参照信号比較型ＡＤ変換方式と列並列出力型とを組み合わせて画素信号を１行分の全画素について同時にデジタルデータに変換する場合にも、差分処理が必要となることを考慮した仕組みが採られる。たとえば、前述の特許文献１では、アップカウントとダウンカウントのモードを切替可能な構成にし、画素リセット時の画素信号レベルのＡＤ変換時と信号電荷を読み出すときの画素信号レベルのＡＤ変換時とでカウントモードを異なるものとすることで、最終的なＡＤ変換出力値として、真の信号成分のＡＤ変換結果を自動的に取得する仕組み、つまり差分処理機能をＡＤ変換と同時に行なう仕組みが採られている。

しかしながら、特許文献１で、差分処理機能をＡＤ変換と同時に行なう仕組みを採るには、カウントモード切替えの仕組みが必要になる。このカウントモード切替えの仕組みとしては様々なものが考えられるが、一般的には、デジタルデータのビットごとに、そのモード切替えの仕組みを配置することが必要となり、カウンタ領域の面積がその分だけ大きくなる。ビット精度を上げることによって、モード切替えの仕組みの数も当然に増加する。列並列出力型と組み合わせる場合には、全列のカウンタ部にモード切替えの仕組みが必要となるので、面積増大の問題が一層大きくなる。

一方、画素から出力された画素信号に対しては、高画質のイメージ生成や特殊なアプリケーション利用などのために、種々の積和演算処理がなされる。この際の仕組みとして、如何様な仕組みを採るかで、処理プロセスや回路配置の効率が異なってくると考えられる。たとえば、アナログ領域にて加減算をしてからデジタル化する仕組みでは、必ずしも効率的でない。こういった点では、差分処理以外の演算処理もＡＤ変換と同時に行なうことができると効率的であると考えられる。もちろん、この際にはカウンタ領域の面積増大を抑えることが肝要となる。

本発明は、上記事情に鑑みてなされたものであり、参照信号比較型ＡＤ変換方式を採用する場合に、カウンタ領域の面積増大の問題を招くことなく、差分処理機能や加減算処理機能などの積和演算処理をＡＤ変換と同時に行なう仕組みを提供することを目的とする。

本発明に係る仕組みの一実施形態は、先ず、アナログ信号の所定レベルと、この所定レベルをデジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、参照信号生成部で生成された参照信号と画素信号とを比較する比較部と、比較部による比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで所定レベルのデジタルデータを取得するカウント部とを備えるものとする。つまり、アナログ信号についてのＡＤ変換の仕組みとしては、いわゆる参照信号比較型と言われるＡＤ変換方式を採用する。

そして、積和演算処理を行なうべく、減算要素の処理対象信号についてのカウント処理時には当該処理対象信号と参照信号とが一致した時点から参照信号が所定の終了値に到達する時点までの期間にてカウント処理を行ない、加算要素の処理対象信号についてのカウント処理時には前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間にてカウント処理を行なう。

また、減算要素および加算要素の何れについても、アップカウントモードおよびダウンカウントモードの何れか一方の同一モードでカウント処理を行ない、後続の処理対象信号についてのカウント処理時には、先の処理対象信号についてのカウント処理で保持されたカウント値を初期値としてカウント処理を開始する。

加えて、積和演算結果のデジタルデータが、減算要素の処理対象信号についてのカウント処理における参照信号が初期値から終了値に到達する期間に対応するカウント値の分が修正されたものとなるようにする。

たとえば、固体撮像装置への適用例では、処理対象信号としては、画素から得られるアナログの画素信号であって、画素をリセットしたときの基準成分を示すリセットレベルと前記基準成分に真の信号成分を加えた信号レベルとする。そして、リセットレベルを減算要素とし、信号レベルを加算要素として、アップカウントモードでカウント処理を行なうか、もしくは、リセットレベルを加算要素とし、信号レベルを減算要素として、ダウンカウントモードでカウント処理を行なう。何れの場合も、信号レベルとリセットレベルとの差分で示される真の信号成分のデジタルデータを正の値として取得できる。

ここで、積和演算とは、減算処理を少なくとも１回は含むものとする。「複数」は、少なくとも２つの意味であり、３、４、あるいはそれ以上の処理対象信号について順次積和演算を行なうものでもよい。

たとえば、２つの処理対象信号間での差分演算がある。３以上の処理対象信号を取り扱う場合には、少なくとも１つの処理対象信号について減算処理となるようにすればよい。この差分演算の一例としては、実質的に同一時点に取得された複数の処理対象信号を取り扱う空間差分処理がある。空間差分処理を行なうことで、エッジ検出や空間フィルタ処理などを行なった画像を、演算済み画像として取得できる。この演算済み画像を利用することで、エッジ強調画像を取得することや直線検出や図形認識を行なうことができる。

また、差分演算の他の一例としては、実質的に異なる時点に取得された複数の処理対象信号を取り扱う時間差分処理がある。時間差分処理を行なうことで、動きのある部分を抽出した画像を、演算済み画像として取得できる。この演算済み画像を利用することで、動体検出や動体追尾を行なうことができる。

固体撮像装置などの半導体装置から出力される信号が真の信号成分だけでなくリセット成分やばら付きなどの成分（纏めて基準成分と呼ぶ）を持ち、基準成分をベースに真の信号成分が加わった形態で信号成分として出力される場合、１つの処理対象信号に関して、真の信号成分を差信号成分として取り出すために差分処理を行なう。

データ修正に当たっては、最初の処理対象信号についてのカウント処理時に、参照信号が初期値から終了値に到達する期間に対応するカウント値に対応する値を初期値としてカウント処理部にてカウント処理を開始することで修正を行なうようにしてもよい。

あるいは、最後の処理対象信号についてのカウント処理が完了した後、参照信号が初期値から終了値に到達する期間に対応するカウント値に対応する値を使って、保持されたカウント値に対して修正を行なうようにしてもよい。

３以上の処理対象信号の積和演算結果のデジタルデータを取得する際には、最初の処理対象信号についてのカウント処理時にのみ、参照信号が初期値から終了値に到達する期間に対応するカウント値に対応する値を初期値としてカウント処理部にてカウント処理を開始することができるに過ぎない。よって、最後の処理対象信号についてのカウント処理が完了した後、最初の処理対象信号を除く他の処理対象信号であって減算要素の各処理対象信号については、それらの参照信号が初期値から終了値に到達する期間に対応するカウント値に対応する値をそれぞれ使って、保持されたカウント値に対して修正を行なうようにする。

固体撮像装置や撮像装置や電子機器は、上記データ処理方法を適用した装置であって、データ処理装置と同様の構成を備えたものである。固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

本発明の一実施形態によれば、複数の処理対象信号のそれぞれについて、ＡＤ変換用の参照信号と処理対象信号とを比較し、この比較処理と並行して、所定の比較期間にて、ダウンカウントモードおよびアップカウントモードの何れか一方の同一モードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持するようにした。

このとき、複数の処理対象信号の内の後続の処理時には、先の処理で得られたデジタルデータをカウント処理の初期値として設定するようにしている。加えて、積和演算結果のデジタルデータが、減算要素の処理対象信号についてのカウント処理における参照信号が初期値から終了値に到達する期間に対応するカウント値の分が修正されたものとなるようにする。このため、複数の処理対象信号に基づく積和演算結果を表すデジタルデータを、簡単に得ることができる。

比較処理とカウント処理にてＡＤ変換処理がなされるので、結果的には、ＡＤ変換処理と積和演算処理とを同時に実行する仕組みを構築できる。つまり、ＡＤ変換用の参照信号を操作して処理対象信号をＡＤ変換しつつ、同時に複数の処理対象信号を使用した積和演算を行なうので、ＡＤ変換と演算処理を効率的に行なうことができるようになる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の全体概要：第１実施形態＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図の第１実施形態を示す図である。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。

複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やその他のアナログ信号処理部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出す、垂直列とＣＤＳ処理機能部やデジタル変換部などが１対１に接続されるカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流制御部２４と、垂直列ごとに配されたカラムＡＤ回路２５０を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照信号Ｖslopを供給する参照信号生成部２７と、出力回路２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。

なお、必要に応じて、出力回路２８の前段に、デジタル演算部２９を設けてもよい。ここで、「必要に応じて」とは、カラムＡＤ回路２５０において複数行に関しての複数画素の積和演算処理を行なう場合を意味する。デジタル演算部２９は、基本的には、垂直方向について、カラムＡＤ回路２５０にて複数行のデータを積和演算する際に、初期値（詳細は後述する）の補正機能を備えたものとする。なお積和演算処理は、複数画素の加算のみ処理、複数画素の減算のみ処理、複数画素の加算と減算とを組み合わせた処理の何れであってもよい。また、各画素についてのＡＤ変換処理にゲイン要素を同一とすることに限らず、異なるものとしてもよい（たとえば参照信号Ｖslopの傾きを変更する）。

参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号Ｖslopを各画素列のカラムＡＤ回路２５０が共通に使用し、各画素列では、比較処理が完了した時点でカウンタ値を各画素列のＡＤ変換結果として保持することでＡＤ変換を行なう構成にする。

参照信号Ｖslopは、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

本実施形態のカラムＡＤ回路２５０は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分Ｖsig のデジタルデータＤsig を取得する差分処理部の機能を備えている。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平アドレス設定部１２ａおよび水平駆動部１２ｂを有する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直アドレス設定部１４ａおよび垂直駆動部１４ｂを有する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

なお、図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力クロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。

クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。

クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各画素行や各画素列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプ（画素信号生成部の一例）とから構成される。

画素内アンプとしては、単位画素３の電荷生成部で生成・蓄積された信号電荷を電気信号として出力することができるものであればよく、様々な構成を採ることができるが、一般的には、フローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタを有する転送部、リセットゲート部の一例であるリセットトランジスタを有する初期化部、垂直選択用トランジスタ、およびフローティングディフュージョン（フローティングノードとも称される）の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。

あるいは、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５０が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

水平走査部１２は、カラム処理部２６からカウント値を水平信号線１８へ読み出す読出走査部の機能を持つ。

水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。

これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。

なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

水平走査部１２や垂直走査部１４は、たとえばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このためたとえば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、初期化制御電位を規定する画素リセットパルスRST 、転送制御電位を規定する転送パルスTRG 、垂直選択パルスVSELなど）が含まれる。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。

通信・タイミング制御部２０は、たとえば、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリクス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2とも言う。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。

水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５０を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５０を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５０が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５０に供給される。

カラム処理部２６の各カラムＡＤ回路２５０は、対応する列の単位画素３のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５０は、アナログ信号Ｓｏを、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ(Analog Digital Converter)回路を持つ。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号Ｓｏを、列ごとに設けられたカラムＡＤ回路２５０を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、参照信号比較型ＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。特許文献１に記載の仕組みでは、２回に亘る各回の処理時に何れも、変換開始（比較処理の開始）を参照信号Ｖslopの変化開始時点とし変換終了（比較処理の終了）を参照信号Ｖslopと処理対象信号電圧とが一致する時点としている。

これに対して、本実施形態では、２回に亘る各回の処理の何れか一方は、変換開始（比較処理の開始）を参照信号Ｖslopの変化開始時点とし変換終了（比較処理の終了）を参照信号Ｖslopと処理対象信号電圧とが一致する時点とするが、他方は変換開始（比較処理の開始）を参照信号Ｖslopと処理対象信号電圧とが一致する時点とし変換終了（比較処理の終了）をその回の所望のカウント数が完了する時点（典型的には最大ＡＤ変換期間が到達した時点）とする点に特徴を有する。

このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号Ｖslopを供給するとともに、クロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号Ｖslopと比較することによって、指定されているカウント期間におけるクロック数をカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と（受光光量に応じた）信号レベルとの差分をとる処理（いわゆるＣＤＳ処理と等価）を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。

＜参照信号生成部とカラムＡＤ回路の詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、階段状の鋸歯状波（ランプ波形；以下参照信号Ｖslopとも称する）を生成して、参照信号制御部２５を介してカラム処理部２６の個々のカラムＡＤ回路２５０に、この生成した階段状の鋸歯状波の参照信号ＶslopをＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。なお、カウントクロックＣＫdac はカウントクロックＣＫ０と同一にしてもよい。

参照信号Ｖslopは、たとえば逓倍回路で生成される逓倍クロックを元に生成される高速クロックを基準とすることで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号Ｖslopが基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつカウント値を変化させ、そのカウント値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。

カラムＡＤ回路２５０は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号Ｖslopと、行制御線１５（Ｖ１，Ｖ２，Ｖ３，…，Ｖｖ）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号を比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

また、特許文献１に記載の仕組みとの大きな相違点として、電圧比較部２５２とカウンタ部２５４との間に、カウンタ部２５４におけるカウント処理の期間を制御するカウント位相切替部（PH SEL）２５３を有する。カウント位相切替部２５３には、通信・タイミング制御部２０からカウント期間を制御するカウント期間制御信号ＳＥＬが供給され、また、電圧比較部２５２から比較パルスCOMPが供給される。

カウント位相切替部２５３は、カウント期間制御信号ＳＥＬに基づき電圧比較部２５２からの比較パルスCOMPを論理反転して（逆相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡すか、もしくは比較パルスCOMPをそのまま（同相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡す。カウント位相切替部２５３は、電圧比較部２５２の比較結果である比較パルスCOMPとカウント期間制御信号ＳＥＬに基づき、カウント期間を決定するカウント期間制御部の一例である。

たとえば、カウント位相切替部２５３としてはＥＸ−ＯＲ（排他的論理和）ゲートを使用し、一方の入力端に比較パルスCOMPを入力し、他方の入力端にカウント期間制御信号ＳＥＬを入力する。この場合、ＥＸ−ＯＲゲートは、カウント期間制御信号ＳＥＬがＨレベルのときに比較パルスCOMPを論理反転してカウントイネーブル信号ENとし、カウント期間制御信号ＳＥＬがＬレベルのときに比較パルスCOMPをそのままカウントイネーブル信号ENとする。

この動作から理解されるように、カウント位相切替部２５３は、電圧比較部２５２とカウンタ部２５４との間において、比較パルスCOMPを論理反転するか否かの機能を有すればよく、カウンタ部２５４にアップダウンカウント機能を設ける際に必要となる各ビットに用いられるセレクタなどの構成要素よりも小面積にすることができる。

列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号Ｖslopが共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号Ｖslopを使用して比較処理を行なう。カウンタ部２５４は、カウント位相切替部２５３の出力をカウントイネーブル信号ＣENとして使用し、カウントイネーブル信号ENがＨレベルのときにカウントクロックＣＫ０を元にカウント処理を行ない、カウント処理終了時のカウント結果を保持する。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセットレベルＶrst と信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のカウント期間をカウント位相切替部２５３に供給するカウント期間制御信号ＳＥＬを制御することで切り替える制御部の機能を持つ。

通信・タイミング制御部２０から各カラムＡＤ回路２５０のカウント位相切替部２５３やカウンタ部２５４には、カウント期間制御信号ＳＥＬの他にも、カウンタ部２５４が２回に亘るカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、１回目のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示するための制御信号ＣＮ５が入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号Ｖslopが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号（比較パルスCOMP）はカウント位相切替部２５３に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、参照信号Ｖslopと同様に、逓倍回路で生成される逓倍クロック（高速クロック）を使用することができ、この場合、端子５ａを介して入力されるマスタークロックCLK0を使用するよりも高分解能にできる。

カウンタ部２５４は、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘るカウント処理においては、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよく、その動作に対応するアップカウンタもしくはダウンカウンタの何れかであれば十分である。ただし、原理的には、利用形態として、ダウンカウント動作とアップカウント動作とを切替可能なアップダウンカウンタを用いて、ダウンカウント動作とアップカウント動作の何れか一方で動作させるようにしても差し支えない。しかしながら通常は、アップダウンカウンタは、そのモード切替用の回路構成が必要であり、アップカウンタやダウンカウンタと言った単一のカウントモードのみに対応した構成に比べると回路規模が大きくなるので、本実施形態ではアップダウンカウンタを採用しない。

また、本実施形態のカウンタ部２５４としては、カウント出力値がカウントクロックＣＫ０に同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。

カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。個々のカラムＡＤ回路２５０の出力側は、第１実施形態の構成では、カウンタ部２５４の出力を水平信号線１８にそのまま接続している。

このような構成において、カラムＡＤ回路２５０は、所定の画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からの参照信号Ｖslopと、垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較する。双方の電圧が同じになると、電圧比較部２５２の比較パルスCOMP（コンパレート出力）が反転する。たとえば、電圧比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧Ｖｘと参照信号Ｖslopとが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。

カウント位相切替部２５３は、電圧比較部２５２による比較結果である比較パルスCOMPと通信・タイミング制御部２０からのカウント期間制御信号ＳＥＬに基づきカウンタ部２５４におけるカウント処理期間を決定しカウンタ部２５４に指示する。カウンタ部２５４は、カウント期間制御信号ＳＥＬに基づくカウント位相切替部２５３により指定されたカウント処理期間においてダウンカウントモードもしくはアップカウントモードでカウント処理を行ない、カウント処理期間のカウント数を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜固体撮像装置の全体概要：第２実施形態＞
図１Ａは、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図の第２実施形態を示す図である。この第２実施形態の固体撮像装置１は、第１実施形態の固体撮像装置１に対して、カラムＡＤ回路２５０の構成を変形している。

すなわち、第２実施形態におけるカラムＡＤ回路２５０は、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備えている。

データ記憶部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。

なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。

データ記憶部２５６には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

水平走査部１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。

データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５０のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。

特に、データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なう、いわゆるパイプライン動作が実現できる。

＜固体撮像装置の動作；比較例の動作＞
図２は、図１に示した第１実施形態の固体撮像装置１のカラムＡＤ回路２５０における基本動作である信号取得差分処理に対しての比較例の動作を説明するためのタイミングチャートである。ここでは、本実施形態の参照信号比較型ＡＤ変換処理を適用したカラムＡＤ変換処理の特徴の理解を容易にするため、特許文献１に記載の参照信号比較型ＡＤ変換処理の一般的な処理手法について示し、その後に、本実施形態の処理の特徴について動作原理と具体的な実施形態を説明する。

画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降する（階段状に下降する場合でもよい）ランプ波形状の参照信号Ｖslopと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号Ｖslopの生成（変化開始）時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。

つまり、垂直信号線１９に読み出したアナログの画素信号電圧Ｖｘを、列ごとに配置されたカラムＡＤ回路２５０の電圧比較部２５２で参照信号Ｖslopと比較する。このとき、電圧比較部２５２と同様に列ごとに配置されたカウンタ部２５４を動作させておき、参照信号Ｖslopのある電位とカウンタ部２５４とを１対１の対応をとりながら変化させることで、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。ここで、参照信号Ｖslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で量子化しながらカウンタ部２５４で数えることで、デジタルデータに変換する。参照信号Ｖslopがある時間Δｔの間にΔＶ変化するとして、Δｔの周期でカウンタ部２５４を動作させると参照信号ＶslopがＮ×ΔＶ変化したときのカウンタ値はＮとなる。

ここで、垂直信号線１９から出力される画素信号Ｓｏ（画素信号電圧Ｖｘ）は、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。Ｐ相の処理を基準レベル（リセットレベルＳrst 、事実上リセットレベルＶrst と等価）について行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。

詳細な説明は割愛するが、特許文献１に記載のＡＤ変換処理においては、先ず、１回目の処理時、つまりリセットレベルＳrst についてのＡＤ変換期間であるプリチャージ相（Ｐ相と省略して記すこともある）の処理期間においては、先ず通信・タイミング制御部２０は、リセット制御信号ＣＬＲをアクティブＨにして、カウンタ部２５４の各フリップフロップのカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する（ｔ１）。

このとき、通信・タイミング制御部２０は、データ保持制御パルスHLDCをアクティブＨに、またカウントモード制御信号ＵＤＣをローレベル（つまりダウンカウントモード）にしておく。またこのとき、単位画素３をリセット電位する（ｔ１〜ｔ２）。このリセット電位が画素信号Ｓｏとして垂直信号線１９に出力される。これにより、画素信号電圧Ｖｘとしては、リセットレベルＳrst が垂直信号線１９に現れるようになる。

垂直信号線１９（Ｈ１，Ｈ２，…）上のリセットレベルＳrst が収束して安定となったら、通信・タイミング制御部２０は、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４として、データ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ１０）。これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_ini を始点とする、全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、カウンタ部２５４は、Ｐ相のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からの参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる。つまり、リセットレベルＶrst に応じた電圧信号（リセットレベルＳrst ）と参照信号Ｖslopとを比較して、リセットレベルＶrst の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値（符号を加味して“−Ｄrst ”とする）を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、リセットレベルＶrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると、データ保持制御パルスHLDCをアクティブＨにする（ｔ１４）。これにより、参照信号生成部２７は、ランプ状の参照信号Ｖslopの生成を停止し（ｔ１４）、初期電圧SLP_ini に戻る。

Ｐ相の処理時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウンタ部２５４でカウント動作を行なっているので、単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施することになる。

続いての２回目の処理時、つまり信号レベルＳsig についてのＡＤ変換期間であるデータ相（Ｄ相と省略して記すこともある）の処理期間には、リセットレベルＶrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、カウントモード制御信号ＵＤＣをハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１６）。

またこのとき、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをアクティブＨにしたままで転送信号φTRG をアクティブＨにして垂直信号線１９に信号レベルＳsig を読み出す（ｔ１８〜ｔ１９）。垂直信号線１９（Ｈ１，Ｈ２，…）上の信号レベルＳsig が収束して安定となったら、通信・タイミング制御部２０は、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４として、データ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ２０）。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_ini を始点としＰ相と同じ傾きを持った全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。ここでも、実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、カウンタ部２５４は、Ｄ相のカウント動作として、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、Ｐ相とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号（画素信号電圧Ｖｘの信号レベルＳsig ）と参照信号Ｖslopとを比較して、信号成分Ｖsig の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、画素信号電圧Ｖｘにおける信号レベルＳsig に対応したカウント値を得る。

所定のアップカウント期間を経過すると、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをインアクティブＬにして画素信号Ｓｏの垂直信号線１９への出力を禁止し、次の読出対象行Ｖｎ＋１について、垂直選択信号φVSELをアクティブＨにする（ｔ２６）。このとき、通信・タイミング制御部２０は、次の読出対象行Ｖｎ＋１についての処理に備える。たとえば、カウントモード制御信号ＵＤＣをローレベルにしてカウンタ部２５４をアッダウンカウントモードに設定する。

このＤ相の処理時は、画素信号電圧Ｖｘにおける信号レベルＳsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出して信号レベルＳsig のＡＤ変換を実施することになる。

ここで、信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際に保持されるカウント値は、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”となる。

つまり、カウンタ部２５４におけるカウント動作を、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント数Ｄsig は信号成分Ｖsig に応じたデジタルデータを表すものとなる。

上述のようにして、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＶrst を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得することができる。よって、カラムＡＤ回路２５０は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、カラムＡＤ回路２５０では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送することができる。つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５０は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査部１２により順に選択され、出力回路２８を用いて読み出すことができる。

＜＜本実施形態のカラムＡＤ変換処理の原理＞＞
前述の比較例のＡＤ変換処理では、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、画素信号電圧Ｖｘにおける信号成分Ｖsig についてのＡＤ変換とＣＤＳ機能とを同時に実現している。しなしながら、その動作から明らかなように、ＡＤ変換とＣＤＳ機能とを同時に実現するために、カウントモードを切り替えなければならず、その対応のため、全列のカウンタ部２５４にモード切替えの仕組みを採ることが必要となるので、カウンタ領域の面積が増大してしまう不都合がある。

本実施形態では、この点を勘案して、参照信号比較型などと称されるＡＤ変換方式を採用する場合に、カウンタ部２５４の面積増大の問題を抑えながら、差分処理機能をＡＤ変換と同時に行なうことのできる仕組みにする。以下具体的に説明する。

回路構成面では、図１に示したように、カウントモードを切り替える仕組みを採らずに、１回目と２回目の各ＡＤ変換処理時に同一カウントモードでカウントするとともに、それぞれのカウント位相を異なるものとする仕組みを採る点に特徴を有する。２回目のカウント処理時には、１回目のカウント処理結果からカウント処理を開始する。この点は比較例と同様である。

ここで、「カウント位相を異なるものとする」とは、１回目のＡＤ変換処理（たとえばＰ相の処理）時と２回目のＡＤ変換処理（たとえばＤ相の処理）時とで、カウント処理期間を異なるものとすることを意味する。より具体的には、参照信号Ｖslopの変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘが同一になるまでの期間でカウント処理を行なうか、参照信号Ｖslopと画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点（通常は参照信号Ｖslopの変化を停止させる時点）までの期間でカウント処理を行なうかの違いがカウント位相の違いを意味する。

本願明細書において、参照信号Ｖslopの変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘが同一になるまでの期間でカウント処理を行なうことを、実数のカウント処理とも称する。一方、参照信号Ｖslopと画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの期間でカウント処理を行なうことを、補数のカウント処理とも称する。

一般的には、参照信号Ｖslopの変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘが同一になるまでの期間および参照信号Ｖslopと画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの期間と、電圧比較部２５２から出力される比較パルスCOMPの出力レベルとが対応しているので、比較パルスCOMPがＬレベルの期間でカウント処理を開始するかＨレベルの期間でカウント処理を開始するかを切り替えればよい。

加えて、本実施形態では、２回に亘るカウント処理結果として差分処理結果が取得できるように、第１の手法としては、１回目のカウント処理を開始する際に、参照信号Ｖslopと画素信号電圧Ｖｘが同一になった時点以降でカウント処理を行なう回の最大ＡＤ変換期間に相当するカウント値をカウントモードに応じた符号（正または負）を付して初期値Ｄini として初期設定し、その初期値Ｄini からカウント処理を開始する。あるいは、第２の手法としては、比較例と同様に“０”からカウント処理を開始しつつ、２回目のカウント処理が完了した後に、カウンタ部２５４の後段で初期値Ｄini の分を補正する。第１の手法は、カウンタ部２５４の後段で初期値Ｄini の分を補正する必要がなく、１画素分のＡＤ変換処理結果が得られればよい場合に好適な手法である。一方、第２の手法は、複数画素の信号成分Ｖsig の積和演算のＡＤ変換処理結果を得る場合に好適な手法である。

なお、ここでは１画素分の画素信号電圧Ｖｘについて、リセットレベルＳrst と信号レベルＳsig との差分結果で示される信号成分Ｖsig のデジタルデータＤsig を取得する事例で説明したが、この仕組みを利用することで、任意の２種類の処理対象信号の減算処理結果のデジタルデータを取得することもできる。この場合、差し引く方に対して補数のカウント処理を割り当て、差し引かれる方に対して実数のカウント処理を割り当てる。

＜原理：第１例＞
図３は、本実施形態のカラムＡＤ変換処理の動作原理の第１例を説明する図である。図３に示す第１例は、カウンタ部２５４としてアップカウンタを用いた例であり、減算要素の処理対象信号の一例である１回目のリセットレベルＳrst についてのＡＤ変換処理時には、参照信号Ｖslopと画素信号電圧Ｖｘ（リセットレベルＳrst ）が同一になった時点から、参照信号Ｖslopが所定の終了値に到達する時点まで、具体的には、その回の最大ＡＤ変換期間に到達する時点までの期間でアップカウントモードでカウント処理を行ない、加算要素の一例である２回目の信号レベルＳsig についてのＡＤ変換処理時には、参照信号Ｖslopが初期値SLP_ini から変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になるまでの期間でアップカウントモードでカウント処理を行なう例を示している。

この場合、１回目のリセットレベルＳrst についてのＡＤ変換処理でのカウント数（Ｄrst_cnt と記す）は、図から明らかなように、リセットレベルＳrst についての最大ＡＤ変換期間に対応する最大カウント数Ｄrmから、参照信号Ｖslopの変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（リセットレベルＳrst ）が同一になるまでの期間に対応するカウント数Ｄrst を差し引いた値（＝Ｄrm−Ｄrst ）になる。したがって、１回目のＡＤ変換処理後にカウンタ部２５４に保持されるカウント値Ｄ１は式（１−１）のようになる。

ここで、仮に、１回目のカウント処理の初期値Ｄini を、リセットレベルＳrst についての最大ＡＤ変換期間に対応する最大カウント数Ｄrmの負数に設定すれば、１回目のリセットレベルＳrst についてのＡＤ変換処理後にカウンタ部２５４に保持されるカウント値Ｄ１は式（１−２）で示される。

１回目のＰ相の処理時に、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウンタ部２５４でカウント動作を行なう際に、初期値Ｄini を最大カウント数Ｄrmの負数に設定することで、単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施し、リセットレベルＶrst のデジタルデータを負数として保持できることが分かる。

比較例では、単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施し、リセットレベルＶrst のデジタルデータを負数として保持するために、１回目のカウント処理時には、２回目のカウント処理時のカウントモードと異なるモードにしなければならないが、第１例の動作原理の仕組みを採れば、そのようなカウントモードの切替えが不要となる。

この後の２回目の信号レベルＳsig についてのＡＤ変換処理時には、１回目と同一のアップカウントモードで、１回目のＡＤ変換処理後にカウンタ部２５４に保持されたカウント値Ｄ１（＝Ｄini ＋（Ｄrm−Ｄrst ）＝−Ｄrst ）からカウント処理を開始し、参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になったときのカウント値を保持する。この２回目の信号レベルＳsig についてのＡＤ変換処理でのカウント数（Ｄsig_cnt と記す）は、図から明らかなように、リセットレベルＳrst と信号成分Ｖsig とを合成したものに対応するので、“Ｄrst ＋Ｄsig ”となる。したがって、２回目のＡＤ変換処理後にカウンタ部２５４に保持されるカウント値Ｄ２は式（２）のようになる。

式（２）から明らかように、２行目に示される減算式はリセットレベルＳrst と信号レベルＳsig との間での減算処理を行なっていることになる。これから分かるように、信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント数は、基本的には“Ｄrst ＋Ｄsig ”であるが、２回目のカウント処理の開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”とすることで、比較例と同様に、実際に保持されるカウント値を、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”とできるのである。

つまり、第１例の動作原理のように、２回に亘るカウント処理を同一モード（本例ではアップカウントモード）にしても、それぞれのカウント位相を異なるものとし、１回目のカウント処理の初期値Ｄini を１回目のカウント処理の最大カウント数Ｄrmの負数に設定すれば、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig をカウンタ部２５４が保持でき、比較例と同様にＣＤＳ機能と信号成分Ｖsig についてのＡＤ変換を同時に実現できる。

なお、前例では初期値Ｄini を最大カウント数Ｄrmの負数としていたが、比較例と同様に“０”としてもよい。この場合、２回目のカウント処理後にカウンタ部２５４に保持されるカウント値Ｄ２は式（３）のようになり、信号成分Ｖsig のデジタル値Ｄsig に最大カウント数Ｄrmを加算した状態となる。

最大カウント数Ｄrmは、定数であり、通信・タイミング制御部２０により外部から調整ができる。またその値はリセットレベルＳrst についての最大ＡＤ変換期間に応じて任意に決めることができるものである。このことから分かるように、通信・タイミング制御部２０は、複数の処理対象信号の積和演算結果のデジタルデータを取得するに当たり、積和演算結果のデジタルデータが、減算要素の処理対象信号についてのカウント処理における参照信号Ｖslopが初期値Ｄini から終了値に到達する期間に対応するカウント値の分（本例ではＤrm）が修正されたものとなるようにする修正部の機能を持つ。

また、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算する（本例では減算する）ことで修正の対処可能であり、容易に信号成分Ｖsig のデジタル値Ｄsig を取得できる。この場合、デジタル演算部２９が修正部の機能を持つ。ただし、初期値Ｄini を最大カウント数Ｄrmの負数としておくことで、２回に亘るカウント処理で最終的に得られる値は、正の信号成分Ｖsig を示すので、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するだけでよければ、既存のシステムとの親和性が高い。

＜具体的処理：第１例＞
図４は、動作原理の第１例を図１に示す第１実施形態の固体撮像装置１に適用した具体例の動作（第１例の具体的処理）を説明するタイミングチャートである。

第１例の具体的処理においては、単位画素３から得られたアナログの画素信号電圧Ｖｘをデジタル変換する仕組みとしては、参照信号Ｖslopと単位画素３から得られるリセットレベルＳrst もしくは信号レベルＳsig の各電圧とが一致する点を探し、リセットレベルＳrst については、参照信号Ｖslopと画素信号電圧ＶｘのリセットレベルＳrst が一致した点から所望のカウント時間（本例ではセットレベルＳrst についての最大ＡＤ変換期間に到達するまで）を、信号レベルＳsig については、参照信号Ｖslopの生成時点から信号レベルＳsig と参照信号Ｖslopが一致するまでをカウントクロックＣＫ０でカウントすることで、リセットレベルＳrst や信号レベルＳsig の情報を含んだカウント値を得る手法を採る。

通信・タイミング制御部２０は、カウントクロックＣＫdac を参照信号生成部２７に供給することで参照信号生成部２７が参照信号Ｖslopを生成するのと同期してカウントクロックＣＫ０をカウンタ部２５４に供給し、各回の最大ＡＤ変換期間に到達した時点でカウントクロックＣＫ０の供給を停止する。このとき同時に、参照信号生成部２７は参照信号Ｖslopの変化を停止させる。

ここで、垂直信号線１９から出力される画素信号電圧Ｖｘは、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔＶを示すリセットレベルＳrst の後に信号レベルＳsig が現れるものである。１回目の処理をリセットレベルＳrst （リセット成分ΔＶ）について行なう場合、２回目の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsigについての処理となる。

１回目の読出しのため、通信・タイミング制御部２０は、カウンタ部２５４のカウント値を所望の初期値Ｄini （ここでは、リセットレベルＳrst についての最大ＡＤ変換期間に対応する最大カウント数Ｄrmの負数＝−１２８）にリセットする（ｔ０〜ｔ１内で）。つまり、１回目のカウント動作の初期値Ｄini は７ビットカウント分のオフセットを引いた“−１２８”とする。また、カウント位相切替部２５３をカウント期間制御信号ＳＥＬにて制御することにより、カウント位相切替部２５３が、電圧比較部２５２の逆相の信号をカウントイネーブル信号ENとして出力するようにモードを設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９への１回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号Ｖslopを生成するための制御データを供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子への比較電圧として、全体としてランプ状に変化させた参照信号Ｖslopを入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される任意の垂直信号線１９の画素信号電圧Ｖｘとを比較する。電圧比較部２５２の参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられる参照信号Ｖslopの変化に同期して、カウンタ部２５４のクロック端子にカウントクロックＣＫ０を入力する。

参照信号Ｖslopと画素信号電圧Ｖｘ（＝リセットレベルＳrst ）の比較を電圧比較部２５２にて行ない、参照信号ＶslopとリセットレベルＳrst が同じになった時点で電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに反転させる（ｔ２）。この比較パルスCOMPをカウント位相切替部２５３に入力し、カウント期間制御信号ＳＥＬによる制御によって、反転動作がなされる。カウント位相切替部２５３の出力であるカウントイネーブル信号ENとしては、電圧比較部２５２において、参照信号ＶslopとリセットレベルＳrst とが同じになった時点から、ＬレベルからＨレベルに反転することとなる。この結果を受けて、カウンタ部２５４は、電圧比較部２５２の比較パルスCOMPが反転してからカウントクロックＣＫ０がストップするまでをアップカウントモードでカウントし、１回目のカウント処理をストップした時点のカウント値を保持してＡＤ変換を終了する。このとき、カウンタ部２５４に保持されるカウント値は、前述の第１例の動作原理の説明から理解されるように、“Ｄini ＋（Ｄrm−Ｄrst ）＝−Ｄrst ”となる。

カウントクロックＣＫ０のストップする期間は通信・タイミング制御部２０で制御可能であり、ここでは、参照信号Ｖslopの時間変化開始（カウント時間開始）から１２８カウント分のカウントクロックを供給することでストップさせている（７ビットカウント分）。このとき同時に、参照信号生成部２７は参照信号Ｖslopの生成をストップする。これにより参照信号Ｖslopの時間的変化も停止する（ｔ３）。

続いて２回目の読出し時には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず、通信・タイミング制御部２０は、カウント位相切替部２５３をカウント期間制御信号ＳＥＬにて制御することにより、カウント位相切替部２５３が、比較パルスCOMPと同相の信号をカウントイネーブル信号ENとして出力するようにモードを設定する（ｔ４）。そして、任意の行Ｈｘの単位画素３から垂直信号線１９への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号Ｖslopを生成するための制御データを供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２へ、全体としてランプ波状に時間変化させた参照信号Ｖslopを入力する（ｔ５）。電圧比較部２５２は、この参照信号Ｖslopと信号レベルＳsig とを比較する。電圧比較部２５２の参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を行ごとに配置されたカウンタ部２５４で計測するために、通信・タイミング制御部２０は、参照信号生成部２７から発せられる参照信号Ｖslopの変化に同期して、カウンタ部２５４のクロック端子にカウントクロックＣＫ０を入力する。２回目のカウント動作の初期値は、１回目の処理で取得された単位画素３のリセットレベルＳrst のデジタルデータである“−Ｄrst ”とする。つまり、１回目のＡＤ変換処理で得られたカウント値から２回目のカウント処理を１回目と同一のアップカウントモードで継続する。

参照信号Ｖslopと信号レベルＳsig の比較を電圧比較部２５２にて行ない、参照信号Ｖslopと信号レベルＳsig が同じになった時点で電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに反転させる（ｔ７）。この比較パルスCOMPをカウント位相切替部２５３に入力し、カウント期間制御信号ＳＥＬによる制御によって、カウント位相切替部２５３の出力としては、参照信号Ｖslopと信号レベルＳsig とが同じになった時点で、ＨレベルからＬレベルに反転するとする。この結果を受けて、カウンタ部２５４は、参照信号Ｖslopが生成開始された時点から比較パルスCOMPが反転するまでの時間（つまり、Ｖslop＝ΔＶ＋Ｖsig となるまでのカウント数）を、１回目と同じアップカウントモードでカウントし、カウント処理をストップした時点のカウント値を保持してＡＤ変換を終了する。

２回目のカウントクロックＣＫ０のストップする期間も通信・タイミング制御部２０で制御可能であり、ここでは、参照信号Ｖslopの時間変化開始（カウント時間開始）から１０２４カウント分（１０ビットカウント分）のカウントクロックを供給することでストップさせている。このとき同時に、参照信号生成部２７は参照信号Ｖslopの生成をストップする。これにより参照信号Ｖslopの時間的変化も停止する（ｔ８）。この後のタイミングｔ９以降にて画素信号データＤsig を外部へ出力する。全体としては、タイミングｔ０〜ｔ８がＡＤ変換期間であり、タイミングｔ９以降が信号出力期間である。

ここで、本例においては、カウンタ部２５４における比較パルスCOMPを、１回目の読出し時には反転させ、２回目の読み出し時には同相でカウントイネーブル信号ENとして用い、それぞれアップカウントを行なうことによって、カウンタ部２５４内で、自動的に式（４）で示す減算（３行目）が行われ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。

式（４）から明らかように、３行目に示される減算式は式（２）の２行目に示される減算式と同一であり、リセットレベルＳrst と信号レベルＳsig との間での減算処理を行なっていることになる。リセットレベルＳrst と信号レベルＳsig についての２回に亘るアップカウントモードでのカウント処理によって、カウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたＤsig となる。

つまり、前述のようにして、１回目のリセット成分ΔＶについての読出し時におけるアップカウントモードでのカウント処理と２回目の信号成分Ｖsig についての読出し時におけるアップカウントモードでのカウント処理によって、カウンタ部２５４内では信号レベルＳsig とリセットレベルＳrst の各デジタルデータの減算処理がなされ、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５０ごとのオフセット成分を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のデジタルデータＤsig のみを簡単な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。

よって、本実施例形態のカラム処理部２６（詳細には各列のカラムＡＤ回路２５０）は、アナログの画素信号をデジタルの画素デジタルデータに変換するデジタル変換器としてだけでなく、ＣＤＳ（Correlated Double Samplimg：相関２重サンプリング）処理機能部としても動作することとなる。

以上のように、列並列にＡＤ変換部が配されたカラムＡＤ部のカウンタに単一カウントモードのみを持たせ、駆動方式を比較例とは異なるものに変えることによって、２回のＡＤ変換処理を行なうことで、カラム処理部２６（詳細にはカラムＡＤ回路２５０）において、ＣＤＳ処理機能が実現でき、単位画素３からの信号成分Ｖsig のデジタルデータＤsig のみを取得できる。これにより、カウントモードを切り替えるためのビットごとの構成要素を必要としないので、カラムＡＤ回路２５０の多くの面積を占めるカウンタ部２５４の回路規模や回路面積の問題を解消することができる。

たとえば、比較例の処理タイミングを実現するには、列並列にアップダウンカウンタを配置し、アップカウントモードとダウンカウントモードの機能を用いることで、２つの信号の減算によりＣＤＳを行なう必要がある。これに対して本方式では、列並列に配置されるカウンタはアップカウントモードのみの機能を有しているだけでよく、アップダウンカウンタを使用する場合に用いられるセレクタなどを構成から排除し、単純なアップカウンタを用いることができ、カウンタ面積を小さくすることができる。

特に、高分解能を実現するためにはビット数増加とともにカウントモード切替用の構成要素（たとえばセレクタなど）も増加するが、本実施形態の仕組みで用いるカウント位相切替部２５３は列並列に配されたカウンタ部に１つでよい点で、小面積化の効果が大きいと言える。たとえば、１２ビット精度とする場合、カウンタ構成要素（フリップフロップ）を１２個とカウント位相切替部２５３（たとえばＥＸ−ＯＲゲート）を１つ設けるだけでよい。

＜具体的処理：第２例＞
図５は、動作原理の第１例を図１Ａに示す第２実施形態の固体撮像装置１に適用した具体例の動作（第２例の具体的処理）を説明するタイミングチャートである。カラムＡＤ回路２５０におけるＡＤ変換処理は、具体的処理の第１例の場合と同様である。ここではその詳細な説明を割愛する。

第２例の具体的処理の場合、図１Ａに示す第２実施形態の固体撮像装置１への適用であるので、第１実施形態の固体撮像装置１に対してデータ記憶部２５６を追加したものであり、ＡＤ変換処理を始めとする基本的な動作は具体的処理の第１例と同様であるが、カウンタ部２５４の動作前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送する。全体としてＡＤ変換期間でもあり、信号出力期間でもある。

第１例の具体的処理では、２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、第２例の具体的処理では、１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部２５６に転送できるので、読出処理には制限がない。こうすることで、データ記憶部２５６から水平信号線１８および出力回路２８を経た外部への信号出力動作と、現行Ｈｘの読出しおよびカウンタ部２５４のカウント動作とを並行して行なうことができ、より効率のよい信号出力が可能となる。

＜原理：第２例＞
図６は、本実施形態のカラムＡＤ変換処理の動作原理の第２例を説明する図である。図６に示す第２例は、カウンタ部２５４としてダウンカウンタを用いた例であり、加算要素の一例である１回目のリセットレベルＳrst についてのＡＤ変換処理時には、参照信号Ｖslopが初期値SLP_ini から変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（リセットレベルＳrst ）が同一になるまでの期間でダウンカウントモードでカウント処理を行ない、減算要素の一例である２回目の信号レベルＳsig についてのＡＤ変換処理時には、参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になった時点から、参照信号Ｖslopが所定の終了値に到達する時点まで、具体的には、その回の最大ＡＤ変換期間に到達する時点までの期間でダウンカウントモードでカウント処理を行なう例を示している。

この場合、１回目のリセットレベルＳrst についてのＡＤ変換処理でのカウント数Ｄrst_cnt は、リセットレベルＳrst のデジタル値Ｄrst となる。したがって、ダウンカウントモードである点も考慮すれば、１回目のＡＤ変換処理後にカウンタ部２５４に保持されるカウント値Ｄ１は式（５）のようになる。

本例の場合、１回目のリセットレベルＳrst は、加算要素の一例であるが、負の方向へのカウントを行なうダウンカウントモードとの組合せによって実質的に減算処理を行なうようになり、式（６−１）の１行目に示されるように、事実上、ＡＤ変換後には減算要素に変換できる。

この後の２回目の信号レベルＳsig についてのＡＤ変換処理時には、参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になった時点から、１回目と同一のダウンカウントモードで、１回目のＡＤ変換処理後にカウンタ部２５４に保持されたカウント数“Ｄini −Ｄrst ”からカウント処理を開始し、その回の最大ＡＤ変換期間に到達するとカウント処理を停止し、その時点のカウント値をカウンタ部２５４に保持する。

２回目の信号レベルＳsig についてのＡＤ変換処理でのカウント数Ｄsig_cnt は、図から明らかなように、信号レベルＳsig についての最大ＡＤ変換期間に対応する最大カウント数Ｄsmから、参照信号Ｖslopの変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になるまでの期間に対応するカウント数“Ｄrst ＋Ｄsig ”を差し引いた値（＝Ｄsm−（Ｄrst ＋Ｄsig ））になる。したがって、ダウンカウントモードである点も考慮すれば、２回目のＡＤ変換処理後にカウンタ部２５４に保持されるカウント値Ｄ２は式（６−１）のようになる。

本例の場合、２回目の信号レベルＳsig は、減算要素の一例であるが、負の方向へのカウントを行なうダウンカウントモードとの組合せによって実質的に減算処理を行なうようになり、式（６−１）の１行目に示されるように、事実上、ＡＤ変換後には減算要素とと減算処理との合成で加算要素に変換できる。

式（６−１）から明らかように、２行目に示される減算式は式（２）の２行目や式（４）の３行目に示される減算式と同一の成分を含んでおり、リセットレベルＳrst と信号レベルＳsig との間での減算処理を行なっていることになる。式（２），（４）との相違としては、“Ｄini −Ｄsm”の成分が存在するが、リセットレベルＳrst と信号レベルＳsig についての２回に亘るアップカウントモードでのカウント処理によって信号成分Ｖsig に応じたＤsig を取得できる。

ここで、仮に、１回目のカウント処理の初期値Ｄini を、信号レベルＳsig についての最大ＡＤ変換期間に対応する最大カウント数Ｄsmに設定すれば、２回目の信号レベルＳsig についてのＡＤ変換処理後にカウンタ部２５４に保持されるカウント値Ｄ２は式（６−２）で示される。比較例や第１例の動作原理と同様に、実際に保持されるカウント値を、“Ｄsig ”とできる。

つまり、第２例の動作原理のように、２回に亘るカウント処理を同一モード（本例ではダウンカウントモード）にしても、それぞれのカウント位相を異なるものとし、１回目のカウント処理の初期値Ｄini を２回目のカウント処理の最大カウント数Ｄsmの正数に設定すれば、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig をカウンタ部２５４が保持でき、比較例や第１例の動作原理と同様にＣＤＳ機能と信号成分Ｖsig についてのＡＤ変換を同時に実現できる。第２例の動作原理の仕組みを採っても、比較例のようなカウントモードの切替えが不要となる。

第１例の動作原理では、リセットレベルＳrst 側に関してアップカウントモードで補数のカウント処理を行ない、信号レベルＳsig 側に関してアップカウントモードで実数のカウント処理を行なうようにし、補数のカウント処理を行なう際の最大カウント数Ｄrmの負数を初期値Ｄini に設定することで実際に保持されるカウント値が“Ｄsig ”となるようにしていた。これに対して、第２例の動作原理では、リセットレベルＳrst 側に関してダウンカウントモードで実数のカウント処理を行ない、信号レベルＳsig 側に関してダウンカウントモードで補数のカウント処理を行なうようにし、補数のカウント処理を行なう際の最大カウント数Ｄsmの正数を初期値Ｄini に設定することで実際に保持されるカウント値が“Ｄsig ”となるようにしている。

補数のカウント処理を１回目の処理とするのか２回目の処理とするのかに応じてアップカウントモードにするかダウンカウントモードにするかを設定するとともに、初期値Ｄini を補数のカウント処理を行なう際の最大カウント数Ｄsmに対応した値としつつ、カウントモードに応じて正数にするか負数にするか設定しており、第１例と第２例の各動作原理は、基本的な仕組みに大差はない。

すなわち、２回目のカウント処理後にカウンタ部２５４に保持されるカウント値は、第１例の動作原理では“Ｄini ＋（Ｄrm−Ｄrst ）＋（Ｄrst ＋Ｄsig ）＝Ｄini ＋Ｄrm＋Ｄsig ”になり、第２例の動作原理では“Ｄini −Ｄsm＋Ｄsig ”になり、何れも、信号成分Ｖsig のデジタル値Ｄsig に、初期値Ｄini と最大カウント数Ｄrm，Ｄsmの調整分（第１例では“Ｄini ＋Ｄrm”，第２例では“Ｄini −Ｄsm”）を加算した状態となる。

なお、前例では初期値Ｄini を最大カウント数Ｄsmとしていたが、比較例と同様に“０”としてもよい。この場合、２回目のカウント処理後にカウンタ部２５４に保持されるカウント値は、“Ｄini −Ｄsm＋Ｄsig ＝−Ｄsm＋Ｄsig ”になり、信号成分Ｖsig のデジタル値Ｄsig から最大カウント数Ｄsmを減算した状態となる。この最大カウント数Ｄsmは、定数であり、通信・タイミング制御部２０により外部から調整ができる。またその値は信号レベルＳsig についての最大ＡＤ変換期間に応じて任意に決めることができるものである。このためたとえば、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算する（本例では加算する）ことで対処可能であり、容易に信号成分Ｖsig のデジタル値Ｄsig を取得できる。この場合、デジタル演算部２９が修正部の機能を持つ。ただし、この通信・タイミング制御部２０が修正部の機能を持つようにし、初期値Ｄini を最大カウント数Ｄsmとしておくことで、２回に亘るカウント処理で最終的に得られる値は、正の信号成分Ｖsig を示すので、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するだけでよければ、既存のシステムとの親和性が高い。

＜具体的処理：第３例＞
図７は、動作原理の第３例を図１に示す第１実施形態の固体撮像装置１に適用した具体例の動作（第３例の具体的処理）を説明するタイミングチャートである。

第３例の具体的処理においては、単位画素３から得られたアナログの画素信号電圧Ｖｘをデジタル変換する仕組みとしては、参照信号Ｖslopと単位画素３から得られるリセットレベルＳrst もしくは信号レベルＳsig の各電圧とが一致する点を探し、リセットレベルＳrst については、参照信号Ｖslopの生成時点からリセットレベルＳrst と参照信号Ｖslopが一致するまでをカウントクロックＣＫ０でカウントすることで、信号レベルＳsig については、参照信号Ｖslopと画素信号電圧Ｖｘの信号レベルＳsig が一致した点から所望のカウント時間（本例では信号レベルＳsig についての最大ＡＤ変換期間に到達するまで）をカウントクロックＣＫ０でカウントすることで、リセットレベルＳrst や信号レベルＳsig の情報を含んだカウント値を得る手法を採る。

通信・タイミング制御部２０は、カウントクロックＣＫdac を参照信号生成部２７に供給することで参照信号生成部２７が参照信号Ｖslopを生成するのと同期してカウントクロックＣＫ０をカウンタ部２５４に供給し、各回の最大ＡＤ変換期間に到達した時点でカウントクロックＣＫ０の供給を停止する。このとき同時に、参照信号生成部２７は参照信号Ｖslopの変化を停止させる。

１回目の処理をリセットレベルＳrst （リセット成分ΔＶ）について行なう場合、２回目の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsigについての処理となる。この点は第１例の具体的処理と同様である。

１回目の読出しのため、通信・タイミング制御部２０は、カウンタ部２５４のカウント値を所望の初期値Ｄini （ここでは、信号レベルＳsig についての最大ＡＤ変換期間に対応する最大カウント数Ｄsmの正数＝１０２４）にリセットする（ｔ０〜ｔ１内で）。つまり、１回目のカウント動作の初期値Ｄini は１０ビットカウント分“１０２４”のオフセットとする。また、カウント位相切替部２５３をカウント期間制御信号ＳＥＬにて制御することにより、カウント位相切替部２５３が、電圧比較部２５２と同相の信号をカウントイネーブル信号ENとして出力するようにモードを設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９への１回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号Ｖslopを生成するための制御データを供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子への比較電圧として、全体としてランプ状に変化させた参照信号Ｖslopを入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される任意の垂直信号線１９の画素信号電圧Ｖｘとを比較する。電圧比較部２５２の参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられる参照信号Ｖslopの変化に同期して、カウンタ部２５４のクロック端子にカウントクロックＣＫ０を入力する。

参照信号Ｖslopと画素信号電圧Ｖｘ（＝リセットレベルＳrst ）の比較を電圧比較部２５２にて行ない、参照信号ＶslopとリセットレベルＳrst が同じになった時点で電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに反転させる（ｔ２）。この比較パルスCOMPをカウント位相切替部２５３に入力し、カウント期間制御信号ＳＥＬによる制御によって、カウント位相切替部２５３の出力としては、参照信号ＶslopとリセットレベルＳrst とが同じになった時点で、ＨレベルからＬレベルに反転するとする。

この結果を受けて、カウンタ部２５４は、参照信号Ｖslopが生成開始された時点から比較パルスCOMPが反転するまでの時間（つまり、Ｖslop＝ΔＶ＝リセットレベルＳrst となるまでのカウント数だけ）をダウンカウントモードでカウントし、１回目のカウント処理をストップした時点のカウント値を保持してＡＤ変換を終了する（ｔ２）。このとき、カウンタ部２５４に保持されるカウント値は、前述の第２例の動作原理の説明から理解されるように、“Ｄini −Ｄrst ＝１０２４−Ｄrst ”となる。

カウントクロックＣＫ０のストップする期間は通信・タイミング制御部２０で制御可能であり、ここでは、参照信号Ｖslopの時間変化開始（カウント時間開始）から１２８カウント分のカウントクロックを供給することでストップさせている（７ビットカウント分）（ｔ３）。このとき同時に、参照信号生成部２７は参照信号Ｖslopの生成をストップする。これにより参照信号Ｖslopの時間的変化も停止する。

続いて２回目の読出し時には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず、通信・タイミング制御部２０は、カウント位相切替部２５３をカウント期間制御信号ＳＥＬにて制御することにより、カウント位相切替部２５３が、比較パルスCOMPと同相の信号をカウントイネーブル信号ENとして出力するようにモードを設定する（ｔ４）。そして、任意の行Ｈｘの単位画素３から垂直信号線１９への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号Ｖslopを生成するための制御データを供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２へ、全体としてランプ波状に時間変化させた参照信号Ｖslopを入力する（ｔ５）。電圧比較部２５２は、この参照信号Ｖslopと信号レベルＳsig とを比較する。電圧比較部２５２の参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を行ごとに配置されたカウンタ部２５４で計測するために、通信・タイミング制御部２０は、参照信号生成部２７から発せられる参照信号Ｖslopの変化に同期して、カウンタ部２５４のクロック端子にカウントクロックＣＫ０を入力する。２回目のカウント動作の初期値は、１回目の処理で取得された単位画素３のリセットレベルＳrst のデジタルデータである“−Ｄrst ”とする。つまり、１回目のＡＤ変換処理で得られたカウント値から２回目のカウント処理を１回目と同一のアップカウントモードで継続する。

参照信号Ｖslopと信号レベルＳsig の比較を電圧比較部２５２にて行ない、参照信号Ｖslopと信号レベルＳsig が同じになった時点で電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに反転させる（ｔ７）。この比較パルスCOMPをカウント位相切替部２５３に入力し、カウント期間制御信号ＳＥＬによる制御によって反転動作がなされる。カウント位相切替部２５３の出力であるカウントイネーブル信号ENとしては、電圧比較部２５２において、参照信号Ｖslopと信号レベルＳsig とが同じになった時点から、ＬレベルからＨレベルに反転することとなる。

この結果を受けて、カウンタ部２５４は、電圧比較部２５２の比較パルスCOMPが反転してからカウントクロックＣＫ０がストップするまでを、１回目と同じダウンカウントモードでカウントし、カウント処理をストップした時点のカウント値を保持してＡＤ変換を終了する。通信・タイミング制御部２０は、参照信号Ｖslopの時間変化開始（カウント時間開始）から１０２４カウント分（１０ビットカウント分）のカウントクロックを供給することでストップさせる。このとき同時に、参照信号生成部２７は参照信号Ｖslopの生成をストップする。これにより参照信号Ｖslopの時間的変化も停止する（ｔ８）。

ここで、本例においては、カウンタ部２５４における比較パルスCOMPを、１回目の読出し時には同相で、２回目の読み出し時には逆相でカウントイネーブル信号ENとして用い、それぞれダウンカウントを行なうことによって、カウンタ部２５４内で、自動的に式（７）で示す減算が行われ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。

式（７）から明らかように、３行目に示される減算式は式（２）の２行目や式（４）の３行目に示される減算式と同一であり、リセットレベルＳrst と信号レベルＳsig との間での減算処理を行なっていることになる。リセットレベルＳrst と信号レベルＳsig についての２回に亘るアップカウントモードでのカウント処理によって、カウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたＤsig となる。

つまり、前述のようにして、１回目のリセット成分ΔＶについての読出し時におけるダウンカウントモードでのカウント処理と２回目の信号成分Ｖsig についての読出し時におけるダウンカウントモードでのカウント処理によって、カウンタ部２５４内では信号レベルＳsig とリセットレベルＳrst の各デジタルデータの減算処理がなされ、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５０ごとのオフセット成分を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のデジタルデータＤsig のみを簡単な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。

よって、第２例の具体的処理においても、カラム処理部２６（詳細には各列のカラムＡＤ回路２５０）は、アナログの画素信号をデジタルの画素デジタルデータに変換するデジタル変換器としてだけでなく、ＣＤＳ処理機能部としても動作することとなる。第２例の具体的処理においては、列並列に配置されるカウンタはダウンカウントモードのみの機能を有しているだけでよく、アップダウンカウンタを使用する場合に用いられるセレクタなどを構成から排除し、単純なダウンカウンタを用いることができ、カウンタ面積を小さくすることができる。

＜原理：第３例＞
図８は、本実施形態のカラムＡＤ変換処理の動作原理の第３例を説明する図である。図８に示す第３例は、２行分の同一列の２画素分の各信号成分Ｖsig の加算結果のデジタルデータＤadd （＝Ｄ1sig＋Ｄ2sig）を取得する例を示している。前述の第２例の動作原理の最後に、第１例と第２例の総括を記載したが、本実施形態のＡＤ変換処理では、１画素分についての１回目のカウント処理と２回目のカウント処理において、一方は補数のカウント処理を行ない他方は実数のカウント処理を行なうことが大きな特徴となっている。事実上、補数のカウント処理は負の方向のカウント処理であり減算要素と見なすことができ、実数のカウント処理は正の方向のカウント処理であり加算要素と見なすことができる。この特質を複数画素の積和演算結果のデジタルデータを取得するのに利用することができる。ただし、本実施形態特有の処理として、補数のカウント処理を行なうことに対応した初期値Ｄini の取扱いに留意する必要がある。

第３例の動作原理では、２画素分の処理において、それぞれのリセットレベルＳrst のカウント処理を補数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を実数のカウント処理に割り当てることで、２画素分の各信号成分Ｖsig の加算結果のデジタルデータＤadd （＝Ｄ1sig＋Ｄ2sig）を取得するようにしている。

この際、各画素の１回目のカウント処理時におけるそれぞれの補数のカウント処理を行なうことに対応した初期値Ｄ1ini，Ｄ2iniの取扱いに留意する。少なくとも、２画素目の処理においては、１画素目の処理結果からカウント処理を開始する必要があるので、２画素目の１回目のカウント処理時に、２画素目の最大カウント数Ｄrmの負数もしくはＤsmを初期値Ｄ2iniとして設定することができない。

図８では、動作原理の第１例を適用して、２画素分を何れもアップカウントモードで処理することとしている。この場合、少なくとも２画素目の最大カウント数Ｄrm（＝Ｄ2ini）については、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算する（本例では減算する）ことで対処する。一方、１画素目の最大カウント数Ｄrmについては、１画素目の１回目のカウント処理時に、１画素目の最大カウント数Ｄrmの負数を初期値Ｄ1iniとして設定することができるし、デジタル演算部２９で補正演算する（本例では減算する）ことで対処してもよい。

図８では、１つ目の画素信号電圧Ｖｘ（リセットレベルＳrst および信号レベルＳsig ）のＡＤ変換処理時には初期値Ｄini として、リセットレベルＳrst についての最大ＡＤ変換期間に対応する最大カウント数Ｄrmの負数にリセットしている。こうすることで、２画素分のカウント処理が完了したときにカウンタ部２５４に保持されるカウント値Ｄ２は“Ｄ1sig＋Ｄ2sig＋Ｄrm”となる。２画素目の最大カウント数Ｄrm（＝Ｄ2ini）をデジタル演算部２９で減算することで、２画素分の各信号成分の加算結果のデジタルデータＤadd （＝Ｄ1sig＋Ｄ2sig）を取得できる。

なお、２画素分の処理において、それぞれのリセットレベルＳrst のカウント処理を実数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を補数のカウント処理に割り当てることで、２画素分の各信号成分Ｖsig の加算結果のデジタルデータＤadd （＝−Ｄ1sig−Ｄ2sig）を取得することもできる。１画素目のＡＤ変換処理時の参照信号Ｖslopの傾きと２画素目のＡＤ変換処理時の参照信号Ｖslopの傾きとを異なるものとすることで重付け加算も実現できる。もちろん、カウント処理時の係数を全て正もしくは負にすることもできる。これにより、減算処理を含む積和演算処理では実現できないようなフィルタ処理を実現できるようになる。

たとえば、ｉ行目とｉ＋１行目の２行分の単位画素３の信号成分を加算したデジタルデータＤadd （＝Ｄ1sig＋Ｄ2sig）を出力することができる。同様の動作を繰り返すことにより、垂直方向（センサ面縦（列）方向）において画素情報を１／２に間引いた画像を得ることができる。その結果、フレームレートを全ての画素情報を読み出す通常フレームレートモード時に比べて２倍に高速化できる。

読み出した画素情報数の観点からすれば、画素情報について垂直方向で１／２に間引き読み出し（飛ばし読み出し）を行なったのと同じことになるが、垂直方向における２画素間で画素情報を加算しているため、１つの画素情報についての情報量の観点からすれば２倍となる。したがって、フレームレートをたとえば２倍に向上すべく、単位画素３の露光時間を１／２に設定したとしても、ＡＤ変換の際にデジタル値を２行分の単位画素間で加算することで、１つの画素情報についての情報量が２倍になるため、通常フレームレートモード時に比べて感度が低下することはない。単位画素３の露光時間を短縮したとしても、結果として１つの画素情報の情報量が減ることはないため、感度低下を招くことなく、高フレームレート化を実現できる。

図８では、２画素分を何れもアップカウントモードで処理することとしているが、動作原理の第２例を適用して、２画素分を何れもダウンカウントモードで処理することにしてもよい。この場合、少なくとも２画素目の最大カウント数Ｄsmについては、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算することで対処する。一方、１画素目の最大カウント数Ｄsmについては、１画素目の１回目のカウント処理時に、１画素目の最大カウント数Ｄsmを初期値Ｄ1iniとして設定することができるし、デジタル演算部２９で補正演算することで対処してもよい。

なお、ここでは２画素分の画素信号電圧Ｖｘについての加算データＤadd を取得する事例で説明したが、この仕組みを利用することで、任意の４種類の処理対象信号の加減算処理結果（たとえばその順は加算→減算→加算）のデジタルデータを取得することもできる。この場合も、減算要素（最初の補数要素も含む）に対して補数のカウント処理を割り当て、加算要素に対して実数のカウント処理を割り当てる。

また、２画素分の加算処理について説明したが、同様の考え方を３以上の画素信号電圧Ｖｘに適用することで、３画素分以上の各信号成分Ｖsig の加算結果（符号は正もしくは負）のデジタルデータＤaddを取得することができる。たとえば、処理対象画素信号の全ての係数を同じにすれば平滑化フィルタ処理を実現できる。また、周辺画素の係数よりも中央画素の係数を大きくすれば、中央画素を強調する重付け加算処理を実現することができる。

＜原理：第４例＞
図９は、本実施形態のカラムＡＤ変換処理の動作原理の第４例を説明する図である。図９に示す第４例は、２行分の同一列の２画素分の各信号成分Ｖsig の減算結果のデジタルデータＤsubを取得する例を示している。

第４例の動作原理では、２画素分の処理において、何れか一方のリセットレベルＳrst のカウント処理を補数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を実数のカウント処理に割り当てるとともに、他方のリセットレベルＳrst のカウント処理を実数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を補数のカウント処理に割り当てることで、２画素分の各信号成分Ｖsig の減算結果のデジタルデータＤsub （＝Ｄ1sig−Ｄ2sigあるいはＤ2sig−Ｄ1sig）を取得するようにしている。

この際、各画素の１回目のカウント処理時におけるそれぞれの補数のカウント処理を行なうことに対応した初期値Ｄ1ini，Ｄ2iniの取扱いに留意する。少なくとも、２画素目の処理においては、１画素目の処理結果からカウント処理を開始する必要があるので、２画素目の１回目のカウント処理時に、２画素目の最大カウント数Ｄrmの負数もしくはＤsmを初期値Ｄ2iniとして設定することができない。

図９では、動作原理の第１例を適用して、２画素分を何れもアップカウントモードで処理することとしている。１つ目のリセットレベルＳrst のカウント処理を補数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を実数のカウント処理に割り当てるとともに、２つ目のリセットレベルＳrst のカウント処理を実数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を補数のカウント処理に割り当てることで、２画素分の各信号成分Ｖsig の減算結果のデジタルデータＤsub （＝Ｄ1sig−Ｄ2sig）を取得する。

この場合、少なくとも２画素目の最大カウント数Ｄsmについては、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算する（本例では減算する）ことで対処する。一方、１画素目の最大カウント数Ｄrmについては、１画素目の１回目のカウント処理時に、１画素目の最大カウント数Ｄrmの負数を初期値Ｄ1iniとして設定することができるし、デジタル演算部２９で補正演算する（本例では減算する）ことで対処してもよい。

図９では、１つ目の画素信号電圧Ｖｘ（リセットレベルＳrst および信号レベルＳsig ）のＡＤ変換処理時には初期値Ｄini として、リセットレベルＳrst についての最大ＡＤ変換期間に対応する最大カウント数Ｄrmの負数にリセットしている。こうすることで、２画素分のカウント処理が完了したときにカウンタ部２５４に保持されるカウント値Ｄ２は“Ｄ1sig−Ｄ2sig＋Ｄsm”となる。２画素目の最大カウント数Ｄsm（＝Ｄ2ini）をデジタル演算部２９で減算することで、２画素分の信号成分の減算結果のデジタルデータＤsub （＝Ｄ1sig−Ｄ2sig）を取得できる。

なお、２画素分の処理において、１つ目のリセットレベルＳrst のカウント処理を実数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を補数のカウント処理に割り当てるとともに２つ目のリセットレベルＳrst のカウント処理を補数のカウント処理に割り当てかつ信号レベルＳsig のカウント処理を実数のカウント処理に割り当てることで、２画素分の各信号成分Ｖsig の減算結果のデジタルデータＤsub （＝−Ｄ1sig＋Ｄ2sig）を取得することもできる。１画素目のＡＤ変換処理時の参照信号Ｖslopの傾きと２画素目のＡＤ変換処理時の参照信号Ｖslopの傾きとを異なるものとすることで重付け減算も実現できる。

２行ごとの減算処理を実現することにより差分画像を取得することができるが、その一利用形態としては、カラム処理部２６の外部に特殊な回路を用いることなく、エッジ抽出処理の機能を実現できるようになる。カウンタ部２５４にて列方向に差分処理を行なうと、２行ごとすなわち垂直走査方向に隣り合う画素間で減算がなされエッジ検出ができるようになる。垂直走査方向に隣り合う画素の信号を減算する動作をすると、被写体の中に走査方向にある白と黒の境界で信号強度が最も強くなる。すなわち、フォトダイオードなどの電荷生成部の信号レベルが一定している部分では差分画像には出力が現れないが、信号レベルが変化する境界部分に差し掛かると差分出力が得られるので、これによりエッジ検出を行なうことができる。この垂直方向のエッジ検出処理を複数の垂直列について処理することによって、水平行列方向の直線検出処理が実現できる。

また、差分処理を、パターン・マッチング処理として利用することもできる。パターン・マッチングもエッジ検出と同様の概念で処理することができ、たとえば抽出しようとしているパターンと同じ減算パターンの組合せで走査することで、減算パターンの組合せと同じ模様の部分から最も強い信号が得られる。これは、１次元の空間フィルタを通すのと同じ操作に該当する。

なお、デジタル演算部２９に行方向（水平方向）の減算処理機能も持たせるようにすれば、２次元処理対応とできる。列方向だけでなく、行方向についても差分演算処理を行なうことができるようにすることで、たとえば、高精度な図形の認識機能を実現することができるようになる。

図９では、２画素分を何れもアップカウントモードで処理することとしているが、動作原理の第２例を適用して、２画素分を何れもダウンカウントモードで処理することにしてもよい。この場合、少なくとも２画素目の最大カウント数Ｄsmについては、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算することで対処する。一方、１画素目の最大カウント数Ｄsmについては、１画素目の１回目のカウント処理時に、１画素目の最大カウント数Ｄsmを初期値Ｄ1iniとして設定することができるし、デジタル演算部２９で補正演算することで対処してもよい。

なお、ここでは２画素分の画素信号電圧Ｖｘについての減算データＤsub を取得する事例で説明したが、この仕組みを利用することで、任意の４種類の処理対象信号の加減算処理結果（たとえばその順は加算→加算→減算）のデジタルデータを取得することもできる。この場合も、減算要素（最初の補数要素も含む）に対して補数のカウント処理を割り当て、加算要素に対して実数のカウント処理を割り当てる。

また、２画素分の減算処理について説明したが、同様の考え方を３以上の画素信号電圧Ｖｘに適用することで、３画素分以上の各信号成分Ｖsig の加減算結果のデジタルデータＤを取得することができる。たとえば、垂直方向についての１次元の空間フィルタ処理の機能を実現できるようになる。たとえば、“１，−２，１”としたり、“１，−３，１”としたりすることで、中央画素強調の空間フィルタを実現できる。あるいは、“−１，２，−１”としたり、“−１，３，−１”としたりすることで、前述とは逆特性の中央画素強調の空間フィルタを実現できる。

また、特定画素についてのカウント処理を停止して係数を“０”に設定することもできるので、たとえば“−１，０，１”としたり、“１，０，−１”としたりすることで、垂直列方向の微分フィルタを実現することもできる。

また、これらのことから、画像圧縮処理で頻繁に使われる離散的コサイン変換を実現することもできる。離散的コサイン変換では、たとえば８×８画素について、コサイン係数を掛けて和を求める必要があるとともに、コサイン係数には正負があるので、このような両極性の演算が必要な場合に、加算と減算を組み合わせた処理とすることで、要求される機能を簡単に実現することができる。

＜カウント位相切替部の詳細＞
図１０および図１１は、カウント期間制御部の一例であるカウント位相切替部２５３の詳細構成例を説明する図である。ここで、図１０は、カウント位相切替部２５３の回路構成例を示す図であり、図１１は、その動作を説明するタイミングチャートである。

前述の説明においては、カウント位相切替部２５３の構成例としては、電圧比較部２５２とカウンタ部２５４との間において、Ｐ相とＤ相でカウント位相を切り替えるべく、比較パルスCOMPを論理反転するか否かの機能を有するものとして、ＥＸ−ＯＲゲートを極性反転素子として使用し、一方の入力端に比較パルスCOMPを入力し、他方の入力端にカウント期間制御信号ＳＥＬを入力する例を説明した。

ここで、Ｐ相とＤ相でカウンタ位相を切り替える際には、Ｐ相とＤ相でカウントイネーブル信号ENの極性が反転するため、Ｐ相時とＤ相時の経路に差異が生じる。このＰ相とＤ相の経路の差分がカラムごとにばらつく場合、画に縦筋として現れる場合が想定される。

Ｐ相とＤ相の経路差分起因としては、極性反転素子（簡単な例ではＥＸ−ＯＲゲート）を構成する反転回路のＰ相とＤ相でＯＮ／ＯＦＦするトランジスタＴｒが異なること、配線抵抗などの寄生素子ばらつきによる遅延による影響などがあげられる。このばらつきが大きくなると、Ｐ相とＤ相でのカウントイネーブル信号ENの反転タイミングが大きく変わる可能性がある。カウントクロックＣＫ０が高速になればなるほど、比較パルスCOMPの遅延をカラムごとに保証（たとえばＣＫ０の１ＣＬＫ以内など）することは困難となり、カラム間の縦筋ノイズが１ＬＳＢを超えてしまうことになる。

その対策として、図１０に示すカウント位相切替部２５３では、ばらつきによる影響をカウントクロックＣＫ０の１ＣＬＫ内に納めＣＤＳ誤差要因を極性反転素子（簡単な例ではＥＸ−ＯＲゲート）の立上り期間ｔｒと立下り期間ｔｆの差分のみに抑えるため、反転直前にカウントクロックＣＫ０にて比較パルスCOMPの同期をとる仕組みを採用する。以下、図１１を参照しつつ、カウント位相切替部２５３の構成と動作を説明する。

図１０に示すように、カウント位相切替部２５３は、カウントクロックＣＫ０を論理反転するインバータ３０２，３０４の縦続回路と、２つのＤ型フリップフロップ（Ｄ−ＦＦ）３１２，３１４と、２入力型のＡＮＤゲート３２２と、ＥＸ−ＯＲゲート３２４とを有する。

Ｄ型フリップフロップ３１２は、Ｄ入力端に供給された比較パルスCOMPをインバータ３０２の出力であるカウントクロックＮＣＫ０の立上りエッジ（事実上カウントクロックＣＫ０の立下りエッジ）でラッチし比較パルスCOMP_NCK0 としてＡＮＤゲート３２２の一方の入力端に供給する。

Ｄ型フリップフロップ３１４は、Ｄ入力端に供給された比較パルスCOMPをインバータ３０４の出力であるカウントクロックＣＫ０の立上りエッジでラッチし比較パルスCOMP_CK0としてＡＮＤゲート３２２の他方の入力端に供給する。

ＡＮＤゲート３２２は、Ｄ型フリップフロップ３１２からの比較パルスCOMP_NCK0 とＤ型フリップフロップ３１４からの比較パルスCOMP_CK0との論理積をとり、比較パルスCOMP_CK0AND としてＥＸ−ＯＲゲート３２４の一方の入力端に供給する。

ＥＸ−ＯＲゲート３２４の他方の入力端には、Ｐ相時にはＨ（＝１）でＤ相時にはＬ（＝０）のカウント期間制御信号ＳＥＬが供給される。これにより、ＥＸ−ＯＲゲート３２４は、Ｐ相時にはＡＮＤゲート３２２からの比較パルスCOMP_CK0AND を論理反転してカウントイネーブル信号ENとして出力し、Ｄ相時にはＡＮＤゲート３２２からの比較パルスCOMP_CK0AND をそのままカウントイネーブル信号ENとして出力する。

比較パルスCOMPの経路は、Ｐ相とＤ相でＣＬＫ同期前では（つまりＤ型フリップフロップ３１２，３１４のＤ入力端まででは）等しい。それをＤ型フリップフロップ３１２，３１４にてカウントクロックＣＫ０および半クロック遅延のカウントクロックＮＣＫ０で同期をとりＡＮＤゲート３２２で論理積をとって比較パルスCOMP_CK0AND としてＥＸ−ＯＲゲート３２４に供給することで、カウントイネーブル信号ENのばらつきをＥＸ−ＯＲゲート３２４の遅延のみで規定できるようになる。

これにより、比較パルスCOMPに基づくカウントイネーブル信号ENをカウントクロックＣＫ０で同期をとることができ、比較パルスCOMPのばらつきがあっても、カウントイネーブル信号ENとしては、ばらつきをカウントクロックＣＫ０の１ＣＬＫ内に納めることができる。その結果、ＣＤＳ誤差要因を極性反転素子（ＥＸ−ＯＲゲート３２４）のｔｒ，ｔｆの差分のみにおさえることができる。ＣＤＳ誤差はＥＸ−ＯＲゲート３２４の遅延（ｔｒ−ｔｆ）がＤＤＲの場合０．５ＣＬＫ以内ならばカラム間での縦筋を１ＬＳＢ以下に抑圧できるからである（図１１を参照）。

カウントイネーブル信号ENをカウントクロックＣＫ０で同期をとる構成のカウント位相切替部２５３を採用しない場合（たとえば比較パルスCOMPが直接にＥＸ−ＯＲゲート３２４に入力される場合）、ＥＸ−ＯＲゲート３２４のトランジスタＴｒのスイッチＳＷに比較パルスCOMPの遅延が大きく影響を与え、比較パルスCOMPの遅延によってＰ相とＤ相でのカウントイネーブル信号ENの反転タイミングが大きく変わる可能性がある。カウントクロックＣＫ０が高速になればなるほど、比較パルスCOMPの遅延をカラムごとに保証（たとえば１ＣＬＫ以内など）することは困難となる。

これに対して、図１０に示す回路例では、カウントイネーブル信号ENをカウントクロックＣＫ０で同期をとる構成のカウント位相切替部２５３を採用する。すなわち、電圧比較部２５２からの比較パルスCOMPをカウンタ部２５４でのカウント処理に使用されるカウントクロックＣＫ０で同期を取り、この同期の取られた比較パルス（ＡＮＤゲート３２２からの比較パルスCOMP_CK0AND ）に基づきＥＸ−ＯＲゲート３２４にてカウントイネーブル信号ENを生成して減算要素と加算要素の各カウント期間を決定する。

この場合、Ｄ型フリップフロップ３１２，３１４直前まではＤ相とＰ相の経路は同じなので、ＥＸ−ＯＲゲート３２４による反転直前に比較パルスCOMPをカウントクロックＣＫ０により同期をとることにより、この遅延を最大で１ＣＬＫ内に抑えることができる。

この結果、比較パルスCOMP_CK0AND とＥＸ−ＯＲゲート３２４によるＰ相とＤ相の遅延差（ｔｒ−ｔｆ）が１ＣＬＫ１以内であればカラム間の縦筋を１ＬＳＢ以内に抑圧可能となるのである。カウントイネーブル信号ENを規定することになる比較パルスCOMPをカウントクロックＣＫ０で同期を取ることにより、カラム間縦筋を抑圧することができるのである。

＜撮像装置＞
図１２は、前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。

前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、参照信号比較型ＡＤ変換方式を採用する場合に、回路面積（特にカラムＡＤ回路２５０）の増大を抑えつつ、積和演算処理をＡＤ変換と同時に行なうことのできる仕組みを実現できるようになる。

この際、参照信号比較型ＡＤ変換を実行するための参照信号Ｖslopの生成の制御、あるいは参照信号Ｖslopの傾き（１カウント当たりのＬＳＢステップ数）の制御や、カウント期間の制御は、外部の主制御部において、切替指示を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。

具体的には、撮像装置８は、蛍光灯などの照明装置８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力される画素信号の動作電流を制御する読出電流制御部２４と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６に参照信号Ｖslopを供給する参照信号生成部２７と、カラム処理部２６から出力された撮像信号を処理するカメラ信号処理部８１０を備えている。

光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。

カラム処理部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。

撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。

また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。

色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。ホワイトバランスアンプは、図示しないホワイトバランスコントローラから供給されるゲイン信号に基づき、信号分離部８２２の原色分離機能部から供給される原色信号のゲインを調整（ホワイトバランス調整）し、ガンマ補正部および輝度信号処理部８４０に供給する。

ガンマ補正部は、ホワイトバランスが調整された原色信号に基づいて、忠実な色再現のためのガンマ（γ）補正を行ない、ガンマ補正された各色用の出力信号Ｒ，Ｇ，Ｂを色差マトリクス部に入力する。色差マトリクス部は、色差マトリクス処理を行なって得た色差信号Ｒ−Ｙ，Ｂ−Ｙをエンコーダ部８６０に入力する。

輝度信号処理部８４０は、図示を割愛するが、たとえば、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号ＹＨを生成する高周波輝度信号生成部と、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号ＹＬを生成する低周波輝度信号生成部と、２種類の輝度信号ＹＨ，ＹＬに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する輝度信号生成部とを有する。

エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。

エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。

本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。

また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。たとえば、ハードディスク装置を不揮発性の記憶部として利用できる。また、ＣＤ−ＲＯＭなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。

カメラ制御部９００は、システム全体を制御するものであり、特に前述の参照信号比較型ＡＤ変換方式を採用する場合の積和演算処理との関係においては、参照信号Ｖslopの生成の制御、あるいは参照信号Ｖslopの傾き（１カウント当たりのＬＳＢステップ数）の制御や、カウント期間の制御のための各種の制御パルスのオン／オフタイミングや設定値を調整する機能を有している。

ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、並びに参照信号比較型ＡＤ変換方式を採用する場合の積和演算処理のための各種の制御パルスのオン／オフタイミングや設定値など様々な設定値などのデータを登録するなどのために利用される。

メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。

また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。

また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。

このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、参照信号比較型ＡＤ変換方式を採用する場合に、カラムＡＤ回路２５０の面積増大を抑えつつ、積和演算処理をＡＤ変換と同時に行なうことのできる仕組みを実現できるようになる。

たとえば、上述した処理をコンピュータに実行させるプログラムは、フラッシュメモリ、ＩＣカード、あるいはミニチュアーカードなどの不揮発性の半導体メモリカードなどの記録媒体９２４を通じて配布される。さらに、サーバなどからインターネットなどの通信網を経由して前記プログラムをダウンロードして取得したり、あるいは更新してもよい。

記録媒体９２４の一例としてのＩＣカードやミニチュアーカードなどの半導体メモリには、上記実施形態で説明した固体撮像装置１（特に参照信号比較型ＡＤ変換方式を採用する場合の積和演算処理をＡＤ変換の同時実行に関わる機能）における処理の一部または全ての機能を格納することができる。したがって、プログラムや当該プログラムを格納した記憶媒体を提供することができる。たとえば、参照信号Ｖslopもしくは画素信号電圧Ｖｘの生成数あるいは参照信号Ｖslopの傾き設定（１カウント当たりのＬＳＢステップ数）、さらにはカウント期間の制御を行なう積和演算処理機能付きＡＤ変換処理用のプログラム、すなわちＲＡＭ９０６などにインストールされるソフトウェアは、固体撮像装置１について説明した参照信号比較型ＡＤ変換方式と同様に、積和演算処理をＡＤ変換と同時に行なうための制御パルスやその他の設定値の設定機能をソフトウェアとして備える。

ソフトウェアは、ＲＡＭ９０６に読み出された後にマイクロプロセッサ９０２により実行される。たとえばマイクロプロセッサ９０２は、記録媒体の一例であるＲＯＭ９０４およびＲＡＭ９０６に格納されたプログラムに基づいて設定処理を実行して、参照信号Ｖslopの生成数あるいは参照信号Ｖslopの傾き設定（１カウント当たりのＬＳＢステップ数）、並びに比較パルスCOMPを利用したカウント期間の制御を行なうことで、参照信号比較型ＡＤ変換方式を採用する場合に、回路面積の増大を抑えつつ、積和演算処理をＡＤ変換と同時に行なう機能をソフトウェア的に実現することができる。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

＜電子機器への適用＞
たとえば前述の説明では、処理対象信号に応じた電気信号とＡＤ変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えてなるＡＤ変換回路（ＡＤ変換装置；前例ではカラムＡＤ回路）をデータ処理装置として固体撮像装置に適用した事例を説明したが、ＡＤ変換回路やデータ処理装置の仕組みは、固体撮像装置に限らず、物理的な性質が同一の複数の信号間での積和演算結果のデジタルデータを取得するデータ処理の仕組みを必要とするあらゆる電子機器に適用することができる。

また、ＡＤ変換回路（ＡＤ変換装置）は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）やＡＤ変換モジュールなどのようにして、単独の装置として提供されてもよい。

この場合、比較部とカウンタ部とを備えたＡＤ変換装置で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替える制御部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。

これらを組み込んで提供することで、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる。

本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図の第１実施形態を示す図である。 本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図の第１実施形態を示す図である。 図１に示した第１実施形態の固体撮像装置１のカラムＡＤ回路における基本動作である信号取得差分処理に対しての比較例の動作を説明するためのタイミングチャートである。 本実施形態のカラムＡＤ変換処理の動作原理の第１例を説明する図である。 動作原理の第１例を図１に示す第１実施形態の固体撮像装置に適用した具体例の動作（第１例の具体的処理）を説明するタイミングチャートである。 動作原理の第１例を図１Ａに示す第２実施形態の固体撮像装置に適用した具体例の動作（第２例の具体的処理）を説明するタイミングチャートである。 本実施形態のカラムＡＤ変換処理の動作原理の第２例を説明する図である。 動作原理の第３例を図１に示す第１実施形態の固体撮像装置に適用した具体例の動作（第３例の具体的処理）を説明するタイミングチャートである。 本実施形態のカラムＡＤ変換処理の動作原理の第３例を説明する図である。 本実施形態のカラムＡＤ変換処理の動作原理の第４例を説明する図である。 カウント位相切替部の回路構成例を示す図である。 図１０に示すカウント位相切替部の動作を説明するタイミングチャートである。 固体撮像装置と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。

符号の説明

１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２３…クロック変換部、２４…読出電流制御部、２５０…カラムＡＤ回路、２５２…電圧比較部、２５３…カウント位相切替部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、２９…デジタル演算部、３…単位画素、７…駆動制御部、８…撮像装置、９００…カメラ制御部

Claims (11)

1. 複数の処理対象信号のそれぞれについて、デジタルデータに変換するための漸次値の変化する参照信号と処理対象信号とを比較するとともに、この比較処理と並行して指定されたカウント期間にてカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで、複数の処理対象信号の積和演算結果のデジタルデータを取得するデータ処理方法であって、
   減算要素の処理対象信号についてのカウント処理時には当該処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間にてカウント処理を行ない、
   加算要素の処理対象信号についてのカウント処理時には前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間にてカウント処理を行なうとともに、
   前記減算要素および前記加算要素の何れについても、アップカウントモードおよびダウンカウントモードの何れか一方の同一モードでカウント処理を行ない、
   後続の処理対象信号についてのカウント処理時には、先の処理対象信号についてのカウント処理で保持されたカウント値を初期値としてカウント処理を開始し、
   前記積和演算結果のデジタルデータが、前記減算要素の処理対象信号についてのカウント処理における前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値の分が修正されたものとなるようにする
   ことを特徴とするデータ処理方法。
2. 前記処理対象信号は、画素から得られるアナログの画素信号であって、画素をリセットしたときの基準成分を示すリセットレベルと前記基準成分に真の信号成分を加えた信号レベルであり、
   前記リセットレベルを前記減算要素とし、前記信号レベルを前記加算要素として、アップカウントモードでカウント処理を行なう
   ことを特徴とする請求項１に記載のデータ処理方法。
3. 前記処理対象信号は、画素から得られるアナログの画素信号であって、画素をリセットしたときの基準成分を示すリセットレベルと前記基準成分に真の信号成分を加えた信号レベルであり、
   前記リセットレベルを前記加算要素とし、前記信号レベルを前記減算要素として、ダウンカウントモードでカウント処理を行なう
   ことを特徴とする請求項１に記載のデータ処理方法。
4. アナログの複数の処理対象信号のそれぞれについて、デジタルデータに変換するための漸次変化する参照信号と各処理対象信号とを比較する比較部と、
   前記比較部の比較結果に基づき、減算要素の処理対象信号についてのカウント処理時には当該処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間にてカウント処理を行ない、加算要素の処理対象信号についてのカウント処理時には前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間にてカウント処理を行なうようにカウント期間を決定するカウント期間制御部と、
   前記カウント期間制御部により指定されたカウント期間にてカウント処理を行ない、比較処理が完了した時点のカウント値を保持するとともに、前記減算要素および前記加算要素の何れについてもアップカウントモードおよびダウンカウントモードの何れか一方の同一モードでカウント処理を行ない、後続の処理対象信号についてのカウント処理時には、先の処理対象信号についてのカウント処理で保持されたカウント値を初期値としてカウント処理を開始するカウント部と、
   複数の処理対象信号の積和演算結果のデジタルデータが、前記減算要素の処理対象信号についてのカウント処理における前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値の分が修正されたものとなるようにする修正部と
   を備えたことを特徴とするデータ処理装置。
5. 前記修正部は、最初の処理対象信号についてのカウント処理時に、前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値に対応する値を初期値として前記カウント処理部にカウント処理を開始させることで前記修正を行なう
   ことを特徴とする請求項４に記載のデータ処理装置。
6. 前記修正部は、最後の処理対象信号についてのカウント処理が完了した後、前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値に対応する値を使って、保持されたカウント値に対して前記修正を行なう
   ことを特徴とする請求項４に記載のデータ処理装置。
7. 前記修正部は、３以上の処理対象信号の積和演算結果のデジタルデータを取得する際には、最後の処理対象信号についてのカウント処理が完了した後、最初の処理対象信号を除く他の処理対象信号であって減算要素の各処理対象信号についての、前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値に対応する値をそれぞれ使って、保持されたカウント値に対して前記修正を行なう
   ことを特徴とする請求項６に記載のデータ処理装置。
8. 前記カウント期間制御部は、前記比較部の比較結果を示す比較パルスをカウント処理のカウントクロックで同期を取り、この同期の取られた比較パルスに基づき、前記減算要素と前記加算要素の各カウント期間を決定する
   ことを特徴とする請求項４に記載のデータ処理装置。
9. 画素から得られるアナログの処理対象信号のそれぞれについて、デジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、
   前記参照信号生成部で生成された参照信号と各処理対象信号とを比較する比較部と、
   前記比較部の比較結果に基づき、減算要素の処理対象信号についてのカウント処理時には当該処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間にてカウント処理を行ない、加算要素の処理対象信号についてのカウント処理時には前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間にてカウント処理を行なうようにカウント期間を決定するカウント期間制御部と、
   前記カウント期間制御部により指定されたカウント期間にてカウント処理を行ない、比較処理が完了した時点のカウント値を保持するとともに、前記減算要素および前記加算要素の何れについてもアップカウントモードおよびダウンカウントモードの何れか一方の同一モードでカウント処理を行ない、後続の処理対象信号についてのカウント処理時には、先の処理対象信号についてのカウント処理で保持されたカウント値を初期値としてカウント処理を開始するカウント部と、
   複数の処理対象信号の積和演算結果のデジタルデータが、前記減算要素の処理対象信号についてのカウント処理における前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値の分が修正されたものとなるようにする修正部と
   を備えたことを特徴とする固体撮像装置。
10. 画素から得られるアナログの処理対象信号のそれぞれについて、デジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、
    前記参照信号生成部で生成された参照信号と各処理対象信号とを比較する比較部と、
    前記比較部の比較結果に基づき、減算要素の処理対象信号についてのカウント処理時には当該処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間にてカウント処理を行ない、加算要素の処理対象信号についてのカウント処理時には前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間にてカウント処理を行なうようにカウント期間を決定するカウント期間制御部と、
    前記カウント期間制御部により指定されたカウント期間にてカウント処理を行ない、比較処理が完了した時点のカウント値を保持するとともに、前記減算要素および前記加算要素の何れについてもアップカウントモードおよびダウンカウントモードの何れか一方の同一モードでカウント処理を行ない、後続の処理対象信号についてのカウント処理時には、先の処理対象信号についてのカウント処理で保持されたカウント値を初期値としてカウント処理を開始するカウント部と、
    複数の処理対象信号の積和演算結果のデジタルデータが、前記減算要素の処理対象信号についてのカウント処理における前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値の分が修正されたものとなるようにする修正部と、
    前記積和演算結果のデジタルデータを取得するため制御信号の生成を制御する制御部と
    を備えたことを特徴とする撮像装置。
11. アナログの処理対象信号のそれぞれについて、デジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、
    前記参照信号生成部で生成された参照信号と各処理対象信号とを比較する比較部と、
    前記比較部の比較結果に基づき、減算要素の処理対象信号についてのカウント処理時には当該処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間にてカウント処理を行ない、加算要素の処理対象信号についてのカウント処理時には前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間にてカウント処理を行なうようにカウント期間を決定するカウント期間制御部と、
    前記カウント期間制御部により指定されたカウント期間にてカウント処理を行ない、比較処理が完了した時点のカウント値を保持するとともに、前記減算要素および前記加算要素の何れについてもアップカウントモードおよびダウンカウントモードの何れか一方の同一モードでカウント処理を行ない、後続の処理対象信号についてのカウント処理時には、先の処理対象信号についてのカウント処理で保持されたカウント値を初期値としてカウント処理を開始するカウント部と、
    複数の処理対象信号の積和演算結果のデジタルデータが、前記減算要素の処理対象信号についてのカウント処理における前記参照信号が前記初期値から前記終了値に到達する期間に対応するカウント値の分が修正されたものとなるようにする修正部と
    を備えたことを特徴とする電子機器。

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