以下、図面を参照して本発明の実施形態について詳細に説明する。
なお、説明は以下の順序で行なう。
1.固体撮像装置:基本構成
2.参照信号生成部:基本構成
3.2回AD変換の原理
4.第1実施形態(参照信号の傾きを各回で異ならせる例&2回目開始判定にデジタルコンパレータを利用する例)
5.第2実施形態(参照信号の傾きを各回で異ならせる例&2回目開始判定にシフトレジスタを利用する例)
6.第3実施形態(カウント周波数を各回で異ならせる例)
7.第4実施形態(撮像装置への適用例)
8.第5実施形態(電子機器への適用例)
各機能要素について実施形態別に区別する際には、A,B,C,…などのように大文字の英語の参照子を付して記載することがあり、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS型の固体撮像装置をデバイスとして使用した場合を例に説明する。特に断りのない限り、CMOS型の固体撮像装置は、全ての単位画素がnMOS(nチャネル型のMOSトランジスタ)よりなり、信号電荷は負電荷(電子)であるものとして説明する。ただしこれは一例であって、対象となるデバイスはMOS型の固体撮像装置に限らないし、単位画素がpMOS(pチャネル型のMOSトランジスタ)で構成されていてもよいし、信号電荷は正電荷(正孔・ホール)であってもよい。
光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
<固体撮像装置:基本構成>
図1は、本発明に係る固体撮像装置の一実施形態であるCMOS型の固体撮像装置(CMOSイメージセンサ)の基本構成図である。固体撮像装置も半導体装置の一例である。固体撮像装置1は、複数個の単位画素3が2次元マトリクス状に配列された画素アレイ部10を有する。固体撮像装置1は、たとえばR,G,Bの色フィルタがベイヤー配列とされている色分解(色分離)フィルタを使用することで、画素アレイ部10をカラー撮像対応にすることができる。
図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。後述するように、単位画素3は検知部の一例である受光素子(電荷生成部)としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの3個あるいは4個のトランジスタを有する画素内アンプを有する。単位画素3からは、列ごとに垂直信号線19を介して画素信号電圧Vxが出力される。
垂直信号線19の画素信号電圧Vxは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルSrst の後に信号レベルSsig が現れるものである。信号レベルSsig はリセットレベルSrst に信号成分Vsig を加えたレベルであり、Ssig (=Srst +Vsig )−Srst で信号成分Vsig が得られる。
固体撮像装置1はさらに、CDS(Correlated Double Sampling;相関2重サンプリング)処理機能やデジタル変換機能をなすAD変換部250が列並列に設けられているカラムAD変換部26を有する。AD変換部250は、比較部252とカウンタ部254を主要の機能部として有する。“列並列”とは、垂直列の垂直信号線19(列信号線の一例)に対して実質的に並列に複数のCDS処理機能部やデジタル変換部(AD変換部)などが設けられていることを意味する。このような読出方式をカラム読出方式と称する。
固体撮像装置1はさらに、駆動制御部7、単位画素3に画素信号読出用の動作電流(読出電流)を供給する読出電流源部24と、カラムAD変換部26にAD変換用の参照信号SLP_ADC を供給する参照信号生成部27と、出力部28を備えている。
駆動制御部7は、画素アレイ部10の信号を順次読み出すための制御回路機能の実現のため水平走査部12(列走査回路)、垂直走査部14(行走査回路)、および通信・タイミング制御部20を備えている。
水平走査部12は、列アドレスや列走査を制御する水平アドレス設定部12aや水平駆動部12bなどを有し、データ転送動作時に読み出すべきデータのカラム位置を指示する。垂直走査部14は、行アドレスや行走査を制御する垂直アドレス設定部14aや垂直駆動部14bなどを有する。水平走査部12や垂直走査部14は、通信・タイミング制御部20から与えられる制御信号CN1,CN2に応答して行・列の選択動作(走査)を開始する。
通信・タイミング制御部20は、端子5aを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部(走査部12,14やカラムAD変換部26)に供給するタイミングジェネレータ(読出アドレス制御装置の一例)の機能ブロックを備える。さらに、端子5aを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子5bを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置1の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。
たとえば、通信・タイミング制御部20は、内部クロックを生成するクロック変換部の機能を持つクロック変換部20aおよび通信機能や各部を制御する機能を持つシステム制御部20bなどを有する。クロック変換部20aは、端子5aを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックCKcnt1やカウントクロックCKdac1などの内部クロックを生成する。
出力部28は、データ転送用の信号線(転送配線)である水平信号線18上の信号(デジタルデータではあるが小振幅)を検出するセンスアンプ28a(S・A)と、固体撮像装置1と外部とのインタフェース機能をなすインタフェース部28b(IF部)を有する。インタフェース部28bの出力は出力端5cに接続されており、映像データが後段回路に出力される。出力部28は、センスアンプ28aとインタフェース部28bとの間に、各種のデジタル演算処理を行なうデジタル演算部29を必要に応じて設けてもよい。
単位画素3は、行選択のための行制御線15を介して垂直走査部14と、また垂直信号線19を介してカラムAD変換部26の垂直列ごとに設けられているAD変換部250と、それぞれ接続されている。ここで、行制御線15は垂直走査部14から画素に入る配線全般を示す。
垂直走査部14は、画素アレイ部10の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部14aは、信号を読み出す行(読出し行:選択行や信号出力行とも称する)の他に、電子シャッタ用の行なども選択する。
[カラムAD回路と参照信号生成部の詳細]
AD変換部250におけるAD変換方式としては、回路規模や処理速度(高速化)や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるAD変換方式を採用する。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。参照信号比較型のAD変換に当たっては、変換開始(比較処理の開始)から変換終了(比較処理の終了)までの時間に基づいてカウント動作有効期間Tenを決定し(ここではその期間を示すカウントイネーブル信号ENとする)、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。
参照信号比較型AD変換方式を採用する場合に、考え方としては、参照信号生成部27も列並列で(画素列ごとに)設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部27を全列共通に使用する構成を採り、参照信号生成部27から発生される参照信号SLP_ADC を各画素列のAD変換部250が共通に使用する構成にする。
このため、参照信号生成部27は、DA変換部270(DAC;Digital Analog Converter)を有し、通信・タイミング制御部20からの制御データCN4で示される初期値からカウントクロックCKdac1に同期して、制御データCN4で示される傾き(変化率)の参照信号SLP_ADC を生成する。カウントクロックCKdac1はカウンタ部254用のカウントクロックCKcnt1と同一にしてもよい。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
参照信号比較型のAD変換に当たっては、比較部252による参照信号SLP_ADC と画素信号電圧Vxとの比較結果に基づいてカウント動作有効期間Ten(その期間を示す信号をカウントイネーブル信号ENと称する)を決定し、カウントイネーブル信号ENがアクティブな期間のカウントクロックCKcnt1のクロック数に基づきアナログの処理対象信号をデジタルデータに変換する。
基準レベル(リセットレベルSrst )についての処理をプリチャージ相(P相と省略して記すこともある)の処理と称し、信号レベルSsig についての処理をデータ相(D相と省略して記すこともある)の処理と称する。P相の処理後にD相の処理を行なう場合、D相の処理はリセットレベルSrst に信号成分Vsig を加えた信号レベルSsig についての処理となる。
カウント動作有効期間Tenとしては、AD変換部250にてP相レベルとD相レベルとの間の差分処理を行なう場合には、たとえば一般的には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点(事実上は交差する時点:以下同様)とする第1処理例を採り得る。P相・D相の何れのAD変換処理時にも、比較出力Coの変化点に対して前半でカウントを行なう方式(前半カウント方式と称する)である。
この場合、1画素の信号成分Vsig のデジタルデータDsig を取得するためのP相・D相のカウント処理において、カウンタを、ダウンカウント動作とアップカウント動作を切り替えて動作させると、CDS処理も同時に実現でき効率的である。すなわち、P相処理で得られる信号レベルSsig のデジタルデータをDrst 、信号成分Vsig のデジタルデータをDsig とすると、D相処理で得られるデジタルデータはDrst +Dsig となる。ここで、P相・D相でカウントモードを異ならせるとDrst +Dsig −Drst =Dsig (あるいはその負の値)の演算結果がD相処理後に自動的に取得される。P相・D相の差分処理を、カウント動作有効期間Tenを同一(前半カウント方式)にしたまま、カウントモードを異ならせることで、実現する方式とも言える。
なお、第1処理例に対する変形例として、P相・D相の何れのAD変換処理時にも、比較出力Coの変化点に対して後半でカウントを行なう方式(後半カウント方式と称する)を採ることもできる。この場合にも、P相・D相の差分処理を、カウント動作有効期間Tenを同一(後半カウント方式)にしたまま、カウントモードを異ならせることで、実現する方式にすることもできる。
あるいは、AD変換部250にてP相レベルとD相レベルとの間の差分処理を行なう場合に、各相の処理の何れか一方は、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするが、他方はカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点(典型的には最大AD変換期間が到達した時点)とする第2処理例を採ることもできる。P相・D相の一方のAD変換処理時には比較出力Coの変化点に対して前半でカウントを行ない、P相・D相の他方のAD変換処理時には比較出力Coの変化点に対して後半でカウントを行なう、つまり、P相・D相でカウント動作有効期間Tenを前半・後半に切り分けるという方式(前後半カウント方式と称する)である。
後半カウントの考え方は、フルレンジのデジタルデータをDm、画素信号電圧VxのデジタルデータをDxとしたとき、後半カウントで得られるデータはDm−Dx(つまりDxに対しては補数)になることを利用するものである。この特質と前半カウントで得られるデータの特質(実数)を利用するのが前後半カウント方式である。この場合、カウンタは、P相・D相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよく、この場合も、CDS処理も同時に実現できる。
すなわち、P相処理時の初期値をDini とすると、P相処理で得られるデジタルデータはDini ±Drst になり、その後のD相処理で得られるデジタルデータは{(Dini ±Drst )±(Dm−(Dsig +Drst ))}になる。“±”は、カウントモードに依存し、アップモード時は“+”、ダウンモード時は“−”である。ここで、アップモード時は、Dini =−Dmにすることで、D相処理後に−Dsig が自動的に取得されるし、ダウンモード時は、Dini =Dmにすることで、Dsig がD相処理後に自動的に取得される。P相・D相の差分処理を、カウントモードを同一にしたまま、カウント動作有効期間Tenを異ならせることで実現する方式とも言える。
考え方としては、P相処理結果とD相処理結果を独立に保持しておき、AD変換部250の後段(たとえばデジタル演算部29)にてP相レベルとD相レベルとの間の差分処理を行なうことも考えられる。P相データとD相データを個別に出力部28側に転送し、デジタル演算部29でCDS処理を行なうということである。この場合には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点(典型的には最大AD変換期間が到達した時点)とする第3処理例を採ることもできる。この場合、カウンタは、P相・D相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。
ここでは、3つの処理例を説明したが、本出願人は、その他にも、参照信号比較型のAD変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得るものである。
何れの処理例においても、原理的には、コンパレータ(電圧比較器)に参照信号SLP_ADC を供給し、垂直信号線19を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較するとともに、カウント動作有効期間Tenに入るとクロック信号でのカウント(計数)を開始することによって、指定されているカウント動作有効期間Tenにおけるクロック数をカウントすることでAD変換を行なう。
前述のような参照信号比較型のAD変換を行なうため、本実施形態のAD変換部250は、比較部252(COMP)と、カウント動作期間制御部253(EN生成)と、カウンタ部254を備える。好ましくは、カウンタ部254は、アップカウントモードとダウンカウントモードを切替可能なものにする。本例ではさらに、カウンタ部254の後段に、水平転送用のラッチ257(メモリ)を内蔵したデータ記憶部256を備える。
比較部252は、参照信号生成部27で生成される参照信号SLP_ADC と、選択行の単位画素3から垂直信号線19(H1,H2,…,Hh)を経由し得られるアナログの画素信号電圧Vxを比較する。比較部252は、参照信号SLP_ADC と画素信号電圧Vxが一致したとき比較出力Co(コンパレート出力)を反転する。
カウント動作期間制御部253は、処理対象信号である画素信号電圧Vxについて、1回目の処理時にはN−Mビット精度のAD変換処理を行なうことで上位N−Mビット分のデータを取得し、2回目の処理時にはNビット精度のAD変換処理を行なうことで下位Mビット分のデータを取得するように、AD変換部250のカウンタ部254の動作期間を制御する。カウント動作期間制御部253は、カウントイネーブル信号ENをカウンタ部254に供給して、カウンタ部254のカウント動作期間を制御する。
カウント動作期間制御部253は、1・2回目ともに比較部252からの比較出力Coを参照して、さらに2回目では1回目の比較出力Coの変化時点の参照信号SLP_ADC のレベル(たとえば、そのときのDA変換部270のカウント値)を参照して、比較部252の比較出力Coと一定の関係を持つ次の(これから処理する)カウント動作有効期間Tenを規定するカウントイネーブル信号ENを生成する。2回目のため、カウント動作期間制御部253は、1回目の比較出力Coの変化時点の参照信号SLP_ADC のレベル(たとえば、そのときのDA変換部270のカウント値)を特定する情報を保持しておく仕組み(1LSBレベル情報取得部の機能)を持つ。
これらの実現のため、参照信号生成部27からカウント動作期間制御部253に所定の情報が供給される。「所定の情報」は、DA変換部270の構成や、それに対応したカウント動作期間制御部253の具体的な構成に適合したものが使用される。その具体例については第1〜第3実施形態で説明する。何回目の処理であるのかを判断するため、通信・タイミング制御部20からカウント動作期間制御部253に制御信号が供給される。
カウンタ部254は、カウント動作期間制御部253からのカウントイネーブル信号ENのアクティブ期間をカウントクロックCKcnt1でカウントし、カウント結果を保持する。
このような構成において、AD変換部250は、所定の画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、比較部252では、参照信号生成部27からの参照信号SLP_ADC と、垂直信号線19を介して入力される画素信号電圧Vxを比較する。双方の電圧が同じになると、比較部252の比較出力Coが反転する。たとえば、比較部252は、電源電位などのHレベルをインアクティブ状態として、画素信号電圧Vxと参照信号SLP_ADC とが一致したときに、Lレベル(アクティブ状態)へ遷移する。
詳細は後述するが、本実施形態のAD変換部250は、同一処理対象信号について、1回目は低い解像度(粗いビット分解能)のAD変換を行ない(coarseなAD変換)、1回目の粗いビット分解能では分解できていない1LSB分について、2回目で高い解像度(高精度のビット分解能)のAD変換を行なう(fineなAD変換)と言った、解像度(ビット分解能)の異なる複数回のAD変換を行なう。その制御をカウント動作期間制御部253がカウントイネーブル信号ENを生成することで実現する。
本実施形態では、カウント動作期間制御部253は、1回目のAD変換処理時に比較部252の比較出力Coが反転したときの参照信号SLP_ADC のレベルを示す情報を保持しておき、その情報を用いて、その近傍でのみ(詳しくは最大でも低分解能の1LSB分)カウンタ部254が動作するように2回目のAD変換を行なうカウンタ動作期間を制御する。2回目のAD変換時のカウンタ部254のカウント動作期間を、最大でも低分解能の1LSB分をNビット精度でカウントする期間に制限することで電力消費を抑えるのである。
このときのビット分解能の切替えは、参照信号SLP_ADC の傾きを変更する手法と、カウントクロックCKcnt1の周波数を変更する手法の2つの何れかを基本的に採り得る。もちろん、これらを組み合わせた方式を採ることもできる。この点については後で詳しく説明する。
NビットのAD変換を行なう際に、1回目はN−Mビットで粗くAD変換し、2回目は、比較部252の比較出力Co(コンパレート出力)が反転した近傍のN−Mビット精度における約1LSB分についてのみ、Nビットで高精度にAD変換する。1回目は上位“N−M”ビットのAD変換を行ない、そのときのNビット精度との関係におけるデータの過不足分(最大でN−Mビット精度の1LSB分)を、Nビット精度でAD変換することで、残りの下位Mビットのデータを特定するのである。
参照信号比較型のAD変換方式において、電力をより多く消費する部分は下位ビット側のカウント動作であるので、Nビット精度でAD変換を行なう2回目のカウント動作期間が短くなうように制御することにより、全体としての消費電力の低減を図るのである。1回目のN−Mビット精度では分解(AD変換)できない下位側の過不足分を、2回目にはNビット精度で高精度にAD変換して修正するので、全体としてのAD変換のビット精度はNビット精度を維持できる。ビット分解能を低下させずに電力消費の低減を図ることができる。
通信・タイミング制御部20から各AD変換部250のカウンタ部254には、カウンタ部254がP相・D相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、P相のカウント処理における初期値Dini の設定やリセット処理など、その他の制御情報を指示する制御信号CN5が入力されている。
比較部252の一方の入力端子(+)は、他の比較部252の入力端子(+)と共通に、参照信号生成部27で生成される参照信号SLP_ADC が入力され、他方の入力端子(−)には、それぞれ対応する垂直列の垂直信号線19が接続され、画素アレイ部10からの画素信号電圧Vxが個々に入力される。
カウンタ部254のクロック端子CKには、他のカウンタ部254のクロック端子CKと共通に、通信・タイミング制御部20からカウントクロックCKcnt1が入力されている。データ記憶部256を設けない場合、カウンタ部254には、水平走査部12から制御線12cを介して制御パルスが入力される。カウンタ部254は、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。因みに、出力部28側に通知されるデータは、参照信号SLP_ADC のステップ変更直前のカウント値にする方式と、参照信号SLP_ADC のステップ変更直後のカウント値にする方式の何れをも採り得る。どちらを採るかでデータとしては1LSB分の差があるが、全体として1LSB分シフトして出力されるだけであり、量子化誤差の範疇と考えてよい。比較出力Coが反転してからデータを確定させる点を考慮すれば、後者の方が回路構成がコンパクトになると考えられる。
リセットレベルSrst のP相データと信号レベルSsig のD相データを個別に出力部28側に転送し、AD変換部250の後段のデジタル演算部でCDS処理を行なってもよい。本出願人は、AD変換部250にてAD変換とCDS処理を行なう参照信号比較型のAD変換方式を種々提案しており、それらも基本的には各実施形態で採用し得るものである。
水平走査部12や垂直走査部14などの駆動制御部7の各要素は、画素アレイ部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる1チップもの(同一の半導体基板上に設けられているもの)として、本実施形態の固体撮像装置1が構成される。
固体撮像装置1は、このように各部が半導体領域に一体的に形成された1チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部10、駆動制御部7、カラムAD変換部26などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
個々のAD変換部250の出力側は、たとえば、カウンタ部254の出力を水平信号線18に接続することができる。あるいは、図示のように、カウンタ部254の後段に、このカウンタ部254の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部256を備える構成を採ることもできる。データ記憶部256は、所定のタイミングでカウンタ部254から出力されたカウントデータを保持・記憶する。
水平走査部12は、カラムAD変換部26の各比較部252とカウンタ部254とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部256が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部256の出力は、水平信号線18に接続されている。水平信号線18は、AD変換部250のビット幅分もしくはその2倍幅分(たとえば相補出力とするとき)の信号線を有し、それぞれの出力線に対応したセンスアンプ28aを有する出力部28に接続される。水平信号線18の水平転送チャネルは1つに限らず、複数チャネルにし複数カラムずつグループ化してデータ転送を行なう場合もある。なお、カウンタ部254、データ記憶部256、および水平信号線18はそれぞれ、Nビットに対応した構成を採っている。
<参照信号生成部:基本構成>
図2は、参照信号生成部27のDA変換部270の構成例を示す図である。DA変換部270は、定電流源の組合せで構成されている電流源部302と、カウンタ部312と、オフセット生成部314と、電流源制御部316と、基準電流値I_0を設定する基準電流源部330を備え、電流出力型のDA変換回路となっている。電流源部302の電流出力端には、電流電圧変換用の素子として、抵抗値R_340の抵抗素子340が接続されている。電流源部302、電流源制御部316、抵抗素子340で、電流電圧変換部301が構成され、電流源部302と抵抗素子340との接続点の発生する電圧が参照信号SLP_ADC として利用される。
電流源部302は、所定の規定電流値を出力する定電流源304を有する。電流源部302の各定電流源304の電流値を如何様に設定するかや、どのように配列して制御するかは様々である。ここでは、理解を容易にするため、一例として、定電流源304は、ビット分の定電流源304を有し、各定電流源304は基準電流源部330により設定された基準電流値I_0に対してビットの重みを持つ電流を出力するものとする。
たとえば12ビット対応とする場合であれば、“^”をべき乗を示すものとしたとき、0ビット目の定電流源304_0は2^0×I_0、1ビット目の定電流源304_1は2^1×I_0、…、10ビット目の定電流源304_10 は2^10×I_0、11ビット目の定電流源304_11 は2^11×I_0を出力する。定電流源304の各電流出力端は共通に接続され、さらに抵抗素子340を介して、参照信号SLP_ADC の初期電位SLP_ini に相当する基準電源Vref に接続されている。基準電源Vref は制御データCN4に含まれている比較処理ごとの参照信号SLP_ADC の初期値を指示する情報に基づき設定されるが、この基準電源Vref を設定するための回路構成はどのようなものであってもよい。
基準電流源部330は、一端が負電源あるいは接地に接続された初期電流Iiniを発生する定電流源332と、定電流源332の負荷となるPch型のトランジスタ334と、ゲイン変更部336と、ゲイン変更部336から出力された電流を電流源部302の各定電流源304に与えるNch型のトランジスタ338を有する。トランジスタ334は、ソースが正電源に接続され、ドレイン・ゲートが共通に定電流源332の出力端に接続され、かつゲイン変更部336の図示しないトランジスタとカレントミラー接続されている。
ゲイン変更部336は、その詳細は図示を割愛するが、トランジスタ334からのミラー電流を所定倍にした基準電流値I_0をトランジスタ338に供給する。トランジスタ338は、ソースが負電源もしくは接地に接続され、ドレイン・ゲートが共通にゲイン変更部336の出力端に接続され、かつ電流源部302の各定電流源304とカレントミラー接続されている。
ゲイン変更部336は、制御データCN4に含まれている比較処理ごとの参照信号SLP_ADC の傾きを指示する情報に基づき、1クロック当たりの電圧変化分ΔSLPdac(=I_0×R_340)を設定し、カウントクロックCKdac1ごとに1ずつカウント値を変化させる。実際には、カウントクロックCKdac1の最大カウント数(たとえば10ビットで1024など)に対しての最大電圧幅を設定するだけでよい。基準電流源部330の定電流源332の初期電流量Iiniに対するゲインを変えることで、クロック当たりのΔSLPdacが調整され、結果的に参照信号SLP_ADC の傾き(変化率)が調整される。
カウンタ部312は、通信・タイミング制御部20からのカウントクロックCKdac1に基づきカウント動作をし、カウント結果を電流源制御部316に供給する。オフセット生成部314は、カウンタ部312のカウント値に基づく変化とは別に参照信号SLP_ADC に一定電位(オフセット量)を与えるものであり、その情報を電流源制御部316に供給する。電流源制御部316は、カウンタ部312のカウント値と電流源制御部316からのオフセット量の情報に基づき、何れの定電流源304をオン/オフさせるかを判断し、その判断結果に基づき定電流源304をオン/オフする。
理解を容易にするため特段の断りのない限りオフセット量はゼロであるものとする。よって、DA変換部270は、カウンタ部312のカウント値が進むごとに、制御データCN4に含まれている初期値を示す電圧から、1つのカウントクロックCKdac1ごとにΔSLPdacずつ電圧を変化させる。アップカウント動作にすればΔSLPdacずつ電圧が低下するので負の傾きになるし、ダウンカウント動作にすればΔSLPdacずつ電圧が上昇するので正の傾きになる。
本構成例の場合、DA変換部270の規定電流I_0、電流電圧変換用の抵抗素子340の抵抗値、DA変換部270を構成するカウンタ部312が使用するカウントクロックCKdac1の何れかを変更することで、参照信号SLP_ADC の傾きを変更できる。逆に、それら何れかを変更した場合でも、他の要素でそれとは逆方向に補正を加えることで、傾きを不変にすることもできる。
たとえば、参照信号SLP_ADC の傾きを変更するには、DA変換部270の規定電流I_0や電流電圧変換用の抵抗素子340の抵抗値を変更せずにDA変換部270を構成するカウンタ部312が使用するカウントクロックCKdac1を変更する手法が考えられる。この手法を、DA変換部270のカウンタ部312のクロック動作の変更で傾き変更を行なう手法と称する。
AD変換用の参照信号SLP_ADC の傾きを変更する他の手法として、DA変換部270の規定電流I_0やDA変換部270を構成するカウンタ部312の動作速度を変更せずに、電流電圧変換用の抵抗素子340の抵抗値を変更する手法も考えられる。この手法を、電流電圧変換の抵抗値切替えで傾き変更を行なう手法と称する。
DA変換部270を構成するカウンタ部312の動作速度や電流電圧変換用の抵抗素子340の抵抗値を変更せずに、DA変換部270の規定電流I_0を変更することでカウンタ部312のカウント値に対応する重みを変更する手法を採ることもできる。この手法を、電流電圧変換の電流切替えで傾き変更を行なう手法と称する。一方、カウントクロックCKdac1を1/Mにしたとき、抵抗素子340の抵抗値を1/Mにするか、規定電流I_0をM倍にすることで、傾きを不変にできる。
なお、ここで示した参照信号生成部27の構成は一例に過ぎず、参照信号SLP_ADC の傾き調整手法はこのような手法に限定されない。たとえば、制御データCN4にα(初期値)と傾き(変化率)βを含め、y=α−β*xなる関数を満たす参照信号SLP_ADC を生成できればよく、カウンタ部312を使用せずに参照信号生成部27を構成してもよい。ただし、カウンタ部312を使用する構成は、参照信号SLP_ADC の生成が容易で、かつカウンタ部254との動作の対応を採り易い利点がある。
たとえば、参照信号生成部27に与えるカウントクロックCKdac1の周期を一定にしつつ、カウンタ出力値をxとし、y=α−β*xによって算出される電位を出力する構成が考えられる。このとき、傾きβを指示する情報に基づく1つのカウントクロックCKdac1ごとの電圧変化分ΔSLPdac(つまり参照信号SLP_ADC の傾きβ)の調整は、たとえばクロック数を変えることで実現される。それ以外にも、電流電圧変換用の抵抗値を変えることや単位電流源の電流量を変えることによって、クロック当たりのΔSLPdacを調整することができる。
<2回AD変換の原理>
図3〜図3Hは、本実施形態が採用する2回AD変換処理の原理を説明する図である。ここで、図3は、ビット分解能と参照信号SLP_ADC の傾きの大きさ並びにカウンタ部254が使用するカウントクロックCKcnt1の周波数の関係を説明する図である。図3Aは、2回AD変換処理における演算処理と2回目のカウント期間との関係を説明する図である。図3B〜図3Hは、図3で示す特質を利用した本実施形態の2回AD変換処理の基本動作を説明する図である。
図3(1)に示すように、カウンタ部254がカウント動作で使用するカウントクロックCKcnt1が1つ当たりの参照信号SLP_ADC のステップ幅ΔSLP がビット分解能になる。したがって、参照信号SLP_ADC の傾きの大きさとカウントクロックCKcnt1の周波数がビット分解能に影響を与える。Nビット精度を取得するときのカウントクロックCKcnt1の周波数に対して、その周波数を1/MにしたときのカウントクロックCKcnt1を、カウントクロックCKcnt1/Mと記述する。
たとえば、図3(2)に示すように、カウントクロックCKcnt1の周波数が一定の場合であれば、参照信号SLP_ADC の傾きが急なときにはステップ幅ΔSLP が大きくビット分解能が粗になるのに対して、参照信号SLP_ADC の傾きが緩やかなときにはステップ幅ΔSLP が小さくビット分解能が精密になる。一方、図3(3)に示すように、参照信号SLP_ADC の傾きが一定の場合であれば、カウントクロックCKcnt1の周波数が低いときにはステップ幅ΔSLP が大きくビット分解能が粗になるのに対して、カウントクロックCKcnt1の周波数が高いときにはステップ幅ΔSLP が小さくビット分解能が精密になる。
本実施形態のAD変換処理は、この特質を利用して、1回目は低分解能で、2回目は高分解能で、それぞれAD変換する。このとき、先ず1回目はN−Mビットで粗くAD変換して上位N−Mビット分のデータを取得する。2回目は、比較部252の比較出力Coが反転した近傍のN−Mビット精度における約1LSB分についてのみカウンタ部254を動作させてNビットで高精度にAD変換することで下位Mビット分のデータを取得する。そして、1回目で取得したN−Mビット精度の上位N−Mビット分のデータと、2回目で取得したNビット精度の下位Mビット分のデータを用いて、Nビット精度の画素信号電圧Vxの画素データDxを取得する。このとき、差分処理を伴うときには、P相処理結果とD相処理結果を用いたCDS処理をカウントモードの切替えにより行なうことができるのと同様に、演算器を別に用意しなくても、カウントモードの切替えにより差分処理を行なうことができる。
図3Aには、前半カウント方式で1回目で取得するデータ、2回目で取得するデータ、両データに基づく画素データDxを取得する演算式、参照信号SLP_ADC の変化方向との関係における2回目のカウント動作期間との関係が纏めて示されている。
図3A(1)に示すように、参照信号SLP_ADC の変化方向を負と仮定し、N−Mビット精度における画素データDxが属する1LSB分の下側について1回目で得られる値(下限値)をDa,上側について1回目で得られる値(上限値)をDbとする。下限値Daと画素データDxとの差分をDc(=Dx−Da)、上限値Dbと画素データDxとの差分をDd(=Dd−Dx)とする。下限値Daと上限値Dbの間には、Da=Db−1LSB(N−Mビット精度)、Db=Da+1LSB(N−Mビット精度)の関係がある。参照信号SLP_ADC の変化方向を正と仮定すると、上限・下限が逆の関係になり、差分Dc、Ddを正の値として取得するには、右辺の第1項と第2項を逆にする。
1回目のAD変換処理では、参照信号SLP_ADC と画素信号電圧Vxが一致したとき、N−Mビット精度の下限値Daおよび上限値Dbの何れか一方を、Nビット精度での上位N−Mビット分のデータとして保持する。2回目のAD変換処理では、差分Dcおよび差分Ddの何れか一方をNビット精度で計数する。2回目のカウンタ部254の動作期間は、「差分Dcおよび差分Ddの何れか一方をNビット精度で計数する」ときに限定し、それ以外は停止させておく。
画素データDxを取得するときは、1回目で取得したデータ(Da,Dbの何れか:N−Mビット精度での上位N−Mビット分)と、2回目で取得したデータ(Dc,Ddの何れか:Nビット精度での下位Mビット分)を使用した演算を行なう。図3A(2)に示すように、4つの組合せを採り得るが、補正の演算式として簡単なのは、Da+Dc,Db−Ddの何れかである。
2回目には、カウンタ部254の動作期間を「差分Dcおよび差分Ddの何れか一方をNビット精度で計数する」ときに限定するために、図3A(2)に示すように、参照信号SLP_ADC の変化方向に合わせて、開始・停止のタイミングを制御する。基本的な考え方は、2回目で取得するデータ(Dc,Ddの何れか)を規定する画素信号電圧Vxと、下限値Daを規定するレベルSLPaおよび上限値Dbを規定するレベルSLPbの何れかの内で、参照信号SLP_ADC のレベルが先に達する方を開始点として、他方を停止点にする。
このとき、画素信号電圧Vxと参照信号SLP_ADC が一致したときが停止点となる場合には、1回目で取得するデータが2回目の開始点と一致するようにしておくと、1回目で取得したデータ(Da,Dbの何れか)のレベル(SLPa,SLPbの何れか)と参照信号SLP_ADC が一致したときからカウンタ部254を動作させればよく都合がよい。逆に、画素信号電圧Vxと参照信号SLP_ADC が一致したときが開始点となる場合には、1回目で取得するデータが2回目の終了点と一致するようにしておくと、1回目で取得したデータ(Da,Dbの何れか)のレベル(SLPa,SLPbの何れか)と参照信号SLP_ADC が一致したときにカウンタ部254の動作を停止させればよく都合がよい。何れも、開始や停止のタイミング設定のための無駄な演算が不要になるからである。カウント動作制御の側面からも、簡単なのは、Da+Dc,Db−Ddの何れの補正演算を行なう方式である。
たとえば、図3B、図3Cに示す第1例は、カウントクロックCKcnt1の周波数を一定にしたままで、1回目と2回目では参照信号SLP_ADC の傾きの大きさを変更する手法である。特に、図3Bは、1回目と2回目で、参照信号SLP_ADC の傾きの正負を逆にする手法であり、図3Cは、1回目と2回目で、参照信号SLP_ADC の傾きの正負を同一にする手法である。
図3B、図3Cの何れも、参照信号SLP_ADC の傾きを、1回目は急にし、2回目では緩やかにする。本実施形態の仕組みの理解を容易にするために、図では、1回目と2回目で、比較部252の比較出力Coが反転する時点近傍の各各参照信号SLP_ADC の状態を、合成して示している。理解を容易にするため、DA変換部270が使用するカウントクロックCKdac1とカウンタ部254が使用するカウントクロックCKcnt1は同一であるものとする。1回目はN−Mビット精度で、2回目はNビット精度であるものとする。
1回目では、参照信号SLP_ADC の傾きが急であるので、ステップ変更直前のレベルSLPaとステップ変更直後のレベルSLPbとの間のステップ幅ΔSLP_1 (1LSB分)が大きくビット分解能が粗(N−Mビット精度)である。画素信号電圧Vx(リセットレベルVrst や信号レベルVsig )がこのステップ幅ΔSLP_1 内であれば、すべて同じカウント値(つまりAD変換結果)になる。
2回目では、参照信号SLP_ADC の傾きを緩やかにして、参照信号SLP_ADC の値が比較出力Coが反転する時点近傍のレベルに達したときにカウント動作を開始することで、1回目のステップ幅ΔSLP_1 内(Nビット精度で分解できていない分)を、1LSB分のステップ幅ΔSLP_2 が小さな状態(Nビット精度)でのAD変換を行なう。カウンタ部254がアップダウンカウンタであれば、2回目には1回目とは逆のカウントモードでカウントすることで、D1(上位N−Mビット)−D2(下位Mビット)の演算結果が自動的に得られる。
1回目のデータをD1(Nビットの内の上位N−Mビット)、2回目のデータをD2(Nビットの内の下位Mビット)、1回目の比較出力Coが反転する時点のDA変換部270のカウンタ部312のカウント値に対応する参照信号SLP_ADC のレベルをSLPa,それよりも1クロック後のカウント値に対応する参照信号SLP_ADC のレベルをSLPbとして、図3B、図3Cの各態様で具体的に説明する。
図3Bに示す処理態様は、1回目は参照信号SLP_ADC の傾きを1回目は負、2回目は正とし、かつ、1回目の処理完了時に、参照信号SLP_ADC がSLPbにあるとき(比較出力Coが反転した時点と等価)のカウント値をカウント動作期間制御部253が保持する例である。この場合、カウント動作期間制御部253に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPbは、画素信号電圧Vxよりも低い。2回目では、このレベルSLPbを起点として、1回目よりも狭いステップ幅ΔSLP_2 (ΔSLP_1 の1/M)でレベルが漸次上昇する1回目に対して傾きが1/Mの参照信号SLP_ADC と画素信号電圧Vxが一致するまでの期間をカウントする。D1(上位N−Mビット)−D2(下位Mビット)の演算を行なうことで、画素信号電圧VxのレベルがNビット精度でデジタルデータに変換されることになる。
図3Cに示す処理態様は、参照信号SLP_ADC の傾きを1回目は負、2回目も負とし、かつ、1回目の処理完了時に、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部253が保持する例である。この場合、カウント動作期間制御部253に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPaは、画素信号電圧Vxよりも高い。2回目では、このレベルSLPaを起点として、1回目よりも狭いステップ幅ΔSLP_2 (ΔSLP_1 の1/M)でレベルが漸次下降する1回目に対して傾きを1/Mにした参照信号SLP_ADC と画素信号電圧Vxが一致するまでの期間をカウントする。D1(上位N−Mビット)+D2(下位Mビット)の演算を行なうことで、画素信号電圧VxのレベルがNビット精度でデジタルデータに変換されることになる。
なお、参照信号SLP_ADC のステップ変更直後のカウント値を出力部28側に送る方式を採っている場合に図3B、図3Cに示す処理態様を適用すると、2回目で確定されるデータは、画素信号電圧Vxのレベルよりも参照信号SLP_ADC が高くなった時点のカウント値がデータとして確定される。これに対して、本方式を適用しない場合は、画素信号電圧Vxのレベルよりも参照信号SLP_ADC が低くなった時点のカウント値がデータとして確定されるので、両者には常に1LSB分の差があることになる。しかしながら、この差は、前述したように、全体として1LSB分シフトして出力されるだけであり、量子化誤差の範疇と考えてよく、問題になることはない。
図3D、図3Eに示す第2例は、参照信号SLP_ADC の傾きの大きさを一定にしたまま(正負は異なってもよい)で、1回目と2回目ではカウンタ部254のカウントクロックCKcntの周波数を変更する手法である。特に、図3Dは、1回目と2回目で、参照信号SLP_ADC の傾きの正負を逆にする手法であり、図3Eは、1回目と2回目で、参照信号SLP_ADC の傾きの正負を同一にする手法である。
図3D、図3Eの何れも、カウントクロックCKcnt1の周波数を、1回目は分解能がN−Mビット相当となるように低速にし、2回目では通常のNビット相当のものにする。本実施形態の仕組みの理解を容易にするために、図では、1回目と2回目で、比較部252の比較出力Coが反転する時点近傍の各各参照信号SLP_ADC の状態を、合成して示している。理解を容易にするため、DA変換部270が使用するカウントクロックCKdac1とカウンタ部254が使用するカウントクロックCKcnt1は同一であるものとする。1回目はN−Mビット精度で、2回目はNビット精度であるものとする。
1回目では、2回目に対してカウントクロックCKcnt1,CKdac1の周波数を1/Mにする。DA変換部270は、カウントクロックCKdac1を1/Mにしても参照信号SLP_ADC の傾きが2回目と同一になるように抵抗素子340の抵抗値を1/Mにするか規定電流I_0をM倍にする。
1回目はカウントクロックCKcnt1が1/Mに分周されたものとなるので、1LSB分のステップ幅ΔSLP_1 が大きくビット分解能が粗(N−Mビット精度)である。画素信号電圧Vx(リセットレベルVrst や信号レベルVsig )がこのステップ幅ΔSLP_1 内であれば、すべて同じカウント値(つまりAD変換結果)になる。2回目では、カウントクロックCKcnt1の周波数を通常のNビットの分解能となるようにして、参照信号SLP_ADC の値が比較出力Coが反転する時点近傍のレベルに達したときにカウント動作を開始する。1回目のステップ幅ΔSLP_1 内(Nビット精度で分解できていない分)を、1LSB分のステップ幅ΔSLP_2 が小さな状態(Nビット精度)でのAD変換を行なうのである。カウンタ部254がアップダウンカウンタであれば、2回目には1回目とは逆のカウントモードでカウントすることで、D1(上位N−Mビット)−D2(下位Mビット)の演算結果が自動的に得られる。
ここでも、1回目のデータをD1(Nビットの内の上位N−Mビット)、2回目のデータをD2(Nビットの内の下位Mビット)、1回目の比較出力Coが反転する時点のDA変換部270のカウンタ部312のカウント値に対応する参照信号SLP_ADC のレベルをSLPa,それよりも1クロック後のカウント値に対応する参照信号SLP_ADC のレベルをSLPbとして、図3D、図3Eの各態様で具体的に説明する。
図3Dに示す処理態様は、参照信号SLP_ADC の傾きを1回目は負、2回目は正とし、かつ、1回目の処理完了時に、参照信号SLP_ADC がSLPbにあるときのカウント値をカウント動作期間制御部253が保持する例である。この場合、カウント動作期間制御部253に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPbは、画素信号電圧Vxよりも低い。2回目では、このレベルSLPbを起点として、1回目に対して周波数をM倍にしたカウントクロックCKcnt1を使用して、レベルが漸次上昇する参照信号SLP_ADC と画素信号電圧Vxが一致するまでの期間をカウントする。D1(上位N−Mビット)−D2(下位Mビット)の演算を行なうことで、画素信号電圧VxのレベルがNビット精度でデジタルデータに変換されることになる。
図3Eに示す処理態様は、参照信号SLP_ADC の傾きを1回目は負、2回目も負とし、かつ、1回目の処理完了時に、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部253が保持する例である。
この場合、カウント動作期間制御部253に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPaは、画素信号電圧Vxよりも高い。2回目では、このレベルSLPaを起点として、1回目に対して周波数をM倍にしたカウントクロックCKcnt1を使用して、レベルが漸次下降する参照信号SLP_ADC と画素信号電圧Vxが一致するまでの期間をカウントする。D1(上位N−Mビット)+D2(下位Mビット)の演算を行なうことで、画素信号電圧VxのレベルがNビット精度でデジタルデータに変換されることになる。
図3Bや図3Dに示す処理態様の場合、D1(上位N−Mビット)−D2(下位Mビット)の演算式から分かるように、2回の処理後にNビット精度の最終値を取得するには減算処理が必要になるが、これはカウンタ部254のカウントモードの切替えで対処することができる。たとえば、P相処理時には1回目に上位N−Mビット分についてダウンカウントで、2回目は1回目で得られたデータを初期値にして下位Mビット分についてアップカウントにすると、Nビット精度の“−Drst ”が得られる。そして、D相処理時にはP相処理で得られたデータを初期値にして、1回目に上位N−Mビット分についてアップカウントで、2回目は1回目で得られたデータを初期値にして下位Mビット分についてダウンカウントにすると、Nビット精度の“Dsig +Drst −Drst =Dsig ”が得られる。
図3Cや図3Eに示す処理態様の場合、D1(上位N−Mビット)+D2(下位Mビット)の演算式から分かるように、2回の処理後にNビット精度の最終値を取得するには加算処理でよく、カウントモードの切替えが不要である。たとえば、P相処理時には1回目に上位N−Mビット分についてダウンカウントで、2回目は1回目で得られたデータを初期値にして下位Mビット分についてダウンカウントにすると、Nビット精度の“−Drst ”が得られる。そして、D相処理時にはP相処理で得られたデータを初期値にして、1回目に上位N−Mビット分についてアップカウントで、2回目は1回目で得られたデータを初期値にして下位Mビット分についてアップカウントにすると、Nビット精度の“Dsig +Drst −Drst =Dsig ”が得られる。
図示を割愛するが、傾きやクロック周波数を問わず、1回目は参照信号SLP_ADC の傾きを1回目は正、2回目は負とし、かつ、1回目の処理完了時に、参照信号SLP_ADC がSLPbにあるときのカウント値をカウント動作期間制御部253が保持する態様も採り得る。傾きやクロック周波数を問わず、参照信号SLP_ADC の傾きを1回目は正、2回目も正とし、かつ、1回目の処理完了時に、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部253が保持する態様も採り得る。
つまり、傾きやクロック周波数を問わず、2回目の処理時に比較出力Coが反転するまでの期間をカウントする方式(前半カウント方式)と組み合わせる場合は、次のように考えればよい。先ず、参照信号SLP_ADC の変化方向が1回目と2回目で異なるときは、参照信号SLP_ADC がSLPbにあるときのカウント値を保持する。この保持されたカウント値は、Nビット精度での画素信号電圧Vxのデジタル値(カウント値)よりも過剰である。過剰となってしまう分は、最大でも、N−Mビット精度での1LSBである。そして2回目には、その過剰となってしまう分をNビット精度でAD変換する。D1(上位N−Mビット)−D2(下位Mビット)の演算式は、このことを表わしている。
一方、参照信号SLP_ADC の変化方向が1回目と2回目で同一のときは、参照信号SLP_ADC がSLPaにあるときのカウント値を保持する。この保持されたカウント値は、Nビット精度での画素信号電圧Vxのデジタル値(カウント値)よりも不足である。不足となってしまう分は、最大でも、N−Mビット精度での1LSBである。そして2回目には、その不足となってしまう分をNビット精度でAD変換する。D1(上位N−Mビット)+D2(下位Mビット)の演算式は、このことを表わしている。
これらの説明から推測がつくように、傾きやクロック周波数を問わず、2回目の処理時に比較出力Coが反転してから、N−Mビット精度での1LSBに達するまでの期間をカウントする方式(後半カウント方式)と組み合わせることもできる。この場合、2回目の処理時に前半カウント方式を採っていた場合に対して、カウント値の保持タイミングと、画素信号電圧Vxとの関係におけるNビット精度での過剰・不足の関係を調整すればよい。
図3Fには、後半カウント方式で1回目で取得するデータ、2回目で取得するデータ、両データに基づく画素データDxを取得する演算式、参照信号SLP_ADC の変化方向との関係における2回目のカウント動作期間との関係が纏めて示されている。
図3F(1)に示すように、参照信号SLP_ADC の変化方向を負と仮定し、N−Mビット精度における画素データDxが属する1LSB分の下側について1回目で得られる値(下限値)をDm−Da,上側の値(上限値)をDm−Db、後半カウント方式で取得する画素信号電圧VxのデータをDm−Dxとする。下限値Dm−Daと画素信号電圧Vxのデータとの差分をDc(=Dx−Da)、上限値Dm−Dbと画素信号電圧Vxのデータとの差分をDd(=Dd−Dx)とする。下限値Dm−Daと上限値Dm−Dbの間には、Dm−Da=Dm−Db−1LSB(N−Mビット精度)、Dm−Db=Dm−Da+1LSB(N−Mビット精度)の関係がある。参照信号SLP_ADC の変化方向を正と仮定すると、上限・下限が逆の関係になり、差分Dc、Ddを正の値として取得するには、右辺の第1項と第2項を逆にする。
1回目のAD変換処理では、参照信号SLP_ADC と画素信号電圧Vxが一致したときからカウントをスタートしてフルレンジ分までカウントすることで、N−Mビット精度の下限値Dm−Daおよび上限値Dm−Dbの何れか一方を、Nビット精度での上位N−Mビット分のデータとして保持する。2回目のAD変換処理では、差分Dcおよび差分Ddの何れか一方をNビット精度で計数する。2回目のカウンタ部254の動作期間は、「差分Dcおよび差分Ddの何れか一方をNビット精度で計数する」ときに限定し、それ以外は停止させておく。
画素データDm−Dxを取得するときは、1回目で取得したデータ(Dm−Da,Dm−Dbの何れか:N−Mビット精度での上位N−Mビット分)と、2回目で取得したデータ(Dc,Ddの何れか:Nビット精度での下位Mビット分)を使用した演算を行なう。図3F(2)に示すように、4つの組合せを採り得るが、補正の演算式として簡単なのは、Dm−Da−Dc,Dm−Db+Ddの何れかである。
2回目には、カウンタ部254の動作期間を「差分Dcおよび差分Ddの何れか一方をNビット精度で計数する」ときに限定するために、図3F(2)に示すように、参照信号SLP_ADC の変化方向に合わせて、開始・停止のタイミングを制御する。基本的な考え方は、2回目で取得するデータ(Dc,Ddの何れか)を規定する画素信号電圧Vxと、下限値Dm−Daを規定するレベルSLPaおよび上限値Dm−Dbを規定するレベルSLPbの何れかの内で、参照信号SLP_ADC のレベルが先に達する方を開始点として、他方を停止点にする。
このとき、画素信号電圧Vxと参照信号SLP_ADC が一致したときが停止点となる場合には、1回目で取得するデータが2回目の開始点と一致するようにしておくと、1回目で取得したデータ(Dm−Da,Dm−Dbの何れか)のレベル(SLPa,SLPbの何れか)と参照信号SLP_ADC が一致したときからカウンタ部254を動作させればよく都合がよい。逆に、画素信号電圧Vxと参照信号SLP_ADC が一致したときが開始点となる場合には、1回目で取得するデータが2回目の終了点と一致するようにしておくと、1回目で取得したデータ(Dm−Da,Dm−Dbの何れか)のレベル(SLPa,SLPbの何れか)と参照信号SLP_ADC が一致したときにカウンタ部254の動作を停止させればよく都合がよい。何れも、開始や停止のタイミング設定のための無駄な演算が不要になるからである。カウント動作制御の側面からも、簡単なのは、Dm−Da−Dc,Dm−Db+Ddの何れの補正演算を行なう方式である。
たとえば、図3Gに示す第3例(その1)では、1回目と2回目で、カウントクロックCKcnt の周波数を同一にしつつ参照信号SLP_ADC の傾きを変更する方式との組合せで示している。この方式では、参照信号SLP_ADC の変化方向が1回目と2回目で異なるときは、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部253が保持する。この保持されたカウント値は、後半カウント方式にとっては、Nビット精度での画素信号電圧Vxのデジタル値(カウント値)に対応する補数データよりも過剰である。過剰となってしまう分は、最大でも、N−Mビット精度での1LSBである。
そして2回目には、その過剰となってしまう分を比較出力Coが反転してからNビット精度でAD変換する。N−Mビット精度での1回目の保持データはDm−D_SLPa であり、2回目のMビット精度でのカウント数はDx−D_SLPa であるから、(Dm−D_SLPa )−(Dx−D_SLPa )なる減算処理を行なうことで、Dm−Dxが得られ、1回目の過剰分が補正されることになる。減算処理の実現は、たとえば1回目と2回目でカウントモードを異ならせることで自動的に実現できる。
一方、図3Hに示す第3例(その2)では、1回目と2回目で、参照信号SLP_ADC の傾きの正負を同一にしつつカウントクロックCKcnt の周波数を変更する方式との組合せで示している。この方式では、参照信号SLP_ADC の変化方向が1回目と2回目で同一のときは、参照信号SLP_ADC がSLPbにあるときのカウント値をカウント動作期間制御部253が保持する。この保持されたカウント値は、後半カウント方式にとっては、Nビット精度での画素信号電圧Vxのデジタル値(カウント値)に対応する補数データよりも不足である。不足となってしまう分は、最大でも、N−Mビット精度での1LSBである。
そして2回目には、その不足となってしまう分を比較出力Coが反転してからNビット精度でAD変換する。N−Mビット精度での1回目の保持データはDm−D_SLPb であり、2回目のMビット精度でのカウント数はD_SLPb −Dxであるから、(Dm−D_SLPa )+(Dx−D_SLPa )なる加算処理を行なうことで、Dm−Dxが得られ、1回目の不足分が補正されることになる。1回目と2回目でカウントモードを同一にしておけばよいことが分かる。
このような本実施形態の2回AD変換の仕組みを採ることで、次のような利点が得られる。先ず、参照信号生成部27(DA変換部270)は、P相・D相や各相における1回目・2回目の何れも、参照信号SLP_ADC を正方向もしくは負方向にフルレンジで変化させればよく、特許文献2〜4の仕組みのように、画素(カラム)ごとに傾きの変化点を異ならせた参照電圧を生成する必要はない。カウント動作期間制御部253により、カウンタ部254の動作期間を制御するカウント動作有効期間Tenをカラムごとに作り込む方式を採ることで、カウンタ部254のカウント動作の制御がデジタル回路のみで実現でき、信号の劣化が生じないなどの利点が得られる。
1回目(粗精度変換時)と2回目(高精度変換時)で参照信号SLP_ADC の傾きを変更する方式でも、2回目には全カラムについて同じように緩やかな傾きでフルレンジで参照信号SLP_ADC を変化させるようにしておき、カウンタ部254の動作期間を制御するカウント動作有効期間Tenをカラムごとに作り込めばよい。
制御回路の構成も比較的簡単であり、モード・方式に最適化した構成にすれば回路規模を削減できる。特許文献2のような大規模なロジックコントロール回路は不要である。素子の微細化に伴う回路面積の縮小が容易である。従来のような1回のみのAD変換を行なう参照信号比較型において新たなモード・方式の組合せが考案された場合でも、1回目の粗いビット分解能では分解できていない1LSB分について高精度変換を行なう期間を定義づけるカウント動作有効期間Tenを生成するように対応を採るだけでよい。デジタル回路で構成されたカウント動作期間制御部253の構成変更で対処でき、冗長性を持った方式であると言える。
特許文献2〜4のように、カラムごとに参照信号の傾き変化点が異なるようにする参照電圧源を必要とするものではないので、カラムごとに参照信号生成部27を設ける場合でも回路規模は小さくて済む。当然に、図1に示したように、全カラムに共通使用される1つの参照信号生成部27のみを設ける構成を採ることもできる。特許文献2〜4の仕組みでは、全カラムに共通使用される1つの参照電圧源での実現は不可能である点で、大きく異なる。
特許文献3,4のように容量やスイッチを利用して参照信号の傾きを切り替える方式ではないので、容量が微細化の障害になるということはないし、ばらつき・ノイズなどによるリニアリティ悪化や繋ぎ目・段差、スイッチのオン/オフ動作に伴うノイズの問題も生じない。
<第1実施形態>
図4〜図4Dは、第1実施形態を説明する図である。第1実施形態は、図3Bに示した処理態様で2回AD処理を行なうものである。ここで、図4は第1実施形態の固体撮像装置1AのAD変換処理とCDS処理に着目した簡易的な回路構成図である。図4Aは第1実施形態の固体撮像装置1Aに使用される比較部252の構成例を示す図である。図4Bは第1実施形態の固体撮像装置1Aに使用されるカウント動作期間制御部253の一部の詳細構成例を示す図である。図4Cは第1実施形態の固体撮像装置1Aに使用されるカウンタ部254の構成例を示す図である。図4Dは第1実施形態の固体撮像装置1Aにおける2回AD変換動作を説明するタイミングチャートである。
図4に示すように、単位画素3は一例として、電荷生成部32の他に、4個のトランジスタ(読出選択用トランジスタ34、リセットトランジスタ36、垂直選択用トランジスタ40、増幅用トランジスタ42)を画素信号生成部5を構成する基本素子として備える。転送部を構成する読出選択用トランジスタ34は、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ36は、リセット信号RST で駆動される。垂直選択用トランジスタ40は、垂直選択信号VSELで駆動される。
フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部32は、受光素子DET の一端(アノード側)が低電位側の基準電位Vss(負電位:たとえば−1V程度)に接続され、他端(カソード側)が読出選択用トランジスタ34の入力端(典型的にはソース)に接続されている。なお、基準電位Vssは接地電位GND としてもよい。読出選択用トランジスタ34は、出力端(典型的にはドレイン)がリセットトランジスタ36とフローティングディフュージョン38と増幅用トランジスタ42とが接続される接続ノードに接続される。リセットトランジスタ36は、ソースがフローティングディフュージョン38に、ドレインがリセット電源Vrd(通常は電源Vddと共通にする)にそれぞれ接続される。
垂直選択用トランジスタ40は、一例として、ドレインが増幅用トランジスタ42のソースに、ソースが画素線51にそれぞれ接続され、ゲート(特に垂直選択ゲートSELVという)が垂直選択線52に接続されている。増幅用トランジスタ42は、ゲートがフローティングディフュージョン38に接続され、ドレインが電源Vddに、ソースは垂直選択用トランジスタ40を介して画素線51に接続され、さらに垂直信号線19に接続されるようになっている。なおこのような接続構成に限らず、垂直選択用トランジスタ40と増幅用トランジスタ42の配置を逆にして、垂直選択用トランジスタ40は、ドレインが電源Vddに、ソースが増幅用トランジスタ42のドレインに接続され、増幅用トランジスタ42のソースが画素線51に接続されるようにしてもよい。
垂直信号線19は、その一端がカラムAD変換部26側に延在するとともに、その経路において、読出電流源部24が接続されている。読出電流制御部24は、その詳細は図示を割愛するが、各垂直列に対して負荷MOSトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線19に対し電流源24aとして機能するようになっている。そして、増幅用トランジスタ42との間で、略一定の動作電流(読出電流)が供給されるソースフォロワ構成が採られるようになっている。
カウント動作期間制御部253(コントロール回路)は、スイッチ406とデジタルコンパレータ410(D-COMP)を有して構成されている。本構成例では、カウンタ部254をカウント動作期間制御部253から外して示しているが、実態としては、1回目の処理完了時に参照信号SLP_ADC がSLPbにあるときのカウント値を保持する機能部分としてカウンタ部254のデータ保持機能を利用する構成を採っている。
本構成例では、カウンタ部254は、1回目の処理時において比較部252が参照信号SLP_ADC と画素信号電圧Vxの一致を検出したときに、画素信号電圧VxのAD変換データが属するN−Mビット精度での1LSB分の下側相当のレベルSLPaもしくは上側相当のレベルSLPaを特定する情報を取得する1LSBレベル情報取得部として機能する。このような構成がとれているのは、カウントクロックCKcnt1とカウントクロックCKdac1を共通にしているからである。これらが異なる構成を採る場合には、カウント動作有効期間設定部253に、参照信号生成部27側のカウントクロックCKdac1もしくそれと対応するクロックで動作する専用のカウンタ部を設けるなどして、1LSBレベル情報取得部の機能が実現されるようにする。
デジタルコンパレータ410は、2回目の処理時に、参照信号生成部27側のカウンタ部312のカウント値と各カラムのカウンタ部254に保持されているカウント値が一致したときにカウントイネーブル信号ENをアクティブにすることでカウンタ部254のカウント動作をスタートさせる。
スイッチ406は、カウンタ部254の保持データの出力先を切り替える。デジタルコンパレータ410は、2回目のAD変換時に、カウンタ部254に保持されたカウンタ値とカウンタ部312のカウンタ値を比較し、一致したときにアクティブHを出力する。カウント動作期間制御部253は、1回目のAD変換時には、参照信号SLP_ADC の変化開始から比較部252の比較出力Coが反転するまでの期間をH、2回目のAD変換時には、デジタルコンパレータ410の出力がアクティブHになってから比較部252の比較出力Coが反転するまでの期間がHレベルのカウントイネーブル信号ENを生成してカウンタ部254に供給する。カウントイネーブル信号ENのHレベル期間がカウント動作有効期間Tenである。
データ記憶部256は、P相レベル(リセットレベルSrst )とD相レベル(信号レベルSsig )のAD変換結果をそれぞれ別々に保持するため、P相結果保持用のラッチ257Pを具備する第1データ記憶部256PとD相結果保持用のラッチ257Dを具備する第2データ記憶部256Dを備える。カウンタ部254の保持データが、ラッチ257P,257D、デジタルコンパレータ410の何れに送られるかは、スイッチ406により制御される。第1データ記憶部256P(ラッチ257P)と第2データ記憶部256D(ラッチ257D)の各データは出力部28に設けられるデジタル演算部29に送られる。第1データ記憶部256Pに保持されるP相データは負のデータ(−Drst )であり、第2データ記憶部256Dに保持されるD相データは正のデータ(Drst +Dsig )であり、デジタル演算部29は、加算演算により信号成分Vsig のデジタルデータDsig を取得する。
ここで、本実施形態では、P相・D相の何れの処理も、1回目と2回目で参照信号SLP_ADC の変化方向を変えており、1回目と2回目のAD変換では参照信号SLP_ADC と画素信号電圧Vxの関係が変わり、比較部252の比較出力CoのH/Lの関係が逆転する。このため、従前の仕組みとの整合性をとるために、一例として、1回目のAD変換時と2回目のAD変換時と比較部252の比較出力Coが遷移する方向を合わせるための対処をとる。1回目のAD変換と2回目のAD変換の違いは、比較部252を構成する基本要素の比較器の比較出力を、2回目では1回分だけ余計に反転させればよいと言うことになる。
その構成例としては、たとえば、図示しないが、Dラッチ(D型フリップフロップ)で1/2分周回路を構成しておき、比較部252を構成する基本要素の比較器の比較出力のエッジ検出結果をDラッチのクロック端に供給する構成が考えられる。
また、図4A(1)に示すように、比較部252を構成する比較器510の最終段に加算器512を挿入し、外部のシステム制御部20bから1回目のAD変換と2回目のAD変換とを区別する区別信号DET を供給することにより実現してもよい。加算器512は、一方の入力端に比較器510の最終段出力が入力され、他方の入力端に区別信号DET が入力される。区別信号DET は、1回目がL(0)で2回目がH(1)とする。真理値表からも分かるように、加算器512の出力の最下位ビットデータを比較出力Coとして使用すればよい。
また、図4A(2)に示すように、比較部252を構成する比較器510の最終段にEX−ORゲート514を挿入し、外部から1回目のAD変換と2回目のAD変換とを区別する区別信号DET を供給することにより実現してもよい。EX−ORゲート514は、一方の入力端に比較器510の出力を入力し、他方の入力端に区別信号DET を入力する。区別信号DET は、1回目がLで2回目がHとする。真理値表からも分かるように、EX−ORゲート514は、他方の入力端の区別信号DET が「H」のとき、一方の入力端の比較器510の出力を論理反転する。
また、図4A(3)に示すように、比較器510の最終段にインバータ516とセレクタ518を追加してもよい。セレクタ518は、一方の入力端に比較器510の最終段出力が供給され、他方の入力端にインバータ516の出力が供給され、制御入力端に区別信号DET が入力される。区別信号DET は、1回目がLで2回目がHとする。セレクタ518により、比較器510の最終段出力とインバータ516の出力を1回目と2回目で切り替えるようにする。
何れの構成でも、比較器510の最終段出力を、2回目では1回分だけ余計に反転させることができる。
また、本実施形態を適用しない通常のものでは、たとえば参照信号SLP_ADC が変化する期間をHとする大元のカウントイネーブル信号EN_0を通信・タイミング制御部20から受け、それを比較部252の出力を受けてLに落とすことでカウンタ部254へのカウントイネーブル信号ENを生成してカウンタの動作期間を制御する。これを踏まえた場合、P相、D相とも、1回目のカウンタの動作開始は大元のカウントイネーブル信号がHとなるときで、動作終了は、1回目・2回目ともに、参照信号SLP_ADC と画素信号電圧Vxの大小関係が反転したときである。
一方、本実施形態では、2回目の処理に特徴があり、P相、D相とも、2回目のカウンタの動作開始はカラムごとに異なり、動作終了は、1回目・2回目ともに、従来と同様に、参照信号SLP_ADC と画素信号電圧Vxの大小関係が反転したときである。よって、2回目のAD変換の制御として、「1回目のAD変換結果と一致した時点でカウンタの動作を開始する」必要があり、その対処のため、「カラムカウンタイネーブル信号EN_1」を導入する。
「カラムカウンタイネーブル信号EN_1」を生成するために、たとえば、カウント動作期間制御部253は、図4Bに示すような構成の整合回路490を有する。整合回路490は、Dラッチ492と、ANDゲート494と、2入力型のスイッチ496(セレクタ)で構成されている。Dラッチ492は、D入力端がHに固定され、デジタルコンパレータ410の出力(一致時にH)がクロック入力端に供給され、2回目の処理開始時にDラッチ492の非反転出力QをLにリセットする制御信号がシステム制御部20bよりリセット端に供給される。ANDゲート494は、Dラッチ492の非反転出力端Qが一方の入力端に供給され、カウントイネーブル信号EN_0が他方の入力端に供給される。
スイッチ496は、ANDゲート494の出力が一方の入力端に供給され、カウントイネーブル信号EN_0が他方の入力端に供給され、1回目と2回目を区別する区別信号DET がシステム制御部20bより制御入力端に供給される。
これにより、1回目は大元のカウントイネーブル信号EN_0がそのまま「カラムカウンタイネーブル信号EN_1」として使用されるので、P相、D相とも、カウンタの動作開始は大元のカウントイネーブル信号がHとなるときである。一方、2回目はデジタルコンパレータ410の出力がHとなったとき、つまり「1回目のAD変換結果と一致した時点」で、カウンタの動作を開始することができる。
図4Cに示すように、カウンタ部254は、ビット対応のラッチ430(D型フリップフロップ)およびセレクタ432を有する非同期カウンタである。カウンタ部254は、通信・タイミング制御部20のクロック変換部20a(PLL)からのカウントクロックCKcnt1をカラムカウンタイネーブル信号EN_1で規定される必要な期間だけラッチ430に供給するためのクロック整合回路530を備える。セレクタ432は、ビット対応の各ラッチ430の入力側に配置されている。セレクタ432は、システム制御部20bからの制御信号で制御され、クロック整合回路530でゲート処理された後のカウントクロックCKcnt1、前段のラッチ430の出力、またはLレベルを選択して、次段のラッチ430のクロック入力端に供給する。
つまり、セレクタ432は、下位ビットからの入力とカウンタ外部からのカウントクロックCKcnt1とを切り替えてクロックの供給先を制御する。たとえば、図4Cでは13ビット対応の構成で示している。1回目の処理で上位8ビット分のデータを取得し、2回目の処理で下位5ビット分のデータを確定させる場合を考える。
1回目では上位8ビット分のラッチ430_5〜430_12 のみをアクティブにし、その最下段ラッチ430_5のクロック入力端にゲート処理された後のカウントクロックCKcnt1を供給し、次段以降は下位側の出力データをクロック入力端に供給するようにする。下位側のラッチ430_0〜430_4にはクロック入力がなく動作しないので、電力消費の低減を図ることができる。2回目では全ラッチ430_0〜430_12 をアクティブにし、初段のラッチ430_0のクロック入力端にカウントクロックCKcnt1を供給し、次段以降は下位側の出力データをクロック入力端に供給するようにする。
このように、1回目のAD変換においては上位ビットのみ、2回目のAD変換においては全ビットを動作させる。このような仕組みを採ることで、2回AD変換処理を、回路面積を大幅に増大させずに実現することが可能である。
DA変換部270は、1回目のAD変換時と2回目のAD変換時でステップ幅ΔSLP の異なる参照信号SLP_ADC を生成する。DA変換部270のカウンタ部312と同期して、各カラムのカウンタ部254が動作する。
図4Dに示すように、各カラムのカウンタ部254は、参照信号SLP_ADC と比較部252への画素信号電圧Vxが一致した時点でのカウント値を保持して停止するが、DA変換部270のカウンタ部312は常にフルカウントするよう動作する。
カウンタUp/Downは、カウンタ部254におけるアップカウント動作とダウンカウント動作の切り替えを意味している。
カウンタ部254の制御としては先ず、1回目のAD変換時には、リセットレベルSrst をAD変換するP相処理時はダウンカウント制御、信号レベルSsig をAD変換するD相処理時はアップカウント制御とする。P相の処理完了後にはカウンタラッチ信号LTをデータ記憶部256の第1データ記憶部256Pに供給して、カウンタ部254に保持されているカウントデータ(−Drst を示す)を保持させ、その後カウンタリセット信号をカウンタ部254に供給してカウンタ部254の保持データをリセットしておく。
D相の処理完了後にはカウンタラッチ信号LTをデータ記憶部256の第2データ記憶部256Dに供給して、カウンタ部254に保持されているカウントデータ(Drst +Dsig を示す)を保持させ、その後カウンタリセット信号をカウンタ部254に供給してカウンタ部254の保持データをリセットしておく。
加えて、P相・D相ともに、2回目のAD変換時には1回目とは逆のモードにする、つまり1回目とは逆方向にカウントするような制御を行なう。2回目のAD変換時には、カウンタ部254にリセットをかけることなく1回目の処理で取得されているカウントデータをスタート点としてカウント動作を行なうようにする。
このとき、カウント動作期間制御部253は、2回目のAD変換時には、各カラムのカウンタ部254に保持されたカウンタ値とDA変換部270のカウンタ部312のカウンタ値との比較結果を用いてカウンタ部254を制御する。具体的には、最初は各カラムのカウンタ部254は動かさずに、カウンタ部312のカウント値と各カラムのカウンタ部254に保持された値とが一致したときに、カウンタ部254の全ラッチ430をアクティブにして、カウントをスタートさせる。本例の場合、画素信号電圧Vxと参照信号SLP_ADC が一致するレベルを含むN−Mビット精度での1LSB分の上限値Dbを規定するレベルSLPbに2回目の参照信号SLP_ADC が達したときに、デジタルコンパレータ410はHレベルを出力する。2回目のAD変換は、画素信号電圧Vxと参照信号SLP_ADC が一致した時点で終了する。
なお、この例においては、デジタルCDSを行なうためには、P相レベル(リセットレベルSrst )とD相レベル(信号レベルSsig )のAD変換結果をそれぞれ別々に保持する必要があるため、データ記憶部256としては、2行分のラッチを有する構成をとっている。
なお、図4の構成を採用しないない場合、P相処理からD相処理に移るときに、カウンタ部254にリセットをかけることなくP相処理で取得されているカウントデータをスタート点としてカウント動作を行なうことで、AD変換部250にてCDS処理も実行する。これに対して、本実施形態では、カラムごとに2回目のD相処理をいつ開始するかを判定する必要があり、図4の構成では、その判定として、各カラムのカウンタ部254に保持されている値と、参照信号SLP_ADC を生成するカウンタ部312の出力値とを比較する方式としている。そのため、P相処理からD相処理に移るときにカウンタ部254にリセットをかける必要がある。仮に、P相処理結果から反対方向にD相のカウントを開始すると、2回目のD相処理の開始タイミングが不適切になる。
このように、第1実施形態では、リセットレベルSrst および信号レベルSsig のアナログ出力それぞれに対して、AD変換解像度(ビット数)の異なる2回のAD変換を行なう。2回のAD変換において、1回目は信号電圧が存在する範囲を粗く探索するために解像度の低い(ビット数の少ない)AD変換を行ない、2回目は信号電圧を精度よくデジタル値へと変換するために解像度の高い(ビット数の多い)AD変換を行なう。たとえば、12ビットのAD変換分解能が必要な場合、1回目のAD変換を8ビット精度、2回目のAD変換を12ビット精度で行なう。
第1実施形態では、2回のAD変換の解像度を変えるために、参照信号SLP_ADC としてステップ幅ΔSLP の異なるもの(階段波)を使用することにより実現する。すなわち、2回のAD変換において、1回目は信号電圧が存在する範囲を粗く探索するために大きな電圧ステップ幅ΔSLP1を持つ階段波状の参照信号SLP_ADC を使用し、2回目は信号電圧を精度よくデジタル値へと変換するために小さな電圧ステップ幅ΔSLP2を持つ階段波状の参照信号SLP_ADC を用いる。1回目のAD変換と2回目のAD変換に用いる参照信号SLP_ADC は、互いに逆方向に変化させるようにする。
カラムごとに、1回目のAD変換結果を参照して2回目のAD変換においてカウンタ部254を動作させる時間を制御することによって、AD変換の精度を落とさないまま実際にカウンタ部254が動作する時間を短縮することができ、消費電力を低減させることができる。前述の例では、8ビットでフルカウントした場合に256カウント、12ビット動作時に実際にカウンタを動作させる必要があるのは4096/256=16カウントの計272カウントであり、12ビットでフルカウントさせた場合の4096カウントに対して、大幅にカウンタの動作を削減することができる。
<第2実施形態>
図5〜図5Fは、第2実施形態を説明する図である。ここで、図5は第2実施形態の固体撮像装置1BのAD変換処理とCDS処理に着目した簡易的な回路構成図である。図5Aは、第2実施形態の固体撮像装置に使用されるカウンタ部の構成例を示す図である。図5Bは第2実施形態の固体撮像装置1Bに使用される参照信号生成部27(DA変換部270B)の構成例を示す図である。図5C〜図5Eは、第2実施形態のカウント動作期間制御部253の詳細を説明する図であり、図5Cは構成例を示し、図5Dおよび図5Eは動作を説明する図である。図5Fは第2実施形態の固体撮像装置1Bにおける2回AD変換動作を説明するタイミングチャートである。
第2実施形態も、図3Bに示した処理態様で2回AD処理を行なうものである。第2実施形態においても、参照信号SLP_ADC としては1回目のAD変換時と2回目のAD変換時でステップ幅の異なる階段波形を用いる。
図5に示すように、AD変換部250は、カラムごとにカウンタ部254と並列にシフトレジスタ440を備えている。本構成例では、シフトレジスタ440がカウント動作期間制御部253の主要部として構成されている。データ記憶部256は、第1実施形態とは異なり、1行分のラッチ257を有する構成である。カウンタ部254のカウントモード切替機能によりCDS処理を完結させる仕組みを採る。
第2実施形態のカウンタ部254は、非同期型ではなく、同期型とする。一例として、図5Aに示すように、カウンタ部254を構成する各段のラッチのクロック端に、クロック整合回路530でゲート処理された後のカウントクロックCKcnt1を共通に供給する同期型の構成を採用する。同期型であり、初段の430_0は、自身の反転出力がD入力端に供給され、残りの各ラッチ430の段間には各段間に応じた構成の組合せ回路434が配置される。各組合せ回路434は、それよりも前段の各ラッチ430と次段のラッチの出力が入力され、その出力が次段のラッチ430のD入力端に供給される。
この場合においても、1回目と2回目でカウントクロックCKcnt1の供給先を切り替えるセレクタ432を設ける。1回目には上位ビット分のデータを取得するべく上位分のラッチのみにゲート処理された後のカウントクロックCKcnt1を供給する。下位側のラッチにはクロック入力がなく動作しないので、電力消費の低減を図ることができる。2回目では全ラッチにカウントクロックCKcnt1を供給する。
第2実施形態のDA変換部270Bは、回路規模や処理速度や分解能などの観点から、多ビットデジタル入力信号を上位ビットと下位ビットとに分ける方式を採用している。下位ビット側では、上位ビット側の電流源セルに対して2のべき乗分の1に重付けされた電流値の電流源セルを用意し、多ビットデジタル入力信号の下位ビット値で電流源セルを選択し、上位ビット側では、一律に重付けされた多数の電流源セルを用意し、下位側からの桁上がり信号CRや桁下がり信号BRに基づき活性化させる電流源セルを特定して出力電流を合成することで、デジタル入力信号値に応じたアナログ電流出力を得る。
たとえば、図5Bに示すように、参照信号SLP_ADC の生成のためにカウンタ部312は、下位ビット側の電流制御を担当するバイナリーカウント部450と上位ビット側を担当するシフトレジスタ460を有する。バイナリーカウント部450は、分周器452、セレクタ454、カウンタ456をビットの重付け対応分に適合するように有する。電流源部302は、電流値Iに対してビット別に重付け(図では1/2,…,1/32)された定電流源304を具備するバイナリーブロックと、全て同一の重付け“1”が設定されている定電流源304を有するサーモ(Thermo)ブロックを有する。
各定電流源304(電流源セル)は、単位電流源をなすNMOS型のトランジスタ512と、単位電流源の出力電流を切り替える切替スイッチを有している。切替スイッチは、2つのNMOS型のトランジスタ524,526が差動接続されて構成されている。トランジスタ512は、ソース端子がアナロググランド線590に接続され、ドレイン端子がトランジスタ524,526のソース端子に共通に接続されている。そのゲート端子には、全てのセルに共通して印加されるバイアス電圧が電流制御線592を介してゲイン変更部336(電圧振幅制御部)からカレントミラー方式で印加され、電位差Vgsによってトランジスタ512が流す電流の値が左右される。
切替スイッチを構成する2つのトランジスタ524,526は、各ゲート端子にそれぞれ互いに相補的な制御信号Qin,xQin(xは論理反転信号を示す)が入力され、ドレイン端子には、それぞれ引出線594,596が接続されている。たとえば、トランジスタ524のゲート端子にアクティブHの制御信号(非反転入力)Qinが入力され、そのドレイン端子が引出線594に接続され、引出線594が、電流電圧変換用の抵抗素子340と接続される。トランジスタ526のゲート端子に制御信号(反転入力)xQinが入力され、そのドレイン端子が引出線596に接続され、この引出線596が、基準電源DACRE (たとえば抵抗素子340の基準電源Vref )に接続される。全体としては、DA変換に関わる引出線594に対しては、制御信号(非反転入力)QinとしてアクティブHが入力されトランジスタ524がオンすることで電流源セルがオンするように動作する。
ここでは詳細説明を割愛するが、トランジスタ524,526を差動接続構成にし、その出力側を引出線594,596に接続するのは、グリッチの発生などに伴う参照信号SLP_ADC のレベル不安定性を防止するためである。
バイナリーカウント部450における分周器452、セレクタ454、カウンタ456の各ビットの重付けに対応する分は、電流源部302のバイナリーブロックの各重付けと対応付けられている。シフトレジスタ460は、ラッチ462(D型フリップフロップ)を複数段備え、各ラッチ462は電流源部302のサーモブロックの定電流源304と対応付けられている。バイナリーカウント部450は、参照信号SLP_ADC の傾き方向を逆転可能にするため、アップカウント動作とダウンカウント動作を切替え可能になっている。
バイナリーカウント部450の各分周器452は、カウントクロックCKdac1を分周するほど電流源部302側にとっては重付けが重くなる関係にある。その各分周器452の出力は、自身の重付けと対応するセレクタ454に入力される他、より上位の重付けと対応するセレクタ454にも入力される。セレクタ454は、分周器452の各出力レベルがHのとき対応するカウンタ456を動作させる。
このような構成では、バイナリーブロック側を制御するカウンタ456のカウント値がカウントされる都度電流源部302のバイナリーブロックの対応する重付けの定電流源304の活性化・非活性化が制御される。そして、カウント値が一定数(本例では64カウント)になる都度、バイナリーカウント部450からシフトレジスタ460に桁上がり信号CRもしくは桁下がり信号BRが入力される。詳しくは、バイナリーカウント部450がアップカウント動作するときには桁上がり信号CR、バイナリーカウント部450がダウンカウント動作するときには桁下がり信号BRが、シフトレジスタ460に供給される。
シフトレジスタ460は、参照信号SLP_ADC の傾き方向を逆転可能にするため、バイナリーカウント部450のアップカウント動作やダウンカウント動作と連動して、シフト方向を逆転可能に構成する。一例として、シフトレジスタを構成する各ラッチ462(フリップフロップ)の間にセレクタ464を配置し、ラッチ462の非反転出力を、1段前のラッチ462の前にあるセレクタ464の一方の入力端へ供給する。ラッチ462の非反転出力は、次段との間にあるセレクタ464の他方の入力端へも供給する。初段(最もバイナリーカウント部450側)のラッチ462の前に配置されるセレクタ464の他方の入力端はHレベル、最終段のラッチ462の前に配置されるセレクタ464の他方の入力端はLレベルとする。さらに、桁上がり信号CRと桁下がり信号BRを切り替えるセレクタ466を設け、その出力を各ラッチ462のクロック端に供給する。
図示を割愛するが、ラッチ462のリセット端には、1回目の処理開始時には非反転出力端をLにリセットする制御信号CN462RSTが通信・タイミング制御部20から供給される。図示を割愛するが、ラッチ462のプリセット端には、2回目の処理開始時には非反転出力端をHにプリセットする制御信号CN442SETが通信・タイミング制御部20から供給される。
セレクタ464,466により出力信号を切り替えることで、シフトレジスタ460を逆順に転送することが可能となる。たとえば、バイナリーカウント部450がアップカウント動作するときは、セレクタ464が前段のラッチ462の出力を選択し、セレクタ466が桁上がり信号CRを選択することで、桁上がり信号CRに基づいて、初段側から順に、ラッチ462の出力がHレベルになる。これを順方向への転送と称する。一方、バイナリーカウント部450がダウンカウント動作するときは、セレクタ464が後段側のラッチ462の出力を選択し、セレクタ466が桁下がり信号BRを選択することで、桁下がり信号BRに基づいて、最終段側から順に、ラッチ462の出力がLレベルになる。これを逆方向への転送と称する。
このようにして、シフトレジスタ460は、桁上がり信号CRもしくは桁下がり信号BRが入力される都度ラッチ462の出力を順次H(あるいはL)にしていく。これにより、電流源部302のサーモブロックの定電流源304(電流値I)が順番に活性化・非活性化が制御される。
このようなカウント位相切替部260側の構成に対応して、カラムごとに、AD変換部250側のカウント動作期間制御部253は、DA変換部270側のシフトレジスタ460の出力データを保持するためのシフトレジスタ440を有している。
各カラムのシフトレジスタ440はDA変換部270内のシフトレジスタ460と同期しており、1回目のAD変換において各カラムの比較部252に入力される画素信号電圧Vxと参照信号SLP_ADC が一致した際に、各カラムのカウンタ部254およびシフトレジスタ440を停止させるような機構を有するものとする。
図5Cに、シフトレジスタ440を主要部とする第2実施形態のカウント動作期間制御部253の構成例を示す。シフトレジスタ440は、ラッチ442を複数段備える。DA変換部270側のシフトレジスタ460とカウント動作期間制御部253側のシフトレジスタ440の各ラッチ442,462の段数は同数である。カウント動作期間制御部253は、シフトレジスタ460のセレクタ466に入力されるバイナリーカウント部450からの桁上がり信号CRや桁下がり信号BRを切り替えるセレクタ446を備え、その出力を各ラッチ462のクロック端に供給する。シフトレジスタ460とは異なり、段間にセレクタを備えておらず順方向への転送のみにを行なう点と、比較部252からの比較出力Coに基づきシフト動作を停止させるセレクタ448をセレクタ446の後段に備える点が異なる。
ラッチ442のリセット端には、1回目の処理開始時には非反転出力端をLにリセットする制御信号CN442 が通信・タイミング制御部20から供給される。セレクタ448は、1回目の処理と2回目の処理を切り替える判別信号DET が通信・タイミング制御部20から制御入力端に、セレクタ446の出力が一方の入力端に、Lレベルが他方の入力端に供給される。カラムごとに挿入したシフトレジスタ440は、バイナリーカウント部450からの信号(桁上がり信号CRや桁下がり信号BR)を受けて動かす形になる。参照信号生成部27側のシフトレジスタ460と各カラムのシフトレジスタ440タを制御するのは、同一の信号となり、1回目の分解能低下分は、バイナリ制御されているブロックのビット数と同じになる。
比較部252の比較出力CoがLになると、セレクタ448はバイナリーカウント部450からの出力(桁上がり信号CRや桁下がり信号BR)のラッチ442への供給を停止するので、シフトレジスタ440はシフト動作を停止する。セレクタ448は、バイナリーカウント部450からの信号を止めるようなスイッチとして機能し、比較部252からの比較出力Coはシフトレジスタ440のイネーブル信号の位置付けとなる。
カウンタ部254の制御としては、先ず、リセットレベルSrst をAD変換するP相処理時はダウンカウント制御、信号レベルSsig をAD変換するD相処理時はアップカウント制御とする。P相の処理完了後にはカウンタラッチ信号LTをデータ記憶部256に供給して、カウンタ部254に保持されているカウントデータ(−Drst を示す)を保持させる。第1実施形態とは異なり、このときにはカウンタ部254の保持データをリセットしないで、D相のAD変換時には、P相処理で取得されているカウントデータをスタート点としてカウント動作を行なうようにする。D相の処理完了後にはカウンタラッチ信号LTをデータ記憶部256に供給して、カウンタ部254に保持されているカウントデータ(Drst +Dsig −Drst =Dsig を示す)を保持させ、その後カウンタリセット信号をカウンタ部254に供給してカウンタ部254の保持データをリセットしておく。
加えて、P相・D相ともに、2回目のAD変換時には1回目とは逆のモードにする、つまり1回目とは逆方向にカウントするような制御を行なう。1回目のAD変換時にはカウンタ部254の上位ビットのみ、2回目のAD変換時には全ビットを動作させる。
2回目のAD変換を行なう際には、先ずシフトレジスタ440は、1回目のAD変換にて保持した値を順に転送する。そして、カウント動作期間制御部253は、シフトレジスタ440の最終段のラッチ442からの出力が“H”となった時点よりカウンタ部254の動作をスタートさせる。そして、第1実施形態と同様に、2回目のAD変換は、画素信号電圧Vxと参照信号SLP_ADC が一致した時点で終了する。
たとえば、図5Dには、シフトレジスタ440の動作例が示されている。1回目の処理時に、比較部252の比較出力CoがLレベルに変化すると、セレクタ448はバイナリーカウント部450からの桁上がり信号CRのラッチ442への供給を停止するので、シフトレジスタ440はシフト動作を停止する。したがって、シフトレジスタ440の各ラッチ442の出力は、比較部252の比較出力CoがLレベルに変化する時点の状態で保持される。一方、カウンタ部254は、参照信号SLP_ADC と画素信号電圧Vxが同じになった時点よりも後のカウント値を保持する(行きすぎてカウント動作を止める)。よって、シフトレジスタ440の出力値とカウンタ部254の上位N−Mビット分のカウント値と差は、“N−M”ビット精度での1LSB分の差(バイナリ制御されているブロックのビット数と同じ)を示す。
バイナリーカウント部450とシフトレジスタ460は、比較部252の比較出力CoがLレベルに変化した後にも動作を継続して参照信号SLP_ADC を最終値まで到達させて停止する。バイナリーカウント部450は、全てのカウンタ456の出力がHレベルで停止するが、シフトレジスタ460は全てのラッチ462の出力がHレベルになる訳ではない。これは、1回目の処理時には、2回目に対して、1クロック当たりの傾きの大きさがM倍であることに起因する。
2回目の処理に入ると、シフトレジスタ460のラッチ462の各出力をHレベルにプリセットし、1回目とは逆の動作をして参照信号SLP_ADC の傾きを逆転させる。傾きの大きさは1回目に対して1/M倍にする。
2回目の処理では、バイナリーカウント部450からシフトレジスタ440に桁下がり信号BRが供給され、シフトレジスタ440はこの桁下がり信号BRに基づき1回目の保持値から順方向にシフト動作を行なう。やがて、シフトレジスタ440の最終段のラッチ442の出力がHレベルになる。このラッチ442の出力信号は、第1実施形態のデジタルコンパレータ410の出力と同様に扱われ、カウンタ部254のカウントクロックCKcnt1をゲートするために使用される。これを受けて、カウンタ部254は、カウント動作を開始し、画素信号電圧Vxのレベルと参照信号SLP_ADC のレベルが一致するまでカウント処理を行なう。
これによって、画素信号電圧Vxと参照信号SLP_ADC が一致するレベルを含むN−Mビット精度での1LSB分の上限値Dbを規定するレベルSLPbに2回目の参照信号SLP_ADC が達したときに、シフトレジスタ440はHレベルを出力する。シフトレジスタ440の機能としては、第1実施形態のデジタルコンパレータ410と同様のものと考えてよい。つまり、シフトレジスタ440は、1LSBレベル情報取得部の一例である。
なお、実際には、P相とD相で、AD変換に使用する参照信号SLP_ADC の振幅が異なる点に配慮する必要がある。図5Eは、この点を説明する図である。たとえば、P相ではD相の1/4の振幅であると仮定する。また、シフトレジスタ440は12個であると仮定する。
先ず、図5E(1)に示すように、D相について、1回目のAD変換時にシフトレジスタ440の8個まで進んだ時点で比較部252の比較出力Coが反転した場合を考える。図中のハッチで示す部分が“1”を保持しているラッチ442である。2回目のAD変換開始でシフトレジスタ440のラッチ442で順に転送していくと、“0”が保持されているラッチ442分だけは動作する必要がなく、“1”が最終段に現れた時点でカウンタ動作が開始すればよいことになる。
次に図5E(2)に示すように、P相について考える。前記の仮定から、P相の参照信号SLP_ADC の最大振幅はシフトレジスタ440のラッチ442の3つ分となる。もしP相・1回目のAD変換において、2つ目のラッチ442に“1”が入った時点で比較部252の比較出力Coが反転したらどうなるかを考えてみる。
D相と同じように、2回目のAD変換開始と同時に転送動作を開始すると、最初に“1”が出力に現れるには、ラッチ442が10段分の転送が必要となる。しかし実際に“1”が出力されて欲しいのは、P相振幅の3段分から比較出力Coが反転するまでの時間の2段分を引いた、ラッチ4421段分後になる。
この辻褄を合わせるには、1回目のAD変換と2回目のAD変換の間に、P相とD相の振幅差分だけ、シフトレジスタ440(ラッチ442)を予め転送する必要がある。
これらによって、図5Fに示すように、第1実施形態のタイミングチャートに対してシフトレジスタ440の動作期間が追加されているが、全体動作としては、第1実施形態と同様となる。
第2実施形態では、DA変換部270やカウント動作期間制御部253の構成が第1実施形態とは異なるが、2回のAD変換の解像度を変えるための基本的な動作においては、参照信号SLP_ADC の傾き制御で実現されており、第1実施形態と相違ない。
<第3実施形態>
図6は、第3実施形態の固体撮像装置1Cにおける2回AD変換動作を説明するタイミングチャートである。固体撮像装置1Cの構成としては、第1実施形態の固体撮像装置1Aや第2実施形態の固体撮像装置1Bと同様でよいが、ここでは第2実施形態の固体撮像装置1Bと同様のものを使用するものとする。
第3実施形態は、図3Dに示した処理態様で2回AD処理を行なうものである。1回目および2回目のAD変換時で同じ傾き(ステップ幅ΔSLP )の参照信号SLP_ADC を使用するが、カウンタ部254が使用するカウントクロックCKcnt1の周波数を各回で異ならせる。参照信号SLP_ADC を規定するステップ幅ΔSLP を変化させることなく、カウンタ部254のクロック周波数を変化させることで、1回目と2回目のAD変換解像度(ビット数)を変化させるのである。
第2実施形態の固体撮像装置1Bと同様の構成の固体撮像装置1Cにて、この駆動方法を用いた場合のタイミングチャートを図6に示す。この駆動の場合、1回目のAD変換時には遅いクロック周波数を用い2回目のAD変換時には速いクロック周波数を使用する。
たとえば、1回目のAD変換を8ビット精度、2回目のAD変換を12ビット精度で行なう場合、2回目のAD変換のクロック周波数は1回目のAD変換のクロック周波数の16倍の速さのクロックを使用する。この駆動の場合にも、1回目のAD変換時にはカウンタの上位ビットのみを動作させ、2回目のAD変換時には全ビットを動作させる。
このように、第3実施形態では、2回のAD変換の解像度を変えるために、参照信号SLP_ADC の傾きは同一にして、カウンタ部254のカウントクロックCKcntの周波数を異ならせる(2回の方が高周波数)ことにより実現する。カラムごとに、1回目のAD変換結果を参照して2回目のAD変換においてカウンタ部254を動作させる時間を制御する。これによって、AD変換の精度を落とさないまま実際にカウンタ部254が動作する時間を短縮することで消費電力を低減させることができる点では、第1・第2実施形態と同様である。
<撮像装置:第4実施形態>
図7は、第4実施形態の撮像装置を説明する図である。第4実施形態は、前述の固体撮像装置1の各実施形態に採用していたAD変換処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図7は、その撮像装置8の概略構成図である。主要な構成要素について説明すると次の通りである(主要なもの以外は説明を割愛する)。
撮像装置8は、撮影レンズ802、光学ローパスフィルタ804、色フィルタ群812、画素アレイ部10、駆動制御部7、カラムAD変換部26、参照信号生成部27、カメラ信号処理部810を備えている。図中に点線で示しように、光学ローパスフィルタ804と合わせて、赤外光成分を低減させる赤外光カットフィルタ805を設けることもできる。カラムAD変換部26の後段に設けられたカメラ信号処理部810は、撮像信号処理部820と、撮像装置8の全体を制御する主制御部として機能するカメラ制御部900を有する。撮像信号処理部820は、信号分離部822と、色信号処理部830と、輝度信号処理部840と、エンコーダ部860を有する。
本実施形態のカメラ制御部900は、マイクロプロセッサ(microprocessor)902、読出専用の記憶部であるROM(Read Only Memory)904、RAM906(Random Access Memory)、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ902は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたCPU(Central Processing Unit )を代表例とする電子計算機の中枢をなすものと同様のものである。RAM906は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ902、ROM904、およびRAM906を纏めて、マイクロコンピュータ(microcomputer )とも称する。
カメラ制御部900は、システム全体を制御するものであり、本実施形態の2回AD変換処理との関係においては、カウントクロックCKcnt1,CKdac1の周波数や、参照信号SLP_ADC の傾きなどを調整する機能を有している。ROM904にはカメラ制御部900の制御プログラムなどが格納されているが、特に本例では、カメラ制御部900によって、通常の参照信号比較型のAD変換処理や2回AD変換処理を制御するためのプログラムが格納されている。RAM906にはカメラ制御部900が各種処理を行なうためのデータなどが格納されている。
カメラ制御部900は、メモリカードなどの記録媒体924を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部900は、マイクロプロセッサ902、ROM904、およびRAM906の他に、メモリ読出部907および通信I/F(インタフェース)908を備える。
記録媒体924は、たとえば、マイクロプロセッサ902にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部840からの輝度系信号に基づく測光データDLの収束範囲や露光制御処理(電子シャッタ制御を含む)、2回AD変換処理のための各種の制御情報の設定値などの様々なデータを登録するなどのために利用される。メモリ読出部907は、記録媒体924から読み出したデータをRAM906に格納(インストール)する。通信I/F908は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
なお、このような撮像装置8は、駆動制御部7およびカラムAD変換部26を、画素アレイ部10と別体にしてモジュール状のもので示しているが、固体撮像装置1について述べたように、これらが画素アレイ部10と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置1を利用してもよいのは言うまでもない。図では、画素アレイ部10や駆動制御部7やカラムAD変換部26や参照信号生成部27やカメラ信号処理部810の他に、撮影レンズ802、光学ローパスフィルタ804、あるいは赤外光カットフィルタ805などの光学系をも含む状態で、撮像装置8を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。このような撮像装置8は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
このような構成の撮像装置8としても、画素信号電圧Vxについて2回AD変換処理を行なうことで、カウンタ動作期間を短縮して電力消費を抑える仕組みを実現できるようになる。この際、たとえば少なくとも、カウントクロックCKcnt1,CKdac1の周波数設定や、参照信号SLP_ADC の傾き設定など、2回AD変換処理に関わる制御は、外部の主制御部(カメラ制御部900)において、制御用の指示情報を通信・タイミング制御部20に対するデータ設定で任意に指定できるようにする。2回AD変換処理を行なわない通常の参照信号比較型のAD変換処理の制御もできるようにしてもよい。
<電子機器への適用:第5実施形態>
図8は、第5実施形態の電子機器を説明する図である。第5実施形態は、前述の固体撮像装置1の各実施形態に採用していたAD変換処理の仕組みを電子機器に適用したものである。つまり、第5施形態は、固体撮像装置以外の電子機器に本発明に係るAD変換処理方法やAD変換処理装置を適用する事例を示したものである。図8は、その電子機器の概略構成図である。
第1〜第4実施形態では、参照信号比較型のAD変換処理を同一信号について2回AD変換処理を固体撮像装置1や撮像装置8に適用した例で説明したが、その適用範囲は、固体撮像装置などに限らない。参照信号比較型のAD変換処理を基本とする2回AD変換処理は、AD変換データを取得する仕組みを必要とするあらゆる電子機器に適用できる。電子機器としても、少なくとも1つの処理対象信号ついては2回AD変換処理を行なうことで、電力消費低減ができる。
図示した電子機器700は、固体撮像装置1の欠陥画素を診断したり、あるいは動体検出処理をしたりするなど、積和演算結果に基づく様々な処理機能を持つ。主要な構成要素について説明すると次の通りである(主要なもの以外は説明を割愛する)。たとえば、電子機器700は先ず、アナログの処理対象信号を生成する信号生成部701を備える。信号生成部701は、固体撮像装置1の画素アレイ部10から出力される画素信号電圧Vxを処理対象信号をして利用する構成となっている。つまり、本実施形態でも、処理対象信号としては、前記第1〜第4実施形態と同様に、固体撮像装置1の画素アレイ部10から出力される画素信号(画素信号電圧Vx)であるものとする。ただしこれは一例に過ぎず、積和演算に耐え得るように、物理的な性質が同一である信号である限り、画素信号に限らず任意の信号であってよい。
電子機器700は、図中の中央部分に示す分割線の左側に配された、当該電子機器700の全体の動作を制御するパーソナルコンピュータなどを利用した制御装置702と、分割線の右側に配された、AD変換装置705を備える。AD変換装置705には、信号生成部701から画素信号電圧Vxが供給される。なお、分割線で制御装置702とAD変換装置705とを分けるのではなく、その両者を含んで、複数の信号間での積和演算結果のデジタルデータを得るデータ処理装置の機能を持つ1つのAD変換部706(AD変換装置)として構成してもよい。
AD変換部706(AD変換装置705)は、比較部752およびカウンタ部754を有する。比較部752は、信号生成部701(固体撮像装置1)から取り込んだアナログの画素信号をデジタルデータに変換する。比較部752は比較部252に、カウンタ部754はカウンタ部254にそれぞれ対応するものであり、それらの基本的な動作は、前記第1〜第3実施形態の比較部252やカウンタ部254と同様である。
制御装置702は、AD変換装置705を制御する機能要素として、比較部752にAD変換用の参照電圧を供給する参照信号生成部727と、比較部752の比較結果や参照信号生成部727でのカウント動作状況に基づき各回のカウンタ部754の動作期間を制御するカウント動作期間制御部710と、カウント動作期間制御部710からのカウントイネーブル信号ENを参照しつつ、参照信号生成部727やカウンタ部754を制御するタイミング制御部720を備えている。カウント動作期間制御部710はカウント動作期間制御部253に、タイミング制御部720は通信・タイミング制御部20に、参照信号生成部727は参照信号生成部27にそれぞれ対応するものであり、それらの基本的な動作は、第1〜第3実施形態の通信・タイミング制御部20や参照信号生成部27やカウント動作期間制御部253と同様である。
制御装置702は、積和演算処理対象の一方のデータを保持するデータ記憶部728と、カウンタ部754で得られた積和演算結果のデータD8に基づき固体撮像装置1を診断したりその他の判定処理をしたりするなどの機能を持つ判定・診断部730を備える。
このような電子機器700の構成において、固体撮像装置1の欠陥画素を診断する機能を実現するには、先ず比較対象となる正常な(画素欠陥のない)固体撮像装置1の画素データ(正常データという)を取得し、この後、診断対象の固体撮像装置1から画素信号を読み出して、正常データとの間で差分処理を行ない、その結果に基づいて欠陥の有無を診断する。画素欠陥としては、たとえば暗時欠陥と明時欠陥とを診断するのがよく、暗時欠陥の診断のためには、固体撮像装置1を非露光状態にして正常データの取得や診断を行ない、明時欠陥の診断のためには、たとえば全白撮影状態として固体撮像装置1の正常データの取得や診断を行なう。この際、第1〜第3実施形態で説明した2回AD変換処理を行なう。
電子機器700を画素欠陥診断に用いる場合、比較部752とカウンタ部754の組合せからなるAD変換部706を用いて、正常デバイスと診断対象デバイスとの間で画素データの差分処理を行なう。正常状態に対する実働状態の差を示すデジタルデータを、実働状態の画素信号についてAD変換をする際に、第1〜第3実施形態で説明したと同様に、2回AD変換処理を適用することで、カウンタ部の動作期間を短縮し電力消費を抑えつつ、従来と同様のビット精度で画素欠陥診断ができる。
なお、ここでは画素欠陥診断への適用例で説明したが、2回AD変換処理の適用例はこれに限らない。たとえば、動体検出機能を実現する際には、現フレームの画素信号電圧Vxを固体撮像装置1から読み出して、前フレームの画素信号電圧Vxとの間で差分処理を行ない、その結果に基づいて動体を検出する。このとき、2回AD変換処理を適用することで、カウンタ部の動作期間を短縮し電力消費を抑えつつ、従来と同様のビット精度で動体検出データを取得できる。