WO2018235638A1 - アナログデジタル変換器および固体撮像素子 - Google Patents

アナログデジタル変換器および固体撮像素子 Download PDF

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    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code

Definitions

  • the present invention relates to an analog-to-digital converter that can be mounted on a solid-state imaging device such as a CMOS image sensor, and a solid-state imaging device provided with the same.
  • a conventional CMOS image sensor has a floating diffusion layer and an amplifier for each pixel arranged in a matrix.
  • the output of the CMOS image sensor is mainly a column parallel output type in which one row in the pixel array is selected and read simultaneously in the column direction.
  • the output read in the column direction is converted into a digital signal by an analog-to-digital converter for each column.
  • Patent Document 1 discloses a method for optimizing the current consumption and the circuit area by changing the circuit configuration between the upper bit and the lower bit.
  • FIG. 7 is a block diagram showing a configuration example of a solid-state imaging device 101 on which the conventional analog-to-digital converter disclosed in Patent Document 1 is mounted.
  • the solid-state imaging device 101 includes a pixel unit 102, a row selection circuit 103, a reference voltage generation unit 104, a counter generation unit 105, an analog-to-digital converter (ADC unit) 106, a column selection circuit 107, and a signal.
  • a processing unit 108 is provided.
  • the pixel unit 102 includes a plurality of unit pixels 121.
  • the ADC unit 106 includes a plurality of analog-to-digital converters (ADCs) 161.
  • Each ADC 161 includes a comparator 162, a lower bit latch unit 163, and an upper bit counter unit 164.
  • the row selection circuit 103 selects a unit pixel 121 for one of the plurality of rows in the pixel unit 102.
  • the selected row of unit pixels 121 converts the incident light into an analog signal, and transfers the analog signal to the corresponding ADC unit 106 through the corresponding vertical signal line 122.
  • the reference voltage generation unit 104 generates a reference voltage that fluctuates based on the reference clock.
  • the comparator 162 compares the input analog signal voltage with the reference voltage, and inverts the output signal when the reference voltage exceeds the analog signal voltage.
  • the counter generation unit 105 generates counter data 151.
  • the lower bit latch unit 163 latches the counter data 151 using the time when the output signal of the comparator 162 is inverted as a trigger.
  • the lower bit latch unit 163 generates a carry signal 165.
  • the upper bit counter unit 164 counts the upper bits in response to the carry signal 165.
  • the conventional solid-state imaging device 101 shown in FIG. 7 does not count lower bits having many data transitions, and latches the count data 151 generated by the count generation unit 105. Thus, low current consumption can be realized. Further, by setting the upper bits as a binary counter, subtraction processing can be performed immediately, so that the circuit scale of the solid-state imaging device 101 can be reduced.
  • the present invention has been made to solve the above problems, and an object thereof is to simplify the circuit configuration and design of an analog-to-digital converter.
  • An analog-to-digital converter is an analog-to-digital converter arranged for at least one column or at least one unit pixel and converting an input analog signal into a digital signal, in order to solve the above problems.
  • a comparator which compares a voltage of the analog signal with a reference voltage whose voltage value changes corresponding to a reference clock, and the reference clock triggered by an inversion of an output of the comparator
  • a lower bit latch unit for latching the gray code data corresponding to the lower bit as a lower bit, counting one or both edges of the control signal corresponding to the reference clock, and using the inversion of the output of the comparator as a trigger
  • an upper bit counter unit for stopping the counting of the upper bits.
  • the circuit configuration and design of the analog-to-digital converter can be simplified.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device 1 on which an analog-to-digital converter according to an embodiment of the present invention is mounted.
  • the solid-state imaging device 1 includes a pixel unit 2, a row selection circuit 3, a reference voltage generation unit 4, a counter generation unit 5, an analog digital conversion unit (ADC unit) 6, a column selection circuit 7, and a signal.
  • a processing unit 8 is provided.
  • the pixel unit 2 includes a plurality of unit pixels 21 arranged in a matrix.
  • the ADC unit 6 includes a plurality of analog-to-digital converters (ADCs) 61.
  • Each ADC 61 includes a comparator 62, a lower bit latch unit 63, and an upper bit counter unit 64.
  • the row selection circuit 3 outputs to the pixel unit 2 a selection signal for selecting one of the unit pixels 21 for one row.
  • Each unit pixel 21 to which the selection signal is input converts incident light into an analog signal, and transfers the analog signal to the corresponding ADC unit 6 through the corresponding vertical signal line 22.
  • the reference voltage generation unit 4 is a kind of digital-to-analog converter (DAC), and generates a voltage whose voltage value changes based on a reference clock.
  • the comparator 62 compares the voltage of the input analog signal with the reference voltage, and inverts the output signal when the reference voltage exceeds the analog signal voltage.
  • the counter generation unit 5 is arranged corresponding to the ADC 61.
  • the counter generation unit 5 generates the gray code data 51, the CNT signal 53, and the inversion control signal 54, all of which correspond to the reference clock, and outputs them to the lower bit latch unit 63.
  • Gray code data 51 is a kind of count data.
  • the lower bit latch unit 63 latches the gray code data 51 as the lower bit, triggered by the time when the output of the comparator 62 is inverted.
  • the upper bit counter unit 64 counts one or both edges of the CNT signal 53, and stops counting of the upper bits using the inversion of the output of the comparator 62 as a trigger.
  • Each ADC 61 converts the input analog signal into a digital signal, and outputs the digital signal to the signal processing unit 8 through the horizontal signal line 71.
  • the respective ADCs 61 are disposed for each column of the pixel unit 2.
  • the ADCs 61 may be arranged at least one column or at least one unit pixel 21.
  • the ADC 61 can be disposed for each unit pixel 21 or for each unit pixel 21, and the unit pixels 21 corresponding to the individual ADCs 61 are selected from all unit pixels 21. A combination of any number of unit pixels 21 may be used.
  • the column selection circuit 7 selects any unit pixel 21 included in any one column of the plurality of columns.
  • the signal processing unit 8 processes the data transferred to the signal processing unit 8 through the horizontal signal line 71.
  • the column selection circuit 7 is a circuit that selects at least one ADC 61. If the ADCs 61 are arranged for each unit pixel 21, a pixel selection circuit for individually selecting one unit pixel 21 is provided instead of the column selection circuit 7.
  • FIG. 2 is a diagram showing a specific configuration example of the ADC unit 6 according to an embodiment of the present invention.
  • the upper bits of the digital signal are 8 bits, and the lower bits of the digital signal are 5 bits.
  • Each comparator 62 is implemented as comparators 621-629.
  • Each lower bit latch unit 63 is implemented as lower 5 bit gray code latches 631-639.
  • Each upper bit counter unit 64 is implemented as upper 8-bit binary U / D counters 641 to 649.
  • Each of the comparators 621 to 629 outputs an output signal to a corresponding lower 5-bit gray code latch 631-639 and a corresponding upper 8-bit binary U / D counter 641 to 649.
  • the counter generation unit 5 generates 5-bit gray code data GC [0] to GC [4] and outputs them to lower 5-bit gray code latches 631 to 639.
  • the counter generation unit 5 outputs the CNT signal to the lower 5-bit gray code latches 631 to 639.
  • the inversion control signal 54 is also input to the lower 5-bit gray code latches 631 to 639.
  • FIG. 3 is a block diagram showing a detailed configuration of the ADC 61 according to an embodiment of the present invention.
  • the lower bit latch unit 63 includes latch circuits 311 to 315 and 341 to 345.
  • the latch circuits 311 to 315 are connected to the latch circuits 341 to 345 in a one-to-one relationship.
  • the lower bit latch unit 63 latches the input gray code data GC [0] to GC [4] for each bit by using the latch circuits 311 to 315. Specifically, the latch circuits 311 to 315 trigger that the output signal (VCO signal) of the comparator 62 is inverted from any one of the input 1-bit gray code data GC [0] to GC [4]. Latch as. The latch circuits 311 to 315 save the latched gray code data GC [0] to GC [4] to the corresponding latch circuits 341 to 345.
  • the upper bit counter unit 64 includes ripple counters 321 to 328 cascade-connected in eight stages of binary, a control circuit 331, and a latch circuit 351.
  • the control circuit 331 receives the CNT signal 53 output from the counter generation unit 5 and the output signal output from the comparator 62.
  • the control circuit 331 generates a signal FF_IN [5] based on the CNT signal 53 and the VCO signal, and outputs the signal to the ripple counter 321 of the least significant bit.
  • the least significant bit ripple counter 321 latches data in the latch circuit 351.
  • FIG. 4 is a diagram showing a configuration example of the control circuit 331 and the ripple counters 321 to 329 provided in the upper bit counter unit 64 according to an embodiment of the present invention.
  • FIG. 4A shows a configuration example of the control circuit 331.
  • FIG. 4B shows a configuration example of the ripple counter 321 of the first stage.
  • FIG. 4C shows a configuration example of the second to eighth stage ripple counters 322 to 329.
  • the control circuit 331 includes a NAND 401.
  • the control circuit 331 performs bit inversion based on the CNT signal 53.
  • the ripple counter 321 includes an inverter 402 and a flip flop 403.
  • the ripple counter 321 receives the output of the control circuit 331 as an input (FF_IN [5]), and outputs an output (FF_OUT [5]) to one subsequent ripple counter 322.
  • the ripple counters 322 to 328 include an NOR 403 n and a flip flop 404 n.
  • n is any one of 6 to 12.
  • the ripple counters 322 to 327 receive the outputs (FF_OUT [n-1]) of the ripple counters 321 to 326 at the previous stage as inputs (FF_IN [n]), and output them to the ripple counters 323 to 328 at the next stage (FF_OUT [ n]) is output.
  • n is any of 6 to 11.
  • the ripple counter 328 takes the output (FF_OUT [11]) of the ripple counter 327 of the previous stage as an input (FF_IN [12]).
  • the analog signal includes first data in an initial state and second data after signal accumulation (state change).
  • the ripple counters 321 to 328 are arbitrary based on the inverted control signal 54 and the CNT signal 53 after counting of the first data in the initial state is finished and before counting of the second data after signal accumulation is started. At the point of time, it bit-inverts.
  • FIG. 5 is a diagram showing an example of the flow of the operation of the ADC 61 according to an embodiment of the present invention.
  • the ADC 61 causes only one of the input gray code data GC [1] to GC [4] and the CNT signal 53 to transition with respect to the reference clock.
  • the upper bit counter unit 64 does not simultaneously transition one or both edges of the CNT signal 53 with a plurality of lower bits corresponding to the gray code data 51 generated corresponding to the reference clock.
  • the lower bit latch unit 63 latches the gray code data GC [1] to GC [4] when the output signal (VCO) of the comparator 62 is inverted.
  • the ADC 61 fixes the CNT signal 53 and the signal FF_IN [5] generated based on the output signal (VCO) of the comparator 62 at the Low potential when the VCO is inverted. As a result, the counting of the upper bits by the upper bit counter unit 64 is stopped.
  • the ADC 61 latches each lower bit of the gray code data latched by the lower bit latch unit 63 in the data latch circuits 341 to 345, and is counted by the upper bit counter unit 64. The least significant bit is latched in the latch circuit 351.
  • the inversion control signal 54 transitions from the High potential to the Low potential at the bit first inversion timing shown in FIG.
  • the upper bits counted at this timing become data that is one less than the one's complement.
  • the counted upper bit becomes a one's complement (bit inverted data).
  • the transition of the CNT signal 53 at the bit second inversion timing is one, and the bit inversion data is one's complement.
  • the bit inversion signal 1's complement + X X is an integer of -1 or more.
  • the bit second inversion timing may be after the end of the counting of the second data.
  • bit inverted data is a 1's complement
  • the bit inversion data may be a two's complement by setting the number of transitions of the CNT signal 53 twice. Further, if only the relative data change amount in the second data of one unit pixel 21 in comparison with the second data of the other unit pixels 21 is determined, the operation of transitioning the CNT signal 53 from the high potential to the low potential is unnecessary. The calculation result in this case is two smaller than the absolute increase.
  • the solid-state imaging device 1 initializes the counter generation unit 5 before processing the second data after signal accumulation. As in the initial state, when the output (VCO) of the comparator 62 is inverted, the lower bit latch unit 63 latches the gray code data, and the upper bit counter unit 64 stops counting the upper bits.
  • the ADC 61 transfers the gray code data latched by the latch circuits 311 to 315 to the signal processing unit 8 through the horizontal signal line 71 and the sensor amplifier 72 as GD_S [0] to GD_S [4].
  • the ADC 61 further transfers the gray code data latched by the latch circuits 341 to 345 to the signal processing unit 8 through the horizontal signal line 71 and the sensor amplifier 72 as gray code data GD_R [0] to GD_R [4].
  • the ADC 61 further transmits the data latched by the latch circuit 351 to the signal processing unit 8 as binary data BD_R [5].
  • the ADC 61 further transmits the data generated by the ripple counters 321 to 328 to the signal processing unit 8 as binary data BD_S [5] to BD_S [12].
  • the signal processing unit 8 restores binary data using each input data.
  • FIG. 6 is a diagram showing a configuration example of the gray binary conversion circuits 701 and 702 for restoring gray code data transmitted to the signal processing unit 8 into binary data.
  • FIG. 6A shows a configuration example of the gray-binary conversion circuit 701 for processing the first data in the initial state.
  • (B) of FIG. 6 shows a configuration example of the gray-binary conversion circuit 702 for processing the second data after signal accumulation.
  • Gray binary conversion circuits 701 and 702 are provided in the signal processing unit 8.
  • the gray binary conversion circuit 701 performs conversion processing on the input binary data BD_R [5] and the gray code data GD_R [0] to GD_R [4], and the initial state is Binary data BD_R [0] to BD_R [4] of lower bits of the first data are generated.
  • the gray binary conversion circuit 701 converts the input binary data BD_R [5], binary data BD_S [5], and gray code data GD_R [0] to GD_R [4]. By performing processing, binary data BD_S [0] to BD_S [4] of the lower bits of the second data after signal accumulation are generated.
  • the signal processing unit 8 performs high-order binary data BD [5] obtained by subtracting the generated low-order bit binary data BD_S [0] to BD_S [4] and the first data in the initial state from the second data after signal accumulation. By combining bits _S to BD [12] _S, combined data is generated. Further, the signal processing unit 8 subtracts the binary data BD_R [0] to BD_R [4] of the lower bits of the first data in the initial state not subjected to the subtraction process from the combined data to obtain the second data after signal accumulation. The value of the least significant bit of the upper bit can be reduced by 1 to the value obtained by subtracting the first data in the initial state from.
  • correction processing of the absolute value is performed in the signal processing unit 8, and in many cases, it is sufficient to obtain a relative difference with another unit pixel 21.
  • the absolute increase can be calculated by adding 1 to the least significant bit of the high order bit of the subtraction value.
  • the signal processing unit 8 does not need to add 1 to the least significant bit of the upper bits.
  • the ADC 61 does not generate a carry signal by the lower bit latch unit 63 but separates from the data transmitted to the lower bit latch unit 63, it is necessary for the upper bit counter unit 64 to count upper bits.
  • the control signal (CNT signal 53) is transmitted to the upper bit counter unit 64.
  • the ADC 61 can control the plurality of lower bits and the change time of the least significant bit of the higher bits at a time when bit mismatch does not occur. Therefore, the circuit configuration and design of the ADC 61 can be simplified.
  • An analog-to-digital converter according to aspect 1 of the present invention is an analog-to-digital converter which is disposed in at least one column or at least one unit pixel and converts an input analog signal into a digital signal.
  • Comparator which compares the voltage of the reference clock with the reference voltage whose voltage value changes in response to the reference clock, and the gray code data corresponding to the reference clock, which is triggered by inversion of the output of the comparator And counting the one or both edges of the control signal corresponding to the reference clock, and stopping the counting of the upper bits triggered by the inversion of the output of the comparator. And a bit counter unit.
  • the upper bit counter unit generates the gray code data generated corresponding to the reference clock for one or both edges of the control signal. And a plurality of the lower bits corresponding to.
  • the upper bit counter unit includes a plurality of cascaded ripple counters, and the analog signal includes first data in an initial state; And second data after signal accumulation, and each of the ripple counters is an arbitrary one before counting of the second data is started after counting of the first data is ended based on the control signal.
  • the bit is inverted to one's complement + X (X is an integer of 1 or more) by the inversion control signal and the CNT signal at the time of the above, and the least significant bit of the plurality of the upper bits corresponding to the first data is controlled It is characterized by latching at any time based on the signal.
  • the CNT signal is independent of the lower bit latch portion, the CNT signal can be independently transitioned. Furthermore, it is possible to use inverted data as one's complement + X (X is an integer of ⁇ 1 or more) without changing the circuit configuration of the analog-to-digital converter.
  • the inverted data is variable in the range of one's complement + X (X is an integer of -1 or more) without changing the circuit configuration of the analog-to-digital converter, and the specification of the analog-to-digital converter is easy according to the application It can be changed to
  • the analog-to-digital converter according to aspect 4 of the present invention further includes a horizontal signal line and a signal processing unit that performs signal processing of transferred data in the aspect 3, and the lower bit latch unit Lower bits corresponding to one data are transferred to the signal processing unit through the horizontal signal line, and the upper bit counter unit corresponds to the first data at the time when counting of the latched first data ends.
  • the least significant bit of the plurality of the upper bits is transferred to the signal processing unit through the horizontal signal line, and the signal processing unit restores the binary data of the lower bit corresponding to the first data.
  • the analog-to-digital converter according to aspect 5 of the present invention further includes a horizontal signal line and a signal processing unit that performs signal processing on the transferred data in the above-mentioned aspect 3, and the lower bit latch unit
  • the lower bits corresponding to data are transferred to the signal processing unit through the horizontal signal line
  • the upper bit counter unit includes a plurality of corresponding to the first data at the time when counting of the latched first data ends.
  • the signal processing unit restores the binary data of the lower bits corresponding to the second data.
  • the signal processing unit is configured to receive the lower bits corresponding to the second data restored to the binary data and the second data.
  • the lower bit corresponding to the first data restored to the binary data is subtracted from combined data obtained by bit combining the upper bits after the count is completed, and the first data in the second data is subtracted from the combined data. It is characterized in that the amount of increase of the data is calculated.
  • the increase amount of data can be accurately calculated.
  • a solid-state imaging device comprising: a pixel section for converting incident light into an analog signal; an analog-to-digital converter according to any one of the first to sixth aspects for converting the analog signal into a digital signal; And a vertical signal line for transferring the signal from the pixel section to the analog-to-digital converter.
  • Reference Signs List 1 solid-state imaging device 2 pixel units, 3 row selection circuit, 4 reference voltage generation unit, 5 counter generation unit, 6 ADC unit, 7 column selection circuit, 8 signal processing unit, 21 unit pixels, 22 vertical signal lines, 51 gray Code data, 53 CNT signals, 54 inversion control signals, 61 ADCs (analog-to-digital converters), 62 comparators, 63 lower bit latch units, 64 upper bit counter units, 71 horizontal signal lines, 72 sensor amplifiers

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  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

アナログデジタル変換器の回路構成および設計を簡素化する。下位ビットラッチ部６３は、比較器（６２）の出力が反転したことをトリガとして、基準クロックに対応したグレイコードデータ（５１）を下位ビットとしてラッチする。上位ビットカウンタ部（６４）は、基準クロックに対応したＣＮＴ信号（５４）の片方または両方のエッジをカウントし、かつ、比較器（６２）の出力が反転したことをトリガとして、上位ビットのカウントを停止する。

Description

アナログデジタル変換器および固体撮像素子
　本発明は、ＣＭＯＳイメージセンサなどの固体撮像素子に搭載され得るアナログデジタル変換器、およびそれを備えた固体撮像素子に関する。
　従来のＣＭＯＳイメージセンサは、行列状に配置された画素ごとに、浮遊拡散層およびアンプを有する。ＣＭＯＳイメージセンサの出力は、画素配列の中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。列方向に読み出された出力は、列ごとにアナログデジタル変換器にてデジタル信号に変換される。
　列並列出力型のＣＭＯＳイメージセンサに搭載されるアナログデジタル変換器について、従来、さまざまな構成ものが提案されている。中でも、初期状態と信号蓄積後の２つのデータをそれぞれアナログデジタル変換し、それぞれを減算処理（デジタルＣＤＳ）することによって、低ノイズ特性を実現した構成のアナログデジタル変換器が主流である。たとえば特許文献１には、上位ビットと下位ビットとで回路構成を変えることによって、消費電流および回路面積の最適化をはかる手法が開示されている。
　図７は、特許文献１に開示される従来のアナログデジタル変換器が搭載された固体撮像素子１０１の構成例を示すブロック図である。この図に示すように、固体撮像素子１０１は、画素部１０２、行選択回路１０３、参照電圧生成部１０４、カウンタ生成部１０５、アナログデジタル変換部（ＡＤＣ部）１０６、列選択回路１０７、および信号処理部１０８を備えている。画素部１０２は、複数の単位画素１２１を備えている。ＡＤＣ部１０６は、複数のアナログデジタル変換器（ＡＤＣ）１６１を備えている。それぞれのＡＤＣ１６１は、比較器１６２、下位ビットラッチ部１６３、および上位ビットカウンタ部１６４を備えている。
　行選択回路１０３は、画素部１０２内の複数の行のうちいずれか１行分の単位画素１２１を選択する。選択された１行分の単位画素１２１は、入射光をアナログ信号に変換し、対応する垂直信号線１２２を通じて、対応するＡＤＣ部１０６にアナログ信号を転送する。
　参照電圧生成部１０４は、基準クロックに基づいて変動する参照電圧を生成する。比較器１６２は、入力されたアナログ信号電圧と、参照電圧と比較し、参照電圧がアナログ信号電圧を上回った時点で、出力信号を反転させる。カウンタ生成部１０５は、カウンタデータ１５１を生成する。下位ビットラッチ部１６３は、比較器１６２の出力信号が反転する時点をトリガとして、カウンタデータ１５１をラッチする。下位ビットラッチ部１６３は、キャリー信号１６５を生成する。上位ビットカウンタ部１６４は、キャリー信号１６５に応答して上位ビットをカウントする。
　このように、図７に示す従来の固体撮像素子１０１は、データ遷移の多い下位ビットをカウントせず、カウント生成部１０５によって生成されたカウントデータ１５１をラッチする。これにより低消費電流化を実現することができる。さらに、上位ビットをバイナリカウンタとすることによって、即時に減算処理を実施できるので、固体撮像素子１０１の回路規模を縮小することができる。
日本国公開特許公報「特開２０１１－２３４３２６号公報（２０１１年１１月１７日公開）」
　図７に示す従来の固体撮像素子１０１では、カウントデータ１５１をラッチしたデータと、キャリー信号１６５との間で、ビットの不整合を起こす可能性がある。このため、カウント生成部１０５によって生成されたマスク信号１５２を使用して、キャリー信号１６５を取り込む時点を制御する必要がる。また、マスク信号１５２をカウントデータ１５１から生成しなければならない場合もある。これらのことから、ＡＤＣ１６１の回路構成および設計を簡素化できない問題が生ずる。
　本発明は前記の課題を解決するためになされたものであり、その目的は、アナログデジタル変換器の回路構成および設計を簡素化することにある。
　本発明の一態様に係るアナログデジタル変換器は、前記の課題を解決するために、少なくとも１つの列または少なくとも１つの単位画素ごとに配置され、入力されたアナログ信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ信号の電圧と、基準クロックに対応して電圧値が変化する参照電圧とを比較する比較器と、前記比較器の出力が反転したことをトリガとして、前記基準クロックに対応したグレイコードデータを下位ビットとしてラッチする下位ビットラッチ部と、前記基準クロックに対応した制御信号の片方または両方のエッジをカウントし、かつ、前記比較器の出力が反転したことをトリガとして、上位ビットのカウントを停止する上位ビットカウンタ部とを備えていることを特徴としている。
　本発明の一態様によれば、アナログデジタル変換器の回路構成および設計を簡素化することができるという効果を奏する。
本発明の一実施形態に係るアナログデジタル変換器が搭載された固体撮像素子の構成例を示すブロック図である。 本発明の一実施形態に係るＡＤＣ部の具体的な構成例を示す図である。 本発明の一実施形態に係るＡＤＣの詳細な構成を示すブロック図である。 本発明の一実施形態に係る上位ビットカウンタ部に備えられる制御回路およびリップルカウンタの構成例を示す図である。 本発明の一実施形態に係るＡＤＣの動作の流れ例を示す図である。 信号処理部に送信されたグレイコードデータをバイナリデータに復元するためのグレイバイナリ変換回路の構成例を示す図である。 特許文献１に開示される従来のアナログデジタル変換器が搭載された固体撮像素子の構成例を示すブロック図である。
　図１～図６を参照して、本発明に係る一実施形態について以下に説明する。
　（固体撮像素子１の構成）
　図１は、本発明の一実施形態に係るアナログデジタル変換器が搭載された固体撮像素子１の構成例を示すブロック図である。この図に示すように、固体撮像素子１は、画素部２、行選択回路３、参照電圧生成部４、カウンタ生成部５、アナログデジタル変換部（ＡＤＣ部）６、列選択回路７、および信号処理部８を備えている。画素部２は、マトリックス状に配置される複数の単位画素２１を備えている。ＡＤＣ部６は、複数のアナログデジタル変換器（ＡＤＣ）６１を備えている。それぞれのＡＤＣ６１は、比較器６２、下位ビットラッチ部６３、および上位ビットカウンタ部６４を備えている。
　行選択回路３は、いずれか１行分の単位画素２１を選択するための選択信号を画素部２に出力する。選択信号が入力されたそれぞれの単位画素２１は、入射光をアナログ信号に変換し、対応する垂直信号線２２を通じて、対応するＡＤＣ部６にアナログ信号を転送する。
　参照電圧生成部４は、一種のデジタルアナログ変換器（ＤＡＣ）であり、基準クロックに基づいて電圧値が変化する電圧を生成する。比較器６２は、入力されたアナログ信号の電圧と参照電圧とを比較し、参照電圧がアナログ信号電圧を上回った時点で出力信号を反転させる。
　カウンタ生成部５は、ＡＤＣ６１に対応して配置される。カウンタ生成部５は、いずれもが基準クロックに対応したグレイコードデータ５１、ＣＮＴ信号５３、および反転制御信号５４を生成し、それらを下位ビットラッチ部６３に出力する。グレイコードデータ５１は、一種のカウントデータである。
　下位ビットラッチ部６３は、比較器６２の出力が反転する時点をトリガとして、グレイコードデータ５１を下位ビットとしてラッチする。上位ビットカウンタ部６４は、ＣＮＴ信号５３の片方または両方のエッジをカウントし、かつ、比較器６２の出力が反転したことをトリガとして、上位ビットのカウントを停止する。
　それぞれのＡＤＣ６１は、入力されたアナログ信号をデジタル信号に変換し、水平信号線７１を通じて信号処理部８に出力する。図１に示す固体撮像素子１では、それぞれのＡＤＣ６１が画素部２の１つの列ごとに配置されている。しかしＡＤＣ６１の配置はこれに限られない。ＡＤＣ６１は、少なくとも１つの列ごとまたは少なくとも１つの単位画素２１ごとに配置されることもできる。言い換えれば、ＡＤＣ６１は、１つの単位画素２１ごと、または複数の単位画素２１ごとに、配置されることができ、個々のＡＤＣ６１に対応する複数の単位画素２１は、すべての単位画素２１から選択される任意の数の単位画素２１の組み合わせでもよい。
　列選択回路７は、複数の列のうちいずれかの一列に含まれるいずれかの単位画素２１を選択する。信号処理部８は、水平信号線７１を通じて信号処理部８に転送されたデータを信号処理する。図１に示す例では、列選択回路７は、少なくとも１つのＡＤＣ６１を選択する回路である。仮にＡＤＣ６１を１つの単位画素２１ごとに配置した場合、１つの単位画素２１を個別に選択する画素選択回路が、列選択回路７の代わりに設けられる。
　（ＡＤＣ部６の詳細）
　図２は、本発明の一実施形態に係るＡＤＣ部６の具体的な構成例を示す図である。この図に示すＡＤＣ部６では、デジタル信号の上位ビットを８ビットとし、かつデジタル信号の下位ビットを５ビットとしている。それぞれの比較器６２は、比較器６２１～６２９として実装される。それぞれの下位ビットラッチ部６３は、下位５ビットグレイコードラッチ６３１～６３９として実装される。それぞれの上位ビットカウンタ部６４は、上位８ビットバイナリＵ／Ｄカウンタ６４１～６４９として実装される。
　比較器６２１～６２９のそれぞれは、出力信号を、対応する下位５ビットグレイコードラッチ６３１～６３９および対応する上位８ビットバイナリＵ／Ｄカウンタ６４１～６４９に出力する。
　カウンタ生成部５は、５ビットのグレイコードデータＧＣ［０］～ＧＣ［４］を生成し、下位５ビットグレイコードラッチ６３１～６３９に出力する。カウンタ生成部５は、ＣＮＴ信号を、下位５ビットグレイコードラッチ６３１～６３９に出力する。下位５ビットグレイコードラッチ６３１～６３９には、反転制御信号５４も入力される。
　（ＡＤＣ６１の詳細）
　図３は、本発明の一実施形態に係るＡＤＣ６１の詳細な構成を示すブロック図である。この図に示すように、下位ビットラッチ部６３は、ラッチ回路３１１～３１５および３４１～３４５を備えている。ラッチ回路３１１～３１５は、ラッチ回路３４１～３４５に一対一の関係で接続されている。
　下位ビットラッチ部６３は、ラッチ回路３１１～３１５を使用することによって、入力されたグレイコードデータＧＣ［０］～ＧＣ［４］を、ビットごとにラッチする。詳細には、ラッチ回路３１１～３１５は、入力された１ビットのグレイコードデータＧＣ［０］～ＧＣ［４］のいずれかを、比較器６２の出力信号（ＶＣＯ信号）が反転したことをトリガとしてラッチする。ラッチ回路３１１～３１５は、ラッチされたグレイコードデータＧＣ［０］～ＧＣ［４］を、対応するラッチ回路３４１～３４５に退避させる。
　図３に示すように、上位ビットカウンタ部６４は、２進８段の縦続接続されるリップルカウンタ３２１～３２８、制御回路３３１、およびラッチ回路３５１を備えている。制御回路３３１は、カウンタ生成部５から出力されたＣＮＴ信号５３と、比較器６２から出力された出力信号とを受信する。制御回路３３１は、ＣＮＴ信号５３およびＶＣＯ信号に基づいて信号ＦＦ＿ＩＮ［５］を生成し、最下位ビットのリップルカウンタ３２１に出力する。最下位ビットのリップルカウンタ３２１は、ラッチ回路３５１にデータをラッチする。
　（上位ビットカウンタ部６４の詳細）
　図４は、本発明の一実施形態に係る上位ビットカウンタ部６４に備えられる制御回路３３１およびリップルカウンタ３２１～３２９の構成例を示す図である。図４の（ａ）に、制御回路３３１の構成例を示す。図４の（ｂ）に、初段のリップルカウンタ３２１の構成例を示す。図４の（ｃ）に、２段目～８段目のリップルカウンタ３２２～３２９の構成例を示す。
　図４の（ａ）に示すように、制御回路３３１は、ＮＡＮＤ４０１を備えている。制御回路３３１は、ＣＮＴ信号５３に基づいてビット反転する。
　図４の（ｂ）に示すように、リップルカウンタ３２１は、インバータ４０２およびフリップフロップ４０３を備えている。リップルカウンタ３２１は、制御回路３３１の出力を入力（ＦＦ＿ＩＮ［５］）とし、１つの後段のリップルカウンタ３２２に出力（ＦＦ＿ＯＵＴ［５］）を出力する。
　図４の（ｃ）に示すように、リップルカウンタ３２２～３２８は、ＮＯＲ４０３ｎおよびフリップフロップ４０４ｎを備えている。ここで、ｎ＝６～１２のいずれかである。リップルカウンタ３２２～３２７は、１つ前段のリップルカウンタ３２１～３２６の出力（ＦＦ＿ＯＵＴ［ｎ－１］）を入力（ＦＦ＿ＩＮ［ｎ］）とし、１つ後段のリップルカウンタ３２３～３２８に出力（ＦＦ＿ＯＵＴ［ｎ］）を出力する。ここで、ｎ＝６～１１のいずれかである。リップルカウンタ３２８は、１つ前段のリップルカウンタ３２７の出力（ＦＦ＿ＯＵＴ［１１］）を入力（ＦＦ＿ＩＮ［１２］）とする。
　アナログ信号は、初期状態の第１データと、信号蓄積（状態変化）後の第２データとを含む。リップルカウンタ３２１～３２８は、反転制御信号５４およびＣＮＴ信号５３に基づいて、初期状態の第１データのカウントが終了された後から信号蓄積後の第２データのカウントが開始される前の任意の時点でビット反転する。
　（動作の流れ例）
　図５は、本発明の一実施形態に係るＡＤＣ６１の動作の流れの一例を示す図である。この図に示すように、ＡＤＣ６１は、入力されたグレイコードデータＧＣ［１］～ＧＣ［４］のいずれかとＣＮＴ信号５３とのうち、基準クロックに対していずれか１つのみを遷移させる。言い換えると、上位ビットカウンタ部６４は、ＣＮＴ信号５３の片方または両方のエッジを、基準クロックに対応して生成されるグレイコードデータ５１に対応する複数の下位ビットと同時に遷移させない。これにより、グレイコードデータ５１に対応する複数の下位ビットと、複数の上位ビットのうち最下位ビットとが、同じ基準クロックタイミングにおいて同時に遷移することを防ぐことができる。下位ビットラッチ部６３は、比較器６２の出力信号（ＶＣＯ）が反転する時点で、グレイコードデータＧＣ［１］～ＧＣ［４］をラッチする。
　ＡＤＣ６１は、ＣＮＴ信号５３と、比較器６２の出力信号（ＶＣＯ）に基づいて生成される信号ＦＦ＿ＩＮ［５］とを、ＶＣＯが反転する時点でＬｏｗ電位に固定させる。これにより、上位ビットカウンタ部６４による上位ビットのカウントが停止する。
　すべてのＡＤＣ６１によるデータが確定した後、ＡＤＣ６１は、下位ビットラッチ部６３によってラッチされたグレイコードデータの各下位ビットをデータラッチ回路３４１～３４５にラッチし、かつ、上位ビットカウンタ部６４によってカウントされた最下位ビットを、ラッチ回路３５１にラッチする。
　反転制御信号５４は、図５に示すビット第１反転タイミングでＨｉｇｈ電位からＬｏｗ電位に遷移する。このタイミングでカウントされた上位ビットは、１の補数よりも１だけ少ないデータとなる。さらに、ＣＮＴ信号５３を、図５に示すビット第２反転タイミングでＨｉｇｈ電位からＬｏｗ電位に遷移することによって、カウントされた上位ビットは１の補数（ビット反転データ）となる。本実施形態では、ビット第２反転タイミングにおけるＣＮＴ信号５３の遷移を１回としており、かつ、ビット反転データは１の補数となっている。しかし、ＣＮＴ信号５３の遷移回数を変えることにより、ビット反転信号を１の補数＋Ｘ（Ｘは－１以上の整数）とすることが可能である。また、ビット第２反転タイミングを、第２データのカウント終了後としてもよい。
　本実施形態では、ビット反転データを１の補数としており、ビットの反転後では、信号蓄積（状態変化）後の第２データをカウントした結果は、第１データよりも１だけ小さいものとなる。第２データにおける第１データからの絶対的な増加量を求めたい場合、ＣＮＴ信号５３の遷移回数を２回とすることによって、ビット反転データを２の補数とすればよい。また、ある単位画素２１の第２データにおける他の単位画素２１の第２データと比べた相対的なデータ変化量を求めるだけであれば、ＣＮＴ信号５３をＨｉｇｈ電位からＬｏｗ電位に遷移させる動作は必要ない。この場合の演算結果は、絶対的な増加量よりも２小さいものとなる。
　固体撮像素子１は、信号蓄積後の第２データを処理する前に、カウンタ生成部５を初期化する。初期状態と同様に、比較器６２の出力（ＶＣＯ）が反転する時点で、下位ビットラッチ部６３はグレイコードデータをラッチし、上位ビットカウンタ部６４は上位ビットのカウントを停止する。
　その後、ＡＤＣ６１は、ラッチ回路３１１～３１５によってラッチされたグレイコードデータを、ＧＤ＿Ｓ［０］～ＧＤ＿Ｓ［４］として、水平信号線７１およびセンサアンプ７２を通して信号処理部８に転送する。ＡＤＣ６１は、さらに、ラッチ回路３４１～３４５によってラッチされたグレイコードデータを、グレイコードデータＧＤ＿Ｒ［０］～ＧＤ＿Ｒ［４］として、水平信号線７１およびセンサアンプ７２を通して信号処理部８に転送する。ＡＤＣ６１は、さらに、ラッチ回路３５１によってラッチされたデータを、バイナリデータＢＤ＿Ｒ［５］として信号処理部８に送信する。ＡＤＣ６１は、さらに、リップルカウンタ３２１～３２８によって生成されたデータを、バイナリデータＢＤ＿Ｓ［５］～ＢＤ＿Ｓ［１２］として、信号処理部８に送信する。信号処理部８は、入力された各データを使用してバイナリデータを復元する。
　（グレイバイナリ変換回路の構成例）
　図６は、信号処理部８に送信されたグレイコードデータをバイナリデータに復元するためのグレイバイナリ変換回路７０１および７０２の構成例を示す図である。図６の（ａ）は、初期状態の第１データを処理するためのグレイバイナリ変換回路７０１の構成例を示す。図６の（ｂ）は、信号蓄積後の第２データを処理するためのグレイバイナリ変換回路７０２の構成例を示す。グレイバイナリ変換回路７０１および７０２は、信号処理部８に備えられる。
　図６の（ａ）に示すように、グレイバイナリ変換回路７０１は、入力されたバイナリデータＢＤ＿Ｒ［５］およびグレイコードデータＧＤ＿Ｒ［０］～ＧＤ＿Ｒ［４］に変換処理を施すことによって初期状態の第１データの下位ビットのバイナリデータＢＤ＿Ｒ［０］～ＢＤ＿Ｒ［４］を生成する。図６の（ｂ）に示すように、グレイバイナリ変換回路７０１は、入力されたバイナリデータＢＤ＿Ｒ［５］、バイナリデータＢＤ＿Ｓ［５］、およびグレイコードデータＧＤ＿Ｒ［０］～ＧＤ＿Ｒ［４］に変換処理を施すことによって、信号蓄積後の第２データの下位ビットのバイナリデータＢＤ＿Ｓ［０］～ＢＤ＿Ｓ［４］を生成する。
　信号処理部８は、生成された下位ビットのバイナリデータＢＤ＿Ｓ［０］～ＢＤ＿Ｓ［４］と、初期状態の第１データを信号蓄積後の第２データから減算処理した上位バイナリデータＢＤ［５］＿Ｓ～ＢＤ［１２］＿Ｓとをビット結合することによって、結合データを生成する。さらに、信号処理部８は、減算処理されていない初期状態の第１データの下位ビットのバイナリデータＢＤ＿Ｒ［０］～ＢＤ＿Ｒ［４］を結合データから減算することによって、信号蓄積後の第２データから初期状態の第１データを減算した値に上位ビットの最下位ビットが１だけ少ない値を得ることができる。信号処理部８において絶対値の補正処理が行われることが多く、他の単位画素２１との相対的な差を求められれば十分なことが多い。なお、減算値の上位ビットの最下位ビットに１を加算すれば、絶対的な増加量を算出することができる。Ｕ／ＤカウンタにおいてＣＮＴ信号５３をＨｉｇｈ電位からＬｏｗ電位に遷移させることによって１を加算した場合、信号処理部８において上位ビットの最下位ビットに１を加算する必要はない。
　本実施形態に係るＡＤＣ６１は、下位ビットラッチ部６３によってキャリー信号を生成するのではなく、下位ビットラッチ部６３に送信されるデータとは別に、上位ビットカウンタ部６４による上位ビットのカウントに必要な制御信号（ＣＮＴ信号５３）を、上位ビットカウンタ部６４に送信する。これによりＡＤＣ６１は、下位ビットの複数のビットと上位ビットの最下位ビットの変化時点とを、ビットの不整合が起こらない時点に制御することができる。そのため、ＡＤＣ６１の回路構成および設計を簡素化することができる。
　〔まとめ〕
　本発明の態様１に係るアナログデジタル変換器は、少なくとも１つの列または少なくとも１つの単位画素ごとに配置され、入力されたアナログ信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ信号の電圧と、基準クロックに対応して電圧値が変化する参照電圧とを比較する比較器と、前記比較器の出力が反転したことをトリガとして、前記基準クロックに対応したグレイコードデータを下位ビットとしてラッチする下位ビットラッチ部と、前記基準クロックに対応した制御信号の片方または両方のエッジをカウントし、かつ、前記比較器の出力が反転したことをトリガとして、上位ビットのカウントを停止する上位ビットカウンタ部とを備えていることを特徴としている。
　前記の構成によれば、マスク信号を生成することなくビットの非整合性を防止することができるので、アナログデジタル変換器の回路構成および設計を簡素化することができる。
　本発明の態様２に係るアナログデジタル変換器は、前記態様１において、前記上位ビットカウンタ部は、前記制御信号の片方または両方のエッジを、前記基準クロックに対応して生成される前記グレイコードデータに対応する複数の前記下位ビットと同時に遷移させないことを特徴としている。
　前記の構成によれば、グレイコードデータに対応する複数の下位ビットと、複数の上位ビットのうち最下位ビットとが、同じ基準クロックタイミングにおいて同時に遷移することを防ぐことができる。
　本発明の態様３に係るアナログデジタル変換器は、前記態様１において、前記上位ビットカウンタ部は、縦続接続された複数のリップルカウンタを有し、前記アナログ信号は、初期状態の第１データと、信号蓄積後の第２データとを含み、それぞれの前記リップルカウンタは、前記制御信号に基づいて、前記第１データのカウントが終了された後から前記第２データのカウントが開始される前の任意の時点で反転制御信号およびＣＮＴ信号によって１の補数＋Ｘ（Ｘは－１以上の整数）にビット反転し、かつ、前記第１データに対応する複数の前記上位ビットのうち最下位ビットを前記制御信号に基づいて任意の時点でラッチすることを特徴としている。ＣＮＴ信号は、下位ビットのラッチ部と独立しているため、ＣＮＴ信号を独立で遷移させることが可能となる。さらに、アナログデジタル変換器の回路構成を変更することなく、反転データを１の補数＋Ｘ（Ｘは－１以上の整数）としたデータとすることが可能である。
　前記の構成によれば、アップダウンにより不明となる上位ビットの最下位ビットの値を保存可能となり、かつ、下位ビットの情報と合わせて、正確にバイナリデータに復元することが可能である。また、反転データは、アナログデジタル変換器の回路構成を変更することなく１の補数＋Ｘ（Ｘは－１以上の整数）の範囲で可変であり、用途に応じてアナログデジタル変換器の仕様を容易に変更可能である。
　本発明の態様４に係るアナログデジタル変換器は、前記態様３において、水平信号線と、転送されたデータを信号処理する信号処理部とをさらに備えており、前記下位ビットラッチ部は、前記第１データに対応する下位ビットを、前記水平信号線を通じて前記信号処理部に転送し、前記上位ビットカウンタ部は、ラッチされた前記第１データのカウントが終了する時点における前記第１データに対応する複数の前記上位ビットのうち最下位ビットを、前記水平信号線を通じて前記信号処理部に転送し、前記信号処理部は、前記第１データに対応する前記下位ビットのバイナリデータを復元することを特徴としている。
　前記の構成によれば、下位ビットのバイナリデータを復元することができる。
　本発明の態様５に係るアナログデジタル変換器は、前記態様３において、水平信号線と、転送したデータを信号処理する信号処理部とをさらに備えており、前記下位ビットラッチ部は、前記第２データに対応する前記下位ビットを前記水平信号線を通じて前記信号処理部に転送し、前記上位ビットカウンタ部は、ラッチされた前記第１データのカウントが終了する時点における前記第１データに対応する複数の前記上位ビットのうち最下位ビットと、前記第２データのカウントが終了する時点における前記第１データに対応する複数の前記上位ビットのうち最下位ビットとを、前記水平信号線を通じて前記信号処理部に転送し、前記信号処理部は、前記第２データに対応する前記下位ビットのバイナリデータを復元することを特徴としている。
　前記の構成によれば、下位ビットのバイナリデータを正確に復元することができる。
　本発明の態様６に係るアナログデジタル変換器は、前記態様４または５において、前記信号処理部は、前記バイナリデータに復元された前記第２データに対応する前記下位ビットと、前記第２データのカウントが終了された後の前記上位ビットとをビット結合した結合データから、前記バイナリデータに復元された前記第１データに対応する前記下位ビットを減算し、前記第２データにおける前記第１データからのデータの増加量を算出することを特徴としている。
　前記の構成によれば、データの増加量を正確に算出することができる。
　本発明の態様７に係る固体撮像素子 は、入射光をアナログ信号に変換する画素部と、前記アナログ信号をデジタル信号に変換する態様１～６のいずれかのアナログデジタル変換器と、前記アナログ信号を前記画素部から前記アナログデジタル変換器に転送するための垂直信号線とを備えていることを特徴としている。
　前記の構成によれば、マスク信号を生成することなくビットの非整合性を防止することができる固体撮像素子を提供することができる。
　本発明は前述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態も、本発明の技術的範囲に含まれる。各実施形態にそれぞれ開示された技術的手段を組み合わせることによって、新しい技術的特徴を形成することもできる。
　１　固体撮像素子、２　画素部、３　行選択回路、４　参照電圧生成部、５　カウンタ生成部、６　ＡＤＣ部、７　列選択回路、８　信号処理部、２１　単位画素、２２　垂直信号線、５１　グレイコードデータ、５３　ＣＮＴ信号、５４　反転制御信号、６１　ＡＤＣ（アナログデジタル変換器）、６２　比較器、６３　下位ビットラッチ部、６４　上位ビットカウンタ部、７１　水平信号線、７２　センサアンプ

Claims (7)

  1. 　少なくとも１つの列または少なくとも１つの単位画素ごとに配置され、入力されたアナログ信号をデジタル信号に変換するアナログデジタル変換器であって、
    　前記アナログ信号の電圧と、基準クロックに対応して電圧値が変化する参照電圧とを比較する比較器と、
    　前記比較器の出力が反転したことをトリガとして、前記基準クロックに対応したグレイコードデータを下位ビットとしてラッチする下位ビットラッチ部と、
    　前記基準クロックに対応した制御信号の片方または両方のエッジをカウントし、かつ、前記比較器の出力が反転したことをトリガとして、上位ビットのカウントを停止する上位ビットカウンタ部とを備えていることを特徴とするアナログデジタル変換器。
  2. 　前記上位ビットカウンタ部は、前記制御信号の片方または両方のエッジを、前記グレイコードデータに対応する複数の前記下位ビットと同時に遷移させないことを特徴とする請求項１に記載のアナログデジタル変換器。
  3. 　前記上位ビットカウンタ部は、縦続接続された複数のリップルカウンタを有し、
    　前記アナログ信号は、初期状態の第１データと、信号蓄積後の第２データとを含み、
    　それぞれの前記リップルカウンタは、前記制御信号に基づいて、前記第１データのカウントが終了された後から前記第２データのカウントが開始される前の任意の時点で反転制御信号およびＣＮＴ信号によって１の補数＋Ｘ（Ｘは－１以上の整数）にビット反転し、かつ、前記第１データに対応する複数の前記上位ビットのうち最下位ビットを前記制御信号に基づいて任意の時点でラッチすることを特徴とする請求項１に記載のアナログデジタル変換器。
  4. 　水平信号線と、転送されたデータを信号処理する信号処理部と、をさらに備えており、
    　前記下位ビットラッチ部は、前記第１データに対応する下位ビットを、前記水平信号線を通じて前記信号処理部に転送し、
    　前記上位ビットカウンタ部は、ラッチされた前記第１データのカウントが終了する時点における前記第１データに対応する複数の前記上位ビットのうち最下位ビットを、前記水平信号線を通じて前記信号処理部に転送し、
    　前記信号処理部は、前記第１データに対応する前記下位ビットのバイナリデータを復元することを特徴とする請求項３に記載のアナログデジタル変換器。
  5. 　水平信号線と、転送したデータを信号処理する信号処理部とをさらに備えており、
    　前記下位ビットラッチ部は、前記第２データに対応する前記下位ビットを前記水平信号線を通じて前記信号処理部に転送し、
    　前記上位ビットカウンタ部は、ラッチされた前記第１データのカウントが終了する時点における前記第１データに対応する複数の前記上位ビットのうち最下位ビットと、前記第２データのカウントが終了する時点における前記第１データに対応する複数の前記上位ビットのうち最下位ビットとを、前記水平信号線を通じて前記信号処理部に転送し、
    　前記信号処理部は、前記第２データに対応する前記下位ビットのバイナリデータを復元することを特徴とする請求項３に記載のアナログデジタル変換器。
  6. 　前記信号処理部は、前記バイナリデータに復元された前記第２データに対応する前記下位ビットと、前記第２データのカウントが終了された後の前記上位ビットとをビット結合した結合データから、前記バイナリデータに復元された前記第１データに対応する前記下位ビットを減算することによって、前記第２データにおける前記第１データからのデータの増加量を算出することを特徴とする請求項４または５に記載のアナログデジタル変換器。
  7. 　入射光をアナログ信号に変換する画素部と、
    　前記アナログ信号をデジタル信号に変換する請求項１～６のいずれか１項に記載のアナログデジタル変換器と、
    　前記アナログ信号を前記画素部から前記アナログデジタル変換器に転送するための垂直信号線とを備えていることを特徴とする固体撮像素子。
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