WO2013129202A1 - カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像装置およびカメラシステム - Google Patents

カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像装置およびカメラシステム Download PDF

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祐輔 西田
康秋 久松
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Definitions

  • CMOS image sensor for outputting is provided.
  • the CMOS image sensor has an FD amplifier having a floating diffusion layer (FD: Floating Diffusion) for each pixel, and its output selects one row in the pixel array and simultaneously reads them in the column direction.
  • FD floating diffusion layer
  • the column parallel output type is the mainstream. This is because it is difficult to obtain a sufficient driving capability with an FD amplifier arranged in a pixel, and therefore it is necessary to lower the data rate, and parallel processing is advantageous.
  • ADC Analog Digital Converter
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device (CMOS image sensor) equipped with a column parallel ADC.
  • CMOS image sensor solid-state imaging device
  • the pixel unit 2 is configured by unit pixels 21 including photodiodes (photoelectric conversion elements) and in-pixel amplifiers arranged in a matrix (matrix).
  • the column processing circuit group 5 includes a plurality of columns of column processing circuits 51 that form an ADC for each column.
  • Each column processing circuit (ADC) 51 passes a reference signal RAMP (Vslop), which is a ramp waveform (RAMP) obtained by changing the reference signal generated by the DAC 6 in a stepped manner, and a vertical signal line from a pixel for each row line.
  • the comparator 51-1 is compared with the obtained analog signal.
  • each column processing circuit 51 has a counter latch 51-2 that counts the comparison time of the comparator 51-1, and holds the count result.
  • the column processing circuit 51 has an n-bit digital signal conversion function and is arranged for each of the vertical signal lines (column lines) 8-1 to 8-n, thereby forming a column parallel ADC block.
  • the output of each memory 51-2 is connected to a horizontal transfer line 9 having a k-bit width, for example. Then, k amplifier circuits 7 corresponding to the horizontal transfer lines 9 are arranged.
  • each column processing circuit (ADC) 51 a reference signal RAMP (Vslop) in which the analog signal (potential Vsl) read out to the vertical signal line 8 is changed stepwise, for example, by the comparator 51-1 arranged for each column.
  • the counter latch 51-2 counts using the reference clock CK until the level of the analog potential Vsl and the level of the reference signal RAMP (Vslop) cross and the output of the comparator 51-1 is inverted.
  • the potential (analog signal) Vsl of the vertical signal line 8 is converted into a digital signal (AD conversion).
  • the counter is configured as a full bit ripple counter. This AD conversion is performed twice with one reading.
  • Patent Literature a column A / D converter capable of significantly reducing power consumption by applying a composite counter that performs lower bit gray code and upper bit binary code.
  • the present invention can reduce the IR drop amount by distributing the current consumption during the count operation, can improve the deterioration of the characteristics of the counter, can easily reduce the power supply voltage fluctuation amount, and can easily realize the low power supply voltage operation.
  • a column A / D converter, a column A / D conversion method, a solid-state imaging device, and a camera system can reduce the IR drop amount by distributing the current consumption during the count operation, can improve the deterioration of the characteristics of the counter, can easily reduce the power supply voltage fluctuation amount, and can easily realize the low power supply voltage operation.
  • a column A / D converter, a column A / D conversion method, a solid-state imaging device, and a camera system can reduce the IR drop amount by distributing the current consumption during the count operation, can improve the deterioration of the characteristics of the counter, can easily reduce the power supply voltage fluctuation amount, and can easily realize the low power supply voltage operation.
  • a column A / D converter includes a plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal, and one or more column processing units.
  • a plurality of counters arranged corresponding to a reference clock and generating a digital code in response to a reference clock, and before the reference clock is supplied to the counter, the counter performs a pseudo counting operation, and A count start shifting unit that shifts the count start codes of at least two of the counters.
  • a column A / D conversion method includes a counter, and performs AD conversion in a plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal.
  • the counter Before the reference clock is supplied to the counter, the counter is caused to perform a pseudo counting operation, and the count start codes of at least two of the counters are shifted, and the counter In response to the reference clock, a digital code is generated, and AD conversion is performed using the digital code.
  • a solid-state imaging device includes a pixel unit in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix, and a pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels.
  • the pixel signal readout unit includes a column A / D converter that converts the read analog signal into a digital signal, and the column A / D converter converts the analog signal into a digital signal.
  • a plurality of column processing units including a digital (A / D) conversion function, a plurality of counters arranged corresponding to each of the one or a plurality of column processing units and generating a digital code in response to a reference clock, and the counter Before the reference clock is supplied to the counter, the counter performs a pseudo-counting operation so that at least two of the plurality of counters count. Including a count start shifting unit for shifting the start code, the.
  • the solid-state imaging device of the present invention includes a pixel unit in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix, a pixel signal readout unit that reads out a pixel signal from the pixel unit in units of a plurality of pixels,
  • the pixel signal reading unit includes a column A / D converter that converts the read analog signal into a digital signal, and the column A / D converter includes the analog signal.
  • a plurality of column processing units including an analog-to-digital (A / D) conversion function for converting a digital signal into a digital signal, and one or a plurality of column processing units are arranged corresponding to each other, and generate a digital code in response to a reference clock Before the reference clock is supplied to the counters, the counters are caused to perform a pseudo counting operation, and at least two of the counters are selected.
  • a / D analog-to-digital
  • a count start shifting unit that shifts the count start code of the counter of the counter, wherein the first chip and the second chip have a laminated structure bonded together, and the first chip includes the pixel array unit and time discretization
  • a signal line for transmitting the analog pixel signal is disposed, the pixel signal readout unit is disposed in the second chip, and the wiring between the first chip and the second chip is connected through the via.
  • a camera system includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device includes a plurality of pixels that perform photoelectric conversion.
  • a pixel unit arranged in a matrix, and a pixel signal readout unit that reads out a pixel signal from the pixel unit in units of a plurality of pixels.
  • the pixel signal readout unit converts the read analog signal into a digital signal.
  • a column A / D converter for conversion, and the column A / D converter includes a plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal, and one or a plurality of column processing units.
  • the camera system of the present invention includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device includes a plurality of pixels that perform photoelectric conversion in a matrix.
  • the pixel unit includes an arrayed pixel unit, a pixel signal reading unit that reads pixel signals from the pixel unit in units of a plurality of pixels, a first chip, and a second chip.
  • a column A / D converter that converts the analog signal into a digital signal
  • the column A / D converter includes a plurality of column processes including an analog / digital (A / D) conversion function that converts the analog signal into a digital signal.
  • a plurality of counters arranged corresponding to each of the one or a plurality of column processing units and generating a digital code in response to the reference clock, and the reference clock is supplied to the counter
  • a count start shifting unit that shifts the count start codes of at least two of the plurality of counters by causing the counter to perform a pseudo counting operation.
  • the first chip and the second chip The chip has a laminated structure in which the first chip includes the pixel array unit and a signal line for transmitting time-discretized analog pixel signals, and the second chip includes the pixel signal readout unit.
  • the wiring between the first chip and the second chip is connected through the via.
  • the present invention it is possible to reduce the IR drop amount by dispersing the current consumption during the count operation, improve the characteristic deterioration of the counter, easily reduce the amount of power supply voltage fluctuation, and easily realize the low power supply voltage operation. Can do.
  • FIG. 1 It is a block diagram which shows the structural example of a column parallel ADC mounting solid-state imaging device (CMOS image sensor). It is a figure which shows the timing chart of the circuit of FIG. It is a figure which shows notionally a mode that an electric current increases instantaneously because several thousand columns operate
  • FIG. It is a figure showing an example of lamination structure of a semiconductor device concerning an embodiment of this art. It is a figure which shows the 1st arrangement configuration example of the circuit etc. in the semiconductor device which concerns on this embodiment.
  • FIG. 10 is a diagram illustrating that the operation of the semiconductor device of FIG. 9 can reduce interference from adjacent columns with a time-axis waveform. It is a figure which shows the basic structural example of the solid-state imaging device (CMOS image sensor) which concerns on this embodiment. It is a figure which shows an example of the pixel of the CMOS image sensor comprised by four transistors which concern on this embodiment.
  • CMOS image sensor solid-state imaging device
  • FIG. 1 is a first diagram illustrating a basic configuration example of a first column ADC (column A / D converter) according to the present embodiment.
  • FIG. 2 is a second diagram illustrating a basic configuration example of a first column ADC (column A / D converter) according to the present embodiment. It is a figure which shows the specific timing chart of the control which deliberately shifts the count start code applied to 1st column ADC.
  • FIG. 1 is a first diagram illustrating a basic configuration example of a first column ADC (column A / D converter) according to the present embodiment.
  • FIG. 2 is a second diagram illustrating a basic configuration example of a first column ADC (column A / D converter) according to the present embodiment.
  • FIG. 1 is a first diagram illustrating a basic configuration example of a first column ADC (column A / D converter) according to the present embodiment.
  • FIG. 2 is a second diagram illustrating a basic configuration example of a first column ADC (
  • FIG. 18 is a diagram conceptually showing how the instantaneous current is reduced by averaging even when thousands of columns operate simultaneously in parallel by shifting the reflection timing as shown in FIG. 17.
  • FIG. 18 is a diagram for explaining that power supply drops are averaged even when counters arranged in an array operate simultaneously by shifting the reflection timing as shown in FIG. 17.
  • FIG. 17 shows the concrete timing chart in the case of performing control which deviates intentionally a count start code.
  • It is a figure which shows the 1st structural example of the count start shift part applied to 1st column ADC which concerns on this embodiment.
  • FIG. 13 It is a figure which shows typically the CSD arithmetic processing in the signal processing circuit of the back
  • CMOS image sensor column parallel ADC mounting solid-state imaging device
  • FIG. 5 is a diagram illustrating an example of a stacked structure of the semiconductor device according to the present embodiment.
  • the semiconductor device 100 of this embodiment has a plurality of sensors including photoelectric conversion elements and the like arranged in an array.
  • a configuration example of a CMOS image sensor that is a solid-state imaging device will be described as an example of the semiconductor device.
  • the error applied to the input waveform can be reduced, accuracy can be improved without increasing current consumption, noise, and area, and AD converter errors and image quality degradation can be suppressed, which can be applied to solid-state imaging devices.
  • a specific configuration example of a simple single slope AD converter will be described in detail.
  • the semiconductor device 100 has a stacked structure of a first chip (upper chip) 110 and a second chip (lower chip) 120.
  • the first chip 110 and the second chip 120 to be stacked are electrically connected by vias (TC (S) V (Through Contact (Silicon) VIA)) formed in the first chip 110.
  • the semiconductor device 100 is formed as a semiconductor device having a laminated structure that is cut out by dicing after bonding at the wafer level.
  • the first chip 110 is configured by an analog chip (sensor chip) in which a plurality of sensors are arranged in an illegitimate shape.
  • the second chip 120 includes a logic chip (digital chip) including a circuit for quantizing an analog signal transferred from the first chip 110 via the TCV and a signal processing circuit.
  • the bonding pad BPD and the input / output circuit are formed in the second chip 120, and the opening OPN for wire bonding to the second chip 120 is formed in the first chip 110.
  • the semiconductor device 100 having a two-chip stacked structure has the following characteristic configuration.
  • the electrical connection between the first chip 110 and the second chip 120 is made, for example, through a via (TCV).
  • the TCV (via) is arranged at the chip end or between the pad (PAD) and the circuit area.
  • the control signal and the power supply TCV are mainly concentrated at the four corners of the chip, and the signal wiring area of the first chip 110 can be reduced.
  • the first chip 110 can be used by using the wiring of the second chip 120 by effectively arranging the TCV. It is possible to reinforce power supply noise countermeasures and stable supply.
  • FIG. 6 is a diagram illustrating a first arrangement configuration example of a circuit or the like in the semiconductor device according to the present embodiment.
  • the first chip 110A and the second chip 120A are two-dimensionally developed so that the arrangement of the circuits of the first chip 110A and the second chip 120A having a stacked structure can be easily understood. Is shown.
  • the first chip 110A includes a plurality of sensors 111 ( ⁇ 0, ⁇ 1,%) Arranged in an array and output analog signals (sensor signals) of the sensors 111 ( ⁇ 0, ⁇ 1, so ) Is transmitted, the first signal line LSG1 ( ⁇ 0, ⁇ 1,...) Is formed.
  • the sensor signal of each sensor 111 ( ⁇ 0, ⁇ 1,%) Is sampled on the first signal line LSG1 ( ⁇ 0, ⁇ 1,%) With the first clock CLK11.
  • a sample hold (SH) circuit 112 ( ⁇ 0, ⁇ 1,...) Is arranged.
  • the first signal line LSG1 ( ⁇ 0, ⁇ 1,...) Has an amplifier 113 that amplifies the output sensor signal of the sample hold (SH) circuit 112 ( ⁇ 0, ⁇ 1,).
  • the first chip 110A is electrically connected to the first signal line LSG1 ( ⁇ 0, ⁇ 1,%) On the second chip 120A side and transmits a sensor signal TCV 114 ( ⁇ 0, ⁇ 1,...) Are formed. Although not shown, the first chip 110A is also formed with a power supply and a TCV for control signals.
  • second signal lines LSG2 ( ⁇ 0, ⁇ 1,%) Connected to the TCVs 114 formed in the first chip 110A are formed.
  • Each second signal line LSG2 ( ⁇ 0, ⁇ 1,%) Has a sampling switch 121 ( ⁇ 0, ⁇ 1,%) That samples the sensor signal transmitted through the TCV 114 with the second clock CLK12.
  • Each second signal line LSG2 ( ⁇ 0, ⁇ 1,%) Has a quantizer 122 ( ⁇ 0) that quantizes the signal sampled by the sampling switch 121 ( ⁇ 0, ⁇ 1,). , ⁇ 1,...) are arranged.
  • the second chip 120A is provided with a signal processing circuit 123 that digitally processes the signals quantized by the quantizers 122 (-1, -2, ).
  • signals output from the sensors 111 are sampled and held by the SH circuit 112 and transmitted to the TCV 114 via the amplifier 113.
  • the amplifier may not be provided.
  • the signal transmitted through the TCV 114 is sampled by the sampling switch 121 on the second chip 120A, which is a logic chip (digital chip), and quantized in the voltage direction using the quantizer 122.
  • the data digitized in this way is processed by the signal processing circuit 123.
  • the signal transmitted through the TCV 114 is discretized in the time direction, and is a continuous signal in the voltage direction, that is, a discrete-time analog signal. Also in this case, interference of signals from the adjacent TCV 114 occurs. However, by appropriately controlling the timing of the first clock CLK11 that controls the timing of sampling and holding in the SH circuit 112 and the second clock CLK12 that samples the discrete-time analog signal on the second chip 120A, interference between TCVs Can be avoided.
  • 7A to 7C are diagrams showing temporal relationships of signals of the semiconductor device according to the present embodiment.
  • 7A shows the signal waveform of the node ND11 to which the signal transmitted with TCV is supplied
  • FIG. 7B shows the first clock CLK11
  • FIG. 7C shows the second clock CLK12, Each is shown.
  • the signal transition time of the node ND12 adjacent to the node ND11 is ideally synchronized.
  • the signal has already been time-discretized by the SH circuit 112 in the section for transmitting one data, it is a constant value in this section, and is settled to a desired value when sufficient time has passed.
  • FIG. 8 is a diagram illustrating a second arrangement configuration example of a circuit or the like in the semiconductor device according to the present embodiment.
  • the semiconductor device 100B in FIG. 8 is different from the semiconductor device 100A in FIG. 2 as follows. That is, in the second chip 120B, the sampling switch 121 ( ⁇ 0, ⁇ 1,...) And the quantizer 122 ( ⁇ ) disposed on each second signal line LSG2 ( ⁇ 0, ⁇ 1,). (0, -1,...) Are arranged in reverse positions (connection positions).
  • Sampling and quantization at the timing of the second clock CLK12 in the present technology may be switched in order such as quantization in continuous time and a sampling switch 121 connected to the quantizer 122.
  • the operation of the sampling switch 121 is realized by providing a flip-flop for each signal.
  • kT / C noise is generated when the sampling switch 121 is off (when it is turned off), which may cause a problem. C noise does not occur.
  • FIG. 9 is a diagram illustrating a third arrangement configuration example of circuits and the like in the semiconductor device according to the present embodiment.
  • the semiconductor device 100C in FIG. 9 is different from the semiconductor devices 100A and 100B in FIGS. 6 and 7 as follows. That is, the second chip 120C is provided with a comparator 124 ( ⁇ 0, ⁇ 1,%) And a counter 125 ( ⁇ 0, ⁇ 1,%) Instead of the sampling switch and the quantizer. ing.
  • the sensor signal transmitted with the ramp signals RAMP and TCV 114 is compared by the comparator 124 to perform conversion from the voltage axis to the time axis, and the time information is quantized by the counter 125.
  • FIG. 10 shows that interference from adjacent columns can be reduced by the same principle as in FIG.
  • the AD conversion operation is performed by comparing the ramp wave RAMP with a signal and converting this time into a digital value by the counter 125. Therefore, for the time when the ramp wave and the counter 125 are not operating, the AD converter does not capture the signal.
  • FIG. 10 after the signal output LSGO-N is sufficiently settled, the transition of the ramp wave and the operation of the counter are started, so that the error due to the interference from the adjacent TCV is reduced as in FIG. It becomes possible to reduce.
  • FIG. 11 is a diagram illustrating a basic configuration example of the solid-state imaging device (CMOS image sensor) according to the present embodiment.
  • a CMOS image sensor 200 in FIG. 11 includes a pixel portion 210, a row selection circuit (Vdec) 220, and a column readout circuit (AFE) 230.
  • the row selection circuit 220 and the column readout circuit 230 form a pixel signal readout unit.
  • the CMOS image sensor 200 as the semiconductor device employs the stacked structure shown in FIG.
  • the pixel unit 210 is arranged in the first chip 110, and the row selection circuit 220 and the column readout circuit 230 that form the pixel signal readout unit in the second chip 120. Be placed.
  • a pixel drive signal, an analog readout signal of the pixel (sensor), a power supply voltage, and the like are transmitted and received between the first chip 110 and the second chip 120 through a TCV formed on the first chip 110.
  • a plurality of pixel circuits 210A are arranged in a two-dimensional shape (matrix shape) of M rows ⁇ N columns.
  • FIG. 12 is a diagram illustrating an example of a pixel of a CMOS image sensor including four transistors according to the present embodiment.
  • the pixel circuit 210A includes a photoelectric conversion element (hereinafter sometimes simply referred to as PD) 211 made of, for example, a photodiode (PD).
  • PD photoelectric conversion element
  • the pixel circuit 210 ⁇ / b> A uses four transistors, that is, a transfer transistor (transfer gate) 212, a reset transistor 213, an amplification transistor 214, and a selection transistor 215, as active elements, for the one photoelectric conversion element (light receiving unit) 211. Have as.
  • the photoelectric conversion element 211 photoelectrically converts incident light into charges (here, electrons) in an amount corresponding to the amount of light.
  • the transfer transistor 212 as a transfer element is connected between the photoelectric conversion element 211 and the floating diffusion FD as an input node, and a transfer signal TRG as a control signal is given to the gate (transfer gate) through the transfer control line LTRG. . Thereby, the transfer transistor 212 transfers the electrons photoelectrically converted by the photoelectric conversion element 211 to the floating diffusion FD.
  • the reset transistor 213 is connected between the power supply line LVDD to which the power supply voltage VDD is supplied and the floating diffusion FD, and a reset signal RST that is a control signal is given to the gate through the reset control line LRST.
  • the reset transistor 213 as a reset element resets the potential of the floating diffusion FD to the potential of the power supply line LVDD.
  • the floating diffusion FD is connected to the gate of an amplification transistor 214 as an amplification element. That is, the floating diffusion FD functions as an input node of the amplification transistor 214 as an amplification element.
  • the amplification transistor 214 and the selection transistor 215 are connected in series between the power supply line LVDD to which the power supply voltage VDD is supplied and the signal line LSGN. As described above, the amplification transistor 214 is connected to the signal line LSGN via the selection transistor 215, and constitutes a constant current source IS and a source follower outside the pixel portion.
  • a selection signal SEL which is a control signal corresponding to the address signal, is applied to the gate of the selection transistor 215 through the selection control line LSEL, and the selection transistor 215 is turned on.
  • the amplification transistor 214 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the signal line LSGN.
  • the voltage output from each pixel through the signal line LSGN is output to the column readout circuit 230.
  • a reset control line LRST, a transfer control line LTRG, and a selection control line LSEL wired to the pixel unit 210 are wired as a set for each row of the pixel array.
  • M control lines for LRST, LTRG, and LSEL are provided. These reset control line LRST, transfer control line LTRG, and selection control line LSEL are driven by the row selection circuit 220.
  • the pixel unit 210 having such a configuration is formed on the first chip 110 including the signal wiring and the control wiring as described above.
  • the amplifying transistor 214 arranged on the first chip 110 and the constant current source IS forming the source follower are arranged on the second chip 120 side.
  • the row selection circuit 220 controls the operation of pixels arranged in an arbitrary row in the pixel unit 210.
  • the row selection circuit 220 controls the pixels through control lines LSEL, LRST, and LTRG.
  • the row selection circuit 220 performs image drive control by switching the exposure method to a rolling shutter method in which exposure is performed for each row or a global shutter method in which exposure is performed for the previous pixel motion in accordance with a shutter mode switching signal.
  • the column readout circuit 230 receives the data of the pixel row controlled to be read out by the row selection circuit 220 via the signal line LSGN and transfers it to the signal processing circuit at the subsequent stage.
  • the column readout circuit 230 includes a CDS circuit and an ADC (Analog digital converter).
  • CMOS image sensor is not particularly limited, but for example, a solid-state imaging device (CMOS) equipped with a column parallel type analog-digital conversion device (hereinafter also abbreviated as ADC). It can also be configured as an image sensor.
  • CMOS solid-state imaging device
  • ADC column parallel type analog-digital conversion device
  • CMOS image a configuration example of a solid-state imaging device (CMOS image) equipped with column-parallel ADCs
  • CMOS image sensor a solid-state imaging device equipped with column parallel ADC
  • CMOS image sensor a solid-state imaging device including a second column ADC in which counters of all-bit binary codes are arranged in an array
  • the first and second ADCs in which a plurality of counters are arranged in an array have the following characteristic configuration. That is, in the present embodiment, the IR drop amount due to the counter operation is reduced, and the power supply voltage fluctuation amount is reduced and the low power supply voltage operation is easily realized. For example, a logical sum (OR) is taken by a clock supply path and a code shift path of a plurality of counters arranged in an array, and a pseudo count operation is performed before the counter clock is supplied, so that the count start code is intentionally Configured to stagger. As a result, the amount of IR drop can be reduced by distributing the current consumption during the count operation, the characteristic deterioration of the counter can be improved, and the image quality can be improved.
  • the IR drop can be reduced by intentionally shifting the count start code, which is effective in reducing the amount of power supply voltage fluctuation and improving the ability of low power supply voltage operation.
  • the intentional shift control of the count start code is simple, and since it is processed during a period outside the count operation, the counter characteristics are not affected and care is easy. Further, since no circuit is required for each array, the size impact is small.
  • FIG. 13 is a block diagram illustrating a configuration example of a solid-state imaging device (CMOS image sensor) with a column-parallel ADC according to the present embodiment.
  • FIG. 14 is a block diagram showing more specifically the main part of the solid-state imaging device (CMOS image sensor) with column-parallel ADC shown in FIG.
  • the solid-state imaging device 300 includes a pixel unit 310 as an imaging unit, a vertical scanning circuit 320, a horizontal transfer scanning circuit 330, a timing control circuit 340, and a column ADC 350 as a pixel signal readout unit.
  • the pixel signal readout unit includes a vertical scanning circuit 320 and the like.
  • the solid-state imaging device 300 includes a DAC and bias circuit 360 including a D / A converter 361, an amplifier circuit (S / A) 370, and a signal processing circuit 380.
  • the pixel unit 310, vertical scanning circuit (row selection circuit) 320, horizontal transfer scanning circuit 330, column ADC 350, DAC and bias circuit 360, and amplifier circuit (S / A) 370 are configured by analog circuits. Is done.
  • the timing control circuit 340 and the signal processing circuit 380 are configured by digital circuits.
  • the column ADC 350 has the following characteristic configuration.
  • the column ADC 350 for example, ORs the clock supply paths and code shift paths of a plurality of counters arranged in an array, and performs a pseudo count operation before supplying the counter clock to intentionally generate a count start code. Includes staggered configuration.
  • the amount of IR drop can be reduced by distributing the current consumption during the count operation, the characteristic deterioration of the counter can be improved, and the image quality can be improved.
  • the IR drop can be reduced by intentionally shifting the count start code, which is effective in reducing the amount of power supply voltage fluctuation and improving the ability of low power supply voltage operation.
  • the intentional shift control of the count start code is simple, and since it is processed during a period outside the count operation, the counter characteristics are not affected and care is easy. Further, since no circuit is required for each array, the size impact is small.
  • the pixel unit 310 includes photoelectric conversion elements (photodiodes) and in-pixel amplifiers. For example, pixels as shown in FIG. 12 are arranged in a two-dimensional shape (matrix shape) of m rows and n columns. Further, in the solid-state imaging device 300, the following circuit is arranged as a control circuit for sequentially reading out signals from the pixel unit 310. That is, in the solid-state imaging device 300, a timing control circuit 340 that generates an internal clock as a control circuit, a vertical scanning circuit (row selection circuit) 320 that controls row addresses and row scanning, and a horizontal that controls column addresses and column scanning. A transfer scanning circuit 330 is arranged.
  • the timing control circuit 340 generates timing signals necessary for signal processing of the pixel unit 310, the vertical scanning circuit 320, the horizontal transfer scanning circuit 330, the column ADC 350, the DAC and bias circuit 360, and the signal processing circuit 380.
  • the timing control circuit 340 includes a PLL circuit 341.
  • the PLL circuit 341 generates a reference clock PLLCK having a frequency of 900 MHz, for example, used for the counting operation of the column ADC 350.
  • the PLL circuit 341 outputs to a clock supply line LCK that supplies a clock to a gray code counter or one all-bit binary counter arranged in a plurality of columns of the column ADC 350.
  • the pixel unit 310 photoelectrically converts an image and a screen image for each pixel row by storing and discharging photons using a line shutter, and outputs an analog signal VSL to a column ADC 350 as a column processing circuit group.
  • the analog output of the pixel unit 310 is subjected to AD conversion using the reference signal (ramp signal) RAMP from the DAC 361 and digital CDS in each column unit, and a digital signal of several bits is output.
  • the horizontal transfer scanning circuit 330 performs simultaneous parallel transfer of several channels in order to ensure the transfer speed.
  • the signal processing circuit 380 at the subsequent stage performs correction of vertical line defects and point defects, signal clamp processing, and digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation.
  • the digital output of the signal processing circuit 380 is transmitted as an input of an ISP or a baseband LSI.
  • 15 and 16 are diagrams showing a basic configuration example of a first column ADC (column A / D converter) 350A according to the present embodiment.
  • the first column ADC 350A is configured as follows because the lower-order bits of each in-column ripple counter occupy most of the power consumption in the normal column ADC.
  • the first column ADC 350A does not count the lower-order bits in each column, and latches the output code of the N-bit gray code counter, which is arranged in one column and synchronized with the reference clock PLLCK, in each column. Adopt the configuration to do. Thereby, the AD conversion value is determined.
  • the reference clock PLLCK generated by the PLL circuit 341 of the timing control circuit 340 is input only to several units of the Gray code counter. For this reason, the wiring load is light and the operating frequency can be increased.
  • the count start code is started on the clock input line to the gray code counter so as to intentionally shift the count start code from the code shift path.
  • a shifting unit 410 is arranged.
  • the power consumption can be kept small because the lower bit count operation is not performed for each column.
  • a ripple count operation can be performed using the code (clock) of the counter output Nth bit. Thereby, in-column digital CDS (Correlated Double Sampling) can be performed, and the horizontal transfer wiring area can be reduced.
  • the first column ADC 350A can be configured to perform so-called vertical (V) direction addition in the column even for the latched lower bits by arranging an adder or the like in the column.
  • the first column ADC 350A of the present embodiment can reduce power consumption to about 1/8 as compared with the full bit ripple counter system having the same time resolution.
  • the first column ADC 350A according to the present embodiment is configured as an ADC having lower N bits and upper M bits.
  • the first column ADC 350A according to the present embodiment is configured as, for example, an ADC having lower 5 bits and upper 10 bits.
  • the first column ADC 350A has a plurality of ADC blocks 351-0 to 350-P including a plurality of columns. In other words, the first column ADC 150A is divided into a plurality of ADC blocks with a plurality of columns as one ADC block.
  • one gray code counter 300-1 to 300-P is arranged in each ADC block 350-1 to 350-P.
  • Gray code counters 300-1 to 200-P function as code conversion counters.
  • a column processing unit 500 that performs a comparison process, a lower bit latch, and an upper bit count operation is arranged for each column.
  • the column processing unit 500 compares the reference signal RAMP (Vslop), which is a ramp waveform with the slope changed by the DAC 161, and the analog signal VSL obtained from the pixel via the vertical signal line LSGN for each row line.
  • a comparator 510 is provided.
  • the column processing unit 500 includes a lower N-bit lower bit latch unit 520 that receives the output of the comparator 510 and the count results of the Gray code counters 400-1 to 400-P and latches the count value.
  • the column processing unit 500 includes an upper bit counter unit 530 for upper M bits that receives a latch output of the uppermost side lower bit latch circuit of the lower bit latch unit 520 and performs a counting operation.
  • the column processing unit 500 also includes a bit inconsistency prevention circuit that prevents bit inconsistency between the output of the most significant lower bit latch circuit and the least significant upper bit ripple counter circuit of the upper bit ripple counter 530. 540.
  • the lower bit latch unit 520 and the upper bit counter unit 530 form a latch counter unit. Further, the gray code counter 400 and the lower bit latch unit 520 form a first counter, and the upper bit counter unit 530 forms a second counter.
  • the reference signal RAMP is generated as a ramp waveform whose voltage value changes linearly with time, for example.
  • the comparator 510 of each column processing unit 500 compares the reference signal RAMP with the analog signal VSL read out from the addressed pixel of the pixel unit 310 to the vertical signal line LSGN.
  • the comparator 510 outputs the output signal VCO at a high level until the reference signal PAMP and the analog signal VSL match, and when they match, the level of the output signal VCO is inverted from a high level to a low level.
  • the latch operation of Gray codes GC [0] to GC “4” in the lower bit latch unit 520 is performed with the output level of the output signal VCO of the comparator 510 inverted as a trigger.
  • Each Gray code counter 400 is generated by the PLL circuit 141 of the timing control circuit 140 and propagates through the clock supply line LPLLCK.
  • the Gray code counter 400 receives a reference clock PLLCK having a frequency of fn (MHz) and is an N-bit Gray code GC that is a digital code. Is generated.
  • the plurality of N-bit Gray codes GC are formed as codes in which only one bit undergoes a level transition between logic [0] and logic [1].
  • the gray code counter 400 generates the lowest gray code GC [0] of the frequency (1/2) fn, generates the gray code GC [1] of the frequency (1/4) fn, and generates the frequency (1/8). ) Generate fn MHz gray code GC [2].
  • the gray code counter 400 generates the gray code GC [3] and the highest gray code GC [4] having the frequency (1/16) fn.
  • Each gray code counter 400 supplies the generated gray code to the lower bit latch units 520 for a plurality of columns included in the same ADC block 150-1 to 150-P.
  • the gray code counter 400 generates binary codes PG [0] to PG [4] at the falling edge of the input reference clock PLLCK, and generates an input clock and binary codes PG [[0] to PG [4]. Then, each bit is re-synchronized with the clock CK having the same frequency as the reference clock PLLCK and its inverted signal XCK, and the gray codes GC [0] to GC [4] are output.
  • Each gray code counter 400 supplies the generated gray code to the lower bit latch units 520 for a plurality of columns included in the same ADC block 150-1 to 150-P.
  • the sub inverter SIV is not arranged on the sub clock supply line SLCK. Since the gray code counter 400-2 of the ADC block 150-2 is connected via the main inverter MIV as a repeater, the sub-inverter SIV is disposed on the sub-clock supply line SLCK. The same configuration is applied hereinafter. By adopting such a configuration, transmission to the gray code counter 400 of the supply destination is maintained while maintaining approximately 50% while preventing the duty of the high-speed reference clock PLLCK having a frequency of about fn (MHz) from being lost. Can do.
  • FIG. 17 is a diagram illustrating a specific timing chart of control for intentionally shifting the count start code applied to the first column ADC.
  • FIG. 18 is a diagram conceptually showing how the instantaneous currents are reduced by averaging even when thousands of columns operate simultaneously in parallel by shifting the reflection timing as shown in FIG.
  • FIG. 19 is a diagram for explaining that power drops are averaged even when counters arranged in an array are operated simultaneously by shifting the reflection timing as shown in FIG.
  • FIG. 20 is a diagram illustrating a specific timing chart when the control for intentionally shifting the count start code is not performed as a comparative example.
  • the control to intentionally shift the count start code is that after the reset timing of the counter circuit (in this example, the gray code counter), multiple pulses are grouped as one group and different pulses are input in advance for each group, and the code at the start of counting is shifted. It ’s as simple as you want.
  • a start code shift pulse SPP generated under the control of the timing control circuit 340 is supplied to each count start shift unit 410 with a different number of pulses.
  • the simultaneous operation timing from all “0” to all “1” of the counter circuit corresponding to a plurality of columns (in this example, the Gray code counter) in which the power supply fluctuation is the largest can be distributed in the same manner.
  • both the lower bit gray code and upper bit binary code composite counter and the all bit binary code counter described later are effective.
  • the column A / D converter is composed of current fluctuation ⁇ I generated due to IR drop and the like and L component of the package due to simultaneous operation of the counters arranged in an array.
  • the current increases instantaneously because several thousand columns operate simultaneously in parallel.
  • FIG. 21 is a diagram illustrating a first configuration example of the count start shifting unit according to the present embodiment.
  • FIG. 22 is a diagram illustrating a clock supply unit to the Gray code counter when the count start shifting unit is not provided as a comparative example. 21 and 22 show an example in which there are two gray code counters for easy understanding.
  • a clock supply path LCK1 and a code shift path LSPP1 of a Gray code counter (counter circuit) are provided, and a logical sum (OR) that takes a logical sum of both paths in the count start shift circuits 410A-1 and 410A-2 ) Circuits 411-1 and -2 are arranged.
  • the code shift pulses SPP1 and SPP2 having different numbers of pulses generated outside are propagated to the code shift paths LSPP1-1 and LSPP1-2 corresponding to the respective groups.
  • the number of pulses of the code shift pulse SPP1 is 2
  • the number of pulses of the code shift pulse SPP2 is 1.
  • OR is performed on the clock supply path and the code shift path of the plurality of counters arranged in an array, and the counter is started by performing a pseudo count operation before supplying the counter clock. Shift the code intentionally.
  • the clock reflection timing to the upper bit binary code of the counter circuit corresponding to a plurality of columns is distributed. For this reason, the power supply fluctuation at the time of counting can be suppressed.
  • the simultaneous operation timing from all “0” to all “1” of the gray code counters corresponding to a plurality of columns, in which the power supply fluctuation is the largest, can be similarly distributed.
  • the gray code counters 400 arranged in an array operate simultaneously and in parallel.
  • FIG. 23 is a diagram illustrating a second configuration example of the count start shifting unit according to the present embodiment.
  • a code shift pulse SPP10 including a plurality of pulses is propagated through one main code shift path MLSPP1.
  • the main code shifting path MLSPP1 is branched into sub code shifting paths SLSSP1-1 and -2 at the input stages of the OR circuits 411-1 and -2 of each group.
  • pulse number adjustment units 412-1, 412-2,... For adjusting (deleting) the number of pulses preceding the branch region of the main code shifting path MLSPP1 are arranged.
  • a code shift pulse SPP10 having, for example, 16 pulses is propagated to the main code shift path MLSPP1. Then, for example, two pulses are deleted by the pulse number adjusting unit 412-1 in the first stage, and the code shift pulse of 14 pulses is branched to the sub code shift path SLSSP1-1 and supplied to the OR circuit 411-1. .
  • the code shift pulse SPP10 with the number of pulses reduced to 14 for example, two pulses are deleted by the pulse number adjustment unit 412-2 in the next stage, and the code shift pulse of 12 pulses is sub-code shift path SLSSP1-2. And is supplied to the OR circuit 4112-2.
  • the count start code is intentionally shifted by reducing the number of pulses each time the pulse is branched and performing a pseudo count operation before supplying the counter clock.
  • the count start shifting unit 410C having such a configuration is simple and has only a small size effect, having only one enabler composed of flip-flops 4121 and 4122 and an OR circuit 411.
  • the example of FIG. 24 has a simple circuit configuration in which a single pulse generated externally is input only to group 1, and the number of pulses is reduced internally and transmitted to the subsequent stage.
  • the present technology can be applied to a configuration in which the pulse is gradually increased.
  • FIG. 25 are diagrams schematically illustrating a CDS reading method in the case where the control for intentionally shifting the count start code is not employed and in the case where the control is employed.
  • FIG. 25A shows a case where control for intentionally shifting the count start code is not adopted
  • FIG. 25B shows a case where control for intentionally shifting the count start code is adopted.
  • the lower bit latch unit 520 arranged in each column inputs the lower bit latch circuits (LTC) 521 to 525 (52N) for latching the gray codes GC [0] to GC [4] and the output of the comparator 510.
  • the output of the most significant lower bit latch circuit 525 is supplied to the least significant ripple counter CT331 of the upper bit counter section 530 for the upper M bits via the bit inconsistency prevention circuit 540.
  • the ripple counters CT531 to CT540 are formed as up / down (U / D) counters.
  • the next-stage ripple counter CT532 is counted at the falling timing of the output signal of the previous-stage ripple counter CT531.
  • the count operation is performed at the falling timing of the output signal of the preceding ripple counter.
  • the ripple counter CT531 includes a flip-flop FF531 and an ORNAND gate ORNA531 arranged at the clock input stage of the flip-flop FF531.
  • the level of the node ND531 is switched from the low level to the high level by switching the second external control signal xRVDCK from the high level to the low level while the first external control signal HLDCK is held at the high level. Can do. Thereby, data can be inverted.
  • FIG. 31 is a diagram illustrating, as an example, a timing chart including state transition of output data when four ripple counters are connected in cascade.
  • the count-up operation is performed, and after the count value reaches “6”, the second external control signal xRVDCK is switched from the high level to the low level while the first external control signal HLDCK is held at the high level. Data inversion. As a result, the count is switched to “-7”.
  • the signal processing circuit 380 basically includes upper bits BIN [14: 5], which is binary data that has been CDS in advance, and a P-phase gray code GC. P [4: 0] and D-phase Gray code GC D [4: 0] is input.
  • the signal processing circuit 380 includes a conversion circuit 181 from a Gray code to a binary code.
  • the conversion circuit 381 includes a P-phase gray code GC. P [4: 0] is the binary code BC Convert to P [4: 0].
  • the conversion circuit 381 includes a D-phase gray code GC. D [4: 0] is the binary code BC Convert to D [4: 0].
  • the signal processing circuit 380 uses the upper bits BIN [14: 5] and the D-phase binary code BC D [4: 0] is added. Then, in the subtraction unit 383, the signal processing circuit 380 performs the P-phase binary code BC from the addition result S182 of the addition unit 382. Subtract P [4: 0]. Further, the signal processing circuit 380 adds the initial value FV (32 in the present embodiment) to the subtraction result of the subtracter in the adder 384, so that the data CDS subjected to the overall CDS operation is added. DATA [14: 0] is obtained.
  • FIG. 34 is a circuit diagram showing a configuration example of a CDS processing unit that performs CDS processing by adding latch data of a lower bit latch circuit in a column.
  • the CDS processing unit 527 includes flip-flops FF521, FF522, FF523 (, FF524, FF525) as up / down counters in addition to the code latch units CLT521 to LT52N (shown here up to CLT523).
  • the CDS processing unit 527 includes 2-input NAND gates NA521, NA522, NA523 (, NA524, NA525) and EXOR gates EX521, EX522 (, EX523, EX524) as code conversion circuits.
  • the lower bits are converted into binary codes BD [1] to BD [5] by taking the exclusive OR (EXOR) of the gray code GC latched in its own stage and the preceding binary code BD. Is done. That is, the Gray code GC “1” latched in the code latch unit CLT 522 of the lower bit latch circuit 522 is converted into the binary code BD [1] by the EXOR gate EX521 taking the binary code BD [0] and EXOR of the previous stage.
  • the lowest binary code BD [1] is supplied to the first input terminal of the NAND gate NA522.
  • the pulse signal CNTPLS [1] is supplied to the second input terminal of the NAND gate NA522.
  • the output terminal of the NAND gate NA522 is connected to the terminal RCK of the flip-flop FF522.
  • the inverted output terminal XQ of the flip-flop FF 522 is connected to its own data input terminal D and the clock terminal of the next-stage flip-flop FF 523.
  • the flip-flop FF 522 outputs a carry when the latch data changes from “0” to “1”.
  • the gray code GC “2” latched in the code latch unit CLT 523 of the lower bit latch circuit 523 is converted into the binary code BD [2] by the EXOR gate EX522 taking the binary code BD [1] and EXOR of the previous stage.
  • the lowest order binary code BD [2] is supplied to the first input terminal of the NAND gate NA523.
  • the pulse signal CNTPLS [2] is supplied to the second input terminal of the NAND gate NA523.
  • the output terminal of the NAND gate NA523 is connected to the terminal RCK of the flip-flop FF523.
  • the inverted output terminal XQ of the flip-flop FF 522 is connected to its own data input terminal D and the clock terminal of the next-stage flip-flop FF 523.
  • the flip-flop FF 523 outputs a carry when the latch data changes from “0” to “1”. Thereafter, the same processing is performed in the lower bit latch circuits 524 and 525.
  • the pulse signals CNTPLS [0], [1], “2”, [3], [4] are input one pulse at a time.
  • the first column ADC according to the present embodiment can obtain the following effects by adopting the control for intentionally shifting the count start code. That is, in the present embodiment, the IR drop amount due to the counter operation is reduced, and the power supply voltage fluctuation amount is reduced and the low power supply voltage operation is easily realized. For example, a logical sum (OR) is taken by a clock supply path and a code shift path of a plurality of counters arranged in an array, and a pseudo count operation is performed before the counter clock is supplied, so that the count start code is intentionally Configured to stagger. As a result, the amount of IR drop can be reduced by distributing the current consumption during the count operation, the characteristic deterioration of the counter can be improved, and the image quality can be improved.
  • the IR drop can be reduced by intentionally shifting the count start code, which is effective in reducing the amount of power supply voltage fluctuation and improving the ability of low power supply voltage operation.
  • intentionally shifting the count start code By intentionally shifting the count start code, the peak of the instantaneous current ⁇ I can be dispersed, and an increase in chip size due to the addition of a pad can be avoided.
  • the intentional shift control of the count start code is simple, and since it is processed during a period outside the count operation, the counter characteristics are not affected and care is easy. Further, since no circuit is required for each array, the size impact is small.
  • the first column ADC 350 is configured as follows because the lower-order bits of the in-column ripple counter occupy most of the power consumption in the normal column ADC.
  • the column ADC 350 is configured to latch the output code of the N-bit gray code counter 400 that performs counting in synchronization with the reference clock PLLCK arranged in one column, without counting the lower-order bits in each column. Is adopted. Thereby, the AD conversion value is determined.
  • the reference clock PLLCK generated by the PLL circuit of the timing control circuit 340 is input only to a few units of the Gray code counter. For this reason, the wiring load is light and the operating frequency can be increased.
  • the power consumption can be suppressed small because the lower bit count operation is not performed for each column.
  • a ripple count operation can be performed on the counter higher-order bits using a code (clock) of the counter output Nth bit.
  • the column ADC 350 can be configured to perform so-called vertical (V) direction addition in the column for the latched lower bits by arranging an adder or the like in the column.
  • the column ADC 350 of the present embodiment can reduce power consumption to about 1/8 compared with the full bit ripple counter method in the case of having the same time resolution.
  • FIG. 35 is a diagram showing another configuration example of the main part of the solid-state imaging device (CMOS image sensor) equipped with the column parallel ADC of FIG. 13, and is a second column ADC (column A / D conversion) according to the present embodiment. It is a figure which shows the basic structural example of a container.
  • the configuration of the second column ADC 350B is described with reference numeral 650.
  • the second column ADC 650 (350B), a plurality of single-slope ADCs each having a comparator 651, a counter 652, and a latch 653 are arranged.
  • the comparator 651 generates a reference voltage Vslop, which is a ramp waveform (RAMP) obtained by changing the reference voltage generated by the DAC 361 in a stepped manner, and an analog signal obtained from the pixel via the vertical signal line LSGN for each row line. Compare.
  • the counter 652 counts the comparison time of the comparator 651.
  • the second column ADC 650 has an n-bit digital signal conversion function and is arranged for each vertical signal line (column line) to constitute a column parallel ADC block.
  • the output of each latch 653 is connected to a horizontal transfer line LTRF having a width of 2n bits, for example. Then, 2n amplifier circuits 370 and signal processing circuits 380 corresponding to the horizontal transfer line LTRF are arranged.
  • an analog signal (potential VSL) read out to the signal line LSGN is a reference voltage Vslop (a linearly changing slope waveform having a certain slope) by a comparator 651 arranged for each column. To be compared. At this time, like the comparator 651, the counter 652 arranged for each column is operating, and the potential Vslop of the ramp waveform RAMP and the counter value change while taking a one-to-one correspondence, thereby causing the potential of the signal line LSGN. (Analog signal) VSL is converted into a digital signal.
  • the change in the reference voltage Vslop is to convert the change in voltage into a change in time, and is converted into a digital value by counting the time in a certain period (clock).
  • the output of the comparator 651 is inverted, the input clock of the counter 652 is stopped, and AD conversion is completed.
  • the data held in the latch 353 is input to the signal processing circuit 380 through the horizontal transfer line LTRF and the amplifier circuit 370 by the horizontal transfer scanning circuit 330, and a two-dimensional image is generated. In this way, column parallel output processing is performed.
  • FIG. 36 is a diagram illustrating a specific timing chart of control for intentionally shifting the count start code applied to the second column ADC.
  • the power supply fluctuation at the time of counting can be suppressed.
  • the simultaneous operation timing from all “0” to all “1” of the counter circuit corresponding to a plurality of columns (in this example, the Gray code counter) in which the power supply fluctuation is the largest can be distributed in the same manner.
  • both the lower bit gray code and upper bit binary code composite counter and the all bit binary code counter described later are effective.
  • FIG. 37 is a diagram illustrating a first configuration example of a count start shifting unit applicable to the second column ADC according to the present embodiment.
  • the first configuration example is the same as the configuration in FIG. That is, the configuration of FIG. 21 is also provided with a clock supply path LCK1 and a code shift path LSPP1 of the counter circuit, and a logical sum (OR) circuit 411 that takes the logical sum of both paths in the count start shift circuits 410C-1 and 410C-2. 1, 411-2 are arranged. Here, detailed description thereof is omitted.
  • FIG. 38 is a diagram illustrating a second configuration example of the count start shifting unit applicable to the second column ADC according to the present embodiment.
  • FIG. 39 are diagrams schematically illustrating a CDS reading method in the case where the control for intentionally shifting the count start code is not employed in the second column ADC and in the case where the control is employed.
  • 39A shows a case where control for intentionally shifting the count start code is not employed
  • FIG. 39B shows a case where control for intentionally shifting the count start code is employed.
  • the amount of IR drop can be reduced by distributing the current consumption during the count operation, the characteristic deterioration of the counter can be improved, and the image quality can be improved.
  • the IR drop can be reduced by intentionally shifting the count start code, which is effective in reducing the amount of power supply voltage fluctuation and improving the ability of low power supply voltage operation.
  • intentionally shifting the count start code By intentionally shifting the count start code, the peak of the instantaneous current ⁇ I can be dispersed, and an increase in chip size due to the addition of a pad can be avoided.
  • the intentional shift control of the count start code is simple, and since it is processed during a period outside the count operation, the counter characteristics are not affected and care is easy. Further, since no circuit is required for each array, the size impact is small.
  • the pixel unit 310 is basically disposed on the first chip 110D.
  • a row selection circuit 320, a horizontal transfer scanning circuit 330, a timing control circuit 340, a comparator 651 of a column ADC 650, a counter 652, a latch 653, and a DAC (ramp signal generator) 361 are arranged on the second chip 120D.
  • a pixel driving signal, a pixel (sensor) analog readout signal, a power supply voltage, and the like are transmitted and received between the first chip 110D and the second chip 120D through the TCV formed on the first chip 110D.
  • the current source IS that forms the source follower and the amplification transistor of the pixel arranged on the first chip 110D is arranged on the second chip 120D.
  • FIG. 41 is a diagram showing an example in which TCVs that transmit discrete-time analog signals are concentrated and arranged separately from TCVs that transmit digital signals.
  • FIG. 44 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the drive circuit 830 includes a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive circuits in the imaging device 810, and drives the imaging device 810 with a predetermined timing signal. .
  • the signal processing circuit 840 performs predetermined signal processing on the output signal of the imaging device 810.
  • the image signal processed by the signal processing circuit 840 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 840 is displayed as a moving image on a monitor including a liquid crystal display.
  • a high-precision camera can be realized by mounting the above-described solid-state imaging device 300 as the imaging device 810 in an imaging device such as a digital still camera.
  • this technique can take the following structures.
  • a plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal;
  • a plurality of counters arranged corresponding to one or a plurality of columns and generating a digital code in response to a reference clock;
  • the counter starts a pseudo counting operation, and among the plurality of counters, a count start shifting unit that shifts the count start codes of at least two or more counters;
  • a column A / D converter The counting start shifting part is The column A / D converter according to (1), wherein a code shift pulse having a different number of pulses is input to each counter before the reference clock is supplied to the counter.
  • a pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels,
  • the pixel signal readout unit is A column A / D converter that converts the read analog signal into a digital signal;
  • the column A / D converter is A plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal;
  • a plurality of counters arranged corresponding to one or a plurality of columns and generating a digital code in response to a reference clock; Before the reference clock is supplied to the counter, the counter starts a pseudo counting operation, and among the plurality of counters, a count start shifting unit that shifts the count start codes of at least two or more counters; Including a solid-state imaging device.
  • a pixel portion in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix;
  • a pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels;
  • a second chip, The pixel signal readout unit is A column A / D converter that converts the read analog signal into a digital signal;
  • the column A / D converter is A plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal;
  • a plurality of counters arranged corresponding to one or a plurality of columns and generating a digital code in response to a reference clock; Before the reference clock is supplied to the counter, the counter starts a pseudo counting operation, and among the plurality of counters, a count start shifting unit that shifts the count start codes of at least two or more counters;
  • the first chip and the second chip have a laminated structure bonded together,
  • the first chip is The pixel array
  • the counting start shifting part is The solid-state imaging device according to (11) or (12), wherein the code shift pulse having a different number of pulses is input to each counter before the reference clock is supplied to the counter.
  • the counting start shifting part is The solid-state imaging device according to any one of (11) to (13), further including a logic circuit that selects the reference clock and the code shift pulse and inputs the selected clock to the counter.
  • the counting start shifting part is The solid-state imaging device according to (14), further including a pulse number adjusting unit that adjusts the number of the code shifting pulses propagated through the code shifting path and supplies the code shifting pulse to the corresponding logic circuit.
  • the code counter Generate the digital code by counting based on the reference clock, Each of the plurality of column processing units is A plurality of comparators for comparing the reference voltage of the ramp waveform whose voltage value changes with time and the input voltage; A latch counter unit that latches the digital code generated by the code counter in response to the inverted output signal of the comparator triggered by the inverted output signal of the comparator.
  • the solid-state imaging device according to any one of (16).
  • the solid-state imaging device is A pixel unit in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix; A pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels, The pixel signal readout unit is A column A / D converter that converts the read analog signal into a digital signal; The column A / D converter is A plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal; A plurality of counters arranged corresponding to one or a plurality of columns and generating a digital code in response to a reference clock; Before the reference clock is supplied to the counter, the counter starts a pseudo counting operation, and among the plurality of counters, a count start shifting unit that shifts the count start codes of at least two or more counters; Including camera system.
  • the solid-state imaging device is A pixel unit in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix; A pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels; A first chip; A second chip, The pixel signal readout unit is A column A / D converter that converts the read analog signal into a digital signal; The column A / D converter is A plurality of column processing units including an analog / digital (A / D) conversion function for converting an analog signal into a digital signal; A plurality of counters arranged corresponding to one or a plurality of columns and generating a digital code in response to a reference clock; Before the reference clock is supplied to the counter, the counter starts a pseudo counting operation, and among the plurality of counters, a count start shifting unit that shifts the count start codes of at least two or more counters; Including The first chip and
  • 100, 100A to 100G Semiconductor device, 110, 110A to 110G: First chip (analog chip), 111 (-0, -1, ...) ... Sensor, 112 (-0,- 1, ...) ... sample hold (SH) circuit, 113 (-0, -1, ...) ... amplifier, 114 (-0, -1, 7) ... TCV ( Via), 115 ( ⁇ 0, ⁇ 1, so.. Sampling switch, 120, 120A to 120G... Second chip (logic chip, digital chip), 121 ( ⁇ 0, ⁇ 1,. ..) Sampling switch, 122 (-0, -1,...) ... Quantizer, 123 ... Signal processing circuit, 124 (-0, -1, ...) ...

Abstract

　本発明は、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、電源電圧変動量の低減、および低電源電圧動作を容易に実現することができるようにするカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像装置、およびカメラシステムに関する。 カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、カウンタに基準クロックが供給される前に、カウンタに疑似的なカウント動作を行わせて、複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む。

Description

カラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像装置およびカメラシステム
　本発明は、ＣＭＯＳイメージセンサ等の固体撮像装置等に適用可能なカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像装置およびカメラシステムに関するものである。
　複数の画素を２次元配列で設けた画素部を有し、この画素部の各画素で読み取った画素信号を各画素列毎に順次読み出し、各列信号にＣＤＳ処理などを施して画像信号に変換して出力するＣＭＯＳイメージセンサが提供されている。
　ＣＭＯＳイメージセンサは、各画素毎に浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
　これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
　列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
　その最も進んだ形態のひとつが列毎にアナログ－デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
　このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
　図１は、列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
　この固体撮像装置１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
　さらに、固体撮像装置１は、デジタル－アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）６、およびアンプ回路（Ｓ／Ａ）７を有する。
　画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリクス状（行列状）に配置されて構成される。
　カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
　各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照信号を階段状に変化させたランプ波形（ＲＡＭＰ）である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器５１－１を有する。
　さらに、各カラム処理回路５１は、比較器５１－１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ５１－２を有する。
　カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８－１～８－ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
　各メモリ５１－２の出力は、たとえばｋビット幅の水平転送線９に接続されている。
　そして、水平転送線９に対応したｋ個のアンプ回路７が配置される。
　図２は、図１の回路のタイミングチャートを示す図である。
　各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１－１でたとえば階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
　このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器５１－１の出力が反転するまで基準クロックＣＫを用いてカウンタラッチ５１－２でカウントが行われる。これにより、垂直信号線８の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。このとき、カウンタはフルビットリップルカウンタとして構成される。
　このＡＤ変換は、１度の読出しで２回行われる。
　１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（－１～－ｎ）に読み出され、ＡＤ変換が実行される。
　このリセットレベルＰ相には画素毎のばらつきが含まれる。
　２回目は各単位画素２１で光電変換された信号が垂直信号線８（－１～－ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
　このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル－Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
　デジタル信号に変換された信号はカウンタラッチ５１－２に記録され、水平（列）転送走査回路４により、順番に水平転送線９を介してアンプ回路７に読み出され、最終的に出力される。
　このようにして、列並列出力処理が行われる。
特開２００５－２７８１３５号公報 特開２０１１－２３４３２６号公報
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
　上述したように、一般的な列並列読み出しを行う電圧スロープ方式の固体撮像装置においては、全カラム列にそれぞれ配置されたリップルカウンタにＡＤ分解能を決める基準クロックＣＫを入力し、カラム毎のカウント動作を行っている。この場合、カウンタは全ビットバイナリコードのカウンタとして構成される。
　このため、クロック周波数が高くなり、水平カラム数が大きくなると、各カラムにおけるカウンタで消費する電力が大きくなり、製品性を損なうと同時にＩＲドロップ等による動作マージンの低下等の弊害を生じる。
　また、基準クロック配線の負荷が大きいことで、高速な基準クロックになるほどクロックデューティ劣化が大きくなりＡＤ分解能の限界が生じる。
　このような状況に対応して、下位ビットグレイコードおよび上位ビットバイナリコードする複合カウンタを適用して消費電力を大幅に低減することが可能なカラムＡ／Ｄ変換器が提案されている（特許文献２参照）。
　ところで、上述したように、カウンタがアレイ状に配置されたカラムＡ／Ｄ変換器は、下位ビットグレイコードおよび上位ビットバイナリコードする複合カウンタや、全ビットバイナリコードのカウンタにおいて、以下の不利益がある。
　図３および図４に示すように、アレイ状に配置されたカウンタが同時動作することによってＩＲドロップ等に起因して発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶ（＝－Ｌ×Δｄｉ/Δｔ）が発生する。
　カラムＡ／Ｄ変換器では、図３に示すように、数千カラムが同時並列的に動作することから瞬時に電流が増大する。
　この低減策として、電源強化を目的としたパッド（ＰＡＤ）追加や配線強化といった影響を受けないようにする対策を行ってきたが、チップサイズの増大を招く等の不利益がある。
　本発明は、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、電源電圧変動量の低減、および低電源電圧動作を容易に実現することが可能なカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像装置、およびカメラシステムを提供することにある。
　本発明の第１の観点のカラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を有する。
　本発明の第２の観点のカラムＡ／Ｄ変換方法は、カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部においてＡＤ変換を行うに際し、上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらしておき、上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてＡＤ変換を行う。
　本発明の第３の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む。
　また、本発明の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、第１チップと、第２チップと、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、上記ビアを通して接続されている。
　本発明の第４の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む。
　また、本発明のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、第１チップと、第２チップと、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、上記ビアを通して接続されている。
　本発明によれば、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、電源電圧変動量の低減、および低電源電圧動作を容易に実現することができる。
列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の回路のタイミングチャートを示す図である。 数千カラムが同時並列的に動作することから瞬時に電流が増大する様子を概念的に示す図である。 アレイ状に配置されたカウンタが同時動作することによって発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶが発生することを説明するための図である。 本技術の実施形態に係る半導体装置の積層構造の一例を示す図である。 本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。 本実施形態に係る半導体装置の信号の時間的関係を示す図である。 本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。 本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。 図９の半導体装置の動作を時間軸の波形で、隣接カラムからの干渉を低減できること示す図である。 本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。 本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す第１図である。 本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す第２図である。 第１のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。 図１７のように反映タイミングをずらすことにより、数千カラムが同時並列的に動作した場合でも瞬時電流を平均化させて小さくなる様子を概念的に示す図である。 図１７のように反映タイミングをずらすことにより、アレイ状に配置されたカウンタが同時動作した場合でも電源ドロップが平均化されることを説明するための図である。 比較例として、カウント開始コードを意図的にずらす制御を行う場合の具体的なタイミングチャートを示す図である。 本実施形態に係る第１のカラムＡＤＣに適用されるカウント開始ずらし部の第１の構成例を示す図である。 比較例としてカウント開始ずらし部を持たない場合のグレイコードカウンタへのクロック供給部を示す図である。 本実施形態に係る第１のカラムＡＤＣに適用されるカウント開始ずらし部の第２の構成例を示す図である。 本実施形態に係るカウント開始ずらし部のパルス数調整部を含む具体的な構成例を示す回路図である。 カウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。 本実施形態に係るグレイコードカウンタの出力、下位ビットラッチ部および上位ビットリップルカウンタの基本的な配置関係を示す図である。 本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。 本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延ＶＣＯ駆動について説明するための図である。 本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。 図２９のリップルカウンタにおけるＰ相およびＤ相切り替え時のデータ反転機能を説明するための図である。 ４つのリップルカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートを一例として示す図である。 本実施形態における後段の信号処理回路におけるＣＳＤ演算処理を模式的に示す図である。 本実施形態におけるバイナリデータとグレイコードのＣＤＳ演算処理の具体例を示す図である。 下位ビットラッチ回路のラッチデータをカラム内で加算処理してＣＤＳ処理を行うＣＤＳ処理部の構成例を示す回路図である。 図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部の他の構成例を示す図であって、本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す図ある。 第２のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。 本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第１の構成例を示す図である。 本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第２の構成例を示す図である。 第２のカラムＡＤＣにカウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。 離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。 本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
　以下、本技術の実施形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１　半導体装置における第１の配置構成例
１．２　半導体装置における第２の配置構成例
１．３　半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１　固体撮像装置の基本的な構成例
２．２　列並列ＡＤＣ搭載固体撮像装置の全体構成例
２．３　第１のカラムＡＤＣの基本構成例
２．４　グレイコードカウンタの構成例
２．５　カウント開始コードを意図的にずらす制御の概要
２．６　カウント開始ずらし部の第１の構成例
２．７　カウント開始ずらし部の第２の構成例
２．８　下位ビットラッチ部および上位ビットリップルカウンタの構成例
２．９　第２のカラムＡＤＣの基本構成例
３．１　固体撮像装置における第１の配置構成例
３．２　固体撮像装置における第２の配置構成例
３．３　固体撮像装置における第２の配置構成例
４．カメラシステムの構成例
＜１．半導体装置の概要＞
　図５は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
　本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
　以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
　そして、入力波形に与える誤差を低減でき、消費電流、雑音、面積の増大を招くことなく精度の向上を図れ、ＡＤ変換器誤差や画質劣化を抑止することが可能で、固体撮像装置に適用可能なシングルスロープ型ＡＤ変換器の具体的な構成例について詳細に説明する。
　半導体装置１００は、図５に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
　積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）により電気的に接続される。
　この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
　上下２チップの積層構造において、第１チップ１１０はアイレ状に複数のセンサが配置されたアナログチップ（センサチップ）で構成される。
　第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
　ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
　そして、本実施形態に係る２チップの積層構造を有する半導体装置１００は、以下の特徴的な構成を有する。
　第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
　ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
　たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
　第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
＜１．１　半導体装置における第１の配置構成例＞
　図６は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
　図６の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
　第１チップ１１０Ａには、アレイ状に配置された複数のセンサ１１１（－０，－１、・・・）、各センサ１１１（－０，－１、・・・）の出力アナログ信号（センサ信号）を伝送する第１信号線ＬＳＧ１（－０，－１、・・・）が形成されている。
　第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（－０，－１、・・・）には、各センサ１１１（－０，－１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（－０，－１、・・・）が配置されている。　第１信号線ＬＳＧ１（－０，－１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（－０，－１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（－０，－１、・・・）が配置されている。
　そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（－０，－１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（－０，－１、・・・）が形成されている。
　なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
　第２チップ１２０Ａには、第１チップ１１０Ａに形成された各ＴＣＶ１１４に接続された第２信号線ＬＳＧ２（－０，－１、・・・）を形成されている。
　各第２信号線ＬＳＧ２（－０，－１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（－０，－１、・・・）が配置されている。
　各第２信号線ＬＳＧ２（－０，－１、・・・）には、サンプリングスイッチ１２１（－０，－１、・・・）でサンプリングされた信号を量子化する量子化器１２２（－０，－１、・・・）が配置されている。
　第２チップ１２０Ａには、各量子化器１２２（－１，－２、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
　半導体装置１００Ａにおいて、各センサ１１１から出力される信号は、ＳＨ回路１１２でサンプルホールドされ、アンプ１１３を介してＴＣＶ１１４に伝送される。
　ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
　ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
　本技術ではＴＣＶ１１４を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
　この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
　ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
　図７の（Ａ）～（Ｃ）は、本実施形態に係る半導体装置の信号の時間的関係を示す図である。
　図７の（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図７の（Ｂ）は第１クロックＣＬＫ１１を、図７の（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
　今、ＴＣＶ１１４を介して伝送される離散時間アナログ信号のノードＮＤ１１に着目する。
　第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
　ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮ１２にセンサからの信号出力タイミングがずれた場合については、図７の（Ａ）に示すようにノードＮ１１の信号に干渉に起因するヒゲが発生する。
　しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
　この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
＜１．２　半導体装置における第２の配置構成例＞
　図８は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
　図８の半導体装置１００Ｂが図２の半導体装置１００Ａと異なる点は以下の通りである。
　すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（－０，－１、・・・）に配置されるサンプリングスイッチ１２１（－０，－１、・・・）と量子化器１２２（－０，－１、・・・）の配置位置（接続位置）が逆になっている。
　本技術における第２クロックＣＬＫ１２のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器１２２に接続されたサンプリングスイッチ１２１というように順番を入れ替えても構わない。
　この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
　図６のような構成をとった場合、サンプリングスイッチ１２１がオフにあるとき（切れるとき）にｋＴ/Ｃノイズが発生し、これが問題となるおそれがあるが、図８の構成であればｋＴ/Ｃノイズが発生しない。
＜１．３　半導体装置における第３の配置構成例＞
　図９は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
　図９の半導体装置１００Ｃが図６および図７の半導体装置１００Ａ，１００Ｂと異なる点は以下の通りである。
　すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（－０，－１、・・・）およびカウンタ１２５（－０，－１、・・・）が設けられている。
　この第２チップ１２０Ｃにおいては、ランプ信号ＲＡＭＰとＴＣＶ１１４を伝送されたセンサ信号を比較器１２４により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ１２５で量子化する。
　この場合に図７と同様の原理で隣接カラムからの干渉を低減できることを図１０に示す。図９の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２５でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２５が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
　ここで図１０に示すように、信号出力ＬＳＧＯ-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図７と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
＜２．固体撮像装置の概要＞
　本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
＜２．１　固体撮像装置の基本的な構成＞
　図１１は、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。
　図１１のＣＭＯＳイメージセンサ２００は、画素部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
　そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
　この半導体装置としてのＣＭＯＳイメージセンサ２００は、図５の積層構造が採用される。
　本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置され、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
　そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
　画素部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
　図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
　この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
　そして、画素回路２１０Ａは、この１個の光電変換素子（受光部）２１１に対して、転送トランジスタ（転送ゲート）２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
　光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
　これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
　これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
　フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
　増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
　このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
　そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
　選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
　これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
　画素部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
　ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
　これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
　このような構成を有する画素部２１０は、上述したように、信号配線および制御配線を含んで第１チップ１１０に形成される。
　そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
　行選択回路２２０は、画素部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
　行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
　カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
　カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
［列並列ＡＤＣ搭載固体撮像装置の構成例］
　なお、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）は、特に限定されないが、たとえば列並列型のアナログ－デジタル変換装置（以下、ＡＤＣと略すこともある）を搭載した固体撮像装置（ＣＭＯＳイメージセンサ）として構成することも可能である。
　以下、列並列型のＡＤＣを搭載した固体撮像装置（ＣＭＯＳイメージ）の構成例について説明する。
　ここでは、まず、列並列ＡＤＣ搭載固体撮像装置の全体の構成例について説明する、その後、下位ビットグレイコードおよび上位ビットバイナリコードする複合カウンタがアレイ状に配置された第１のカラムＡＤＣを含む第１の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
　その後に、全ビットバイナリコードのカウンタがアレイ状に配置された第２のカラムＡＤＣを含む第２の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
　本実施形態においては、複数のカウンタがアレイ状に配列される第１および第２のＡＤＣにおいて、以下の特徴的な構成を有する。
　すなわち、本実施形態においては、カウンタ動作によるＩＲドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
　たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和（ＯＲ）をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
　これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
　カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
　後で述べるように、カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
　また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
＜２．２　列並列ＡＤＣ搭載固体撮像装置の全体構成例＞
　図１３は、本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
　図１４は、図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
　この固体撮像装置３００は、図１３および図１４に示すように、撮像部としての画素部３１０、垂直走査回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、および画素信号読み出し部としてのカラムＡＤＣ３５０を有する。なお、画素信号読み出し部は、垂直走査回路３２０等を含んで構成される。
　固体撮像装置３００は、Ｄ／Ａ変換器３６１を含むＤＡＣおよびバイアス回路３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理回路３８０を有する。
　これらの構成要素のうち、画素部３１０、垂直走査回路（行選択回路）３２０、水平転送走査回路３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、並びにアンプ回路（Ｓ／Ａ）３７０はアナログ回路により構成される。
　また、タイミング制御回路３４０、および信号処理回路３８０はデジタル回路により構成される。
　本実施形態に係るカラムＡＤＣ３５０は、上述したように、以下の特徴的な構成を有する。
　カラムＡＤＣ３５０は、たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路でＯＲをとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす構成を含む。
　これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
　カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
　後で述べるように、カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
　また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
　画素部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図１２に示すような画素がｍ行ｎ列の２次元状（マトリクス状）に配列されている。
　また、固体撮像装置３００においては、画素部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
　すなわち、固体撮像装置３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する垂直走査回路（行選択回路）３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
　タイミング制御回路３４０は、画素部３１０、垂直走査回路３２０、水平転送走査回路３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、信号処理回路３８０の信号処理に必要なタイミング信号を生成する。
　また、タイミング制御回路３４０は、ＰＬＬ回路３４１を含む。
　ＰＬＬ回路３４１は、カラムＡＤＣ３５０のカウント動作に用いられる、たとえば周波数９００ＭＨｚの基準クロックＰＬＬＣＫを生成する。
　ＰＬＬ回路３４１は、カラムＡＤＣ３５０の複数カラムに一つ配置されるグレイコードカウンタ、あるいは全ビットバイナリカウンタにクロックを供給するクロック供給線ＬＣＫに出力する。
　画素部３１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群としてのカラムＡＤＣ３５０に出力する。
　カラムＡＤＣ３５０では、各カラム部でそれぞれ、画素部３１０のアナログ出力をＤＡＣ３６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＤ変換、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
　水平転送走査回路３３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
　後段の信号処理回路３８０では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
　本実施形態の固体撮像装置３００においては、信号処理回路３８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。
　以下、本実施形態に係る特徴的な構成を有するカラムＡＤＣ１５０の構成、機能について詳細に説明する。
＜２．３　第１のカラムＡＤＣの基本構成例＞
　図１５および図１６は、本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ａの基本的な構成例を示す図である。
　第１のカラムＡＤＣ３５０Ａは、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
　第１のカラムＡＤＣ３５０Ａは、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
　本実施形態に係る第１のカラムＡＤＣ３５０Ａにおいては、タイミング制御回路３４０のＰＬＬ回路３４１で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
　このため、配線負荷が軽く、動作周波数を大きくすることができる。
　本実施形態では、このとき、クロック供給前に疑似的なカウント動作を行わせるために、コードずらし経路より、カウント開始コードを意図的にずらすように、グレイコードカウンタへのクロック入力ラインにカウント開始ずらし部４１０が配置される。
　また、本実施形態のカラムＡＤＣ３５０Ａにおいては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
　第１のカラムＡＤＣ３５０Ａにおいては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
　これにより、カラム内デジタルＣＤＳ（Correlated Double Sampling；相関二重サンプリング）を行うことができ、水平転送配線面積を抑えることも可能としている。
　また、第１のカラムＡＤＣ３５０Ａは、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
　本実施形態の第１のカラムＡＤＣ３５０Ａは、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。
　本実施形態に係る第１のカラムＡＤＣ３５０Ａは、下位Ｎビット、上位ＭビットのＡＤＣとして構成される。
　本実施形態に係る第１のカラムＡＤＣ３５０Ａは、たとえば下位５ビット、上位１０ビットのＡＤＣとして構成される。
　第１のカラムＡＤＣ３５０Ａは、複数カラムを含む複数のＡＤＣブロック３５１－０～３５０－Ｐに有する。換言すれば、第１のカラムＡＤＣ１５０Ａは、複数のカラムを一つのＡＤＣブロックとして複数のＡＤＣブロックに区分けされている。
　第１のカラムＡＤＣ３５０Ａは、各ＡＤＣブロック３５０－１～３５０－Ｐに一つのグレイコードカウンタ３００－１～３００－Ｐが配置されている。グレイコードカウンタ３００－１～２００－Ｐは、コード変換カウンタとして機能する。
　各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部５００が配置されている。
　カラム処理部５００は、ＤＡＣ１６１により生成される傾きを変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号ＶＳＬとを比較する比較器（コンパレータ）５１０を有する。
　カラム処理部５００は、比較器５１０の出力およびグレイコードカウンタ４００－１～４００－Ｐのカウント結果を受けてカウント値をラッチする下位Ｎビットの下位ビットラッチ部５２０を有する。
　カラム処理部５００は、下位ビットラッチ部５２０の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Ｍビット用の上位ビットカウンタ部５３０を有する。
　また、カラム処理部５００は、最上位側下位ビットラッチ回路の出力と上位ビットリップルカウンタ５３０の最下位側上位ビットリップルカウンタ回路との間に、ビット非整合性を防止するビット非整合性防止回路５４０を有する。
　なお、下位ビットラッチ部５２０と上位ビットカウンタ部５３０によりラッチカウンタ部が形成される。
　また、グレイコードカウンタ４００と下位ビットラッチ部５２０により第１のカウンタが形成され、上位ビットカウンタ部５３０により第２のカウンタが形成される。
　本実施形態においては、参照信号ＲＡＭＰは、時間とともに電圧値がたとえば線形に変化するランプ波形として生成される。
　各カラム処理部５００の比較器５１０は、この参照信号ＲＡＭＰと画素部３１０のアドレス指定された画素から垂直信号線ＬＳＧＮに読み出されたアナログ信号ＶＳＬとを比較する。
　ここでは、比較器５１０は、参照信号ＰＡＭＰとアナログ信号ＶＳＬが一致するまでは出力信号ＶＣＯをハイレベルで出力し、一致すると出力信号ＶＣＯのレベルをハイレベルからローレベルに反転する。
　本実施形態では、この比較器５１０の出力信号ＶＣＯの出力レベルが反転したことをトリガとして下位ビットラッチ部５２０におけるグレイコードＧＣ［０］～ＧＣ「４」のラッチ動作が行われる。
＜２．４　グレイコードカウンタの構成例＞
　各グレイコードカウンタ４００は、タイミング制御回路１４０のＰＬＬ回路１４１で生成され、クロック供給線ＬＰＬＬＣＫを伝搬される、たとえば周波数ｆｎ（ＭＨｚ）の基準クロックＰＬＬＣＫを受けデジタルコードであるＮビットのグレイコードＧＣを生成する。
　複数のＮビットのグレイコードＧＣは、１ビットのみ論理［０］と論理［１］間のレベル遷移がおこるコードとして形成される。
　本実施形態のグレイコードカウンタ４００は、周波数ｆｎの基準クロックＰＬＬＣＫを受けてカウント動作を行い、分周した周波数の５（＝Ｎ）ビットのグレイコードＧＣ［０］～ＧＣ［４］を生成する。
　グレイコードカウンタ４００は、周波数（１／２）ｆｎの最下位のグレイコードＧＣ［０］を生成し、周波数（１／４）ｆｎのグレイコードＧＣ［１］を生成し、周波数（１／８）ｆｎＭＨｚのグレイコードＧＣ［２］を生成する。
　グレイコードカウンタ４００は、周波数（１／１６）ｆｎのグレイコードＧＣ［３］おおび最上位のグレイコードＧＣ［４］を生成する。
　各グレイコードカウンタ４００は、生成したグレイコードを同じＡＤＣブロック１５０－１～１５０－Ｐに含まれる複数カラム分の下位ビットラッチ部５２０に供給する。
　グレイコードカウンタ４００は、入力基準クロックＰＬＬＣＫの立ち下りエッジでバイナリコードＰＧ［０］～ＰＧ［４］を生成し、入力クロックおよびバイナリコードＰＧ「［０］～ＰＧ［４］を生成する。
　そして、基準クロックＰＬＬＣＫと同じ周波数のクロックＣＫおよびその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］～ＧＣ［４］を出力する。
　各グレイコードカウンタ４００は、生成したグレイコードを同じＡＤＣブロック１５０－１～１５０－Ｐに含まれる複数カラム分の下位ビットラッチ部５２０に供給する。
［基準クロックＰＬＬＣＫの伝送］
　本実施形態においては、クロック供給線ＬＣＫを伝送される基準クロックＰＬＬＣＫのデューティの崩れを防止するために、図７に示すような構成を採用している。
　すなわち、ＰＬＬ回路１４１の出力部からラム全体に配線される主クロック供給線ＭＬＣＫにはひとつのＣＭＯＳバッファによる一つずつの主インバータＭＩＶをリピータとして用いている。
　そして、各ＡＤＣブロック１５０－１～１５０－Ｐのグレイコードカウンタ４００に分岐する副クロック供給線ＳＬＣＫには、基準クロックＰＬＬＣＫが正論理で供給されるように、反転回路としての副インバータＳＩＶが選択的に配置される。
　図７の例では、ＡＤＣブロック１５０－１のグレイコードカウンタ４００－１にはリピータとしての主インバータＭＩＶを介していないことから、副クロック供給線ＳＬＣＫには副インバータＳＩＶは配置されていない。
　ＡＤＣブロック１５０－２のグレイコードカウンタ４００－２には、リピータとしての主インバータＭＩＶを介していることから、副クロック供給線ＳＬＣＫには副インバータＳＩＶが配置されている。
　以下同様に構成される。
　このような構成を採用することにより、周波数ｆｎ（ＭＨｚ）程度の高速な基準クロックＰＬＬＣＫのデューティに崩れを防止しながら、略５０％に保持しつつ、供給先のグレイコードカウンタ４００に伝送することができる。
＜２．５　カウント開始コードを意図的にずらす制御の概要＞
　図１７は、第１のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。
　図１８は、図１７のように反映タイミングをずらすことにより、数千カラムが同時並列的に動作した場合でも瞬時電流を平均化させて小さくなる様子を概念的に示す図である。
　図１９は、図１７のように反映タイミングをずらすことにより、アレイ状に配置されたカウンタが同時動作した場合でも電源ドロップが平均化されることを説明するための図である。
　図２０は、比較例として、カウント開始コードを意図的にずらす制御を行わない場合の具体的なタイミングチャートを示す図である。
　カウント開始コードを意図的にずらす制御はカウンタ回路（本例ではグレイコードウンタ）のリセットタイミング後に、複数カラムを１グループとしてグループ毎に異なるパルス数を事前入力し、カウント開始時のコードをずらしておくだけの簡単なものである。
　この場合、たとえばタイミング制御回路３４０の制御の下に生成される開始コードずらしパルスＳＰＰが各カウント開始ずらし部４１０に異なるパルス数をもって供給される。
　この制御により、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタにおいては、図１８および図１９に示すように、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
　また、もっとも電源変動が大きくなる状態である複数カラム対応のカウンタ回路（本例ではグレイコードカウンタ）のオール“０”からオール“１”への一斉動作タイミングも同様に分散できる。
　この点に関しては、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタ、後述する全ビットバイナリコードのカウンタどちらにも効果がある。
　ちなみに、図２０に示すように、カウント開始コードを意図的にずらす制御を行わない場合は、以下の不利益がある。
　図３および図４に示すように、アレイ状に配置されたカウンタが同時動作することによってＩＲドロップ等に起因して発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶ（＝－Ｌ×Δｄｉ/Δｔ）が発生する。
　カラムＡ／Ｄ変換器では、図３に示すように、数千カラムが同時並列的に動作することから瞬時に電流が増大する。
＜２．６　カウント開始ずらし部４１０の第１の構成例＞
　図２１は、本実施形態に係るカウント開始ずらし部の第１の構成例を示す図である。
　図２２は、比較例としてカウント開始ずらし部を持たない場合のグレイコードカウンタへのクロック供給部を示す図である。
　なお、図２１および図２２においては、理解を容易にするために、グレイコードカウンタが２つの場合を例に示している。
　第１の構成例では、グレイコードカウンタ（カウンタ回路）のクロック供給経路ＬＣＫ１とコードずらし経路ＬＳＰＰ１を設け、カウント開始ずらし回路４１０Ａ－１，４１０Ａ－２に両経路の論理和をとる論理和（ＯＲ）回路４１１－１，－２を配置している。
　そして、それぞれのグループに対応する各コードずらし経路ＬＳＰＰ１－１，ＬＳＰＰ１－２に外部で生成された異なるパルス数のコードずらしパルスＳＰＰ１、ＳＰＰ２を伝搬させる。図２１の例では、コードずらしパルスＳＰＰ１のパルス数は２であり、コードずらしパルスＳＰＰ２のパルス数は１である。
　このように、第１の構成例では、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路でＯＲをとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす。
　この第１の構成例では、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタにおいては、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
　また、もっとも電源変動が大きくなる状態である複数カラム対応のグレイコードカウンタのオール“０”からオール“１”への一斉動作タイミングも同様に分散できる。
　ちなみに、図２２のように、カウント開始ずらし回路を有してない構成では、疑似的なカウント動作が行われてないことから、アレイ状に配置されたグレイコードカウンタ４００が同時並列的に動作する。これにより、ことによってＩＲドロップ等に起因して発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶ（＝－Ｌ×Δｄｉ/Δｔ）が発生する。
　カラムＡ／Ｄ変換器では、数千カラムが同時並列的に動作することから瞬時に電流が増大する。
＜２．７　カウント開始ずらし部４１０の第２の構成例＞
　図２３は、本実施形態に係るカウント開始ずらし部の第２の構成例を示す図である。
　この第２の構成例では、１本の主コードずらし経路ＭＬＳＰＰ１に複数のパルスを含むコードずらしパルスＳＰＰ１０を伝搬させている。
　主コードずらし経路ＭＬＳＰＰ１を各グループのＯＲ回路４１１－１，－２の入力段で副コードずらし経路ＳＬＳＳＰ１－１，－２に分岐されている。
　そして、図２３の構成では、主コードずらし経路ＭＬＳＰＰ１の分岐領域の前のパルス数を調整（削除）するパルス数調整部４１２－１，４１２－２・・・が配置されている。
　図２３の構成において、たとえばタイミング制御回路３４０の制御の下、パルス数がたとえば１６のコードずらしパルスＳＰＰ１０が主コードずらし経路ＭＬＳＰＰ１に伝搬される。そして、初段のパルス数調整部４１２－１でたとえばパルスが２個削除されて、１４個のパルスのコードずらしパルスが副コードずらし経路ＳＬＳＳＰ１－１に分岐されてＯＲ回路４１１－１に供給される。
　パルス数が１４の削減されたコードずらしパルスＳＰＰ１０は、次段のパルス数調整部４１２－２でたとえばパルスが２個削除されて、１２個のパルスのコードずらしパルスが副コードずらし経路ＳＬＳＳＰ１－２に分岐されてＯＲ回路４１１２－２に供給される。
　このように、第２の構成例では、パルス数を分岐させる毎に削減させてカウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす。
　図２４は、本実施形態に係るカウント開始ずらし部のパルス数調整部を含む具体的な構成例を示す回路図である。
　図２４のカウント開始ずらし部４１０Ｃにおけるパルス数調整部４１２は、縦続接続されたフリップフロップ（ＦＦ）４１２１，４１２２、および２入力ＡＮＤ（論理積）回路４１２３を含んで構成されている。
　パルス数調整部４１２において、フリップフロップ４１２１，４１２２の負のクロック入力端子がコードずらしパルスＳＰＰ１０が伝搬される主コードずらし経路ＭＬＳＳＰ１に接続されている。
　フリップフロップ４１２１は、Ｄ入力が電源電位ＶＤＤに接続され、Ｑ出力が次段のフリップフロップ４１２２のＤ入力に接続され、フリップフロップ４１２２の出力がＡＮＤ回路４１２３の一方に入力に接続されている。
　そして、ＡＮＤ回路４１２３の他方の入力および出力が主コードずらし経路ＭＬＳＳＰ１に接続されている。すなわち、ＡＮＤ回路４１２３は主コードずらし経路ＭＬＳＳＰ１に挿入されている。
　このような構成を有するカウント開始ずらし部４１０Ｃは、フリップフロップ４１２１，４１２２とＯＲ回路４１１で構成されるイネーブラを１グループに１ユニットもつだけの簡単でサイズ影響の小さなものである。
　図２４の例は、グループ１にのみ外部で生成された単一のパルスを入力し、内部でパルス数を減らして後段に伝達するだけの簡単な回路構成である。
　なお、第２の構成例としてパルスを徐々に削減していく場合を例に説明したが、本技術はパルスを徐々に増やしていく構成も適用することが可能である。
［カウント開始コードを意図的にずらす制御を採用した場合のＣＤＳ読み出し方式］
　図２５の（Ａ）および（Ｂ）は、カウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。
　図２５の（Ａ）がカウント開始コードを意図的にずらす制御を採用しない場合を、図２５の（Ｂ）がカウント開始コードを意図的にずらす制御を採用した場合を、それぞれ示している。
　カウント開始コードを意図的にずらす制御は、リセットが基準読み出し前に実施し（図中の１ｓｔ制御）、また、信号転送後の読み出し前にも制御を実施（図中の２ｎｄ制御）することで本来の信号だけを読み出すことができる。
＜２．８　下位ビットラッチ部５２０および上位ビットリップルカウンタ５３０の構成例＞
　下位ビットラッチ部５２０は、同じＡＤＣブロック１５０－１～１５０－Ｐのグレイコードカウンタ４００で生成されたグレイコードＧＣ［０］～ＧＣ［４］を、同じカラムの比較器５１０の出力がローレベルに反転したことをトリガとしてラッチする機能を有する。
　図２６は、本実施形態に係るグレイコードカウンタの出力、下位ビットラッチ部および上位ビットリップルカウンタの基本的な配置関係を示す図である。
　図２８は、本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。
［下位ビットラッチ部の構成例］
　各カラムに配置される下位ビットラッチ部５２０は、各グレイコードＧＣ［０］～ＧＣ［４］をラッチする下位ビットラッチ回路（ＬＴＣ）５２１～５２５（５２Ｎ）、および比較器５１０の出力を入力する比較器出力入力部（ＶＣＯ入力部）５２６を有する。
　下位ビットラッチ回路５２１は、グレイコードカウンタ４００によるグレイコードＧＣ［０］を取り込んでラッチする。
　下位ビットラッチ回路５２２は、グレイコードカウンタ４００によるグレイコードＧＣ［１］を取り込んでラッチする。
　下位ビットラッチ回路５２３は、グレイコードカウンタ４００によるグレイコードＧＣ［２］を取り込んでラッチする。
　下位ビットラッチ回路５２４は、グレイコードカウンタ４００によるグレイコードＧＣ［３］を取り込んでラッチする。
　下位ビットラッチ回路５２５は、グレイコードカウンタ４００によるグレイコードＧＣ［４］を取り込んでラッチする。
　そして、最上位側下位ビットラッチ回路５２５の出力がビット非整合性防止回路５４０を介して上位Ｍビット用の上位ビットカウンタ部５３０の最下位側リップルカウンタＣＴ３３１に供給される。
　また、各下位ビットラッチ回路５２１～５２５は、ＣＤＳのためにＰ相時のラッチデータをデータ転送線ＬＴＲＦに転送出力する機能を有する。
　この場合、後段の信号処理回路３８０において、Ｐ相のデータ処理が行われる。
［遅延ＶＣＯによる駆動］
　図２８の（Ａ）～（Ｃ）は、本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延ＶＣＯ駆動について説明するための図である。
　図２８の（Ａ）は、一つのＡＤＣブロックにおける下位ビットラッチ部を模式的に示している。
　図２８の（Ｂ）は、比較器５１０の出力信号ＶＣＯを遅延させない通常ＶＣＯ駆動のためのタイミングを示している。
　図２８の（Ｃ）は、比較器５１０の出力信号ＶＣＯを遅延させる遅延ＶＣＯ駆動のためのタイミングを示している。
　比較器５１０の出力信号ＶＣＯを遅延させない通常ＶＣＯ駆動の場合、図２８の（Ｂ）に示すように、信号ＶＣＯの立ち下がりのタイミングでラッチすることから、データが確定するまではラッチノードＮＤ５２２がトグルしているため、消費電力が大きい。
　比較器５１０の出力信号ＶＣＯを遅延させる遅延ＶＣＯ駆動の場合、図２８の（Ｃ）に示すように、信号ＶＣＯの立ち下がりのタイミングから数ｎ秒後にラッチする。その結果、信号ＶＣＯのエッジタイミングまでは、ラッチノードＮＤ５２２のトグルが生じないことから消費電力を抑えることが可能となる。
　この遅延ＶＣＯ駆動の場合、たとえばＶＣＯ入力部５２６において遅延素子を配置し手調整するように構成することが可能である。
［上位ビットカウンタ部の構成例］
　このような構成を有する下位ビットラッチ部５２０の出力側にビット非整合性を防止するビット非整合性防止回路５４０を介して上位ビットカウンタ部５３０が配置されている。
　上位ビットカウンタ部５３０は、Ｍビット（本例ではＭ＝１０）のリップルカウンタ（バイナリカウンタ）ＣＴ５３１～ＣＴ５４０が縦続接続されて構成されている。
　リップルカウンタＣＴ５３１～ＣＴ５４０は、アップダウン（Ｕ／Ｄ）カウンタとして形成される。
　上位ビットカウンタ部５３０は、図９に示すように、下位ビットラッチ部５２０の最上位側の下位ビットラッチ回路５２５にラッチされたグレイコードＧＣ［Ｎ（＝４）］の立ち下りのタイミングで最下位側のリップルカウンタＣＴ５３１でカウントされる。
　次に、次段のリップルカウンタＣＴ５３２は、前段のリップルカウンタＣＴ５３１の出力信号の立ち下りのタイミングでカウントされる。
　以下同様に、前段のリップルカウンタの出力信号の立ち下がりのタイミングでカウント動作が行われる。
［リップルカウンタの具体的な構成例］
　図２９は、本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。
　図２９の上位側リップルカウンタは、リップルカウンタＣＴ５３１～ＣＴ５４０の共通回路構成を示している。
　ここでは、リップルカウンタＣＴ５３１を例に説明する。
　リップルカウンタＣＴ５３１は、フリップフロップＦＦ５３１、およびフリップフロップＦＦ５３１のクロック入力段に配置されたＯＲＮＡＮＤゲートＯＲＮＡ５３１により構成されている。
　ＯＲＮＡＮＤゲートＯＲＮＡ５３１のＯＲゲートＯＲ５３１の第１入力端子に前段のキャリーアウトＣＯＵＴがキャリーインＣＩＮ（クロック入力）として入力され、第２入力端子に第１外部制御信号ＨＬＤＣＫが供給される。
　ＮＡＮＤゲートＮＡ５３１の第１入力端子がＯＲゲートＯＲ５３１の出力が供給され、第２入力端子に第２外部制御信号ｘＲＶＤＣＫが供給される。
　ＮＡＮＤゲートＮＡ５３１の出力がフリップフロップＦＦ５３１のクロックノードＮＤ５３１に接続されている。
　フリップフロップＦＦ５３１は、ＯＲＮＡＮＤゲートＯＲＮＡ５３１の出力ノードＮＤ５３１がローレベルの場合には、出力ノードＮＤ５３２のラッチデータがＱ入力側に供給される。
　フリップフロップＦＦ５３１は、ノードＮＤ５３１がハイレベルの場合には、出力ノードＮＤ５３２のラッチデータがＱ入力側レベルの反転レベルとなる。
　このような構成を有するリップルカウンタＣＴ５３１では、Ｐ相およびＤ相切り替え時のデータ反転機能を有する。
　図３０は、図２９のリップルカウンタＣＴ５３１におけるＰ相およびＤ相切り替え時のデータ反転機能を説明するための図である。
　Ｐ相時のデータが第１データに相当し、Ｄ相時のデータが第２データに相当する。
　図２９のリップルカウンタＣＴ５３１は、各ビットのクロックラインを外部から直接制御し、カウント動作（データ反転）に必要な立ち上がり（Rise）/立ち下り（Fall）エッジを唯一一回強制付加することで、全ビットのデータ反転を実現可能である。
　本例の場合、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えることにより、ノードＮＤ５３１のレベルをローレベルからハイレベルに切り替えることができる。
　これにより、データを反転させることができる。
　図３１は、４つのリップルカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートを一例として示す図である。
　この例では、カウントアップ動作を行い、カウント値が「６」になった後に、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えて、データ反転を行っている。
　これにより、「－７」からのダウンカウントに切り替えられている。
　このように、上位ビットカウンタ５３０は、各カラムにおいて上記ビットのＣＤＳ処理を行う機能を有する。
　したがって、各カラム処理部５００において、下位の５（Ｎ）ビットのグレイコードＧＣ［０］～ＧＣ［４］はラッチされたデータが、上位の１０（Ｍ）ビットは各カラムのリップルカウンタによりＣＤＳされたデータがデータ転送線ＬＴＲＦに出力される。
　これらのデータは、データ転送線ＬＴＲを介して信号処理回路１８０に供給されて、全体的なＣＤＳが行われる。
　図３２は、本実施形態における後段の信号処理回路におけるＣＳＤ演算処理を模式的に示す図である。
　図３３は、本実施形態におけるバイナリデータとグレイコードのＣＤＳ演算処理の具体例を示す図である。
　以下のＣＤＳ演算処理の説明では、簡単化のため、カウント開始コードの意図的なずらし制御については、図２５に関連付けて説明したことから省略してある、
　信号処理回路３８０は、基本的に図３２に示すように、あらかじめＣＤＳされたバイナリデータである上位ビットＢＩＮ［１４：５］、Ｐ相のグレイコードＧＣ Ｐ［４：０］、およびＤ相のグレイコードＧＣ Ｄ［４：０］が入力される。
　信号処理回路３８０は、グレイコードからバイナリコードへの変換回路１８１を有している。
　変換回路３８１は、Ｐ相のグレイコードＧＣ Ｐ［４：０］をバイナリコードＢＣ Ｐ［４：０］に変換する。
　変換回路３８１は、Ｄ相のグレイコードＧＣ Ｄ［４：０］をバイナリコードＢＣ Ｄ［４：０］に変換する。
　信号処理回路３８０は、加算部３８２において上位ビットＢＩＮ［１４：５］とＤ相のバイナリコードＢＣ Ｄ［４：０］とを加算する。
　そして、信号処理回路３８０は、減算部３８３において、加算部３８２の加算結果Ｓ１８２からＰ相のバイナリコードＢＣ Ｐ［４：０］を減算する。
　さらに、信号処理回路３８０は、加算部３８４において、減算器の減算結果に初期値ＦＶ（本実施形態では３２）を加算することにより、全体的にＣＤＳ演算されたデータＣＤＳ ＤＡＴＡ［１４：０］を得る。
　図３３の例においては、リセット初期値-32からＰ相およびＤ相カウントを行い、最終的に信号処理回路（ＤＰＵ）３８０にて下位グレイコードの上記ＣＤＳ演算を行う。
　その演算式は、次のように表すことができる。
　ＣＤＳデータ＝バイナリデータ+Ｄ相グレイデータ-Ｐ相グレイデータ+３２digit
　すなわち、
　ＣＤＳ ＤＡＴＡ［１４：０］
　　　　　　＝ＢＩＮ［１４：５］＋ＢＣ Ｄ［４：０］－ＢＣ Ｐ［４：０］＋３２
　なお、下位ビットラッチ回路５２１～５２５のラッチデータをカラム内で加算処理してＣＤＳ処理を行うように構成することも可能である。
　図３４は、下位ビットラッチ回路のラッチデータをカラム内で加算処理してＣＤＳ処理を行うＣＤＳ処理部の構成例を示す回路図である。
　ＣＤＳ処理部５２７は、コードラッチ部ＣＬＴ５２１～ＬＴ５２Ｎ（ここではＣＬＴ５２３まで示している）に加えて、アップダウンカウンタとしてのフリップフロップＦＦ５２１，ＦＦ５２２，ＦＦ５２３（，ＦＦ５２４、ＦＦ５２５）を有する。
　ＣＤＳ処理部５２７は、２入力ＮＡＮＤゲートＮＡ５２１，ＮＡ５２２，ＮＡ５２３（，ＮＡ５２４，ＮＡ５２５）、およびコード変換回路としてのＥＸＯＲゲートＥＸ５２１，ＥＸ５２２（，ＥＸ５２３，ＥＸ５２４）を有する。
　この処理部は、最下位の下位ビットラッチ回路５２１のコードラッチ部ＣＬＴ５２１にラッチされたグレイコードＧＣ「０」は、そのままバイナリコードＢＤ［０］として扱われる。
　最下位のバイナリコードＢＤ［０］はＮＡＮＤゲートＮＡ５２１の第１入力端子に供給される。ＮＡＮＤゲートＮＡ５２１の第２入力端子には、パルス信号ＣＮＴＰＬＳ［０］が供給される。
　ＮＡＮＤゲートＮＡ５２１の出力端子はフリップフロップＦＦ５２１の端子ＲＣＫに接続されている。
　そして、フリップフロップＦＦ５２１の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ５２２のクロック端に接続されている。
　フリップフロップＦＦ５２１は、ラッチデータが「０」から「１」になるとキャリーを出力する。
　最下位ビットを除く、下位ビットは自段でラッチされたグレイコードＧＣと前段のバイナリコードＢＤとの排他的論理和（ＥＸＯＲ）をとることによりバイナリコードＢＤ［１］～ＢＤ［５］に変換される。
　すなわち、下位ビットラッチ回路５２２のコードラッチ部ＣＬＴ５２２にラッチされたグレイコードＧＣ「１」はＥＸＯＲゲートＥＸ５２１で前段のバイナリコードＢＤ［０］とＥＸＯＲがとられてバイナリコードＢＤ［１］に変換される。
　最下位のバイナリコードＢＤ［１］はＮＡＮＤゲートＮＡ５２２の第１入力端子に供給される。ＮＡＮＤゲートＮＡ５２２の第２入力端子には、パルス信号ＣＮＴＰＬＳ［１］が供給される。
　ＮＡＮＤゲートＮＡ５２２の出力端子はフリップフロップＦＦ５２２の端子ＲＣＫに接続されている。
　そして、フリップフロップＦＦ５２２の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ５２３のクロック端に接続されている。
　フリップフロップＦＦ５２２は、ラッチデータが「０」から「１」になるとキャリーを出力する。
　下位ビットラッチ回路５２３のコードラッチ部ＣＬＴ５２３にラッチされたグレイコードＧＣ「２」はＥＸＯＲゲートＥＸ５２２で前段のバイナリコードＢＤ［１］とＥＸＯＲがとられてバイナリコードＢＤ［２］に変換される。
　最下位のバイナリコードＢＤ［２］はＮＡＮＤゲートＮＡ５２３の第１入力端子に供給される。ＮＡＮＤゲートＮＡ５２３の第２入力端子には、パルス信号ＣＮＴＰＬＳ［２］が供給される。
　ＮＡＮＤゲートＮＡ５２３の出力端子はフリップフロップＦＦ５２３の端子ＲＣＫに接続されている。
　そして、フリップフロップＦＦ５２２の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ５２３のクロック端に接続されている。
　フリップフロップＦＦ５２３は、ラッチデータが「０」から「１」になるとキャリーを出力する。
　以下に、下位ビットラッチ回路５２４，５２５の段においても同様の処理が行われる。
　なお、パルス信号ＣＮＴＰＬＳ［０］，［１］，「２」，［３］，［４］は順番に１パルスずつ入力される。
　以上説明したように、本実施形態に係る第１のカラムＡＤＣは、カウント開始コードを意図的にずらす制御を採用することにより、以下に示す効果を得ることができる。
　すなわち、本実施形態においては、カウンタ動作によるＩＲドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
　たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和（ＯＲ）をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
　これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
　カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
　カウント開始コードを意図的にずらすことで瞬時電流ΔＩのピークを分散でき、パッド追加によるチップサイズ増大を回避できる効果がある。
　カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
　また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
　また、本実施形態に係る第１のカラムＡＤＣ３５０は、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
　カラムＡＤＣ３５０は、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタ４００の出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
　本実施形態に係るカラムＡＤＣ３５０においては、タイミング制御回路３４０のＰＬＬ回路で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
　このため、配線負荷が軽く、動作周波数を大きくすることができる。
　また、本実施形態のカラムＡＤＣ３５０においては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
　カラムＡＤＣ３５０においては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
　これにより、カラム内デジタルＣＤＳを行うことができ、水平転送配線面積を抑えることも可能としている。
　また、カラムＡＤＣ３５０は、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
　本実施形態のカラムＡＤＣ３５０は、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。
　また、本実施形態によれば、グレイコードおよびバイナリコード複合カウンタ方式において固有である、グレイおよびバイナリビット非整合によるカウンタ誤カウントを防ぐことができる。
＜２．８　第２のカラムＡＤＣの基本構成例＞
　次に、全ビットバイナリコードのカウンタを含んで構成される第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）について説明する。
　図３５は、図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部の他の構成例を示す図であって、本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す図ある。
　図３５においては、第２のカラムＡＤＣ３５０Ｂの構成を、符号６５０を付して説明する。
　第２のカラムＡＤＣ６５０（３５０Ｂ）は、比較器６５１、カウンタ６５２、およびラッチ６５３を有するシングルスロープ型ＡＤＣが複数列配列されている。
　比較器６５１は、ＤＡＣ３６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
　カウンタ６５２は、比較器６５１の比較時間をカウントする。
　第２のカラムＡＤＣ６５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
　各ラッチ６５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
　そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
　第２のカラムＡＤＣ６５０においては、信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器６５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
　このとき、比較器６５１と同ように列毎に配置されたカウンタ６５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで信号線ＬＳＧＮの電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
　参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
　そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器６５１の出力が反転し、カウンタ６５２の入力クロックを停止し、ＡＤ変換が完了する。
　以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線ＬＴＲＦ、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
　このようにして、列並列出力処理が行われる。
　この第２のカラムＡＤＣ６５０においても、第１のカラムＡＤＣ３５０Ａと同様に、カウント開始コードを意図的にずらす制御が適用される。
　図３６は、第２のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。
　カウント開始コードを意図的にずらす制御は、基本的に、図１７等に関連付けて説明した第１のカラムＡＤＣの場合と同様である。
　すなわち、カウント開始コードを意図的にずらす制御においても、カウンタ回路のリセットタイミング後に、複数カラムを１グループとしてグループ毎に異なるパルス数を事前入力し、カウント開始時のコードをずらしておくだけの簡単なものである。
　この場合も、たとえばタイミング制御回路３４０の制御の下に生成される開始コードずらしパルスＳＰＰが各カウント開始ずらし部４１０Ｃに異なるパルス数をもって供給される。
　この制御により、全ビットバイナリコードのカウンタ回路においては、図１８および図１９に示すように、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
　また、もっとも電源変動が大きくなる状態である複数カラム対応のカウンタ回路（本例ではグレイコードカウンタ）のオール“０”からオール“１”への一斉動作タイミングも同様に分散できる。
　この点に関しては、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタ、後述する全ビットバイナリコードのカウンタどちらにも効果がある。
［カウント開始ずらし部４１０Ｃの第１の構成例］
　図３７は、本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第１の構成例を示す図である。
　第１の構成例は、図２１の構成と同様である。
　すなわち、図２１の構成も、カウンタ回路のクロック供給経路ＬＣＫ１とコードずらし経路ＬＳＰＰ１を設け、カウント開始ずらし回路４１０Ｃ－１，４１０Ｃ－２に両経路の論理和をとる論理和（ＯＲ）回路４１１－１，４１１－２を配置している。
　ここでは、その詳細な説明は省略する。
［カウント開始ずらし部４１０Ｃの第２の構成例＞
　図３８は、本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第２の構成例を示す図である。
　第２の構成例は、図２３の構成と同様である。
　この第２の構成例では、１本の主コードずらし経路ＭＬＳＰＰ１に複数のパルスを含むコードずらしパルスＳＰＰ１０を伝搬させている。
　主コードずらし経路ＭＬＳＰＰ１を各グループのＯＲ回路４１１－１，－２の入力段で副コードずらし経路ＳＬＳＳＰ１－１，－２に分岐されている。
　そして、図２３の構成では、主コードずらし経路ＭＬＳＰＰ１の分岐領域の前のパルス数を調整（削除）するパルス数調整部４１２－１，４１２－２・・・が配置されている。
　ここでは、その詳細な説明は省略する。
［カウント開始コードを意図的にずらす制御を採用した場合のＣＤＳ読み出し方式］
　図３９の（Ａ）および（Ｂ）は、第２のカラムＡＤＣにカウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。
　図３９の（Ａ）がカウント開始コードを意図的にずらす制御を採用しない場合を、図３９の（Ｂ）がカウント開始コードを意図的にずらす制御を採用した場合を、それぞれ示している。
　カウント開始コードを意図的にずらす制御は、リセットが基準読み出し前に実施し（図中の１ｓｔ制御）、また、信号転送後の読み出しし、Ｄ相においてずらし制御を実施（図中の２ｎｄ制御）することで本来の信号だけを読み出すことができる。
　これは、第２のカラムＡＤＣ６５０では、Ｄ相処理に前にずらし制御を入れると、元にもどってしまうためである。
　この本実施形態に係る第２のカラムＡＤＣは、カウント開始コードを意図的にずらす制御を採用することにより、上述した第１のカラムＡＤＣの効果と同様の効果を得ることができる。
　すなわち、本第２のカラムＡＤＣによれば、カウンタ動作によるＩＲドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
　たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和（ＯＲ）をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
　これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
　カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
　カウント開始コードを意図的にずらすことで瞬時電流ΔＩのピークを分散でき、パッド追加によるチップサイズ増大を回避できる効果がある。
　カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
　また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
　以上説明した半導体装置としての固体撮像装置（ＣＭＯＳイメージセンサ）３００，３００Ａにおいも、図５の積層構造が採用される。
　本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部３１０が配置される。
　第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、カラムＡＤＣ６５０（３５０）、ＤＡＣ（ランプ信号発生器）３６１、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線ＬＴＲＦが配置される。
　そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
＜３．１　固体撮像装置における第１の配置構成例＞
　ここで、図３５の列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの各構成要素を積層構造の第１チップおよび第２チップに配置した構成例について説明する。
　図４０は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。
　図４０においても、積層構造を有する第１チップ１１０Ｄと第２チップ１２０Ｄの回路等の配置が容易に理解できるように、第１チップ１１０Ｄと第２チップ１２０Ｄが２次元的に展開されて示されている。
　また、図４０においては、タイミング制御回路３４０やアンプ回路３７０、信号処理回路３８０は省略されている。これらの回路も第２チップ１２０Ｄに配置される。
　前述したように、この積層構造においては、基本的に、第１チップ１１０Ｄには画素部３１０が配置される。
　第２チップ１２０Ｄに、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、カラムＡＤＣ６５０の比較器６５１、カウンタ６５２、ラッチ６５３、並びにＤＡＣ（ランプ信号発生器）３６１が配置される。
　そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０Ｄの形成されるＴＣＶを通して、第１チップ１１０Ｄと第２チップ１２０Ｄ間で送受される。
　なお、本実施形態においては、第１チップ１１０Ｄに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ＩＳは、第２チップ１２０Ｄに配置される。
　この図４０の配置構成例は図９の配置構成例と同様に行われている。
　図４０の固体撮像装置（ＣＭＯＳイメージセンサ）３００Ｂにおいては、行選択回路３２０から出力される転送トランジスタ（転送スイッチ）をオンオフ制御する転送制御信号ＴＲＧが図５における第１クロックＣＬＫ１１と同等の機能となる。
　これに対してランプ波の生成タイミングをＶＳＬ[m]が十分に静定する時間を持たせるように制御することで、図６に示したように隣接ＴＣＶからの干渉による誤差を抑えて信号を伝送することが可能となる。
　図４１は、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。
　以上のような構成をとることで、隣接ＴＣＶからの干渉が抑えられる。
　しかしながら、たとえば図４０のシステムにおいて、行選択回路３２０の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線ＬＳＧＮ[n]への干渉を低減することは容易ではない。
　したがって、本技術においては、図４１に示すように、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、これをデジタル信号を伝送するＴＣＶと分離して配置することが有効となる。
　図４１の例では、第１チップ１１０Ｅにおいて、画素部３１０の図４１中においての左右両側部にデジタル信号用ＴＣＶの配置領域７１０，７２０が形成されている。
　そして、画素部３１０の図４１中の下側の側部にアナログ信号用ＴＣＶの配置領域７３０が形成されている。
＜３．２　固体撮像装置における第２の配置構成例＞
　図４２は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。
　図４２のＣＭＯＳイメージセンサ３００Ｃは、画素部３１０Ｃが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
　図４２の例では、２つの画素で、フローティングディフュージョンＦＤ、リセットトランジスタ２１３、増幅トランジスタ２１４、選択トランジスタ２１５が共有されている。
　各画素は、光電変換素子（フォトダイオード）２１１および転送トランジスタ２１２を含んで構成されている。
　この場合も、基本的に、第１チップ１１０Ｆには画素部３１０Ｂが配置され、その他の構成は、図４０と同様である。
＜３．３　固体撮像装置における第３の配置構成例＞
　図４３は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。
　図４３のＣＭＯＳイメージセンサ３００Ｄは、図４２と同様に、画素部３１０Ｄが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
　この場合も、基本的に、第１チップ１１０Ｇには画素部３１０Ｄが配置されている。
　この例では、共有領域の近傍にＴＣＶ１１４Ｇが形成されている。
　ＴＣＶ１１４Ｇは第１チップ１１０Ｇと第２チップ１２０Ｇに形成された金属（たとえばＣｕ）の接続電極同士を金属で接続して形成されて、信号線ＬＳＧＮに出力される画素信号を、ＴＣＶ１１４Ｇを通して第２チップ１２０Ｇ側の比較器６５１に供給する。
　以上のような構成および効果を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．カメラシステムの構成例＞
　図４４は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
　本カメラシステム８００は、図４４に示すように、本実施形態に係る固体撮像装置３００が適用可能な撮像デバイス８１０を有する。
　カメラシステム８００は、撮像デバイス８１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ８２０を有する。
　さらに、カメラシステム８００は、撮像デバイス８１０を駆動する駆動回路(ＤＲＶ)８３０と、撮像デバイス８１０の出力信号を処理する信号処理回路(ＰＲＣ)８４０と、を有する。
　駆動回路８３０は、撮像デバイス８１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス８１０を駆動する。
　また、信号処理回路８４０は、撮像デバイス８１０の出力信号に対して所定の信号処理を施す。
　信号処理回路８４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路８４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス８１０として、先述した固体撮像装置３００を搭載することで、高精度なカメラが実現できる。
　なお、本技術は以下のような構成をとることができる。
（１）アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
　カラムＡ／Ｄ変換器。
（２）上記カウント開始ずらし部は、
　　上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
　上記（１）記載のカラムＡ／Ｄ変換器。
（３）上記カウント開始ずらし部は、
　　上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
　上記（１）または（２）記載のカラムＡ／Ｄ変換器。
（４）パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
　上記（３）記載のカラムＡ／Ｄ変換器。
（５）上記カウント開始ずらし部は、
　　コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
　上記（３）記載のカラムＡ／Ｄ変換器。
（６）上記コードカウンタは、
　　基準クロックに基づくカウント処理により上記デジタルコードを生成し、
　上記複数のカラム処理部の各々は、
　　時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
　上記（１）から（５）のいずれか一に記載のカラムＡ／Ｄ変換器。
（７）カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部においてＡＤ変換を行うに際し、
　上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらしておき、
　上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてＡＤ変換を行う
　カラムＡ／Ｄ変換方法。
（８）パルス数が異なるコードずらしパルスを対応するカウンタに供給する
　上記（７）記載のカラムＡ／Ｄ変換方法。
（９）パルス数が異なるコードずらしパルスを、それぞれ異なるコードずらし経路を介して対応するカウンタに供給する
　上記（８）記載のカラムＡ／Ｄ変換方法。
（１０）コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記カウンタに供給する
　上記（８）記載のカラムＡ／Ｄ変換方法。
（１１）光電変換を行う複数の画素が行列状に配列された画素部と、
　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
　上記画素信号読み出し部は、
　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
　上記カラムＡ／Ｄ変換器は、
　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
　固体撮像装置。
（１２）光電変換を行う複数の画素が行列状に配列された画素部と、
　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
　第１チップと、
　第２チップと、を有し、
　上記画素信号読み出し部は、
　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
　上記カラムＡ／Ｄ変換器は、
　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
　　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
　　上記第１チップは、
　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
　　上記第２チップは、
　　　上記画素信号読み出し部が配置され、
　　上記第１チップと上記第２チップ間の配線は、
　　　上記ビアを通して接続されている
　固体撮像装置。
（１３）上記カウント開始ずらし部は、
　　上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
　上記（１１）または（１２）記載の固体撮像装置。
（１４）上記カウント開始ずらし部は、
　　上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
　上記（１１）から（１３）のいずれか一に記載の固体撮像装置。
（１５）パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
　上記（１４）記載の固体撮像装置。
（１６）上記カウント開始ずらし部は、
　　コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
　上記（１４）記載の固体撮像装置。
（１７）上記コードカウンタは、
　　基準クロックに基づくカウント処理により上記デジタルコードを生成し、
　上記複数のカラム処理部の各々は、
　　時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
　上記（１１）から（１６）のいずれか一に記載の固体撮像装置。
（１８）固体撮像装置と、
　上記固体撮像装置に被写体像を結像する光学系と、を有し、
　上記固体撮像装置は、
　　光電変換を行う複数の画素が行列状に配列された画素部と、
　　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
　　上記画素信号読み出し部は、
　　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
　　上記カラムＡ／Ｄ変換器は、
　　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
　　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
　　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
　カメラシステム。
（１９）固体撮像装置と、
　上記固体撮像装置に被写体像を結像する光学系と、を有し、
　上記固体撮像装置は、
　　光電変換を行う複数の画素が行列状に配列された画素部と、
　　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
　　第１チップと、
　　第２チップと、を有し、
　　上記画素信号読み出し部は、
　　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
　　上記カラムＡ／Ｄ変換器は、
　　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
　　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
　　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
　　　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
　　　上記第１チップは、
　　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
　　　上記第２チップは、
　　　　上記画素信号読み出し部が配置され、
　　　上記第１チップと上記第２チップ間の配線は、
　　　　上記ビアを通して接続されている
　カメラシステム。
　１００，１００Ａ～１００Ｇ・・・半導体装置、１１０，１１０Ａ～１１０Ｇ・・・第１チップ（アナログチップ）、１１１（－０，－１、・・・）・・・センサ、１１２（－０，－１、・・・）・・・サンプルホールド（ＳＨ）回路、１１３（－０，－１、・・・）・・・アンプ、１１４（－０，－１、・・・）・・・ＴＣＶ（ビア）、１１５（－０，－１、・・・）・・・サンプリングスイッチ、１２０，１２０Ａ～１２０Ｇ・・・第２チップ（ロジックチップ、デジタルチップ）、１２１（－０，－１、・・・）・・・サンプリングスイッチ、１２２（－０，－１、・・・）・・・量子化器、１２３・・・信号処理回路、１２４（－０，－１、・・・）・・・比較器、１２５（－０，－１、・・・）・・・カウンタ、２００・・・固体撮像装置、２１０・・・画素部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００，３００Ａ～３００Ｃ・・・固体撮像装置、３１０・・・画素部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・カラムＡＤＣ（３５０－１～３５０－Ｐ：ＡＤＣブロック）、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、ＬＴＲＦ・・・水平転送線、４００（４００－１～４００－Ｐ）・・・グレイコードカウンタ、５００・・・カラム処理部、５１０・・・比較器、５２０・・・下位ビットラッチ部、５３０・・・上位ビットラッチ部（上位ビットカウンタ部）、８００・・・カメラシステム、６５０・・・カラムＡＤＣ、６５１・・・比較器、６５２・・・カウンタ、６５３・・・ラッチ、７１０，７２０・・・デジタル信号ＴＣＶ配置領域、７３０・・・アナログ信号ＴＣＶ配置領域、８１０・・・撮像デバイス、８２０・・・レンズ、８３０・・・駆動回路、８４０・・・信号処理回路

Claims (19)

  1. 　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を有する
    　カラムＡ／Ｄ変換器。
  2. 　上記カウント開始ずらし部は、
    　　上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
    　請求項１記載のカラムＡ／Ｄ変換器。
  3. 　上記カウント開始ずらし部は、
    　　上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
    　請求項１記載のカラムＡ／Ｄ変換器。
  4. 　パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
    　請求項３記載のカラムＡ／Ｄ変換器。
  5. 　上記カウント開始ずらし部は、
    　　コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
    　請求項３記載のカラムＡ／Ｄ変換器。
  6. 　上記コードカウンタは、
    　　基準クロックに基づくカウント処理により上記デジタルコードを生成し、
    　上記複数のカラム処理部の各々は、
    　　時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
    　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
    　請求項１記載のカラムＡ／Ｄ変換器。
  7. 　カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部においてＡＤ変換を行うに際し、
    　上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらしておき、
    　上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてＡＤ変換を行う
    　カラムＡ／Ｄ変換方法。
  8. 　パルス数が異なるコードずらしパルスを対応するカウンタに供給する
    　請求項７記載のカラムＡ／Ｄ変換方法。
  9. 　パルス数が異なるコードずらしパルスを、それぞれ異なるコードずらし経路を介して対応するカウンタに供給する
    　請求項８記載のカラムＡ／Ｄ変換方法。
  10. 　コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記カウンタに供給する
    　請求項８記載のカラムＡ／Ｄ変換方法。
  11. 　光電変換を行う複数の画素が行列状に配列された画素部と、
    　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    　上記画素信号読み出し部は、
    　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    　上記カラムＡ／Ｄ変換器は、
    　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
    　固体撮像装置。
  12. 　光電変換を行う複数の画素が行列状に配列された画素部と、
    　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
    　第１チップと、
    　第２チップと、を有し、
    　上記画素信号読み出し部は、
    　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    　上記カラムＡ／Ｄ変換器は、
    　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
    　　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
    　　上記第１チップは、
    　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
    　　上記第２チップは、
    　　　上記画素信号読み出し部が配置され、
    　　上記第１チップと上記第２チップ間の配線は、
    　　　上記ビアを通して接続されている
    　固体撮像装置。
  13. 　上記カウント開始ずらし部は、
    　　上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
    　請求項１１記載の固体撮像装置。
  14. 　上記カウント開始ずらし部は、
    　　上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
    　請求項１１記載の固体撮像装置。
  15. 　パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
    　請求項１４記載の固体撮像装置。
  16. 　上記カウント開始ずらし部は、
    　　コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
    　請求項１４記載の固体撮像装置。
  17. 　上記コードカウンタは、
    　　基準クロックに基づくカウント処理により上記デジタルコードを生成し、
    　上記複数のカラム処理部の各々は、
    　　時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
    　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
    　請求項１１記載の固体撮像装置。
  18. 　固体撮像装置と、
    　上記固体撮像装置に被写体像を結像する光学系と、を有し、
    　上記固体撮像装置は、
    　　光電変換を行う複数の画素が行列状に配列された画素部と、
    　　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    　　上記画素信号読み出し部は、
    　　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    　　上記カラムＡ／Ｄ変換器は、
    　　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    　　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    　　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
    　カメラシステム。
  19. 　固体撮像装置と、
    　上記固体撮像装置に被写体像を結像する光学系と、を有し、
    　上記固体撮像装置は、
    　　光電変換を行う複数の画素が行列状に配列された画素部と、
    　　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
    　　第１チップと、
    　　第２チップと、を有し、
    　　上記画素信号読み出し部は、
    　　　読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    　　上記カラムＡ／Ｄ変換器は、
    　　　アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    　　　１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    　　　上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
    　　　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
    　　　上記第１チップは、
    　　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
    　　　上記第２チップは、
    　　　　上記画素信号読み出し部が配置され、
    　　　上記第１チップと上記第２チップ間の配線は、
    　　　　上記ビアを通して接続されている
    　カメラシステム。
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