JP6332420B2 - 半導体装置、固体撮像装置、およびカメラシステム - Google Patents
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Description
これを実現するために、たとえば特許文献1ではチップを積層構造とすることで、今までと同等のチップサイズでより大きな信号処理回路を集積する手法が提案されている。
そして、半導体装置は、アナログチップに形成されたTC(S)V(Through Contact(Silicon) VIA)で接続した構造で、これらのチップを上下に積層することにより小型化を実現している。
このため、TCVをこれらの経路に挿入する場合、必然的にTCVを密集させて配置する必要がある。したがって、あるTCVに隣接するTCVの信号が大きな振幅で遷移した場合、注目しているTCVの信号が干渉を受け、誤差を生じる。
この干渉に対して、従来はTCVを介して伝送する信号を電圧方向で量子化された信号(2値の信号線1つないし複数を用いる)に制限することで、対策を行ってきた。
以下にこれらの対策について詳細を述べる。
図1は、積層チップを使用した半導体装置において、TCVを通る伝送信号を時間離散かつ量子化された信号とする第1の構成例を示す図である。
半導体装置1は、アナログチップ2とデジタルチップ3の積層構造を有する。
このセンサ4それぞれの出力にアンプ5(−0,−1、・・・)を介して、信号を時間離散化するサンプリングスイッチ6(−0,−1、・・・)が接続されている。
ここで元のセンサ4から出てくる信号の電力が十分に大きい場合については、アンプを経由せず直接センサの出力をサンプリングスイッチに接続してもよい。
サンプリングスイッチ6で時間離散化された信号は、量子化器7(−0,−1、・・・)を用いて電圧方向に量子化される。
量子化器7は複数の比較器から構成され、各々の比較器はある信号レベルと入力信号のレベルを比較することにより信号の量子化を行う。
ここで量子化器7は一度に量子化を完結されるのではなく、複数のステージから構成される回路であってもよい。
この場合、TCV8を通る信号は電源レベルかグランド(GND)レベルに2値化されており、電源電圧の半分ほどの大きさまで信号が変化してしまわない限りは、誤差は発生しない。また、TCV8の寄生容量により信号の遅れが発生したとしても、信号処理回路9のセットアップマージン内であれば問題は発生しない。
図2は、積層チップを使用した半導体装置において、TCVを通る伝送信号を時間離散かつ量子化された信号とする第2の構成例を示す図である。
この場合の半導体装置1Aにおいては、センサ4の出力信号は直接サンプリングスイッチ6で時間離散化されるわけではなく、センサ4の直近にあるSH(サンプルホールド)回路10(−0,−1、・・・)で時間離散化される。
このサンプルホールド回路10はもっとも簡単にはスイッチと容量のみで実現される。
図3は、積層チップを使用した半導体装置において、TCVを通る伝送信号を時間離散かつ量子化された信号とする第3の構成例を示す図であって、図2の構成例をCMOSイメージセンサに適用した一例を示す図である。
なお、理解を容易にするため、図3においては図1および図2と同一構成部分は同一符号をもって表している。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
行選択回路22は、画素アレイ部21の中の任意の行に配置された画素の動作を制御する。行選択回路22は、制御線LSEL、LRST、LTRGを通して画素を制御する。
この画素回路30は、たとえばフォトダイオード(PD)からなる光電変換素子(以下、単にPDというときもある)31を有する。画素回路30は、この1個の光電変換素子31に対して、転送トランジスタ32、リセットトランジスタ33、増幅トランジスタ34、および選択トランジスタ35の4つのトランジスタを能動素子として有する。
図4は、積層チップを使用した半導体装置において、TCVを通る伝送信号を時間連続であるが量子化された信号とする第1の構成例を示す図である。
TCV8を介してこのようにして変換した量子化されたセンサ信号がデジタルチップ3Cに伝送され、カウンタ(TDC)24で時間軸の情報を量子化することにより、デジタル信号を得る。
以上の動作を時間軸の波形で示すと、図5のようになる。
アナログ信号とランプ波RAMPの比較結果が比較器23から信号S23として出力されることにより、カウンタ24のカウント動作が止まり、信号が確定する。ここで、ランプ波RAMPの開始タイミングとカウンタ24のカウント動作の開始時間は同期しているので、この動作により、電圧情報が時間情報に変換される。
このような伝送方法を用いた場合、TCVを経由して伝送される信号はデジタル信号を伝送する場合と同様にTCV8を通る信号は電源レベル/GNDレベルに量子化されている。
なお、図6においては、理解を容易にするために、図3および図4と同一構成部分は同一符号をもって表している。
図4の場合と同等に、ランプ信号発生器25で生成したランプ波を比較器23(−0,−1、・・・)で比較することで、画素30から出力されたアナログ信号を時間軸の信号に変換する。
TCV8を介してこのようにして変換した量子化されたセンサ信号がデジタルチップ3Dに伝送され、カウンタ(TDC)24で時間軸の情報を量子化し、これにより得られたデジタル信号をラッチ(メモリ)26に保持する。
ラッチ26に保持したデジタル信号は信号処理回路9により転送線を水平転送される。
なお、各カラムに配置される比較器23、カウンタ24、およびラッチ26によりいわゆるシングルスロープ型AD変換器(ADC)が形成される。
図7のシングルスロープ型AD変換器40は、比較器41、カウンタ42、およびランプ信号発生器43を含んで構成されている。
AD変換器40の重要な性能指標としてノイズ特性があり、比較器41のノイズ特性がしばしばAD変換器40のノイズ特性を支配する。ノイズには広帯域のノイズである熱ノイズや、低周波ノイズであるフリッカノイズ、RTS(Random-Telegraph-Signal)ノイズなどがあるが、これらがそれぞれノイズ特性を劣化させる。
先述のとおり、イメージセンサにおいて同時に読みだされるセンサの数(画素)は数千個程度になることが一般的である。この対策を実施した場合には、この数千本に分解能(bit数)分を掛け合わせた数のTCVが必要となり、結果として余計な面積/コストの増大を招く。
このシステムでは比較器の出力が十分に静定し、電源レベル/GNDレベルのいずれかに近くなっている場合については、隣接TCVからの干渉に強いが、比較器の出力が遷移中については決して干渉に強くない。
これは比較器の出力が有限な立ち上がり時間を持っており、この信号にノイズが重畳すると、あるレベルをまたぐ時間に誤差が発生するからである。
隣接TCVからの干渉がなければ、比較器の出力CMPOUTは破線のようになるが、干渉がある場合には実線のようになり、両者がカウンタの閾値VTHをまたぐ時間に誤差ERが発生している。
このシステムでは比較器の信号が立ち上がるタイミングはたとえSH回路を駆動するCLK1のタイミングを同一とした場合でも、センサ出力のレベルに応じて変わることになるため、同一のタイミングに管理することが難しい。
かつ上記に述べた理由から、誤差が発生するのが隣接の比較器出力がほぼ同時に遷移する場合であるので、そもそもタイミングを同期化しても原理的に干渉を回避できない。
TCV間にシールドを施すことでこの問題は緩和可能であるが、TCV間の距離が増大することになり結果として面積が大となる。
第3に、こちらもデジタル信号を伝送した場合と同様に比較器自体の面積によるコスト増があげられる。デジタル信号で伝送する場合に比べて、比較が1回でよく、回路が簡素であるので、その分コストの増分は高分解の量子化器に比べれば小さいものの、比較器の数はTCVと同じく数千個あるので決して無視できるものではない。
そして、上記で述べたいずれの実装方法をとった場合においても、工程数の多いアナログチップの面積を増大させ、コストの増分を招くことと、TCVを通して伝送する信号の振幅が大きくなるために、電力と電源ノイズの増大を伴うことが問題である。
さらにこの方法の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやRTSノイズなどの低周波ノイズに関しては効果が小さいという課題もある。
これらの事情のため、比較器における一層のノイズ低減、特に低周波ノイズの低減が常に望まれている。
なお、説明は以下の順序で行う。
1.半導体装置の概要
1.1 半導体装置における第1の配置構成例
1.2 半導体装置における第2の配置構成例
1.3 半導体装置における第3の配置構成例
2.固体撮像装置の概要
2.1 固体撮像装置の基本的な構成例
2.2 列並列ADC搭載固体撮像装置の構成例
2.3 固体撮像装置における第1の配置構成例
2.4 固体撮像装置における第2の配置構成例
2.5 固体撮像装置における第2の配置構成例
3.比較器の構成例
3.1 比較器の基本的な構成例
3.2 低周波ノイズを低減可能な比較器の基本的な構成例
3.3 低周波ノイズを低減可能な比較器の具体的な回路構成例
4.カメラシステムの構成例
図9は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置100は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるCMOSイメージセンサの構成例について説明する。そして、ノイズ低減効果が高く、固体撮像装置に適用可能なシングルスロープ型AD変換器の具体的な構成例について説明する。
積層される第1チップ110と第2チップ120は、第1チップ110に形成されたビア(TCV)により電気的に接続される。
この半導体装置100は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
第2チップ120は第1チップ110からTCVを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ(デジタルチップ)で構成される。
ボンディングパッドBPDおよび入出力回路は第2チップ120に形成されており、第1チップ110には、第2チップ120にワイヤーボンドするための開口部OPNが形成されている。
第1チップ110と第2チップ120間の電気的接続は、たとえばビア(TCV)を通して行われる。
TCV(ビア)の配置位置はチップ端、もしくはパッド(PAD)と回路領域の間とする。
たとえば、制御信号ならびに電力供給用TCVは主にチップ角部の4箇所に集中し、第1チップ110の信号配線領域を削減することができる。
第1チップ110の配線層数削減により、電源線抵抗が増加し、IR-Dropが増大する課題に対し、TCVを有効に配置することで、第2チップ120の配線を用いて第1チップ110の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
図10は、本実施形態に係る半導体装置における回路等の第1の配置構成例を示す図である。
図10の半導体装置100Aは、積層構造を有する第1チップ110Aと第2チップ120Aの回路等の配置が容易に理解できるように、第1チップ110Aと第2チップ120Aが2次元的に展開されて示されている。
第1チップ110Aにおいて、第1信号線LSG1(−0,−1、・・・)には、各センサ111(−0,−1、・・・)のセンサ信号を第1クロックCLK11でサンプリングするサンプルホールド(SH)回路112(−0,−1、・・・)が配置されている。
第1信号線LSG1(−0,−1、・・・)には、それぞれサンプルホールド(SH)回路112(−0,−1、・・・)の出力センサ信号を増幅する増幅器(アンプ)113(−0,−1、・・・)が配置されている。
そして、第1チップ110Aには、第1信号線LSG1(−0,−1、・・・)を第2チップ120A側と電気的に接続し、センサ信号を伝送するためのTCV114(−0,−1、・・・)が形成されている。
なお、図示していないが、第1チップ110Aには、電源や制御信号用のTCVも形成される。
各第2信号線LSG2(−0,−1、・・・)には、TCV114を伝送されたセンサ信号を第2クロックCLK12でサンプリングするサンプリングスイッチ121(−0,−1、・・・)が配置されている。
各第2信号線LSG2(−0,−1、・・・)には、サンプリングスイッチ121(−0,−1、・・・)でサンプリングされた信号を量子化する量子化器122(−0,−1、・・・)が配置されている。
第2チップ120Aには、各量子化器122(−0,−1、・・・)で量子化された信号をデジタル演算処理する信号処理回路123が配置されている。
ここで、センサ111からSH回路112から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
TCV114を通して伝送された信号はロジックチップ(デジタルチップ)である第2チップ120A上のサンプリングスイッチ121でサンプリングされ、量子化器122を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路123で演算処理される。
これに対して、本技術ではTCV114を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
この場合についても、隣接するTCV114からの信号の干渉が発生する。
ただし、SH回路112でサンプルホールドするタイミングを制御する第1クロックCLK11と、第2チップ120A上で離散時間アナログ信号をサンプリングする第2クロックCLK12のタイミングを適切に制御することにより、TCV間の干渉を回避できる。
図11(A)はTCVを伝送された信号が供給されるノードND11の信号波形を、図11(B)は第1クロックCLK11を、図11(C)は第2クロックCLK12を、それぞれ示している。
第1クロックCLK11はすべてのセンサ111に接続されたSH回路112で共通のタイミングを使用しているため、ノードND11と隣接するノードND12の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードND11とノードND12にセンサからの信号出力タイミングがずれた場合については、図11(A)に示すようにノードND11の信号に干渉に起因するヒゲが発生する。
しかしながら、1データ伝送する区間において信号はSH回路112で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第2クロックCLK12を用いてサンプリングを行うように駆動を行うことで、TCV114の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
図12は、本実施形態に係る半導体装置における回路等の第2の配置構成例を示す図である。
すなわち、第2チップ120Bにおいて、各第2信号線LSG2(−0,−1、・・・)に配置されるサンプリングスイッチ121(−0,−1、・・・)と量子化器122(−0,−1、・・・)の配置位置(接続位置)が逆になっている。
この場合、サンプリングスイッチ121の動作はフリップフロップを各信号に対して設けることで実現される。
図13は、本実施形態に係る半導体装置における回路等の第3の配置構成例を示す図である。
すなわち、第2チップ120Cにおいては、サンプリングスイッチと量子化器の代わりに、比較器124(−0,−1、・・・)およびカウンタ125(−0,−1、・・・)が設けられている。
この場合に図11と同様の原理で隣接カラムからの干渉を低減できることを図14に示す。図13の構成において、AD変換動作はランプ波RAMPと信号を比較し、この時間をカウンタ124でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ124が動作していない時間については、AD変換器で信号の取り込みは行われない。
ここで図14に示すように、信号出力LSGO-Nが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図11と同様に隣接TCVからの干渉による誤差を低減することが可能になる。
本実施形態に係る半導体装置の一例として固体撮像装置であるCMOSイメージセンサの構成例について説明する。
図15は、本実施形態に係るCMOSイメージセンサ(固体撮像装装置)の基本的な構成例を示す図である。
そして、行選択回路220およびカラム読み出し回路230により画素信号読み出し部が形成される。
本実施形態において、この積層構造においては、基本的に、第1チップ110には画素アレイ部210が配置され、第2チップ120に画素信号読み出し部を形成する行選択回路220およびカラム読み出し回路230が配置される。
そして、画素の駆動信号や画素(センサ)のアナログ読み出し信号、電源電圧等は第1チップ110に形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。
そして、画素回路210Aは、この1個の光電変換素子211に対して、転送トランジスタ212、リセットトランジスタ213、増幅トランジスタ214、および選択トランジスタ215の4つのトランジスタを能動素子として有する。
転送素子としての転送トランジスタ212は、光電変換素子211と入力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート(転送ゲート)に制御信号である転送信号TRGが与えられる。
これにより、転送トランジスタ212は、光電変換素子211で光電変換された電子をフローティングディフュージョンFDに転送する。
これにより、リセット素子としてのリセットトランジスタ213は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。
増幅トランジスタ214と選択トランジスタ215は電源電圧VDDが供給される電源ラインLVDDと信号線LSGNとの間に直列に接続されている。
このように、増幅トランジスタ214は、選択トランジスタ215を介して信号線LSGNに接続され、画素部外の定電流源ISとソースフォロアを構成している。
そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ215のゲートに与えられ、選択トランジスタ215がオンする。
選択トランジスタ215がオンすると、増幅トランジスタ214はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路230に出力される。
これらの動作は、たとえば転送トランジスタ212、リセットトランジスタ213、および選択トランジスタ215の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。
これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路220により駆動される。
そして、本実施形態においては、第1チップ110に配置される増幅トランジスタ214とソースフォロワを形成する定電流源ISは第2チップ120側に配置される。
行選択回路220は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または全画素同時に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
カラム読み出し回路230は、CDS回路やADC(Analog digital converter:アナログデジタルコンバータ)を含む。
なお、本実施形態に係るCMOSイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置(以下、ADCと略す)を搭載したCMOSイメージセンサとして構成することも可能である。
さらに、固体撮像素子300は、ADC群350、ランプ信号発生器としてのデジタル−アナログ変換装置(以下、DAC (Digital Analog converter)と略す)360、アンプ回路(S/A)370、信号処理回路380、および水平転送線390を有する。
また、固体撮像素子300においては、画素アレイ部310の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子300においては、制御回路として内部クロックを生成するタイミング制御回路340、行アドレスや行走査を制御する行選択回路320、そして列アドレスや列走査を制御する水平転送走査回路330が配置される。
比較器351は、DAC360により生成される参照電圧を階段状に変化させたランプ波形(RAMP)である参照電圧Vslopと、行線毎に画素から垂直信号線LSGNを経由し得られるアナログ信号とを比較する。
カウンタ352は、比較器351の比較時間をカウントする。
ADC群350は、nビットデジタル信号変換機能を有し、垂直信号線(列線)毎に配置され、列並列ADCブロックが構成される。
各ラッチ353の出力は、たとえば2nビット幅の水平転送線390に接続されている。
そして、水平転送線390に対応した2n個のアンプ回路370、および信号処理回路380が配置される。
このとき、比較器351と同ように列毎に配置されたカウンタ352が動作しており、ランプ波形RAMPのある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位(アナログ信号)VSLをデジタル信号に変換する。
参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号VSLと参照電圧Vslopが交わったとき、比較器351の出力が反転し、カウンタ352の入力クロックを停止し、AD変換が完了する。
以上のAD変換期間終了後、水平転送走査回路330により、ラッチ353に保持されたデータが、水平転送線390、アンプ回路370を経て信号処理回路380に入力され、2次元画像が生成される。
このようにして、列並列出力処理が行われる。
本実施形態において、この積層構造においては、基本的に、第1チップ110には画素アレイ部310が配置される。
第2チップ120に、行選択回路320、水平転送走査回路330、タイミング制御回路340、ADC群350、DAC(ランプ信号発生器)360、アンプ回路(S/A)370、信号処理回路380、および水平転送線390が配置される。
そして、画素の駆動信号や画素(センサ)のアナログ読み出し信号、電源電圧等は第1チップ110の形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。
ここで、図17の列並列ADC搭載CMOSイメージセンサの各構成要素を積層構造の第1チップおよび第2チップに配置した構成例について説明する。
図18は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第1の配置構成例を示す図である。
図18においても、積層構造を有する第1チップ110Dと第2チップ120Dの回路等の配置が容易に理解できるように、第1チップ110Dと第2チップ120Dが2次元的に展開されて示されている。
また、図18においては、タイミング制御回路340やアンプ回路370、信号処理回路380は省略されている。これらの回路も第2チップ110Dに配置される。
第2チップ120Dに、行選択回路320、水平転送走査回路330、タイミング制御回路340、ADC群350の比較器351、カウンタ352、ラッチ353、並びにDAC(ランプ信号発生器)360が配置される。
そして、画素の駆動信号や画素(センサ)のアナログ読み出し信号、電源電圧等は第1チップ110Dの形成されるTCVを通して、第1チップ110Dと第2チップ120D間で送受される。
なお、本実施形態においては、第1チップ110Dに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ISは、第2チップ120Dに配置される。
図18のCMOSイメージセンサ300Aにおいては、行選択回路320から出力される転送トランジスタ(転送スイッチ)をオンオフ制御する転送制御信号TRGが図13における第1クロックCLK11と同等の機能となる。
これに対してランプ波の生成タイミングをVSL[m]が十分に静定する時間を持たせるように制御することで、図14に示したように隣接TCVからの干渉による誤差を抑えて信号を伝送することが可能となる。
しかしながら、たとえば図18のシステムにおいて、行選択回路320の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線LSGN[n]への干渉を低減することは容易ではない。
したがって、本技術においては、図19に示すように、離散時間アナログ信号を伝送するTCVを集中して配置し、これをデジタル信号を伝送するTCVと分離して配置することが有効となる。
図19の例では、第1チップ110Eにおいて、画素アレイ部310の図19中においての左右両側部にデジタル信号用TCVの配置領域410,420が形成されている。
そして、画素アレイ部310の図19中の下側の側部にアナログ信号用TCVの配置領域430が形成されている。
図20は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第2の配置構成例を示す図である。
図20の例では、2つの画素で、フローティングディフュージョンFD、リセットトランジスタ213、増幅トランジスタ214、選択トランジスタ215が共有されている。
各画素は、光電変換素子(フォトダイオード)211および転送トランジスタ212を含んで構成されている。
この場合も、基本的に、第1チップ110Fには画素アレイ部310Bが配置され、その他の構成は、図18と同様である。
図21は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第3の配置構成例を示す図である。
この場合も、基本的に、第1チップ110Gには画素アレイ部310Cが配置されている。
この例では、共有領域の近傍にTCV114Gが形成されている。
TCV114Gは第1チップ110Gと第2チップ120Gに形成された金属(たとえばCu)の接続電極同士を金属で接続して形成されて、信号線LSGNに出力される画素信号を、TCV114Gを通して第2チップ120G側の比較器351に供給する。
次に、ADC群に適用され、カラムADCを形成する比較器351の具体的な構成例について説明する。
上述したような、本技術を実施する場合に懸念される点として、デジタルチップである第2チップ上に量子化器、比較器を実現するためにこれらの回路のノイズがアナログチップに実現した場合と比較して大きくなってしまうことが挙がられる。
以下に、図17〜図21のCMOSイメージセンサについて、このノイズに対して有効となる比較器の構成例を示す。
図22は、本実施形態に係る比較器の第1の構成例を示す回路図である。
以下の比較器は符号500を付して説明する。
図22は、ミラー容量を利用して帯域を大きく制限してノイズを低減する比較器の構成例を示している。比較器をこのように構成することで比較器の出力するノイズ電力が小さくなるため、デジタルチップである第2チップ上で比較器を実現することのデメリットを補うことが可能となる。
そして、2段目の第2アンプ520のソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
これにより、各比較器500の帯域は小さな容量で大きく狭められる。
各比較器500は、行動作開始時にカラム毎に動作点を決めるために初期化(オートゼロ:AZ)してサンプリングする機能を有する。
なお、本実施形態において、第1導電型はpチャネルまたはnチャネルであり、第2導電型はnチャネルまたはpチャネルである。
第1アンプ510は、AZレベルのサンプリング容量(入力容量)としての第1および第2のキャパシタC511,C512を有する。
PMOSトランジスタPT511のドレインがNMOSトランジスタNT511のドレインに接続され、その接続点によりノードND511が形成されている。また、PMOSトランジスタPT511のドレインとゲートが接続され、その接続点がPMOSトランジスタ512のゲートに接続されている。
PMOSトランジスタPT512のドレインがNMOSトランジスタNT512のドレインに接続され、その接続点により第1アンプ510の出力ノードND512が形成されている。
NMOSトランジスタNT511とNMOSトランジスタNT512のソース同士が接続され、その接続点がNMOSトランジスタNT513のドレインに接続されている。NMOSトランジスタNT513のソースは基準電位源(たとえば接地電位)GNDに接続されている。
NMOSトランジスタNT512のゲートがキャパシタC512の第1電極に接続され、その接続点によりノードND514が形成されている。そして、キャパシタC512の第2電極がアナログ信号VSLの入力端子TVSLに接続されている。
また、NMOSトランジスタNT513のゲートがバイアス信号BIASの入力端子TBIASに接続されている。
PMOSトランジスタPT513のソースがノードND511に接続され、ドレインがノードND513に接続されている。PMOSトランジスタPT514のソースがノードND512に接続され、ドレインがノードND514に接続されている。
そして、PMOSトランジスタPT513およびPT514のゲートがローレベルでアクティブの第1のAZ信号PSELの入力端子TPSELに共通に接続されている。
そして、NMOSトランジスタNT511,NT512によりNMOSトランジスタNT513を電流源とする差動比較部(トランスコンダクタンスアンプ(Gmアンプ))511が構成される。
また、PMOSトランジスタPT513,PT514がAZ(オートゼロ:初期化)スイッチとして機能し、キャパシタC511,C512がAZレベルのサンプリング容量として機能する。
そして、第1アンプ510の出力信号1stcompは出力ノードND512から第2アンプ520に出力される。
PMOSトランジスタPT521のドレインがNMOSトランジスタNT521のドレインに接続され、その接続点により出力ノードND521が形成されている。
NMOSトランジスタNT521のソースが接地電位GNDに接続され、ゲートがキャパシタC521の第1電極に接続され、その接続点によりノードND522が形成されている。キャパシタC521の第2電極は接地電位GNDに接続されている。
NMOSトランジスタNT522のドレインがノードND521に接続され、ソースがノードND522に接続されている。
そして、NMOSトランジスタNT522のゲートがハイレベルでアクティブの第2のAZ信号NSELの入力端子TNSELに接続されている。
この第2のAZ信号NSELは、第1アンプ510に供給される第1のAZ信号PSELと相補的なレベルをとる。
また、NMOSトランジスタPT522がAZスイッチとして機能し、キャパシタC521がAZレベルのサンプリング容量として機能する。
そして、第2アンプ520の出力ノードND521は、比較器500の出力端子TOUTに接続されている。
このキャパシタC530は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第1アンプ510の出力に見える容量は、PMOSトランジスタPT521のゲインをAV2とし、キャパシタC530の容量をCとすると、{C*(1+AV2)}のようにゲイン倍されることからキャパシタC530の容量値を小さくてよい。
これにより、比較器500の帯域は小さな容量で大きく狭められる。
さらにこの構成の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやRTSノイズなどの低周波ノイズに関しては効果が小さい。
以下に説明する比較器は、第1アンプの構成に特徴がある。
なお、以下の説明では、理解を容易にするために、基本的に図22とおおよそ同一構成部分は同一符合をもって表す。
図23は、本実施形態に係る低周波ノイズを低減可能な、アイソレータを持つ比較器の基本概念を示す図である。
図24は、図23の比較器の比較例であるアイソレータを持たない比較器の基本概念を示す図である。
そして、本実施形態に係る比較器500Aは、比較例として示す図24の比較器500Bと異なり、第1アンプ510Aの少なくとも出力ノード側に配置され、電圧変動を抑えるためのアイソレータ530を含んで構成される。
なお、図23および図24において、第1アンプ510Aの後段には2段目の第2アンプのみを示しているが、何段あってもよい。
第1アンプ510Aの差動比較部(Gmアンプ)511の出力部のノードcは、図22の比較器500における第1アンプ510のNMOSトランジスタNT512のドレイン端子側に相当する。
オートゼロスイッチAZS511はアイソレータ530の出力側のノードdと高インピーダンスノードb間に接続される。
ここで、比較器の一方の入力(IN2)に固定の入力信号を、他方の入力(IN1)にスロープ信号を入力した場合を考察する。ここで、スロープ信号とはRAMP波形のように信号レベルがある傾きをもって減少あるいは増加する信号をいう。
図25は、図23の本実施形態に係る比較器のGmアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
図26(A)〜(D)は、図25の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である
図27は、図24の比較例としてのGmアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
図28(A)〜(D)は、図27の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である。
しかし、アイソレータ530によって初段Gmアンプ511の出力ノードcの電圧は一定に保たれる。
したがって、ノードb-ノードc間に寄生容量Cpが存在したとしても、ノードbは、図26(C)に示すように、外乱を受けることなく一定電圧に保たれる。
よって、比較器500Aの初段Gmアンプ511の差動入力信号(a-b)には,図26(D)に示すように、入力スロープ(IN1)がそのまま伝播される。
このため、ノードb-ノードc間の寄生容量Cpを通してそのスロープがノードbに注入される(図28(C))。
この結果として、比較器500Bの初段Gmアンプの差動入力信号(a-b)のスロープは、図28(D)に示すように、入力スロープ(IN1)と比較して勾配が大幅に低減したものとなる。
次に、ノイズ低減について考察する。
図29は、比較器の初段Gmアンプのノイズ源について説明するための図である。
図30(A)および(B)は、電圧ノイズの時間ノイズへの変換例を示す図である。
比較器500A,500Bの一方の入力(IN2)に固定の入力信号を、他方の入力(IN1)にスロープ信号(波形)を入力した場合、上記の電圧ノイズは、図30(A),(B)に示すように変換される。
すなわち、初段Gmアンプ511の差動入力信号(a-b)のスロープ勾配を変換ゲインとして時間軸のノイズ(いわゆるジッタ)に変換される。
したがって、差動入力信号(a-b)のスロープ勾配が減衰すると、比較器500A,500Bの出力ノイズは増大する。
なお、差動入力信号(a-b)のスロープ勾配が大きくなると、比較器500Aの初段Gmアンプ511の動作が速くなる。
すなわち、比較器500Aの帯域も上がるため、熱ノイズのように高周波にまで及ぶノイズに関しては差動入力信号(a-b)のスロープ勾配の増大による寄与は正比例よりも小さくなる。
その一方、フリッカノイズやRTSのような低周波のノイズに関しては差動入力信号(a-b)のスロープ勾配の増大による寄与は正比例に近くなる。つまり、そのような低周波ノイズの低減に関して本技術は特に有効である。
[第1の回路構成例]
図31は、本実施形態に係る低周波ノイズを低減可能な比較器の第1の回路構成例を示す図である。
なお、図31においては、図22のオートゼロスイッチとしてPMOSトランジスタPT513、PT514をオートゼロスイッチAZS511、AZS512として示し、NMOSトランジスタNT513を電流源I511として示している。
図32は、本実施形態に係る低周波ノイズを低減可能な比較器の第2の回路構成例を示す図である。
NMOSトランジスタNT514のドレインが第1アンプ510Dの出力ノードND512(d)に接続され、ソースがGmアンプを形成するNMOSトランジスタNT512のドレイン(ノードc)に接続されている。
そして、図32の比較器500Dでは、アイソレータ530Cを形成するNMOSトランジスタNT514のゲートがバイアス電圧VBIASの供給ラインに接続されている。
これにより、NMOSトランジスタNT514を通して一定電流が流れることにより、NMOSトランジスタNT512のゲート(入力ノードb)とドレイン(出力ノードc)間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
図33は、本実施形態に係る低周波ノイズを低減可能な比較器の第3の回路構成例を示す図である。
たとえば、CMOSイメージセンサなどの用途に対して、カラム並列シングルスロープAD変換器として用いる場合、このバイアス電圧VBIASの必要性は以下の(1)〜(3)等に示す点が懸念される。
(1)カラム間の干渉、(2)VBIAS配線領域の増大、(3)VBIAS生成回路の必要性、などであるある。
これに対して、NMOSトランジスタNT514のゲートを電源電圧源VDDに接続する図33の比較器500Eにおいてはこのような懸念がなく、カラム並列シングルスロープAD変換器の実現に特に適している。
図34は、本実施形態に係る低周波ノイズを低減可能な比較器の第4の回路構成例を示す図である。
比較器500Fは、負荷側ノードND511(ノードf)とNMOS差動対(Gmアンプ)を形成するNMOSトランジスタNT511のドレイン端子(ノードe)側との間に第2のアイソレータ540がさらに配置されている。
故にノードeに関してはアイソレーションを実施してもしなくとも良い。
ただし、図34の比較器500Fでは、回路の対称性が高いために、オートゼロ機能を有する比較器500Fにおいてはより精度の高い比較動作を実現することが可能となる。
図35は、本実施形態に係る低周波ノイズを低減可能な比較器の第5の回路構成例を示す図である。
NMOSトランジスタNT515のドレインが第1アンプ510Gの負荷側ノードND511(ノードf)に接続され、ソースがGmアンプを形成するNMOSトランジスタNT511のドレイン(ノードe)に接続されている。
そして、図35の比較器500Gでは、アイソレータ530Cを形成するNMOSトランジスタNT514のゲートおよびアイソレータ540を形成するNMOSトランジスタNT515のゲートがバイアス電圧VBIASの供給ラインに接続されている。
これにより、NMOSトランジスタNT514を通して一定電流が流れることにより、NMOSトランジスタNT512のゲート(入力ノードb)とドレイン(出力ノードc)間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
同様に、NMOSトランジスタNT515を通して一定電流が流れることにより、NMOSトランジスタNT511のゲート(入力ノードa)とドレイン(出力ノードe)間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
図36は、本実施形態に係る低周波ノイズを低減可能な比較器の第6の回路構成例を示す図である。
比較器500Hでは、アイソレータ530CのNMOSトランジスタNT514のゲートおよびアイソレータ540を形成するNMOSトランジスタNT515のゲートがバイアス電圧VBIASの供給ラインの代わりに電源電圧源VDDに接続されている。
たとえば、第3の回路構成例の場合と同様に、CMOSイメージセンサなどの用途に対して、カラム並列シングルスロープAD変換器として用いる場合、このバイアス電圧VBIASの必要性は以下の(1)〜(3)等に示す点が懸念される。
(1)カラム間の干渉、(2)VBIAS配線領域の増大、(3)VBIAS生成回路の必要性、などであるある。
これに対して、NMOSトランジスタNT514,NT515のゲートを電源電圧源VDDに接続する図36の比較器500Hにおいてはこのような懸念がなく、カラム並列シングルスロープAD変換器の実現に特に適している。
ここで、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明する。
図37(A)および(B)は、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明するための図である。
この実装例は、図37(A)に示すように、対称性の高い図36の比較器500Hについての例である。
図37において、NMOS差動対トランジスタNT511,NT512をM1,M2で示し、アイソレーション用トランジスタNT514,NT515をM5、M6で示している。
この結果、差動対トランジスタM1,M2は両端のチャネル領域が自然に拡張される。このような実装方法によってフリッカノイズやRTSノイズなどの低周波ノイズが改善することが知られている(非特許文献1)。
したがって、このように本技術を実装することにより、低周波ノイズは上記の2つのメカニズム(回路動作とプロセス特性)によって改善できる。
“Impact of STA Effect on Flicker Noise in 0.13um RF nMOSFETs”IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 54, NO. 12, DECEMBER 2007, pp.3383-3392。
本技術により、伝送する信号に誤差を発生させることなく、既存の積層構造に比べてTCVの本数を低減することが可能となる。また、アナログチップ上に量子化器(比較器)等の回路が不要となる。このため、アナログチップの面積をセンサのみで決まる面積まで小さくすることができる。
たとえば、イメージセンサにおいてセンサ(画素)の面積は、システムの光学サイズから決められているため、一般的にアナログチップを最小化し得るほぼ限界まで小さくできることを意味する。
アナログチップは前述のとおり、ロジックチップ(デジタルチップ)と比較して工程数が多いため、たとえチップの面積が同じであったとしてもコストが高くなる。
また、本技術によりアナログチップ上に配置する回路をセンサにかかわる部分に限定できるため、配線やトランジスタ製造にかかわる工程を省くことが可能となる。一般的に比較器等の回路を作製するためのトランジスタと、センサを構成するためのトランジスタは共通でないものを含む工程で製造されている。したがって、比較器等の回路がなくなることで、これらの工程が削減できる。
同様に、アナログチップ上に複雑な配線を配置する必要がなくなるので、配線の総数を削減できる。
上記2つの理由から本技術により、センサから出力される信号を劣化させることなく、半導体装置のコストを大幅に低減することが可能となる。
これらの構成は、スロープ信号、たとえばランプ信号と比較を行う場合に、出力ノードと入力ノードのカップリングにより、実効的な入力信号振幅が減衰してしまうのを回避することにより、比較器の入力換算ノイズの低減を実現することができる。
このように、オートゼロ機能付きの比較器およびそれを用いたシングルスロープAD変換器や固体撮像装置において雑音、特にフリッカノイズやRTSノイズの様な低周波雑音を低減することが可能となる。
なお、このような特徴を有する比較器は、図9の積層構造のデジタルチップである第2チップに適用した場合にノイズ低減の効果は大きい。
ただし、アナログチップである第1チップ側に比較器を搭載した場合、積層構造でない回路構成の場合にも、ノイズ低減の効果は大きい。
そして、上述したように、オートゼロ機能付きの比較器を用いたシングルスロープAD変換器や固体撮像装置において雑音、特にフリッカノイズやRTSノイズの様な低周波雑音を低減することが可能となる。
このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図38は、本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
さらに、カメラシステム600は、この撮像デバイス610の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させるレンズ620を有する。
カメラシステム600は、撮像デバイス610を駆動する駆動回路(DRV)630と、撮像デバイス610の出力信号を処理する信号処理回路(PRC)640と、を有する。
信号処理回路640で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路640で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
(1)アレイ状に配置された複数のセンサを有する第1チップと、
第2チップと、を有し、
上記第1チップと上記第2チップは貼りあわされた積層構造を有し、
上記第1チップと上記第2チップ間の配線は、
ビアを通して接続され、
上記第1チップは、
各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第2チップに伝送され、
上記第2チップは、
上記ビアを介した上記第1チップから伝送された信号を上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、
量子化してデジタル信号を得る機能と、を含む
半導体装置。
(2)上記第2チップは、
上記ビアを介した上記第1チップからの信号を上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングし、当該サンプリングした信号を量子化しデジタル信号を得る
上記(1)記載の半導体装置。
(3)上記第2チップは、
時間連続の量子化器を含み、
上記ビアを介した上記第1チップからの信号を上記量子化器で量子化した信号を、上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする
上記(1)記載の半導体装置。
(4)上記第2チップは、
上記ビアを介した上記第1チップからの信号とランプ信号とを比較判定し、その判定信号を出力する比較器と、
上記比較器の出力により動作が制御され、上記比較器の比較時間をカウントすることにより量子化を行うカウンタと、を含む
上記(1)記載の半導体装置。
(5)上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
上記(1)から(4)のいずれか一に記載の半導体装置。
(6)光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
第1チップと、
第2チップと、を有し、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第2チップは、
上記画素信号読み出し部が配置され、
上記第1チップと上記第2チップ間の配線は、
ビアを通して接続されている
固体撮像装置。
(7)上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
上記(6)記載の固体撮像装置。
(8)固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
第1チップと、
第2チップと、を有し、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第2チップは、
上記画素信号読み出し部が配置され、
上記第1チップと上記第2チップ間の配線は、
上記ビアを通して接続されている
カメラシステム。
(9)上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
上記(8)記載のカメラシステム。
Claims (19)
- アナログ信号を出力する複数の画素が行列状に配列された画素アレイ部と、
前記複数の画素の列配列に対応して配置された複数の信号線と、
前記複数の画素を駆動するための行選択部と、
前記複数の画素から前記複数の信号線に出力された前記アナログ信号を読み出すアナログ信号読み出し部と、
前記画素アレイ部の第1の側に沿って配置された第1の複数のビアと、
前記画素アレイ部の第2の側に沿って配置された第2の複数のビアと、
を有し、
前記画素アレイ部の各画素は、光電変換素子と転送トランジスタとを含んで構成され、
前記画素アレイ部に形成された複数の画素において、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ、選択トランジスタのうち、少なくとも1つが共有され、
前記画素アレイ部は第1チップに配置され、
前記行選択部の少なくとも一部と前記アナログ信号読み出し部とは第2チップに配置され、
前記アナログ信号読み出し部は少なくとも比較器と、カウンタを有し、
前記比較器は前記第1の複数のビアの少なくとも一部と接続され、
前記行選択部の少なくとも一部は前記第2の複数のビアの少なくとも一部と接続され、
前記画素アレイの第1の側は第2の側と垂直であり、
前記第1の複数のビアと、前記第2の複数のビアは画素アレイの外側に配置され、
前記第1チップと前記第2チップは、貼り合わされた積層構造を有する
固体撮像装置。 - 前記アナログ信号読み出し部は、
前記複数の画素の列配列に対応して配置され、前記アナログ信号と参照信号とを比較判定し、その判定信号を出力する複数の比較器を有する
請求項1に記載の固体撮像装置。 - 前記アナログ信号読み出し部は、
前記比較器の出力により動作が制御され、対応する前記比較器の比較時間をカウントする複数のカウンタを有する
請求項2に記載の固体撮像装置。 - 前記第1の複数のビアは、
前記行選択部と前記複数の画素に接続され、前記行選択部の出力を前記複数の画素に伝送する
請求項1から3のいずれかに記載の固体撮像装置。 - 前記アナログ信号読み出し部は、
複数の比較器を有し、
前記第2の複数のビアは、
前記複数の信号線と前記複数の比較器に接続され、前記アナログ信号を前記複数の比較器に伝送する
請求項1から4のいずれかに記載の固体撮像装置。 - 前記第2の複数のビアは、
前記第1チップと前記第2チップにそれぞれ形成された金属同士を接続して形成され、前記アナログ信号を前記第2チップの前記比較器に供給する
請求項5に記載の固体撮像装置。 - 前記金属は、銅を含む材料で形成された
請求項6に記載の固体撮像装置。 - 前記第1チップには、
前記画素アレイ部および前記複数の信号線が配置され、前記第1の複数のビアは前記画素アレイ部の前記信号線の配線方向に直交する方向である左右方向の側部に配置され、前記第2の複数のビアは前記画素アレイ部の前記信号線の配線方向である上下方向の側部に配置された
請求項4から7のいずれかに記載の固体撮像装置。 - 前記複数の画素は、それぞれフォトダイオードと転送トランジスタとを含む
請求項1から8のいずれかに記載の固体撮像装置。 - 前記画素アレイ部に、隣接して形成された2つの画素において、
フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ、選択トランジスタがそれぞれ共有された
請求項1から9のいずれかに記載の固体撮像装置。 - 前記画素アレイ部に、隣接して形成された4つの画素において、
1つのフローティングディフュージョンが共有された
請求項1から9のいずれかに記載の固体撮像装置。 - 前記4つの画素は、2行2列に隣接して形成された
請求項11に記載の固体撮像装置。 - 前記画素アレイ部に、隣接して形成された8つの画素において、
増幅トランジスタが共有された
請求項1から9、11から12のいずれかに記載の固体撮像装置。 - 前記8つの画素は、4行2列に隣接して形成された
請求項13に記載の固体撮像装置。 - 第1のフローティングディフュージョンを共有し、2行2列に隣接して形成された4つの画素を含む第1の画素共有単位と、
第1の画素共有単位に隣接して配置され、第2のフローティングディフュージョンを共有し、2行2列に隣接して形成された4つの画素を含む第2の画素共有単位とを有し、
前記第1のフローティングディフュージョンと、前記第2のフローティングディフュージョンとが接続された
請求項1から9のいずれかに記載の固体撮像装置。 - 前記第1の画素共有単位と前記第2の画素共有単位は、増幅トランジスタを共有する
請求項15に記載の固体撮像装置。 - 前記第1の画素共有単位と前記第2の画素共有単位の間に、共有する増幅トランジスタが配置された
請求項16に記載の固体撮像装置。 - 前記第1の画素共有単位と前記第2の画素共有単位の間に、前記第2の複数のビアのうち少なくとも1つが存在する
請求項15から17のいずれかに記載の固体撮像装置。 - 固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
アナログ信号を出力する複数の画素が行列状に配列された画素アレイ部と、
前記複数の画素の列配列に対応して配置された複数の信号線と、
前記複数の画素を駆動するための行選択部と、
前記複数の画素から前記複数の信号線に出力された前記アナログ信号を読み出すアナログ信号読み出し部と、
前記画素アレイ部の第1の側に沿って配置された第1の複数のビアと、
前記画素アレイ部の第2の側に沿って配置された第2の複数のビアと、
を有し、
前記画素アレイ部の各画素は、光電変換素子と転送トランジスタとを含んで構成され、
前記画素アレイ部に形成された複数の画素において、フローティングディフュージョン、リセットトランジスタ、増幅トランジスタ、選択トランジスタのうち、少なくとも1つが共有され、
前記画素アレイ部は第1チップに配置され、
前記行選択部の少なくとも一部と前記アナログ信号読み出し部とは第2チップに配置され、
前記アナログ信号読み出し部は少なくとも比較器と、カウンタを有し、
前記比較器は前記第1の複数のビアの少なくとも一部と接続され、
前記行選択部の少なくとも一部は前記第2の複数のビアの少なくとも一部と接続され、
前記画素アレイの第1の側は第2の側と垂直であり、
前記第1の複数のビアと、前記第2の複数のビアは画素アレイの外側に配置され、
前記第1チップと前記第2チップは、貼り合わされた積層構造を有する
カメラシステム。
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