KR102302595B1 - 테스트 회로를 포함하는 이미지 센서 - Google Patents

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Abstract

본 개시의 일 실시예에 따른 이미지 센서는, 복수의 픽셀들을 포함하고, 상기 픽셀들은 입사광에 응답하여 아날로그 신호를 생성하는 픽셀 어레이, 상기 아날로그 신호를 디지털 신호로 변환하기 위한 제1 카운터를 구비하는 아날로그-디지털 컨버터 및 테스트 모드일 때에 상기 제1 카운터에 대한 테스트 결과로서 생성된 제1 카운터 테스트 결과 값이 저장되는 제1 메모리를 구비하고, 제1 선택 신호에 응답하여 상기 제1 메모리로부터 상기 제1 카운터 테스트 결과 값을 외부로 출력하는 출력 버퍼를 포함하고, 상기 출력 버퍼는, 상기 제1 카운터 테스트 결과 값의 출력 여부에 따라 상기 제1 메모리를 리셋(Reset)하는 리셋 로직 회로를 더 구비하는 것을 특징으로 한다.

Description

테스트 회로를 포함하는 이미지 센서{Image sensor with test circuit}
본 개시는 이미지 센서에 관한 것으로, 더욱 상세하게는 아날로그-디지털 변환에 이용되는 카운터에 대한 테스트 동작을 제어하는 테스트 회로가 구비된 이미지 센서에 관한 것이다.
이미지 센서에는 아날로그 신호로 감지되는 영상 신호를 디지털 신호로 변환하기 위한 아날로그-디지털 컨버터(이하, ADC)가 포함된다. 이미지 센서의 픽셀 어레이는 2차원 매트릭스 형태로 배열된 복수의 픽셀들을 포함하고, 각각의 픽셀은 빛 에너지로부터 영상 신호를 출력한다. 픽셀들 각각은 포토 다이오드를 통하여 입사된 빛의 양에 상응하는 광전하를 축적(integration)하고, 축적된 광전하에 따라 아날로그 신호의 픽셀 신호를 출력한다. 픽셀 신호는 ADC에 의해서 디지털 신호로 변환된다.
ADC는, 픽셀 어레이의 컬럼들 각각에 대응하는 영상 신호를 램프 신호와 비교하는 비교기와, 비교기의 비교 결과에 따른 카운팅 동작을 수행하여 카운팅 결과 값 또는 카운팅 코드(code)를 생성하는 카운터를 포함한다. 카운터의 카운팅 코드는 컬럼 디코더의 컬럼 선택 신호에 응답하여 디지털 신호의 픽셀 신호로서 출력되고, 최종적으로 영상 데이터로서 외부로 출력된다. 선명한 영상 데이터 구현을 위하여, 컬럼 디코더, 카운터, 타이밍 컨트롤러에 대한 에러 존재 여부를 검출하는 것이 중요하다.
본 개시의 기술적 사상이 해결하려는 과제는 이미지 센서에 대한 테스트를 수행할 때에 카운터, 컬럼 디코더 및 타이밍 컨트롤러 등의 오류 여부를 검출할 수 있는 이미지 센서를 제공하는 데에 있다.
본 개시의 일 실시예에 따른 이미지 센서는, 복수의 픽셀들을 포함하고, 상기 픽셀들은 입사광에 응답하여 아날로그 신호를 생성하는 픽셀 어레이, 상기 아날로그 신호를 디지털 신호로 변환하기 위한 제1 카운터를 구비하는 아날로그-디지털 컨버터 및 테스트 모드일 때에 상기 제1 카운터에 대한 테스트 결과로서 생성된 제1 카운터 테스트 결과 값이 저장되는 제1 메모리를 구비하고, 제1 선택 신호에 응답하여 상기 제1 메모리로부터 상기 제1 카운터 테스트 결과 값을 외부로 출력하는 출력 버퍼를 포함하고, 상기 출력 버퍼는, 상기 제1 카운터 테스트 결과 값의 출력 여부에 따라 상기 제1 메모리를 리셋(Reset)하는 리셋 로직 회로를 더 구비하는 것을 특징으로 한다.
본 개시의 다른 실시예에 따른 이미지 센서는, 복수의 픽셀들을 포함하는 픽셀 어레이, 상기 픽셀들로부터 생성된 아날로그 신호를 디지털 신호로 변환하기 위해 적어도 하나의 카운터를 이용하는 아날로그-디지털 컨버터, 상기 픽셀 어레와 연결된 복수의 컬럼들 각각에 대응하고, 상기 카운터를 이용한 카운터 테스트 결과 값들이 각각 저장되는 복수의 컬럼 메모리들을 구비하는 출력 버퍼 및 상기 카운터에 대한 테스트 동작을 제어하는 테스트 회로를 포함하며, 상기 출력 버퍼는, 소정의 컬럼 선택 신호를 수신하고, 이에 응답하여 상기 컬럼 선택 신호에 대응하는 컬럼 메모리에 저장된 카운터 테스트 결과를 출력한 후에, 상기 컬럼 선택 신호에 대응하는 컬럼 메모리를 리셋시키는 것을 특징으로 한다.
본 개시에 따른 이미지 센서는 복수의 카운터들 또는 글로벌 카운터에 대한 테스트 동작을 수행하고, 이와 동시에 리셋 로직 회로를 이용하여 카운터 테스트 결과 값을 출력한 컬럼 메모리를 리셋함으로써, 컬럼 선택 신호를 생성하는 동작과 연관된 블록에 대한 에러 발생 여부를 정확하게 검출할 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 도 1에 도시된 ADC, 출력 버퍼 및 테스트 회로를 구체적으로 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 도 2의 ADC의 동작을 설명하기 위한 타이밍도이다.
도 4a 및 도 4b는 본 개시의 일 실시예에 따른 카운터부의 테스트 방법을 설명하기 위한 블록도이다.
도 5는 본 개시의 일 실시예에 따른 리셋 로직 회로의 동작을 설명하기 위한 블록도이다.
도 6a 내지 도 6c는 도 5의 리셋 로직 회로를 이용하여 컬럼 디코더에 대한 에러를 검출하는 방법을 설명하기 위한 타이밍도이다.
도 7은 본 개시의 일 실시예에 따른 리셋 로직 회로를 구체적으로 나타내는 블록도이다.
도 8a는 도 7의 제1 플립 플롭을 설명하기 위한 도면이며, 도 8b는 도 7의 리셋 로직 회로에 대한 동작을 설명하기 위한 타이밍도이다.
도 9는 본 개시의 일 실시예에 따른 리셋 로직 회로를 구체적으로 나타내는 블록도이다.
도 10은 본 발명의 일실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 이미지 센서(100)를 나타내는 블록도이다 .
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 로우 디코더(120), 상관 이중 샘플러(130), 아날로그-디지털 컨버터(ADC, 140), 출력 버퍼(150), 컬럼 디코더(160), 타이밍 컨트롤러(170) 및 테스트 회로(180)를 포함할 수 있다.
픽셀 어레이(110)는 2차원으로 배열된 복수의 픽셀들을 포함할 수 있다. 각각의 픽셀들은 광신호를 전기적 신호로 변환할 수 있다. 픽셀 어레이(110)는 로우 디코더(120)로부터 로우 선택 신호, 픽셀 리셋 신호 및 전송 신호 등을 포함하는 구동 신호를 수신할 수 있으며, 구동 신호에 의하여 픽셀 어레이(110)는 구동될 수 있다.
로우 디코더(120)는 타이밍 컨트롤러(170)의 제어에 따라 픽셀 어레이(110)의 어느 하나의 행을 선택할 수 있다. 로우 디코더(120)는 복수의 행들 중 어느 하나의 행을 선택하기 위하여 로우 선택 신호를 생성할 수 있다. 그리고, 로우 디코더(120)는 선택된 행에 대응하는 픽셀들에 대해 픽셀 리셋 신호 및 전송 신호를 순차적으로 인에이블시킬 수 있다. 이에 따라, 선택된 행의 픽셀들 각각으로부터 생성되는 아날로그 형태의 기준 신호와 영상 신호가 순차적으로 상관 이중 샘플러(130)로 전달될 수 있다.
상관 이중 샘플러(130)는 픽셀 어레이(110)로부터 복수의 컬럼 라인들(C0, C1,..., Cm-1) 각각에 제공되는 기준 신호와 영상 신호를 순차적으로 샘플링 및 홀딩(sampling and holding)할 수 있다. 즉, 상관 이중 샘플러(130)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 기준 신호와 영상 신호의 레벨을 샘플링하고 홀딩할 수 있다. 상관 이중 샘플러(130)는 타이밍 컨트롤러(170)의 제어에 따라 컬럼들 각각의 기준 신호와 영상 신호를 상관 이중 샘플링 신호로서 ADC(140)로 전달할 수 있다.
ADC(140)는 상관 이중 샘플러(130)로부터 출력되는 각각의 컬럼들에 대한 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다. ADC(140)는 각각의 컬럼들에 대한 상관 이중 샘플링 신호를 기반으로 카운팅 동작과 연산 동작을 수행함에 따라 각각의 컬럼들에 해당하는 노이즈가 제거된 영상 데이터를 생성할 수 있다.
ADC(140)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 복수의 컬럼 카운터들을 포함하고, 컬럼 카운터들을 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다. 다른 실시예에 따라, ADC(140)는 하나의 글로벌 카운터를 포함하고, 글로벌 카운터에서 제공되는 글로벌 코드를 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다.
출력 버퍼(150)는 ADC(140)에서 제공되는 각각의 컬럼 단위의 영상 데이터를 캡쳐하여 출력할 수 있다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어에 따라 ADC(140)에서 출력되는 영상 데이터를 일시 저장할 수 있다. 출력 버퍼(150)는 이미지 센서(100)와 연결된 다른 장치 사이의 전송 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.
컬럼 디코더(160)는 타이밍 컨트롤러(170)의 제어에 따라 출력 버퍼(150)의 컬럼을 선택하고, 출력 버퍼(150)에 저장된 영상 데이터가 순차적으로 출력될 수 있다. 구체적으로, 컬럼 디코더(160)는 타이밍 컨트롤러(170)로부터 어드레스 신호를 수신할 수 있으며, 컬럼 디코더(160)는 어드레스 신호를 기반으로 컬럼 선택 신호를 생성하여 출력 버퍼(150)의 컬럼을 선택할 수 있다.
타이밍 컨트롤러(170)는 로우 디코더(120), 컬럼 디코더(160), ADC(140) 및 출력 버퍼(150)를 제어할 수 있다. 타이밍 컨트롤러(170)는 이들의 동작에 요구되는 클럭 신호와 타이밍 컨트롤을 위한 제어 신호들을 로우 디코더(120), 컬럼 디코더(160), ADC(140) 및 출력 버퍼(150)에 제공할 수 있다. 타이밍 컨트롤러(170)는 로직 제어 회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.
테스트 회로(180)는 테스트 모드 시에 테스트 코드를 수신하고 테스트 코드를 기반으로 ADC(140)에 포함된 카운터들을 테스트할 수 있다. 테스트 코드는 이미지 센서(100) 내부에서 생성되거나 외부에서 제공될 수 있다. 테스트 회로(180)는 카운트 클럭 신호, 카운트 인에이블 신호를 생성하여 ADC(140)의 카운터들의 카운팅 동작을 테스트할 수 있다. 테스트 수행 결과로 ADC(140)의 카운터들은 각각 카운터 테스트 결과 값을 생성하여 출력 버퍼(150)에 제공할 수 있다. 일 실시예로, 테스트 회로(180)는 빌트-인 셀프 테스트 회로(Built-in-self-test circuit)일 수 있다.
출력 버퍼(150)는 테스트 모드 시에 ADC(140)로부터 수신된 복수의 카운터 테스트 결과 값을 저장하는 복수의 메모리들을 포함할 수 있다. 또한, 출력 버퍼(150)는 테스트 모드 시에 복수의 메모리들에 대한 리셋을 제어할 수 있는 리셋 로직 회로(155)를 더 포함할 수 있다. 일 실시예로, 메모리는 SRAM(Static Random Access Memory)로 구현될 수 있다. 다만, 메모리는 이에 국한되지 않고 다양한 종류의 메모리로 구현될 수도 있다.
일 실시예로, 출력 버퍼(150)는 컬럼 디코더(160)로부터 컬럼 선택 신호를 수신하고, 컬럼 선택 신호에 응답하여 컬럼 선택 신호에 대응되는 메모리로부터 카운터 테스트 결과 값을 출력할 수 있다. 이 때에, 메모리는 컬럼 메모리로 지칭될 수 있다. 리셋 로직 회로(155)는 소정의 메모리로부터 카운터 테스트 결과 값의 출력 여부에 따라 소정의 메모리를 리셋할 수 있다. 다시 말해, 리셋 로직 회로(155)는 카운터 테스트 결과 값을 출력한 메모리를 리셋할 수 있다. 즉, 리셋 로직 회로(155)는 출력 버퍼(150)의 복수의 메모리들 중 카운터 테스트 결과 값을 출력한 메모리에 대한 리셋 동작을 수행할 수 있다. 일 실시예로, 리셋 로직 회로(155)는 컬럼 선택 신호를 기반으로 컬럼 선택 신호에 대응하는 메모리를 리셋할 수 있다. 또한, 테스트 회로(180)는 테스트 모드 시에 리셋 로직 회로(155)를 인에이블(enable)시킬 수 있으며, 노말 모드 시에는 리셋 로직 회로(155)를 디스에이블(disable)시킬 수 있다.
다만, 출력 버퍼(150)는 컬럼 디코더(160)로부터 수신된 컬럼 선택 신호를 이용하여 메모리로부터 카운터 테스트 결과 값을 출력하는 구성으로 서술되어 있으나, 이는 일 실시예에 불과하며 이에 국한되지 않고, 출력 버퍼(150)는 로우 디코더(160)로부터 수신된 로우 선택 신호를 이용하여 메모리로부터 카운터 테스트 결과 값을 출력하는 구성이 적용될 수 있다. 더 나아가, 리셋 로직 회로(155)는 로우 선택 신호를 기반으로 로우 선택 신호에 대응하는 메모리를 리셋할 수 있다. 그러나, 위에 서술된 구성들은 모두 본 발명의 사상으로 충분히 도출될 수 있는 것으로 이하에서는 서술의 편의상 컬럼 디코더의 컬럼 선택 신호를 기반으로 리셋 동작을 수행하는 구성을 중심으로 서술하도록 한다.
이와 같이, 본 개시에 따른 이미지 센서(100)는 복수의 카운터들 또는 글로벌 카운터에 대한 테스트 동작을 수행하고, 이와 동시에 리셋 로직 회로(155)를 이용하여 카운터 테스트 결과 값을 출력한 메모리를 리셋함으로써, 컬럼 선택 신호를 생성하는 동작과 연관된 블록에 대한 에러 발생 여부를 검출할 수 있는 효과가 있다. 예를 들어, 컬럼 선택 신호를 생성하는 동작과 연관된 블록은 컬럼 디코더(160) 또는 컬럼 디코더(160)에 어드레스 신호를 제공하는 타이밍 컨트롤러(170)를 포함할 수 있다. 이에 대한 구체적인 내용은 이하 서술한다.
도 2는 도 1에 도시된 ADC (140), 출력 버퍼(150) 및 테스트 회로(180)를 구체적으로 나타내는 블록도이다 .
도 2에서는 도 1의 픽셀 어레이(110)의 복수의 컬럼들 중 제1 내지 제4 컬럼 라인들(C0-C3) 각각에 연결된 상관 이중 샘플링 신호 라인들(CDS0-CDS3)을 이용하여 이들과 연계된 ADC(140), 출력 버퍼(150) 및 테스트 회로(180)에 대하여 설명하도록 한다. 제1 내지 제4 컬럼 라인들(C0-C3)에 대한 설명은 나머지 컬럼 라인들에도 동일하게 적용될 수 있다.
도 2를 참조하면, ADC(140)는 램프 신호 발생부(141), 비교부(142), 버퍼부(143) 및 카운터부(144)를 포함할 수 있다. 램프 신호 발생부(141)는 타이밍 컨트롤러(170, 도 1)로부터 제공되는 제어 신호(TC1)에 응답하여 일정한 기울기를 갖는 램프 신호(RAMP)를 생성할 수 있다. 예를 들어, 램프 신호 발생부(141)는 제어 신호(TC1)에 응답하여 하강 기울기를 갖는 램프 신호(RAMP)를 생성할 수 있다. 램프 신호 발생부(141)는 제어 신호(TC1)에 응답하여 상승 기울기를 갖는 램프 신호(RAMP)를 생성할 수 있다. 램프 신호(RAMP)는 비교부(142)로 제공되어 상관 이중 샘플러(130)에 의해서 홀딩된 기준 신호(REF)와 영상 신호(IMG)와의 비교 동작에 이용될 것이다.
비교부(142)는 픽셀 어레이(110)의 제1 내지 제4 컬럼 라인들(C0-C3) 각각에 대해서 구비되는 제1 내지 제4 비교기들(CMP0, CMP1, CMP2, CMP3)을 포함한다. 제1 내지 제4 비교기들(CMP0, CMP1, CMP2, CMP3)은 제1 내지 제4 컬럼들(C0-C3) 각각에 대응하는 상관 이중 샘플링 신호 라인들(CDS0-CDS3)으로 전달되는 상관 이중 샘플링 신호(REF/IMG) 각각을 램프 신호(RAMP)와 비교한다.
제1 비교기(CMP0)는, 램프 신호(RAMP)를 제1 비교기(CMP0)의 반전 입력단(-)으로 입력하고, 제1 상관 이중 샘플링 신호 라인(CDS0)의 상관 이중 샘플링 신호(REF/IMG)를 비반전 입력 단자(+)로 입력한다. 제1 비교기(CMP0)는 제1 구간에서 램프 신호(RAMP)와 상관 이중 샘플링 신호의 기준 신호(REF)를 비교하여 그 결과를 제1 버퍼(BUF0)로 제공한다. 이어서, 제1 비교기(CMP0)는 제2 구간에서 램프 신호(RAMP)와 상관 이중 샘플링 신호의 영상 신호(IMG)를 비교하여 그 결과를 제1 버퍼(BUF0)로 제공한다.
제1 비교기(CMP0)와 마찬가지로, 나머지 비교기들(CMP1, CMP2, CMP3)도 해당 컬럼에 대해서 램프 신호(RAMP)와 상관 이중 샘플링 신호(REF/IMG)를 비교할 것이다. 이러한 램프 신호(RAMP)와의 비교 결과는 버퍼들(BUF1, BUF2, BUF3)로 제공될 것이다.
버퍼부(143)는 테스트 패턴 발생부(181)에서 제공되는 테스트 코드(TCODE)를 수신할 수 있다. 버퍼부(143)는 테스트 코드(TCODE)와 비교부들(CMP0-CMP3)의 출력 중 하나를 선택하여 저장할 수 있다. 버퍼부(143)는 제1 내지 제4 비교기들(CMP0, CMP1, CMP2, CMP3) 각각에 대응하는 제1 내지 제4 버퍼들(BUF0-BUF3)을 포함한다.
제1 내지 제4 버퍼들(BUF0-BUF3) 각각은, 테스트 모드 시 테스트 코드(TCODE)를 저장하고, 노멀 모드 시 해당 비교기(CMP0, CMP1, CMP2, CMP3)의 출력을 저장할 수 있다. 제1 내지 제4 버퍼들(BUF0-BUF3) 각각은 테스트 모드 시, 비교기들(CMP0-CMP3)과 카운터들(CNT0-CNT3) 사이의 연결을 차단하는 기능을 수행할 수 있다.
카운터들(CNT0-CNT3) 각각은, 버퍼(BUF0-BUF3)에 저장된 비교기(CMP0-CMP3)의 비교 결과를 클럭 신호(CLK)에 동기되어 카운팅 동작을 수행하여 카운팅 코드를 생성할 수 있다. 예를 들어, 카운터들(CNT0-CNT3) 각각은 클럭 신호(CLK)에 동기되어 업-카운팅 동작을 수행하여 카운팅 코드를 생성할 수 있다. 카운터들(CNT0-CNT3) 각각은 클럭 신호(CLK)에 동기되어 다운-카운팅 동작을 수행하여 카운팅 코드를 생성할 수 있다. 카운팅 코드는 이진 코드로 제공될 수 있다.
이러한 ADC(140)의 동작은 도 3의 타이밍도로 설명될 수 있다. 도 3에서는 하나의 컬럼 라인에 대응하는 제1 상관 이중 샘플링 신호 라인(CDS0)에 대하여 예시적으로 설명하기로 한다. 나머지 상관 이중 샘플링 신호 라인들(CDS1-CDS3)에 대해서도 ADC(140)는 동일한 방식으로 처리할 것이다.
도 3은 본 개시의 일 실시예에 따른 도 2의 ADC(140)의 동작을 설명하기 위한 타이밍도이다 .
도 3에서, 제1 상관 이중 샘플링 신호 라인(CDS0)의 아날로그 신호인 상관 이중 샘플링 신호(REF/IMG)를 디지털 신호로 변환하기 위한 동작 구간은, 크게 2개 구간으로 구분될 수 있다. 하나는 상관 이중 샘플링 신호 중에서 기준 신호(REF)를 디지털 신호로 변환하는 구간으로, 도시된 타이밍도에서 T0~T2 시점이 여기에 해당될 수 있다. 다른 하나는 상관 이중 샘플링 신호 중에서 영상 신호(IMG)를 디지털 신호로 변환하는 구간으로, 도시된 타이밍도에서 T3~T5 시점이 여기에 해당될 수 있다.
T0 시점부터, 램프 신호(RAMP)의 기울기가 하강하게 된다. 그리고 제1 비교기(CMP0)의 비교 동작이 인에이블되고, 제1 카운터(CNT0)의 카운트-업 동작이 시작된다. 램프 신호(RAM)의 레벨이 상관 이중 샘플링 신호의 기준 신호(REF)의 레벨 보다 높은 T0 시점부터 T1 시점까지는 제1 비교기(CMP0)의 출력은, 예컨대 로직 로우레벨(L)을 유지할 것이다. 이후, T1 시점에서부터는 상관 이중 샘플링 신호 라인(CDS0)의 기준 신호(REF)의 레벨이 하강하는 램프 신호(RAM)의 레벨보다 높아진다. 이에 따라, 제1 비교기(CMP0)의 출력은 예컨대, 로직 하이레벨(L)로 천이할 것이다.
T1 시점에서, 제1 카운터(CNT0)는 제1 비교기(CMP0)의 로직 로우레벨(L) 출력 구간 동안 카운트-업되어 기준 신호(REF)에 대응하는 디지털 신호값 즉, 기준 코드(X)가 래치되도록 할 것이다.
T2 시점에서, 램프 신호(RAMP)와 제1 카운터(CNT0)는 초기화된다. 즉, 램프 신호(RAMP)는 초기 램프 신호의 레벨로 상승하게 되고, 제1 카운터(CNT0)는 리셋된다. 그리고, 상관 이중 샘플링 신호의 영상 신호(IMG)가 제1 비교기(CMP0)에 입력된다. 이 때, 영상 신호는(IMG)는 입사된 빛의 양에 상응하여 축적된 광전하에 따라 발생된 픽셀 신호이기 때문에, 기준 신호(REF)보다 상대적으로 낮아질 것이다.
T3 시점부터, 램프 신호(RAMP)의 기울기가 감소하기 시작한다. 이와 동시에, 제1 비교기(CMP0)의 비교 동작이 인에이블되고, 리셋된 제1 카운터(CNT0)의 카운팅이 시작된다. 램프 신호(RAMP)의 레벨이 영상 신호(IMG)의 레벨 보다 높은 T3 시점부터 T4 시점까지 제1 비교기(CMP0)의 출력은 로직 로우 레벨을 유지할 것이다. T4 시점에서부터 영상 신호(IMG)의 레벨이 하강하는 램프 신호(RAMP)의 레벨보다 높아지면, 제1 비교기(CMP0)의 출력은 로직 하이 레벨로 천이할 것이다.
T4 시점에서, 제1 카운터(CNT0)는 제1 비교기(CMP0)의 로직 로우 레벨 출력 구간 동안 카운트-업되어 영상 신호(IMG)에 대응하는 디지털 신호값 즉, 영상 코드(Y)가 래치되도록 할 것이다. 영상 신호(IMG)를 디지털 신호로 변환하는 동작은 T5 시점에서 종료된다.
결과적으로, 램프 신호(RAMP)의 하강 시점(T0, T3) 각각에서 제1 카운터(CNT0)의 카운트-업 동작이 개시되고, 제1 비교기(CMP0)의 비교 동작이 인에이블되어 램프 신호(RAMP)와 상관 이중 샘플링 신호의 기준 신호(REF) 및 영상 신호(IMG)와의 비교 결과가 출력된다. 제1 비교부(CMP0)의 출력이 로직 로우 레벨에서 로직 하이 레벨로 천이하는 시점들(T1, T4)에서 기준 코드(X)와 영상 코드(Y)가 획득된다.
다시, 도 2로 돌아가서, ADC부(140)는 카운터부(144)에 의해 컬럼들 마다의 기준 신호(REF)에 대응하는 기준 코드(X)와 영상 신호(IMG)에 대응하는 영상 코드(Y)를 처리하여 영상 데이터를 출력할 수 있다.
예시적으로, ADC부(140)는 감산 연산을 수행하는 연산기를 더 포함할 수 있다. ADC부(140)는 연산기를 이용하여 컬럼들 각각에 대응하는 영상 코드(Y)에서 기준 코드(X)를 차감할 수 있다. 이에 따라, ADC부(140)는 노이즈가 제거된 영상 데이터를 생성할 수 있다. 영상 데이터는 출력 버퍼(150)의 컬럼 메모리부(153)에 저장될 것이다.
출력 버퍼(150)는 메모리 컨트롤러(151), 컬럼 메모리부(153), 리셋 로직 회로(155) 및 감지 증폭기(157)를 포함할 수 있다. 메모리 컨트롤러(151)는 타이밍 컨트롤러(170)로부터의 제어 신호(TC2)에 응답하여 컬럼 메모리들(MEM0-MEM3)의 입출력을 제어할 수 있다. 컬럼 메모리부(153)는 각각의 컬럼들에 대응하는 영상 데이터를 저장하는 컬럼 메모리들(MEM0-MEM3)을 포함할 수 있다. 컬럼 메모리들(MEM0-MEM3) 각각에 저장된 영상 데이터는 컬럼 디코더(160, 도 1)에서 제공되는 컬럼 선택 신호(CSEL<0>-CSEL<3>)에 따라 순차적으로 감지 증폭기(157)에 전달되고 외부로 출력될 수 있다.
테스트 회로(180)는 타이밍 컨트롤러(170)로부터 제공되는 테스트 모드 신호(TM)와 클럭 신호(CLK), 그리고 테스트 코드(TCODE)에 따라 카운터들(CNT0-CNT3)을 테스트할 수 있다. 테스트 회로(180)는 테스트 패턴 발생부(181), 클럭 제어부(185), 비교 로직부(186) 그리고 테스트 터미널(187)을 포함할 수 있다.
테스트 패턴 발생부(181)는 테스트 모드 신호(TM)에 응답하여 테스트 코드(TCODE)를 수신하고, 테스트 코드(TCODE)를 버퍼부(143)와 클럭 제어부(185)로 제공한다. 테스트 모드 신호(TM)는 ADC(140)의 카운터들(CNT0-CNT3)의 테스트를 지시하는 신호이다. 테스트 코드(TCODE)는 카운터들(CNT0-CNT3)의 카운팅 동작, 특히 카운팅 횟수를 제어하는 코드로서, 다양하게 제공될 수 있다.
클럭 제어부(185)는 클럭 신호(CLK)를 수신하고, 테스트 모드 신호(TM)에 응답하여 테스트 패턴 발생부(181)에서 제공되는 테스트 코드(TCODE)에 따라 카운트 클럭 신호(ICLK)와 카운트 인에이블 신호(CNT_EN)를 생성할 수 있다. 카운트 클럭 신호(ICLK)와 카운트 인에이블 신호(CNT_EN)를 제공될 수 있다. 다만, 도 2에서 도시된 클럭 제어부(185)가 생성하는 신호들(ICLK, CNT_EN)은 일 실시예에 불과한 바, 이에 국한되지 않으며, 클럭 제어부(185)는 다양한 신호들을 생성하고, 카운터들(CNT0-CNT3)에 제공함으로써 테스트 동작을 제어할 수 있다.
카운터들(CNT0-CNT3)은 테스트 모드 시, 카운트 클럭 신호(ICLK)와 카운트 인에이블 신호(CNT_EN)에 따라 카운팅 동작을 수행할 수 있다. 카운트 클럭 신호(ICLK)와 카운트 인에이블 신호(CNT_EN)에 따른 카운터들(CNT0-CNT3)의 카운터 테스트 결과 값들은 출력 버퍼(150)의 컬럼 메모리부(153)에 저장될 수 있다. 예를 들어, 제1 카운터(CNT0)로부터 생성된 제1 카운터 테스트 결과 값은 제1 컬럼 메모리(MEM0)에 저장되고, 제2 카운터(CNT1)로부터 생성된 제2 카운터 테스트 결과 값은 제2 컬럼 메모리(MEM1)에 저장되고. 제3 카운터(CNT2)로부터 생성된 제3 카운터 테스트 결과 값은 제3 컬럼 메모리(MEM2)에 저장되며, 제4 카운터(CNT3)로부터 생성된 제4 카운터 테스트 결과 값은 제4 컬럼 메모리(MEM3)에 저장될 수 있다.
컬럼 메모리들(MEM0-MEM3)은 각각 컬럼 선택 신호(CSEL<0>-CSEL<3>)를 수신하고, 이에 응답하여 컬럼 메모리들(MEM0-MEM3)은 각각에 저장된 카운터 테스트 결과 값을 감지 증폭기(153)에 출력할 수 있다. 일 실시예로, 제1 컬럼 메모리(MEM0)는 로직 하이 레벨의 제1 컬럼 선택 신호(CSEL<0>)를 수신한 때에, 제1 카운터 테스트 결과 값을 감지 증폭기(153)에 출력할 수 있다. 제2 컬럼 메모리(MEM1)는 로직 하이 레벨의 제2 컬럼 선택 신호(CSEL<1>)를 수신한 때에, 제2 카운터 테스트 결과 값을 감지 증폭기(153)에 출력할 수 있다. 이와 같은 방식으로, 제1 내지 제4 카운터 테스트 결과 값은 컬럼 메모리부(153)를 통하여 감지 증폭기(153)에 순차적으로 출력되고, 감지 증폭기(153)를 통해 제1 내지 제4 카운터 테스트 결과 값이 증폭되어 순차적으로 외부에 출력될 수 있다.
리셋 로직 회로(155)는 컬럼 메모리들(MEM0-MEM3) 중 카운터 테스트 결과 값을 출력한 컬럼 메모리에 리셋 신호를 제공할 수 있다. 예를 들어, 제1 컬럼 메모리(MEM0)가 제1 컬럼 선택 신호(CSEL<0>)에 응답하여 제1 카운터 테스트 결과 값을 출력한 때에, 리셋 로직 회로(155)는 로직 하이 레벨의 제1 리셋 신호(RST<0>)를 제1 컬럼 메모리(MEM0)에 제공할 수 있다. 제1 컬럼 메모리(MEM0)는 제1 리셋 신호(RST<0>)에 의하여 저장된 제1 카운터 테스트 결과 값이 삭제될 수 있다. 다시 말해, 제1 컬럼 메모리(MEM0)는 로직 하이 레벨의 제1 리셋 신호(RST<0>)에 의하여 리셋 데이터로 초기화 될 수 있다.
테스트 회로(180)는 리셋 로직 회로(155)에 인에이블/디스에이블을 제어할 수 있다. 일 실시예로, 테스트 회로(180)는 테스트 모드 시에 리셋 로직 회로(155)에 리셋 로직 회로 인에이블 신호(RLC_EN)를 제공할 수 있으며, 이에 응답하여 리셋 로직 회로(155)는 인에이블 될 수 있다. 또한, 테스트 회로(180)는 테스트 모드에서 노말 모드로 전환 시에 리셋 로직 회로(155)에 리셋 로직 회로 디스에이블 신호(RLC_DISEN)를 제공할 수 있으며, 이에 응답하여 리셋 로직 회로(155)는 디스에이블 될 수 있다.
이와 같이, 본 개시에 따른 이미지 센서(100)에 대한 테스트 동작시에 리셋 로직 회로(155)는 컬럼 메모리들(MEM0-MEM3) 중 저장된 카운터 테스트 결과 값을 출력한 컬럼 메모리에 대한 리셋 동작을 제어할 수 있다. 또한, 테스트 회로(180)는 리셋 로직 회로(155)가 리셋 동작을 수행하는 데에 필요한 각종 제어 신호들을 리셋 로직 회로(155)에 제공할 수 있다.
비교 로직부(186)는 출력 버퍼(150)에서 출력되는 카운터들(CNT0-CNT3)에 대한 카운터 테스트 결과 값들과 테스트 코드(TCODE)를 비교하고, 비교 결과를 테스트 터미널(187)로 출력할 수 있다. 카운터 테스트 결과 값들과 테스트 코드(TCODE)가 일치하는 경우, 비교 로직부(186)는 테스트 패스(pass)를 나타내는 신호를 테스트 터미널(187)로 출력할 수 있다. 카운터 테스트 결과 값들과 테스트 코드(TCODE)가 불일치하는 경우, 비교 로직부(186)는 테스트 페일(fail)을 나타내는 신호를 테스트 터미널(187)로 출력할 수 있다.
더 나아가, 비교 로직부(186)는 출력 버퍼(150)로부터 출력된 카운터 테스트 결과 값들 중 리셋 데이터가 포함되었는지 검출할 수 있다. 출력 버퍼(150)로부터 출력된 카운터 테스트 결과 값들 중 리셋 데이터가 포함된 때에는 컬럼 선택 신호들(CSEL<0>-CSEL<3>)을 생성하는 블록에 대한 에러를 나타내는 신호를 테스트 터미널(187)로 출력할 수 있다.
테스트 터미널(187)로 출력되는 신호를 모니터링함에 따라, 카운터들(CNT0-CNT3)에 대한 테스트가 패스인지 페일인지 체크할 수 있으며, 더 나아가, 도 1의 컬럼 디코더(160) 또는 타이밍 컨트롤러(170)의 에러 여부를 체크할 수 있다.
이하에서는 도 4a 내지 도 9를 참조하여, 도 2의 카운터들(CNT0-CNT3) 및 도 1의 컬럼 디코더(160)를 테스트하는 방법에 대하여 보다 자세하게 서술하도록 한다.
도 4a 및 도 4b는 본 개시의 일 실시예에 따른 카운터부(144)의 테스트 방법을 설명하기 위한 블록도이다 .
도 4a에서는 테스트 코드(TCODE1, TCODE2)에 상응하는 카운트 클럭 신호(ICLK1, ICLK2)에 따라 카운터들(CNT0-CNT3)을 테스트하는 방법을 설명한다.
도 4a를 참조하면, 테스트 패턴 발생부(181)는 제1 패턴 발생부(182)와 제2 패턴 발생부(183)를 포함한다. 제1 패턴 발생부(182)는 픽셀 어레이(110, 도 1)의 컬럼들 중 이븐 컬럼들(C0, C2)에 대응하는 카운터들(CNT0, CNT2)을 테스트하기 위한 제1 테스트 코드(TCODE1)를 수신하여 클럭 제어부(185)로 제공한다. 제2 패턴 발생부(183)는 픽셀 어레이(110, 도 1)의 컬럼들 중 오드 컬럼들(C1, C3)에 대응하는 카운터들(CNT1, CNT3)을 테스트하기 위한 제2 테스트 코드(TCODE2)를 수신하여 클럭 제어부(185)로 제공할 수 있다.
예시적으로, 제1 테스트 코드(TCODE1)는11비트로 구성된 01111111111b 이진 코드 또는 3FFh 헥사 코드로 제공되고, 제2 테스트 코드(TCODE2)는 11비트의 10000000000b 이진 코드 또는 400h 헥사 코드로 제공될 수 있다. 3FFh 헥사 코드와 400h헥사 코드는 풀-비트 토글(full-bit toggle) 방식을 구현하는데 이용될 것이다. 제1 및 제2 테스트 코드들(TCODE1, TCODE2)은 실시예에 따라 다양하게 제공될 수 있다.
클럭 제어부(185)는 클럭 신호(CLK)를 수신하고, 테스트 패턴 발생부(181)에서 제공되는 제1 테스트 코드(TCODE1)와 제2 테스트 코드(TCODE2) 각각에 상응하는 제1 카운트 클럭 신호(ICLK1)와 제2 카운트 클럭 신호(ICLK2)를 생성한다. 예를 들어, 클럭 제어부(185)는 제1 테스트 패턴 발생부(182)에서 제공되는 제1 테스트 코드(TCODE1)에 상응하는 클럭 신호로서 제1 카운트 클럭 신호(ICLK1)를 생성할 수 있다. 클럭 제어부(185)는 제2 테스트 패턴 발생부(183)에서 제공되는 제2 테스트 코드(TCODE2)에 상응하는 클럭 신호로서 제2 카운트 클럭 신호(ICLK2)를 생성할 수 있다. 이하에서는 이븐 컬럼들(C0, C2)에 대응되는 카운터들(CNT0, CNT2)을 이븐 카운터로, 오드 컬럼들(C1, C3)에 대응되는 카운터들(CNT1, CNT3)을 오드 카운터로 지칭한다.
클럭 제어부(185)는 제1 카운트 클럭 신호(ICLK1)를 이븐 카운터들(CNT0, CNT2)에 제공하고, 제2 카운트 클럭 신호(ICLK2)를 오드 카운터들(CNT1, CNT3)에 제공할 수 있다. 실시예에 따라, 제1 카운트 클럭 신호(ICLK1)가 오드 카운터들(CNT1, CNT3)로 제공되고, 제2 카운트 클럭 신호(ICLK2)가 이븐 카운터들(CNT0, CNT2)로 제공될 수 있다.
이븐 카운터들(CNT0, CNT2) 각각은, 제1 카운트 클럭 신호(ICLK1)에 따라 카운팅 동작을 수행할 것이다. 제1 카운트 클럭 신호(ICLK1)는 제1 테스트 코드(TCODE1)에 상응하는 클럭 신호이다. 이븐 카운터들(CNT0, CNT2)이 제1 카운트 클럭 신호(ICLK1)에 따라 수행된 카운팅 동작이 정상적이라면, 이븐 카운터들(CNT0, CNT2)의 카운터 테스트 결과 값은 제1 테스트 코드(TCODE1)로 출력될 것이다. 이븐 카운터들(CNT0, CNT2)의 카운팅 동작이 비정상적이라면, 이븐 카운터들(CNT0, CNT2)의 카운터 테스트 결과 값은 제1 테스트 코드(TCODE1)가 아닌 다른 값으로 출력될 것이다.
오드 카운터들(CNT1, CNT3) 각각은, 제2 카운트 클럭 신호(ICLK2)에 따라 카운팅 동작을 수행할 것이다. 제2 카운트 클럭 신호(ICLK2)는 제2 테스트 코드(TCODE2)에 상응하는 클럭 신호이다. 오드 카운터들(CNT1, CNT3)이 제2 카운트 클럭 신호(ICLK2)에 따라 수행된 카운팅 동작이 정상적이라면, 오드 카운터들(CNT1, CNT3)의 카운터 테스트 결과 값은 제2 테스트 코드(TCODE2)로 출력될 것이다. 오드 카운터들(CNT1, CNT3)의 카운팅 동작이 비정상적이라면, 오드 카운터들(CNT1, CNT3)의 카운터 테스트 결과 값은 제2 테스트 코드(TCODE2)가 아닌 다른 값으로 출력될 것이다.
카운터들(CNT0-CNT3) 각각의 카운터 테스트 결과 값은, 해당 컬럼 메모리(MEM_MEM3)에 저장되고 센스 앰프(153)를 통하여 순차적으로 출력될 것이다. 카운터들(CNT0-CNT3)에 대한 테스트 동작은 도 4b의 타이밍도를 참조하여 설명하도록 한다.
도 4b를 참조하면, 클럭 제어부(185)로 클럭 신호(CLK)가 제공될 것이다.
Ta 시점에서, 클럭 제어부(185)는 테스트 모드 신호(TM)에 응답하여 제1 테스트 코드(TCODE1)인 3FFh에 상응하는 제1 카운트 클럭 신호(ICLK1)를 생성하여 이븐 카운터들(CNT0, CNT2)에 제공할 것이다. 클럭 제어부(185)는 테스트 모드 신호(TM)에 응답하여 제2 테스트 코드(TCODE2)인 400h에 상응하는 제2 카운트 클럭 신호(ICLK2)를 생성하여 오드 카운터들(CNT1, CNT3)에 제공할 것이다.
Ta 시점부터 Tb 시점까지, 이분 카운터들(CNT0, CNT2)은 제1 카운트 클럭 신호(ICLK1)를 카운팅하여 카운터 테스트 결과 값을 출력할 것이다.
Ta 시점부터 Tc 시점까지, 오드 카운터들(CNT1, CNT3)은 제2 카운트 클럭 신호(ICLK2)를 카운팅하여 카운터 테스트 결과 값을 출력할 것이다.
Td 시점부터, 카운터들(CNT0-CNT3)은 출력 버퍼(150)를 통하여 제1 카운터(CNT0)-제2 카운터(CNT1)-제3 카운터(CNT2)-제4 카운터(CNT3) 순으로, 즉 이븐 카운터(CNT0)-오드 카운터(CNT1)-이븐 카운터(CNT2)-오드 카운터(CNT3) 순으로 카운터 테스트 결과 값을 3FFh-400h-3FFh-400h을 출력할 것이다.
Td 시점에서, 순차적으로 출력되는 카운터들(CNT0-CNT3)의 카운터 테스트 결과 값에 해당되는 3FFh-400h-3FFh-400h은, 비교 로직부(186, 도 2)에서 제1 테스트 코드(TCODE1)-제2 테스트 코드(TCODE2)-제1 테스트 코드(TCODE1)-제2 테스트 코드(TCODE2)와 순서대로 비교될 것이다. 비교 로직부(186)는 카운터들(CNT0-CNT3)의 카운팅 값과 테스트 코드(TCODE1, TCODE2)가 일치하는 경우 테스트 터미널(187, 도 2)로 테스트 패스를 나타내는 신호를 출력하고, 불일치하는 경우 테스트 페일(fail)를 나타내는 신호를 출력할 것이다. 일 실시예로, 테스트 터미널(187, 도 2)은 테스트 패스일 때에 로직 하이 레벨 신호를 출력하고, 테스트 페일일 때에 로직 로우 레벨 신호를 출력할 수 있다.
이어서, 테스트 터미널(187, 도 2)의 신호를 모니터링함에 따라, 카운터들(CNT0-CNT3)에 대한 카운팅 동작 테스트가 패스인지 또는 페일인지를 체크할 수 있다. 다만, 도 4a 및 도 4b의 카운터들(CNT0-CNT3)에 대한 카운팅 동작 테스트는 일 실시예에 불과한 바, 이에 국한되지 않고 다양한 카운팅 동작 테스트 방법이 적용될 수 있다.
도 5는 본 개시의 일 실시예에 따른 리셋 로직 회로(155)의 동작을 설명하기 위한 블록도이고 , 도 6a 내지 도 6c는 도 5의 리셋 로직 회로(155)를 이용하여 컬럼 디코더에 대한 에러를 검출하는 방법을 설명하기 위한 타이밍도이다 .
도 5를 참조하면, 컬럼 디코더(160)는 도 1의 타이밍 컨트롤러(170)로부터 어드레스 신호(HDA<1:0>)를 수신할 수 있다. 컬럼 디코더(160)는 어드레스 신호(HDA<1:0>)를 기반으로 컬럼 선택 신호(CSEL<1:0>)를 생성하여 컬럼 메모리부(153) 및 리셋 로직 회로(155)에 제공할 수 있다.
컬럼 메모리들(CNT0-CNT3)은 각각의 컬럼 선택 신호(CSEL<0>-CSEL<3>)을 수신하고, 이에 응답하여 컬럼 메모리들(CNT0-CNT3)에 저장된 각각의 카운터 테스트 결과 값을 감지 증폭기(157)를 통해 출력할 수 있다.
리셋 로직 회로(155)는 컬럼 선택 신호(CSEL<1:0>)를 수신하고, 이를 기반으로 리셋 신호(RST<0>-RST<3>)를 생성하여 각각 대응되는 컬럼 메모리들(CNT0-CNT3)에 제공할 수 있다. 다만, 도 5 등의 구성은 본 개시의 사상을 설명하기 위한 예시적인 구성에 해당되는 바, 이에 국한되지 않으며 어드레스 신호(HDA<1:0>), 컬럼 선택 신호(CSEL<1:0>), 카운터들(CNT0-CNT3), 컬럼 메모리들(MEM0-MEM3)에 대한 구성은 다양하게 구현될 수 있다.
도 6a를 더 참조하면, 컬럼 디코더(160)는 00-01-10-11 값의 어드레스 신호(HDA<1:0>)를 수신할 수 있다. 컬럼 디코더(160)는 어드레스 신호(HDA<1:0>)가 00 값인 때에 로직 하이 레벨인 제1 컬럼 선택 신호(CSEL<0>)를 생성하여 제1 컬럼 메모리(MEM0)에 제공할 수 있다. 제1 컬럼 메모리(MEM0)는 로직 하이레벨인 제1 컬럼 선택 신호(CSEL<0>)에 응답하여 3FFh 의 제1 카운터 테스트 결과 값을 출력할 수 있다. 컬럼 디코더(160)는 어드레스 신호(HDA<1:0>)가 01 값인 때에 로직 하이 레벨인 제2 컬럼 선택 신호(CSEL<1>)를 생성하여 제2 컬럼 메모리(MEM1)에 제공할 수 있다. 제2 컬럼 메모리(MEM1)는 로직 하이 레벨인 제2 컬럼 선택 신호(CSEL<1>)에 응답하여 400h의 제2 카운터 테스트 결과 값을 출력할 수 있다. 이와 같은 방식으로, 컬럼 메모리부(144)는 순차적으로 제1 내지 제4 카운터 테스트 결과 값을 출력하여, 출력 신호(OUT)는 3FFh-400h-3FFh-400h 의 값을 가질 수 있다.
도 6b에서는 도 6a와 달리, 예시적으로 도 1의 타이밍 컨트롤러(170)가 어드레스 신호(HDA<1:0>)를 생성하는 과정에서 에러가 발생하여, 일부 어드레스가 반복되는 00-01-00-01 값의 어드레스 신호(HDA<1:0>)를 컬럼 디코더(160)가 수신한 것을 가정한다.
컬럼 디코더(160)는 에러로 인해 반복되는 00-01 값의 어드레스 신호(HDA<1:0>)에 의하여 제1 컬럼 선택 신호(CSEL<0>)는 다시 로직 하이 레벨을 가질 수 있으며, 이에 따라, 제1 컬럼 메모리(MEM0)는 3FFh 의 제1 카운터 테스트 결과 값을 한번 더 출력할 수 있다. 또한, 반복되는 00-01 값의 어드레스 신호(HDA<1:0>)에 의하여 제2 컬럼 선택 신호(CSEL<1>)는 다시 로직 하이레벨을 가질 수 있으며, 이에 따라, 제2 컬럼 메모리(MEM1)는 400h 의 제2 카운터 테스트 결과 값을 한번 더 출력할 수 있다. 결과적으로, 출력 신호(OUT)는 3FFh-400h-3FFh-400h 의 값을 가질 수 있다. 즉, 타이밍 컨트롤러(170)가 어드레스 신호(HDA<1:0>)를 생성하는 과정에서 에러가 발생한 때에의 출력 신호(OUT)와 도 6a에서와 같이 올바른 어드레스 신호(HDA<1:0>)가 생성된 때의 출력 신호(OUT)가 동일하여 잘못된 어드레스 신호(HDA<1:0>) 생성에 관한 에러를 검출하지 못하는 문제가 있을 수 있다. 이하, 이를 극복하기 위한 본 개시의 리셋 로직 회로(155)에 대한 동작을 도 6c에서 서술한다.
도 6c를 참조하면, 제1 컬럼 선택 신호(CSEL<0>)가 로직 하이 레벨을 갖는 구간에서 제1 컬럼 메모리(MEM0)가 3FFh 의 제1 카운터 테스트 결과 값을 출력한 후에, 리셋 제어 로직(155)은 로직 하이 레벨을 갖는 제1 리셋 신호(RST<0>)를 생성하여 제1 컬럼 메모리(MEM0)에 제공할 수 있다. 제1 컬럼 메모리(MEM0)는 제1 리셋 신호(RST<0>)에 응답하여 리셋 데이터(DRST)로 리셋될 수 있다. 일 실시예로, 리셋 데이터(DRST)는 0의 값을 가질 수 있다.
또한, 제2 컬럼 선택 신호(CSEL<1>)가 로직 하이 레벨을 갖는 구간에서 제2 컬럼 메모리(MEM1)가 400h 의 제2 카운터 테스트 결과 값을 출력한 후에, 리셋 제어 로직(155)은 로직 하이 레벨을 갖는 제2 리셋 신호(RST<1>)를 생성하여 제2 컬럼 메모리(MEM1)에 제공할 수 있다. 제2 컬럼 메모리(MEM1)는 제2 리셋 신호(RST<1>)에 응답하여 소정의 리셋 데이터(DRST)로 리셋될 수 있다.
이후, 타이밍 컨트롤러(170)의 오류로 인해 반복되는 00-01 값의 어드레스 신호(HDA<1:0>)를 기반으로 제1 컬럼 선택 신호(CSEL<0>) 및 제2 컬럼 선택 신호(CSEL<1>)가 다시 로직 하이 레벨을 갖는 때에, 제1 컬럼 메모리(MEM0) 및 제2 컬럼 메모리(MEM1)는 각각 리셋 데이터(DRST)를 출력할 수 있다. 이에 따라, 컬럼 메모리부(153)를 통해 출력되는 출력 신호(OUT)는 3FFh-400h-DRST-DRST 의 값을 가질 수 있다. 도 6c의 출력 신호(OUT)는 도 6a의 출력 신호(OUT)와 상이한 바, 이러한 출력 신호(OUT)를 체크하여 타이밍 컨트롤러(170)에 대한 에러를 검출할 수 있다.
일 실시예로, 로직 하이 레벨을 갖는 제1 및 제2 리셋 신호(RST<1>, RST<2>)는 테스트 모드에서 노말 모드로 전환될 때에 로직 로우 레벨을 갖도록 리셋될 수 있다. 다른 실시예로, 도 6c에서 서술된 테스트 동작이 제1 테스트 동작이라고 가정하면, 제2 테스트 동작을 시작할 때에, 로직 하이 레벨을 갖는 제1 및 제2 리셋 신호(RST<1>, RST<2>)가 로직 로우 레벨을 갖도록 리셋될 수 있다. 이와 같이, 리셋 신호들(RST<1>, RST<2>)을 로직 로우 레벨로 리셋하는 것은 도 1의 테스트 회로(180)에 의하여 제어될 수 있다.
도 6a 내지 도 6c에서는 잘못된 어드레스 신호(HDA<1:0>)를 생성하는 타이밍 컨트롤러(170)의 에러를 검출하는 경우를 중심으로 서술하였으나, 이에 국한되지 않으며, 잘못된 컬럼 선택 신호(CSEL<1:0>)를 생성하는 컬럼 디코더(160)의 에러를 검출하기 위해 적용될 수 있음은 분명하다.
도 7은 본 개시의 일 실시예에 따른 리셋 로직 회로(255)를 구체적으로 나타내는 블록도이고 , 도 8a는 도 7의 제1 플립 플롭(FF0)을 설명하기 위한 도면이며, 도 8b는 도 7의 리셋 로직 회로(255)에 대한 동작을 설명하기 위한 타이밍도이다 .
도 7을 참조하면, 카운터부(244)에 포함된 제1 내지 제4 카운터(CNT0-CNT3)는 각각 카운터 테스트 결과 값으로 3FFh, 400h, 3FFh, 400h 를 생성하고, 컬럼 메모리부(253)에 포함된 제1 내지 제4 컬럼 메모리(MEM0-MEM3) 각각에 카운터 테스트 결과 값을 저장할 수 있다. 일 실시예로, 리셋 로직 회로(255)는 복수의 플립 플롭들(FF0-FF3)을 포함할 수 있다.
컬럼 디코더(260)는 어드레스 신호(HDA<1:0>)를 수신하고, 이에 응답하여 컬럼 디코더(260)는 컬럼 선택 신호(CSEL<0>-CSEL<3>)를 각각의 컬럼 메모리들(MEM0-MEM3)에 제공할 수 있다. 구체적으로, 컬럼 디코더(260)는 제1 컬럼 선택 신호(CSEL<0>)를 제1 컬럼 메모리(MEM0)에 제공하고, 제2 컬럼 선택 신호(CSEL<1>)를 제2 컬럼 메모리(MEM1)에 제공하고, 제3 컬럼 선택 신호(CSEL<2>)를 제3 컬럼 메모리(MEM2)에 제공하며, 제4 컬럼 선택 신호(CSEL<3>)를 제4 컬럼 메모리(MEM3)에 제공할 수 있다.
또한, 컬럼 디코더(260)는 컬럼 선택 신호(CSEL<0>-CSEL<3>)를 리셋 로직 회로(255)에 제공할 수 있다. 구체적으로, 컬럼 디코더(260)는 제1 컬럼 선택 신호(CSEL<0>)를 제1 플립 플롭(FF0)에 제공하고, 제2 컬럼 선택 신호(CSEL<1>)를 제2 플립 플롭(FF1)에 제공하고, 제3 컬럼 선택 신호(CSEL<2>)를 제3 플립 플롭(FF2)에 제공하며, 제4 컬럼 선택 신호(CSEL<3>)를 제4 플립 플롭(FF3)에 제공할 수 있다.
일 실시예로, 제1 컬럼 메모리(MEM0)는 로직 하이 레벨을 갖는 제1 컬럼 선택 신호(CSEL<0>)에 응답하여 3FFh 값을 갖는 제1 카운터 테스트 결과 값을 감지 증폭기(257)로 출력할 수 있다. 이 후에, 제1 플립 플롭(FF0)은 제1 컬럼 메모리(MEM0)에 로직 하이 레벨을 갖는 제1 리셋 신호(RST<0>)를 제공하여 제1 컬럼 메모리(MEM0)가 리셋되도록 제어할 수 있다. 이와 같은 방식으로, 저장된 카운터 테스트 결과 값을 한번 출력한 소정의 컬럼 메모리에 대하여 소정의 컬럼 메모리에 대응하는 플립 플롭은 리셋 신호를 이용하여 소정의 컬럼 메모리가 리셋되도록 제어할 수 있다.
도 8a를 더 참조하면, 본 개시의 일 실시예에 따른 제1 플립 플롭(FF0)은 제1 컬럼 선택 신호(CSEL<0>)을 기반으로 제1 리셋 신호(RST<0>)를 생성할 수 있다. 즉, 제1 플립 플롭(FF0)은 제1 컬럼 선택 신호(CSEL<0>)의 레벨 변경에 따라 제1 리셋 신호(RST<0>)의 레벨을 변경할 수 있다. 제1 플립 플롭(FF0)의 CK 단자에 제1 컬럼 선택 신호(CSEL<0>)가 인가되고, D 단자와 QB 단자는 전기적으로 연결되어 있으며, Q 단자에서 제1 리셋 신호(RST<0>)가 출력될 수 있다. 또한, 제1 플립 플롭(FF0)은 외부(또는, 도 1의 테스트 회로(180))로부터 테스트 모드 시작시 또는 테스트 모드 종료시에 플립 플롭 리셋 신호(RSTFF0)를 수신하여, 리셋될 수 있다. 제1 플립 플롭(FF0)의 구성은 도 7의 플립 플롭들(FF0-FF3)에도 적용될 수 있다. 다만, 도 8a에 도시된 제1 플립 플롭(FF0)의 구성은 일 실시예에 불과한 바, 리셋 로직 회로(255)은 전술한 컬럼 메모리들(MEM0-MEM3)에 대한 리셋 동작을 수행할 수 있는 다양한 구성의 플립 플롭들을 포함할 수 있다.
도 8b를 더 참조하면, D단자, QB단자의 신호가 로직 하이 레벨인 상태에서 CK 단자에 입력되는 제1 컬럼 선택 신호(CSEL<0>)가 로직 하이 레벨에서 로직 로우 레벨로 트랜지션되는 제1 타이밍(T1'), 즉 폴링 엣지(falling edge)에서 D 단자, QB 단자의 신호가 로직 하이 레벨에서 로직 로우 레벨로 트랜지션될 수 있다. 이에 따라, Q 단자에서 출력되는 제1 리셋 신호(RST<0>)는 제1 타이밍(T1') 이후로 로직 하이 레벨을 가질 수 있다. 이에 따라, 제1 컬럼 메모리(MEM0)에 저장되었던 3FFh 값을 갖는 제1 카운터 테스트 결과 값은 로직 하이 레벨의 제1 리셋 신호(RST<0>)에 응답하여 리셋될 수 있다. 따라서, 잘못된 어드레스 신호(HDA<1:0>)로 인하여, 제1 컬럼 선택 신호(CSEL<0>)가 다시 한번 로직 하이 레벨을 갖는 때에, 제1 컬럼 메모리(MEM0)는 리셋 데이터(DRST)를 출력함으로서, 에러의 존재를 검출할 수 있다.
이후, CK 단자에 입력되는 제1 컬럼 선택 신호(CSEL<0>)가 로직 하이 레벨에서 로직 로우 레벨로 다시 한번 트랜지션되는 제2 타이밍(T2')에서 D 단자, QB 단자의 신호가 로직 로우 레벨에서 로직 하이 레벨로 트랜지션될 수 있다. 이에 따라, Q 단자에서 출력되는 제1 리셋 신호(RST<0>)는 제2 타이밍(T2') 이후로 로직 로우 레벨을 가질 수 있다.
도 9는 본 개시의 일 실시예에 따른 리셋 로직 회로(355)를 구체적으로 나타내는 블록도이다 .
도 9에 도시된 리셋 로직 회로(355)의 구성은 도 7의 리셋 로직 회로(255)의 구성과 다를 수 있다. 그 외에는 도 7의 구성과는 유사한 바, 리셋 로직 회로(355)의 구성을 중심으로 이하 서술한다.
일 실시예로, 리셋 로직 회로(355)는 제1 멀티플렉서(MUX1), 플립 플롭(FF) 및 제2 멀티플렉서(MUX2)를 포함할 수 있다. 테스트 회로(380)는 컬럼 메모리들(MEM0-MEM3) 각각의 카운터 테스트 결과 값의 출력 순서를 기반으로 제1 멀티플렉서(MUX1) 및 제2 멀티 플렉서(MUX2)의 신호 선택 동작을 제어할 수 있다. 즉, 테스트 회로(380)는 카운터 테스트 결과 값을 출력한 컬럼 메모리를 바로 리셋시킬 수 있도록 리셋 로직 회로(355)를 제어할 수 있다. 예를 들어, 제1 내지 제4 컬럼 메모리(MEM0-MEM3)가 각각의 카운터 테스트 결과 값을 순차적으로 출력한 때에, 테스트 회로(380)는 제1 내지 제4 컬럼 메모리(MEM0-MEM3)가 순차적으로 리셋될 수 있도록 리셋 로직 회로(355)를 제어할 수 있다. 이하 리셋 로직 회로(355)의 구체적인 동작을 서술한다.
제1 멀티플렉서(MUX1)는 복수의 컬럼 선택 신호들(CSEL<0>-CSEL<3>)을 수신할 수 있다. 제1 멀티플렉서(MUX1)는 테스트 회로(380)로부터 제1 제어 신호(CSMUX1)를 수신하고, 제1 제어 신호(CSMUX1)를 기반으로 컬럼 선택 신호들(CSEL<0>-CSEL<3>) 중 어느 하나를 플립 플롭(FF)에 제공할 수 있다. 플립 플롭(FF)은 선택적으로 수신된 컬럼 선택 신호를 기반으로 리셋 신호를 생성하여 제2 멀티플렉서(MUX2)에 제공할 수 있다. 제2 멀티플렉서(MUX2)는 테스트 회로(380)로부터 제2 제어 신호(CSMUX2)를 수신하고, 제2 제어 신호(CSMUX2)를 기반으로 컬럼 메모리들(MEM0) 중 어느 하나로 플립 플롭(FF)으로부터 생성된 리셋 신호를 제공할 수 있다.
예를 들어, 제1 멀티플렉서(MUX1)는 제1 제어신호(CSMUX1)를 기반으로 제1 컬럼 선택 신호(CSEL<0>)를 선택하여 플립 플롭(FF)에 제공할 수 있다. 플립 플롭(FF)은 제1 컬럼 선택 신호(CSEL<0>)를 기반으로 리셋 신호를 생성하여 제2 멀티플렉서(MUX2)에 제공할 수 있다. 플립 플롭(FF)의 동작은 도 8a 등에서 서술된 제1 플립 플롭(FF0)의 동작과 동일한 바, 이하 구체적인 리셋 신호 생성 방법에 관하여는 생략한다. 제2 멀티플렉서(MUX2)는 제2 제어신호(CSMUX2)를 기반으로 플립 플롭(FF)으로부터 수신된 리셋 신호를 제1 리셋 신호(RST<0>)로서 제1 컬럼 메모리(MEM0)에 제공할 수 있다.
제1 컬럼 선택 신호(CSEL<0>)에 응답하여 제1 컬럼 메모리(MEM0)로부터 3FFh 값을 갖는 제1 카운터 테스트 결과 값이 출력된 후에, 제1 컬럼 메모리(MEM0)는 제1 리셋 신호(RST<0>)에 의하여 리셋 될 수 있다. 제1 컬럼 메모리(MEM0)에 제2 멀티플렉서(MUX2)를 통해 제1 리셋 신호(RST<0>)가 제공된 후에, 테스트 회로(380)는 플립 플롭(FF)에 플립 플롭 리셋 신호(RSTFF)를 제공하여 플립 플롭(FF)을 리셋시킬 수 있다. 즉, 테스트 회로(380)는 어느 하나의 컬럼 메모리에 대한 리셋 동작을 수행한 후에, 다른 컬럼 메모리에 대한 리셋 동작을 수행하기 위해 플립 플롭(FF)을 플립 플롭 리셋 회로(RSTFF)를 이용하여 리셋시킬 수 있다. 이후에는, 제2 컬럼 선택 신호(CSEL<1>)에 응답하여 제2 컬럼 메모리(MEM1)에 저장된 400h 값을 갖는 제2 카운터 테스트 결과 값이 출력되는 때에, 테스트 회로(380)는 리셋 로직 회로(355)가 제2 컬럼 메모리(MEM1)에 대한 리셋 동작을 수행하도록 제어할 수 있다.
이와 같이, 본 개시의 일 실시예에 따른 리셋 로직 회로(355)는 하나의 플립 플롭(FF)을 이용하여 복수의 컬럼 메모리들(MEM0-MEM3)에 대한 리셋 동작을 수행할 수 있는 특징이 있다.
도 10은 본 발명의 일실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다 .
도 10을 참조하면, 컴퓨팅 시스템(1000)은 이미지 센서(1010), 프로세서(1020), 저장 장치(1030), 메모리 장치(1040), 입출력 장치(1050) 그리고 디스플레이 장치(1060)를 포함한다. 도 10에는 도시되어 있지 않지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트들을 더 포함할 수 있다.
이미지 센서(1010)는 입사광에 상응하는 영상 데이터를 생성한다. 디스플레이 장치(1060)는 영상 데이터를 표시한다. 저장 장치(1030)는 영상 데이터를 저장한다. 프로세서(1020)는 이미지 센서(1010), 디스플레이 장치(1060) 및 저장 장치(1030)의 동작을 제어한다.
프로세서(1020)는 특정 계산들 또는 태스크들(tasks)을 수행할 수 있다. 실시예에 따라, 프로세서(1020)는 어드레스 버스, 제어 버스 및 데이터 버스를 통하여 저장 장치(1030), 메모리 장치(1040) 및 입출력 장치(1050)에 연결되어 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1020)는 PCI (Peripheral Component Interconnect) 버스와 같은 확장 버스에도 연결될 수 있다.
저장 장치(1030)는 플래쉬 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solis State Drive: SSD), 하드 디스크 드라이브(Hard Disk Drive: HDD), 씨디롬(CD-ROM) 및 다양한 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
메모리 장치(1040)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1040)는 DRAM (Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치 및 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory) 및 플래쉬 메모리 장치 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
입출력 장치(1050)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다.
이미지 센서(1010)는 도 1에 도시된 이미지 센서(100)로 구현될 수 있다. 도 1의 이미지 센서(100)는 테스트 회로(180) 및 리셋 로직 회로(155)를 포함할 수 있다. 이미지 센서(1010)는 테스트 회로(180)를 이용하여, ADC(140) 내 카운터들(CNT0-CNT3)을 테스트 코드에 상응하는 카운트 클럭 신호에 따른 카운팅 동작과 테스트 코드에 상응하는 구간의 카운트 인에이블 신호에 대하여 카운트 클럭 신호에 따른 카운팅 동작을 테스트할 수 있다. 또한, 이미지 센서(1010)는 테스트 동작 시에 리셋 로직 회로(155)를 이용하여 카운터 테스트 결과 값을 출력한 컬럼 메모리를 리셋함으로써, 컬럼 선택 신호를 생성하는 동작과 연관된 블록에 대한 에러 발생 여부를 검출할 수 있다.
이미지 센서(1010)는 다양한 형태의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(1010)의 적어도 일부의 구성들은 PoP(Package On Package), BGA(Ball Grid Arrays), CSP(Chip Scale Package), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(CERamic Dual In-line Package), MQFP(Metric Quad Flat Package), TQFP(Thin Quad FlatPack), Small Outline(SOIC), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-level processed Stack Package) 등과 같은 패키지를 이용하여 실장될 수 있다. 실시예에 따라서, 이미지 센서(1010)는 프로세서(1020)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 상술한 컴퓨팅 시스템(1000)은 이미지 센서(1010)를 이용하는 다양한 종류의 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트 폰 등을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 복수의 픽셀들을 포함하고, 상기 픽셀들은 입사광에 응답하여 아날로그 신호를 생성하는 픽셀 어레이;
    상기 아날로그 신호를 디지털 신호로 변환하기 위한 제1 카운터를 구비하는 아날로그-디지털 컨버터; 및
    테스트 모드일 때에 상기 제1 카운터에 대한 테스트 결과로서 생성된 제1 카운터 테스트 결과 값이 저장되는 제1 메모리를 구비하고, 제1 레벨의 제1 선택 신호에 응답하여 상기 제1 메모리로부터 상기 제1 카운터 테스트 결과 값을 외부로 출력하는 출력 버퍼를 포함하고,
    상기 출력 버퍼는, 상기 제1 선택 신호의 상기 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 상기 제1 메모리를 리셋(Reset)하는 리셋 로직 회로를 더 구비하는 것을 특징으로 하는 이미지 센서.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 아날로그-디지털 컨버터는, 제2 카운터를 더 포함하고,
    상기 출력 버퍼는, 상기 제2 카운터에 대한 테스트 결과로서 생성된 제2 카운터 테스트 결과 값이 저장되는 제2 메모리를 더 포함하고,
    상기 리셋 로직 회로는, 상기 제2 메모리로부터 상기 제2 카운터 테스트 결과 값을 외부로 출력한 이후에 상기 제2 메모리를 리셋하는 것을 특징으로 하는 이미지 센서.
  5. 제4항에 있어서,
    상기 리셋 로직 회로는,
    제1 선택 신호를 수신하고, 상기 제1 선택 신호를 기반으로 제1 리셋 신호를 생성하여 상기 제1 메모리로 출력하는 제1 플립 플롭; 및
    제2 선택 신호를 수신하고, 상기 제2 선택 신호를 기반으로 제2 리셋 신호를 생성하여 상기 제2 메모리로 출력하는 제2 플립 플롭을 포함하는 것을 특징으로 하는 이미지 센서.
  6. 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀들로부터 생성된 아날로그 신호를 디지털 신호로 변환하기 위해 적어도 하나의 카운터를 이용하는 아날로그-디지털 컨버터;
    상기 픽셀 어레와 연결된 복수의 컬럼들 각각에 대응하고, 상기 카운터를 이용한 카운터 테스트 결과 값들이 각각 저장되는 복수의 컬럼 메모리들을 구비하는 출력 버퍼; 및
    상기 카운터에 대한 테스트 동작을 제어하는 테스트 회로를 포함하며,
    상기 출력 버퍼는,
    제1 레벨의 컬럼 선택 신호에 응답하여 상기 컬럼 선택 신호에 대응하는 컬럼 메모리에 저장된 카운터 테스트 결과를 출력하고, 상기 컬럼 선택 신호의 상기 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 상기 컬럼 메모리를 리셋시키는 것을 특징으로 하는 이미지 센서.
  7. 제6항에 있어서,
    상기 출력 버퍼는,
    상기 컬럼 선택 신호를 기반으로 상기 복수의 컬럼 메모리들 중 어느 하나를 선택적으로 리셋하는 리셋 로직 회로를 더 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제7항에 있어서,
    상기 리셋 로직 회로는,
    복수의 컬럼 선택 신호들을 수신하는 제1 멀티플렉서;
    상기 제1 멀티플렉서로부터 선택적으로 수신된 컬럼 선택 신호를 기반으로 리셋 신호를 생성하는 플립 플롭; 및
    상기 리셋 신호를 상기 컬럼 메모리들 중 어느 하나로 제공하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 이미지 센서.
  9. 제8항에 있어서,
    상기 테스트 회로는,
    상기 컬럼 메모리들 각각의 카운터 테스트 결과 값 출력 순서를 기반으로 상기 제1 멀티플렉서 및 상기 제2 멀티플렉서의 신호 선택 동작을 제어하는 것을 특징으로 하는 이미지 센서.
  10. 삭제
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