JP6406888B2 - アナログデジタル変換回路の駆動方法、アナログデジタル変換回路、撮像装置、撮像システム、アナログデジタル変換回路の検査方法 - Google Patents
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Description
アナログデジタル変換回路を有する装置の一例である撮像装置を例として、本実施例を説明する。
本実施例のAD変換回路310、およびAD変換回路310を有する撮像装置100について、実施例1と異なる点を中心に説明する。
本実施例のAD変換回路、およびAD変換回路を有する撮像装置について、実施例1と異なる点を中心に説明する。
本実施例のAD変換回路、およびAD変換回路を有する撮像装置について、実施例1と異なる点を中心に説明する。
上記の実施例1から実施例4で述べた撮像装置は種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図11に、撮像システムの一例としてデジタルスチルカメラに本発明の実施例1から実施例4のいずれかの撮像装置を適用した撮像システムの模式図を示す。
110 画素アレイ
120 垂直走査回路
130 水平走査回路
140 比較器
150 ランプ信号生成回路
160 カウンタ
170 OR回路
180 列メモリ
190 タイミング制御部
191 信号処理部
200 テスト信号生成回路
210 選択回路
Claims (18)
- 信号レベルが変化する第1信号が入力されるとともに、前記第1信号に同期して、もしくは前記第1信号に対して遅延して、信号レベルが変化する第2信号と、前記第2信号に対して遅延して信号レベルが変化する第3信号のそれぞれを、前記第1信号を用いて生成する回路と、
メモリとを有し、
前記回路が前記第2信号の信号レベルを変化させる前に、前記メモリが前記第2信号のサンプリングを開始し、
前記メモリが前記サンプリングを行っている期間に、前記回路は前記第2信号の信号レベルを変化させ、
前記回路による前記第3信号の信号レベルの変化によって、前記メモリが前記第2信号をホールドすることを特徴とするアナログデジタル変換回路。 - アナログ信号と参照信号とを比較した結果を示す比較結果信号を出力する比較器と、クロックを計数したカウント信号を出力するカウンタをさらに有し、
前記メモリは、前記比較結果信号の信号レベルの変化によって、前記カウント信号をホールドすることを特徴とする請求項1に記載のアナログデジタル変換回路。 - 前記メモリを含み、各々が前記第2信号または前記カウント信号をホールドする複数のメモリと、を備え、
前記複数のメモリの各々が、N個(N>1)のビットメモリを有し、
前記カウント信号が、Mビット(M<N)のデジタル信号であり、
前記N個のビットメモリが前記第2信号をホールドすることを特徴とする請求項2に記載のアナログデジタル変換回路。 - 前記複数のメモリのうちの、前記第2信号の信号レベルとは異なる信号レベルの信号をホールドしたメモリにおいて、
前記第2信号の信号レベルとは異なる信号レベルをホールドしたビットメモリの数が、前記Nと前記Mとの差以下の場合に、
前記N個のビットメモリのうちの、前記第2信号の信号レベルとは異なる信号レベルをホールドした前記ビットメモリの代わりに、前記N個のビットメモリのうちの前記第2信号の信号レベルと同じ信号レベルをホールドした前記ビットメモリを用いて、前記カウント信号をホールドすることを特徴とする請求項3に記載のアナログデジタル変換回路。 - 前記メモリを含み、各々が前記第2信号または前記カウント信号をホールドする複数のメモリを備え、
前記複数のメモリの各々が、N個(N>1)のビットメモリを有し、
前記N個のうちのM個(N>M≧1)のビットメモリが前記第2信号をホールドすることを特徴とする請求項2に記載のアナログデジタル変換回路。 - 前記複数のメモリのうちの、前記第2信号の信号レベルとは異なる信号レベルの信号をホールドした前記メモリにおいて、
前記M個のビットメモリのうちの、前記第2信号の信号レベルとは異なる信号レベルをホールドしたビットメモリの代わりに、N―M個のビットメモリの少なくとも1つを用いて、前記カウント信号をホールドすることを特徴とする請求項5に記載のアナログデジタル変換回路。 - 前記回路は、
前記第2信号を、第1の信号レベルから第2の信号レベルへ変化させることと、
前記第2信号を、前記第2の信号レベルから前記第1の信号レベルへ変化させることと、の両方を行うことを特徴とする請求項1〜6のいずれかに記載のアナログデジタル変換回路。 - 前記回路が、前記第2信号の信号レベルを変化させてから、前記第3信号の信号レベルを変化させるまでの期間が可変であることを特徴とする請求項1〜7のいずれかに記載のアナログデジタル変換回路。
- 前記第1信号がクロック信号に同期していることを特徴とする請求項1〜8のいずれかに記載のアナログデジタル変換回路。
- 前記第3信号の信号レベルの変化時に前記回路が供給する前記第2信号の信号レベルと、前記メモリがホールドした信号の信号レベルと、を比較することを特徴とする請求項1〜9のいずれかに記載のアナログデジタル変換回路。
- 前記比較の結果、前記第3信号の信号レベルの変化時に前記回路が供給する前記第2信号の信号レベルと、前記メモリがホールドした信号の信号レベルとが一致しない場合には前記メモリを不良と判定することを特徴とする請求項10に記載のアナログデジタル変換回路。
- 前記回路は、前記第1信号を遅延させることで前記第3信号を生成する遅延回路と、前記第1信号が入力される第1バッファと、前記遅延回路から前記第3信号が入力される第2バッファとを備え、
前記第1バッファが前記第2信号を前記メモリに出力し、
前記第2バッファが前記第3信号を前記メモリに出力することを特徴とする請求項1〜11のいずれかに記載のアナログデジタル変換回路。 - 前記回路は、前記第1信号が入力される遅延回路を有し、
前記遅延回路が、前記第2信号と前記第3信号のそれぞれを生成することを特徴とする請求項1〜11のいずれかに記載のアナログデジタル変換回路。 - 前記遅延回路がフリップフロップ回路であることを特徴とする請求項13に記載のアナログデジタル変換回路。
- 請求項1〜14のいずれかに記載のアナログデジタル変換回路と、
行列状に配された複数の画素と、を有し、
前記複数の画素の一部に対応して、前記メモリが配されていることを特徴とする撮像装置。 - 前記撮像装置は、信号処理部をさらに有し、
前記第3信号の信号レベルの変化時に前記回路が供給する前記第2信号の信号レベルと、前記メモリがホールドした信号の信号レベルとを前記信号処理部が比較することを特徴とする請求項15に記載の撮像装置。 - 前記第3信号の信号レベルの変化時に前記回路が供給する前記第2信号の信号レベルと、前記メモリがホールドした信号の信号レベルとが一致しない場合、前記信号処理部は前記メモリを不良と判定することを特徴とする請求項16に記載の撮像装置。
- 請求項15〜17のいずれかに記載の撮像装置と、
信号処理部と、を有し、
前記信号処理部は、前記撮像装置が出力する信号に基づいて画像を生成することを特徴とする撮像システム。
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