JP2016005147A - アナログデジタル変換回路の駆動方法、アナログデジタル変換回路、撮像装置、撮像システム、アナログデジタル変換回路の検査方法 - Google Patents

Abstract

【課題】メモリに入力されるカウント信号の信号レベルの変化に対する応答性が所望の特性を満足しないメモリを検出することが可能な検査方法を提供する。【解決手段】アナログ信号と、時間の経過にともなって信号レベルが変化する参照信号とを比較する複数の比較器１４０と、複数の比較器の各々に対応して各々が設けられた複数のメモリ１８０と、デジタル信号を複数のメモリに供給する信号生成部２００と、を有し、複数のメモリがデジタル信号をサンプリングしている期間にデジタル信号の信号レベルを変化させた後、複数のメモリがサンプリングしているデジタル信号を複数のメモリにホールドさせる信号を複数のメモリに供給する。【選択図】図１

Description

本発明は、アナログデジタル変換回路の駆動方法、アナログデジタル変換回路、撮像装置、撮像システム、アナログデジタル変換回路の検査方法に関する。

複数の比較器と、複数の比較器の各々に、各々が対応して設けられた複数のメモリとを有するアナログデジタル変換回路が知られている。複数の比較器の各々は、アナログ信号と、参照信号との信号レベルを比較した結果を示す比較結果信号を、比較器に対応して設けられたメモリに供給する。

特許文献１に記載のアナログデジタル変換回路は、複数のメモリに対して共通のカウント信号を供給するカウンタを有する。各メモリは、対応する比較器の供給する比較結果信号の信号レベルが変化したタイミングから、カウント信号の信号レベルのサンプリングを開始する。そして、比較結果信号の信号レベルが変化したタイミングから所定の期間が経過した後、カウント信号の信号レベルをホールドする。これにより、メモリに入力されたカウント信号を、比較器に入力されたアナログ信号に基づくデジタル信号として、複数のメモリの各々がホールドする。

特開２０１３−６５９２４号公報

特許文献１では、メモリに入力されるカウント信号の信号レベルの変化に対する応答性が所望の特性を満足しないメモリを検出する検討が為されていなかった。

本発明の一の態様は、アナログ信号と、時間の経過にともなって信号レベルが変化する参照信号とを比較した結果を示す比較結果信号を各々が出力する複数の比較器と、前記参照信号が信号レベルの変化を開始してから前記比較結果信号の信号レベルが変化するまでの期間に基づく第１のデジタル信号を各々がホールドするとともに、前記複数の比較器の各々に対応して各々が設けられた複数のメモリと、第２のデジタル信号を前記複数のメモリに供給する信号生成部と、を有し、前記信号生成部は、前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間に前記第２のデジタル信号の信号レベルを変化させた後、前記信号生成部はさらに、前記複数のメモリがサンプリングしている前記第２のデジタル信号を前記複数のメモリにホールドさせる信号を、前記複数のメモリに供給することを特徴とするアナログデジタル変換回路である。

また、別の態様は、アナログ信号と、時間の経過にともなって信号レベルが変化する参照信号とを比較した結果を示す比較結果信号を各々が出力する複数の比較器と、前記参照信号が信号レベルの変化を開始してから前記比較結果信号の信号レベルが変化するまでの期間に基づく第１のデジタル信号を各々がホールドするとともに、前記複数の比較器の各々に対応して各々が設けられた複数のメモリと、を有するアナログデジタル変換回路の検査方法であって、第２のデジタル信号を前記複数のメモリに供給し、前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間に前記第２のデジタル信号の信号レベルを変化させた後、前記複数のメモリがサンプリングしている前記第２のデジタル信号を前記複数のメモリにホールドさせる信号を、前記複数のメモリに供給することを特徴とするアナログデジタル変換回路の検査方法である。

メモリに入力されるカウント信号の信号レベルの変化に対する応答性が所望の特性を満足しないメモリを検出することができる。

ＡＤ変換回路および撮像装置の構成の一例を示した図 テスト信号生成回路の構成の一例を示した図と、選択回路の構成の一例を示した図 ＡＤ変換回路および撮像装置の動作の一例を示した図 検査モードの一例のフローチャートを示した図 ＡＤ変換回路および撮像装置の動作の一例を示した図 ＡＤ変換回路および撮像装置の構成の一例を示した図 テスト信号生成回路の構成の一例を示した図と、テスト信号生成回路の動作の一例を示した図 ＡＤ変換回路および撮像装置の構成の一例を示した図 ＡＤ変換回路および撮像装置の構成の一例を示した図 検査モードの一例のフローチャートを示した図 撮像システムの構成の一例を示した図

以下、図面を参照しながら各実施例を説明する。

（実施例１）
アナログデジタル変換回路を有する装置の一例である撮像装置を例として、本実施例を説明する。

図１は、本実施例の撮像装置の構成を示した図である。

撮像装置１００は、入射光を光電変換し、得られた電気信号をデジタル信号として外部に出力する。撮像装置１００は、画素アレイ１１０、垂直走査回路１２０、水平走査回路１３０、比較器１４０、ランプ信号生成回路１５０、カウンタ１６０、ＯＲ回路１７０、列メモリ１８０、タイミング制御部１９０、信号処理部１９１を有する。また、撮像装置１００は、行制御線１１２と垂直信号線１１３を有する。また、撮像装置１００は、テスト信号生成回路２００、選択回路２１０を有する。

画素アレイ１１０は、光電変換素子を含む複数の画素１１１を有する。複数の画素１１１は、画素アレイ１１０に行列状に配置されている。図１では、２行分の画素１１１を示しているが、画素１１１の行数はこれに限るものではない。

垂直走査回路１２０は、複数の行制御線１１２を介して、複数の画素１１１に電気的に接続されている。１つの行制御線１１２は、１行の画素１１１に対応して設けられている。垂直走査回路１２０は、タイミング制御部１９０に電気的に接続されている。垂直走査回路１２０はタイミング制御部１９０から供給される信号に基づいて、複数の行制御線１１２の各々に供給する信号レベルをＨｉとする。画素１１１に電気的に接続された行制御線１１２の信号レベルがＨｉとなると、当該画素１１１は垂直信号線１１３に、入射光に基づく信号であるＰＩＸＳＩＧ信号を出力する。

ランプ信号生成回路１５０は、ランプ信号ＲＡＭＰを生成する。ランプ信号ＲＡＭＰは、時間の経過にともなって信号レベルが単調に増加、あるいは単調に減少する参照信号である。ランプ信号生成回路１５０は、ランプ信号ＲＡＭＰを、ランプ信号線１５１を介して、複数の比較器１４０の各々に供給する。ランプ信号生成回路１５０は、タイミング制御部１９０に電気的に接続されている。ランプ信号生成回路１５０は、タイミング制御部１９０から供給される信号に基づいて、ランプ信号ＲＡＭＰの時間の経過にともなう信号レベルの変化を開始する。

複数の比較器１４０の各々は、画素アレイ１１０の複数の垂直信号線１１３の各々に対応して設けられている。さらに言えば、１つの比較器１４０は、１列の画素１１１に対応して設けられている。複数の比較器１４０の各々は、ランプ信号生成回路１５０と、１つの垂直信号線１１３と、に電気的に接続されている。また、複数の比較器１４０の各々は、複数のＯＲ回路１７０の各々に電気的に接続されている。複数の比較器１４０の各々は、複数のＯＲ回路１７０の各々に、信号ＬＡＴＣＨを出力する。信号ＬＡＴＣＨは、ＰＩＸＳＩＧ信号の信号レベルよりもランプ信号ＲＡＭＰの信号レベルが大きくなったタイミングから所定の期間、Ｈｉとなる信号である。つまり、信号ＬＡＴＣＨは、比較器１４０が行う比較の結果の変化によって、信号レベルが変化する信号である。

また、複数のＯＲ回路１７０は、テスト信号生成回路２００に、テスト信号供給線２０５を介して、電気的に接続されている。テスト信号生成回路２００は、テスト信号供給線２０５を介して、複数のＯＲ回路１７０に、信号ＴＥＳＴ＿ＬＡＴＣＨを供給する。信号ＴＥＳＴ＿ＬＡＴＣＨは、テストラッチ信号である。

複数のＯＲ回路１７０の各々は、信号ＬＡＴＣＨと信号ＴＥＳＴ＿ＬＡＴＣＨの一方がＨｉとなると、Ｈｉの信号ＭＬＡＴＣＨを、対応して設けられた列メモリ１８０に供給する。

テスト信号生成回路２００は、選択回路２１０に電気的に接続されている。テスト信号生成回路２００は、選択回路２１０に、信号ＴＥＳＴ＿ＤＡＴＡを供給する。テスト信号生成回路２００は、タイミング制御部１９０に電気的に接続されている。また、テスト信号生成回路２００は、タイミング制御部１９０から供給される信号ＴＥＳＴがＨｉとなると、まず信号ＴＥＳＴ＿ＤＡＴＡをＨｉとし、その後に、信号ＴＥＳＴ＿ＤＡＴＡをＨｉとする。

選択回路２１０は、カウンタ１６０に電気的に接続されている。カウンタ１６０は、選択回路２１０に信号ＣＯＵＮＴを供給する。この信号ＣＯＵＮＴは、タイミング制御部１９０からカウンタ１６０に供給される信号ＣＬＫを、カウンタ１６０が計数することで生成するカウント信号である。信号ＣＬＫは、クロック信号である。また、テスト信号生成回路２００は、複数の列メモリ１８０に信号ＴＥＳＴ＿ＤＡＴＡと信号ＴＥＳＴ＿ＬＡＴＣＨを供給する信号生成部である。

また、選択回路２１０は、タイミング制御部１９０に電気的に接続されている。タイミング制御部１９０は、選択回路２１０に信号ＳＥＬを供給する。

また、選択回路２１０は、複数の列メモリ１８０に、データ信号線１８１を介して、電気的に接続されている。選択回路２１０は、データ信号線１８１に供給する信号ＭＤＡＴＡとして、信号ＳＥＬの信号レベルに基づいて、信号ＴＥＳＴ＿ＤＡＴＡと信号ＣＯＵＮＴのいずれか一方を選択する。

複数の列メモリ１８０の各々は、複数のＯＲ回路１７０の各々に電気的に接続されている。複数の列メモリ１８０の各々は、水平走査回路１３０に電気的に接続されている。

水平走査回路１３０は、タイミング制御部１９０に電気的に接続されている。水平走査回路１３０は、タイミング制御部１９０から供給される信号に基づいて、複数の列メモリ１８０を順次選択する。これにより、複数の列メモリ１８０の各々がホールドした信号は、信号処理部１９１に順次、転送される。

アナログデジタル変換回路（以下、ＡＤ変換回路と表記する。）３００は、複数の比較器１４０、ランプ信号生成回路１５０、カウンタ１６０、複数のＯＲ回路１７０、複数の列メモリ１８０、テスト信号生成回路２００、選択回路２１０を有する。

図２（ａ）は、テスト信号生成回路２００の構成を示した図である。テスト信号生成回路２００は、遅延回路２０１、バッファ２０２、バッファ２０３を有する。タイミング制御部１９０が供給する信号ＴＥＳＴは、遅延回路２０１と、バッファ２０２とに入力される。遅延回路２０１は、信号ＴＥＳＴの信号レベルがＨｉとなってから、所定の期間ｔｄｅｌａｙの経過後にＨｉとなる信号を、バッファ２０３に供給する。バッファ２０３が供給する信号が、信号ＴＥＳＴ＿ＬＡＴＣＨである。バッファ２０２が供給する信号が、信号ＴＥＳＴ＿ＤＡＴＡである。

図２（ｂ）は、選択回路２１０の構成を示した図である。選択回路２１０は、複数のビット信号選択回路２１１〜２１４、複数のバッファ２１５〜２１８を有する。複数のビット信号選択回路２１１〜２１４のそれぞれには、信号ＣＯＵＮＴの各ビットの信号である信号ＣＯＵＮＴ［０］〜［３］のぞれぞれと、信号ＴＥＳＴ＿ＤＡＴＡとが選択的に入力される。複数のビット信号選択回路２１１〜２１４の各々は、タイミング制御部１９０から供給される信号ＳＥＬの信号レベルがＬｏの場合には、信号ＣＯＵＮＴ［３］〜［０］を複数のバッファ２１５〜２１８の各々に出力する。一方、複数のビット信号選択回路２１１〜２１４の各々は、タイミング制御部１９０から供給される信号ＳＥＬの信号レベルがＨｉの場合には、信号ＴＥＳＴ＿ＤＡＴＡを複数のバッファ２１５〜２１８の各々に出力する。そして、複数のビット信号選択回路２１１〜２１４の各々は、対応する複数のバッファ２１５〜２１８の各々に信号を供給する。複数のバッファ２１５〜２１８の各々は、各々に対応する複数のビット信号選択回路２１１〜２１４の各々から出力される信号をバッファした信号を、信号ＭＤＡＴＡ［３］〜［０］として出力する。図２（ｂ）の信号ＭＤＡＴＡ［３］〜［０］が、図１で示した信号ＭＤＡＴＡに相当する。

次に、図３を参照しながら、図１に示した撮像装置の動作を説明する。図３に示した各信号は、図１に示した各信号に対応している。図３は、撮像装置が通常動作として、入射光に基づくデジタル信号を生成する場合のタイミング図である。図３には示していない信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルは、図３に示した動作の間、Ｌｏである。尚、図３に示した信号ＣＯＵＮＴおよび信号ＭＤＡＴＡのそれぞれは、４ビットのデジタル信号である。図３に示した「列メモリ」とは、列メモリ１８０がホールドするデジタル信号を表している。図３では、説明を簡単にするために、信号ＣＯＵＮＴ、信号ＭＤＡＴＡ、列メモリ１８０がホールドする信号のそれぞれをバイナリ値で表している。図３においてバイナリ値で表記したそれぞれの信号は、実際には、２進数で表される信号である。

時刻ｔ２０において、タイミング制御部１９０は、信号ＳＥＬの信号レベルをＬｏとしている。また、時刻ｔ２０において、Ｈｉの信号が供給されている行信号線１１２に電気的に接続された画素１１１は、垂直信号線１１３に、ＰＩＸＳＩＧ信号を出力している。

時刻ｔ２０に、タイミング制御部１９０の制御によって、ランプ信号生成回路１５０は、ランプ信号ＲＡＭＰの時間にともなった信号レベルの変化を開始する。

また、時刻ｔ２０に、カウンタ１６０は、タイミング制御部１９０から供給される信号ＣＬＫの係数を開始する。

信号ＳＥＬの信号レベルがＬｏであるため、選択回路２１０は、カウンタ１６０が供給する信号ＣＯＵＮＴを、データ信号線１８１を介して、複数の列メモリ１８０の各々に供給する。

時刻ｔ２１に、画素１１１が垂直信号線１１３に出力しているＰＩＸＳＩＧ信号とランプ信号ＲＡＭＰとの信号レベルの大小関係が逆転する。これにより、信号ＬＡＴＣＨの信号レベルがＨｉになる。これにより、信号ＭＬＡＴＣＨの信号レベルがＨｉとなる。そして、信号ＬＡＴＣＨの信号レベルは、所定の期間、Ｈｉとなった後の時刻ｔ２２に、Ｌｏとなる。これにより、信号ＭＬＡＴＣＨの信号レベルもＬｏとなる。列メモリ１８０は、信号ＭＬＡＴＣＨの信号レベルがＬｏとなった時の信号ＣＯＵＮＴの信号レベルをホールドする。複数の列メモリ１８０の各々は、アナログ信号に基づくデジタル信号をホールドするメモリである。参照信号であるランプ信号ＲＡＭＰが信号レベルの変化を開始してから、比較結果信号の信号レベルが変化するまでの期間に基づく信号ＣＯＵＮＴは、時刻ｔ２０から時刻ｔ２２までの期間に基づくカウント信号である。

時刻ｔ２３に、ランプ信号生成回路１５０は、ランプ信号ＲＡＭＰの時間にともなった信号レベルの変化を終了する。

その後、水平走査回路１３０は、複数の列メモリ１８０を順次走査する。これにより、複数の列メモリ１８０の各々から、複数の列メモリ１８０の各々がホールドした信号が、順次、信号処理部１９１に出力される。

次に、複数の列メモリ１８０を検査する動作について説明する。

図４は、複数の列メモリ１８０の検査に関する動作を示したフローチャートである。

ステップＳ１は、撮像装置１００の外部からの指示信号により、タイミング制御部１９０が、検査モードに設定されるステップである。

ステップＳ２は、テスト信号生成回路２００が、複数の列メモリ１８０の各々が期待値をホールドするように、信号ＴＥＳＴ＿ＤＡＴＡと信号ＴＥＳＴ＿ＬＡＴＣＨとをそれぞれ供給するステップである。信号ＴＥＳＴ＿ＤＡＴＡと信号ＴＥＳＴ＿ＬＡＴＣＨは、複数の列メモリ１８０の検査に用いる検査信号である。

ステップＳ３は、複数の列メモリ１８０の各々が、検査信号に基づいて、信号ＴＥＳＴ＿ＤＡＴＡをホールドするステップである。

ステップＳ４は、水平走査回路１３０が、複数の列メモリ１８０の各々がホールドした信号を、複数の列メモリ１８０の各々から、信号処理部１９１に転送するステップである。

ステップＳ５は、信号処理部１９１が、複数の列メモリ１８０の各々がホールドすべき信号レベルである期待値と、複数の列メモリ１８０の各々がホールドした実際の信号レベルとを比較するステップである。信号処理部１９１は、列メモリ１８０がホールドした実際の信号レベルと期待値とが一致する場合には、ステップＳ６−１のステップに進み、期待値と同じ信号レベルをホールドした列メモリ１８０を「正常」と判定する。一方、複数の列メモリ１８０の各々がホールドした信号の信号値と期待値とが一致しない場合には、ステップＳ６−２のステップに進み、期待値と異なる信号値の信号をホールドした列メモリ１８０を「不良」と判定する。

図５は、複数の列メモリ１８０の検査に関わる動作を示したタイミング図である。図５に示したＭＥＭＯは、列メモリ１８０がホールドする信号のうち、最下位ビットの信号を示している。

時刻ｔ５０において、図４に示したステップＳ２まで完了している。

時刻ｔ５０に、タイミング制御部１９０は、信号ＳＥＬの信号レベルをＨｉとする。これにより、選択回路２１０は、信号ＴＥＳＴ＿ＤＡＴＡによって生成した信号ＭＤＡＴＡを、データ信号線１８１を介して、複数の列メモリ１８０に供給する。

時刻ｔ５１に、タイミング制御部１９０は、信号ＴＥＳＴの信号レベルをＨｉとする。これにより、テスト信号生成回路２００が供給する信号ＴＥＳＴ＿ＤＡＴＡの信号レベルがＨｉとなる。これにより、信号ＭＤＡＴＡの信号レベルがＨｉとなる。図５では、信号ＭＤＡＴＡの最下位ビットである信号ＭＤＡＴＡ［０］を示している。

テスト信号生成回路２００が供給する信号ＴＥＳＴ＿ＬＡＴＣＨは、遅延回路２０１の動作によって、信号ＴＥＳＴ＿ＤＡＴＡの信号レベルがＨｉとなってから所定の期間ｔｄｅｌａｙの経過後の時刻ｔ５２に、信号レベルがＨｉとなる。これにより、複数のＯＲ回路１７０の各々が供給する信号ＭＬＡＴＣＨの信号レベルがＨｉとなる。Ｈｉの信号レベルの信号ＴＥＳＴ＿ＬＡＴＣＨは、列メモリ１８０に、選択回路２１０が供給する、信号ＴＥＳＴ＿ＤＡＴＡによって生成した信号ＭＤＡＴＡのサンプリングを開始させる信号である。

時刻ｔ５３に、タイミング制御部１９０は、信号ＴＥＳＴの信号レベルをＬｏとする。これにより、信号ＴＥＳＴ＿ＤＡＴＡの信号レベルがＬｏとなる。テスト信号生成回路２００が供給する信号ＴＥＳＴ＿ＬＡＴＣＨは、遅延回路２０１の動作によって、信号ＴＥＳＴ＿ＤＡＴＡの信号レベルがＬｏとなってから所定の期間ｔｄｅｌａｙの経過後の時刻ｔ５４に、信号レベルがＬｏとなる。これにより、時刻ｔ５４に、信号ＭＬＡＴＣＨの信号レベルがＬｏとなる。ＨｉからＬｏに信号レベルが遷移した信号ＴＥＳＴ＿ＬＡＴＣＨは、列メモリ１８０に、選択回路２１０が供給する信号ＴＥＳＴ＿ＤＡＴＡによって生成した信号ＭＤＡＴＡをホールドさせる信号である。

列メモリ１８０の応答性が良好の場合について述べる。時刻ｔ５３に信号ＴＥＳＴ＿ＤＡＴＡがＬｏとなってから、時刻ｔ５４に信号ＭＬＡＴＣＨがＬｏとなるまでの期間に、列メモリ１８０は、Ｌｏの信号レベルの信号ＴＥＳＴ＿ＤＡＴＡに対応して、ＭＥＭＯの信号レベルがＬｏとなるように応答する。

列メモリ１８０の応答性が充分でない場合には、時刻ｔ５３に信号ＴＥＳＴ＿ＤＡＴＡがＬｏとなってから、時刻ｔ５４に信号ＭＬＡＴＣＨがＬｏとなるまでの期間に、ＭＥＭＯの信号レベルがＬｏにならない。よって、列メモリ１８０の応答性が充分でない場合には、当該列メモリのＭＥＭＯは、Ｈｉの信号レベルとなる。

その後、水平走査回路１３０は、複数の列メモリ１８０を順次走査する。これにより、複数の列メモリ１８０の各々から、複数の列メモリ１８０の各々がホールドした信号が、順次、信号処理部１９１に出力される。

信号処理部１９１は、複数の列メモリ１８０の各々がホールドすべき信号レベルである期待値と、複数の列メモリ１８０の各々から実際に出力された信号レベルとを比較する。期待値は、予め、撮像装置１００の外部からの制御信号によって信号処理部１９１に設定されている値である。そして、信号処理部１９１は、ホールドすべき信号レベルとは異なる信号値の信号を出力した列メモリ１８０を、「不良」と判定する。一方、信号処理部１９１は、ホールドすべき信号値と同じ信号レベルの信号を出力した列メモリ１８０を、「正常」と判定する。

本実施例のＡＤ変換回路３００は、信号ＴＥＳＴ＿ＤＡＴＡの信号レベルをＨｉからＬｏとしてから、所定の期間ｔｄｅｌａｙである第１の期間の経過後に、信号ＭＬＡＴＣＨをＨｉからＬｏとする。これにより、ホールドする信号が第１の期間に、ＨｉからＬｏに遷移しない不良の列メモリ１８０と、ホールドする信号が第１の期間にＨｉからＬｏに遷移する正常の列メモリ１８０とを識別することができる。これにより、本実施例のＡＤ変換回路３００は、カウント信号である信号ＣＯＵＮＴの信号レベルの変化に対する応答性が低い列メモリ１８０を検出することができる。尚、第１の期間である所定の期間ｔｄｅｌａｙは、任意の長さに設定することができる。たとえば、ＡＤ変換回路３００が複数の動作モードを備える場合において、信号ＬＡＴＣＨがＨｉとなる期間が最も短いモードに合わせて、所定の期間ｔｄｅｌａｙの長さを設定するようにしても良い。

ＡＤ変換期間の短縮を行うために、信号ＣＬＫの周波数の増加が行われることがある。そして、ＡＤ変換回路３００では、ランプ信号ＲＡＭＰとＰＩＸＳＩＧ信号との大小関係が逆転した後に、信号ＬＡＴＣＨの信号レベルをＬｏからＨｉとして再びＬｏにするまでの期間を、信号ＣＬＫの周期で決定していることがある。この場合には、信号ＣＬＫの周波数の増加に伴って、信号ＬＡＴＣＨの信号レベルがＨｉである期間が短くなる。信号ＬＡＴＣＨの信号レベルがＨｉである期間が短くなると、不良の列メモリ１８０では、本来ホールドすべき信号とは異なる信号値の信号をホールドすることになる。

本実施例のＡＤ変換回路３００は、このように、ＡＤ変換回路３００のクロック周波数が増加した場合においても、不良の列メモリ１８０の検出を行うことができる。

尚、本実施例の撮像装置１００は、垂直信号線１１３に出力されたＰＩＸＳＩＧ信号を増幅した信号を比較器１４０に出力する増幅部をさらに有していても良い。

また、本実施例では、ランプ信号ＲＡＭＰが、時間の経過にともなってスロープ状に信号レベルが変化する信号であった。ランプ信号ＲＡＭＰは、時間の経過にともなって階段状に信号レベルが変化する信号であっても良い。このように階段状に信号レベルが変化するランプ信号ＲＡＭＰも、時間の経過にともなって信号レベルが変化する参照信号である。

尚、本実施例では、列メモリ１８０がホールドする信号のうち、最下位ビットの信号に着目して説明した。列メモリ１８０の検査は、列メモリ１８０の全ビットに対して行うようにしても良い。ただし、列メモリ１８０において、最下位ビットをホールドするビットメモリは、他のビットをホールドするビットメモリに比して、信号レベルのＨｉとＬｏとの間の遷移の周期が短い。従って、列メモリ１８０の検査は、最下位ビットの信号をホールドするビットメモリに対して行うことが好ましい。

本実施例では、列メモリ１８０の正常と不良との判定を行う信号処理部１９１が、撮像装置１００に設けられている例を説明した。列メモリ１８０の正常と不良との判定を行う信号処理部１９１は、ＡＤ変換回路３００が有していても良いし、撮像装置１００の外部に設けられていても良い。

尚、本実施例では、選択回路２１０は、タイミング制御部１９０から入力される信号ＴＥＳＴに基づく信号ＭＤＡＴＡを供給していた。他の例として、カウンタ１６０から入力される信号ＣＯＵＮＴを、検査信号の一つである信号ＴＥＳＴ＿ＤＡＴＡの代わりに、データ信号線１８１に供給するようにしても良い。

尚、本実施例では、期待値は、撮像装置１００の外部からの制御信号によって設定されている信号であった。期待値は、予め信号処理部１９１に固定値として書き込まれた値であっても良いし、撮像装置１００の外部からの制御信号によって様々に設定される値であっても良い。

（実施例２）
本実施例のＡＤ変換回路３１０、およびＡＤ変換回路３１０を有する撮像装置１００について、実施例１と異なる点を中心に説明する。

図６は、本実施例の撮像装置１００の構成を示した図である。図１に示した部材と同じ機能を有する部材は、図６においても、図１で付した符号と同じ符号が付されている。

本実施例の撮像装置１００は、タイミング制御部７１０が、テスト信号生成回路７００に、信号ＤＡＴＡ＿ＳＥＬ、信号ＬＡＴＣＨ＿ＳＥＬをそれぞれ供給する。また、タイミング制御部７１０は、カウンタ１６０に供給する信号ＣＬＫを、テスト信号生成回路７００にも供給する。つまり、カウンタ１６０に供給される信号ＣＬＫと同一の信号ＣＬＫがテスト信号生成回路７００に供給される。これにより、本実施例の撮像装置１００は、テスト信号生成回路７００の動作と、カウンタ１６０の動作との同期を行うことができる。

図７（ａ）は、本実施例のテスト信号生成回路７００の構成を示した図である。遅延回路７０１は、フリップフロップ回路（以下、ＦＦ回路と表記する。）ＤＦＦ１、ＦＦ回路ＤＦＦ２、ＦＦ回路ＤＦＦ３を有する。ＦＦ回路ＤＦＦ２の出力Ｑの信号レベルは、ＦＦ回路ＤＦＦ１の出力Ｑの信号レベルがＨｉとなってから、信号ＣＬＫの１周期分遅れてＨｉとなる。また、ＦＦ回路ＤＦＦ３の出力Ｑの信号レベルは、ＦＦ回路ＤＦＦ２の出力Ｑの信号レベルがＨｉとなってから、信号ＣＬＫの１周期分遅れてＨｉとなる。つまり、ＦＦ回路ＤＦＦ３の出力Ｑの信号レベルは、ＦＦ回路ＤＦＦ１の出力Ｑの信号レベルがＨｉとなってから、信号ＣＬＫの２周期分遅れてＨｉとなる。

テスト信号生成回路７００は、それぞれがマルチプレクサ回路であるＭＵＸ１、ＭＵＸ２を有する。また、テスト信号生成回路７００は、出力バッファ７０２−１、出力バッファ７０２−２を有する。タイミング制御部７１０が供給する信号ＤＡＴＡ＿ＳＥＬは、選択回路７０３が有するＭＵＸ１に入力される。また、タイミング制御部７１０が供給する信号ＬＡＴＣＨ＿ＳＥＬは、選択回路７０３が有するＭＵＸ２に入力される。ＭＵＸ１は、信号ＤＡＴＡ＿ＳＥＬの信号レベルがＬｏの場合には、ＦＦ回路ＤＦＦ１の出力Ｑを出力バッファ７０２−１に供給する。また、ＭＵＸ１は、信号ＤＡＴＡ＿ＳＥＬの信号レベルがＨｉの場合には、ＦＦ回路ＤＦＦ１の出力Ｑを反転した信号である、ＦＦ回路ＤＦＦ１の出力ＱＢを出力バッファ７０２−１に供給する。また、ＭＵＸ２は、信号ＬＡＴＣＨ＿ＳＥＬの信号レベルがＬｏの場合には、ＦＦ回路ＤＦＦ２の出力Ｑを、出力バッファ７０２−２に供給する。また、信号ＬＡＴＣＨ＿ＳＥＬの信号レベルがＨｉの場合には、ＦＦ回路ＤＦＦ３の出力Ｑを、出力バッファ７０２−２に供給する。

図７（ｂ）は、図７（ａ）に示したテスト信号生成回路７００の動作を示したタイミング図である。図７（ｂ）に示した各信号は、図７（ａ）に示した各信号に対応している。尚、図７（ｂ）のタイミング図は、図７（ａ）に示したテスト信号生成回路７００に入力される信号と、テスト信号生成回路７００の動作との関係を説明するための図である。

時刻ｔ８０において、タイミング制御部７１０は、信号ＴＥＳＴの信号レベルをＨｉとしている。また、タイミング制御部７１０は、時刻ｔ８０に、信号ＣＬＫの発振を開始する。これにより、ＦＦ回路ＤＦＦ１の出力Ｑの信号レベルは、時刻ｔ８０にＨｉとなる。タイミング制御部７１０は、信号ＤＡＴＡ＿ＳＥＬの信号レベルをＬｏとしている。よって、ＭＵＸ１は、ＦＦ回路ＤＦＦ１の出力Ｑを出力バッファ７０２−１に供給する。従って、出力バッファ７０２−１が出力する信号ＴＥＳＴ＿ＤＡＴＡの信号レベルは、時刻ｔ８０に、Ｈｉとなる。

ＦＦ回路ＤＦＦ２の出力Ｑの信号レベルは、時刻ｔ８１にＨｉとなる。タイミング制御部７１０は、時刻ｔ８１において、信号ＬＡＴＣＨ＿ＳＥＬの信号レベルをＬｏとしている。これにより、ＭＵＸ２は、ＦＦ回路ＤＦＦ２の出力Ｑを出力バッファ７０２−２に供給する。従って、出力バッファ７０２−２が出力する信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルは、時刻ｔ８１に、Ｈｉとなる。

その後、タイミング制御部７１０は、信号ＴＥＳＴの信号レベルをＬｏとする。これにより、時刻ｔ８２に信号ＴＥＳＴ＿ＤＡＴＡの信号レベルがＬｏとなる。そして、時刻ｔ８３に、信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルがＬｏとなる。時刻ｔ８０から時刻ｔ８１までの期間と、時刻ｔ８２から時刻ｔ８３までの期間は同じ長さの期間ｔｄｅｌａｙ２である。

時刻ｔ８４に、タイミング制御部７１０は、信号ＤＡＴＡ＿ＳＥＬをＨｉとする。これにより、ＭＵＸ１は、ＦＦ回路ＤＦＦ１の出力ＱＢを、出力バッファ７０２−１に供給する。信号ＴＥＳＴの信号レベルがＬｏであるため、ＦＦ回路ＤＦＦ１の出力ＱＢの信号レベルはＨｉである。従って、信号ＴＥＳＴ＿ＤＡＴＡの信号レベルは、時刻ｔ８４にＨｉとなる。

その後、タイミング制御部７１０は、信号ＴＥＳＴの信号レベルをＨｉとする。その後、信号ＣＬＫの信号レベルがＨｉとなる時刻ｔ８５に、ＦＦ回路ＤＦＦ１の出力ＱＢの信号レベルはＬｏとなる。これにより、出力バッファ７０２−１が出力する信号ＴＥＳＴ＿ＤＡＴＡの信号レベルは、Ｌｏとなる。

また、タイミング制御部７１０は、時刻ｔ８４に、信号ＬＡＴＣＨ＿ＳＥＬの信号レベルをＨｉとする。これにより、ＭＵＸ２は、ＦＦ回路ＤＦＦ３の出力Ｑを、出力バッファ７０２−２に供給する。

信号ＴＥＳＴの信号レベルがＬｏであることにより、時刻ｔ８５に、ＦＦ回路ＤＦＦ１の出力Ｑの信号レベルはＨｉとなる。これにより、信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルであるＦＦ回路ＤＦＦ３の出力Ｑは、時刻ｔ８５から信号ＣＬＫの２周期分遅れた時刻ｔ８６に、Ｈｉとなる。

その後、タイミング制御部７１０は、信号ＴＥＳＴの信号レベルをＬｏとする。その後、信号ＣＬＫの信号レベルがＨｉとなる時刻ｔ８７に、ＦＦ回路ＤＦＦ１の出力ＱＢの信号レベルはＨｉとなる。これにより、出力バッファ７０２−１が出力する信号ＴＥＳＴ＿ＤＡＴＡの信号レベルは、Ｈｉとなる。

また、時刻ｔ８７に、ＦＦ回路ＤＦＦ１の出力Ｑの信号レベルはＬｏとなる。これにより、信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルであるＦＦ回路ＤＦＦ３の出力Ｑの信号レベルは、時刻ｔ８７から信号ＣＬＫの２周期分遅れた時刻ｔ８８に、Ｌｏとなる。

時刻ｔ８５から時刻ｔ８６までの期間と、時刻ｔ８７から時刻ｔ８８までの期間はともに同じ長さの期間ｔｄｅｌａｙ３である。期間ｔｄｅｌａｙ３は、期間ｔｄｅｌａｙ２に対して、信号ＣＬＫの１周期分、期間が長い。尚、本実施例では、期間ｔｄｅｌａｙ３は、期間ｔｄｅｌａｙ２の２倍の長さの期間である。

信号ＤＡＴＡ＿ＳＥＬと信号ＬＡＴＣＨ＿ＳＥＬの信号レベルがともにＬｏの場合には、信号ＴＥＳＴ＿ＤＡＴＡの信号レベルがＬｏとなってから、期間ｔｄｅｌａｙ２の経過後に、信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルがＬｏとなる。これにより、本実施例のＡＤ変換回路３１０は、列メモリ１８０がホールドする信号であるＭＥＭＯの信号レベルが、期間ｔｄｅｌａｙ２のうちに、ＨｉからＬｏに遷移するか否かを検査することができる。

また、信号ＤＡＴＡ＿ＳＥＬと信号ＬＡＴＣＨ＿ＳＥＬの信号レベルがともにＨｉの場合には、信号ＴＥＳＴ＿ＤＡＴＡの信号レベルがＨｉとなってから、期間ｔｄｅｌａｙ３の経過後に、信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルがＬｏとなる。これにより、期間ｔｄｅｌａｙ３のうちに、列メモリ１８０がホールドする信号であるＭＥＭＯの信号レベルがＬｏからＨｉに遷移するか否かを検査することができる。

信号ＤＡＴＡ＿ＳＥＬと信号ＬＡＴＣＨ＿ＳＥＬの信号レベルの組み合わせにより、列メモリ１８０について、種々の検査が可能である。以下に示す表１は、信号ＤＡＴＡ＿ＳＥＬの信号レベルと、信号ＬＡＴＣＨ＿ＳＥＬの信号レベルと、列メモリ１８０の検査との関係を示したものである。表１の表記について述べる。表１では、例えば、信号ＤＡＴＡ＿ＳＥＬの信号レベルと信号ＬＡＴＣＨ＿ＳＥＬの信号レベルが共にＨｉの場合の欄に、「期間ｔｄｅｌａｙ３ Ｌｏ→Ｈｉ」と記載している。この記載は、期間ｔｄｅｌａｙ３のうちに、列メモリ１８０がホールドする信号であるＭＥＭＯの信号レベルがＨｉからＬｏに遷移するか否かを検査することを示している。

本実施例の図６に示した撮像装置１００における、列メモリ１８０の検査に関わる動作については、図５に示した動作と同じとすることができる。列メモリ１８０の検査は、上記した表１の通り、列メモリ１８０の検査の内容に応じて、信号ＤＡＴＡ＿ＳＥＬと信号ＬＡＴＣＨ＿ＳＥＬのそれぞれの信号レベルを選択して行えばよい。

このように、本実施例のＡＤ変換回路３１０は、列メモリ１８０のＬｏからＨｉへの信号レベルの遷移と、ＨｉからＬｏへの信号レベルの遷移との両方で、複数の列メモリ１８０を検査することができる。また、本実施例のＡＤ変換回路３１０は、本実施例の第１の期間の期間ｔｄｅｌａｙ２と、第１の期間よりも長い第２の期間の期間ｔｄｅｌａｙ３とのそれぞれで、複数の列メモリ１８０がホールドする信号の信号レベルが遷移するか否かを検査することができる。

尚、本実施例では、期間ｔｄｅｌａｙ２は信号ＣＬＫの１周期分、期間ｔｄｅｌａｙ３は信号ＣＬＫの２周期分に相当する長さとした。期間ｔｄｅｌａｙ２と期間ｔｄｅｌａｙ３の長さはこの例に限定されるものではなく、期間ｔｄｅｌａｙ３は期間ｔｄｅｌａｙ２に対して長い期間とすることができる。例えば、テスト信号生成回路７００は、ＦＦ回路ＤＦＦ３の出力ＱをＤ端子に受けるＦＦ回路をさらに有するものとする。ＭＵＸ２が、このＦＦ回路ＤＦＦ３の出力ＱをＤ端子に受けるＦＦ回路の出力Ｑを出力バッファ７０２−２に供給するようにすることで、期間ｔｄｅｌａｙ３を信号ＣＬＫの３周期分の長さとすることができる。

（実施例３）
本実施例のＡＤ変換回路、およびＡＤ変換回路を有する撮像装置について、実施例１と異なる点を中心に説明する。

図８は本実施例の撮像装置の構成を示した図である。図１に示した部材と同じ機能を有する部材は、図８においても、図１で付した符号と同じ符号が付されている。選択回路２１０の構成は、図２（ｂ）の構成に対し、信号ＴＥＳＴ＿ＤＡＴＡの代わりに、タイミング制御部１９０から信号ＴＥＳＴが入力される点を除いて、同じである。

ＡＤ変換部３２０は、テスト信号生成回路１０００と、ＯＲ回路１７００を有する。ＯＲ回路１０００は、テスト信号生成回路１０００が出力する信号ＴＥＳＴ＿ＬＡＴＣＨと、比較器１４０が出力する信号ＬＡＴＣＨの一方がＨｉとなると、Ｈｉの信号ＭＬＡＴＣＨを列メモリ１８０に供給する。また、テスト信号生成回路１０００には選択回路２１０が供給する信号ＭＤＡＴＡが入力される。本実施例のＡＤ変換回路３２０は、２列の比較器１４０に対応して１つのテスト信号生成回路１０００が設けられた組を、複数有する。各々が、対応する列メモリ１８０に信号ＴＥＳＴ＿ＬＡＴＣＨを供給する複数のテスト信号生成回路１０００と、タイミング制御部１９０が供給する信号ＴＥＳＴに基づいて、信号ＭＤＡＴＡを供給する選択回路２１０とが、本実施例の信号生成部である。また、テストラッチ信号である信号ＴＥＳＴ＿ＬＡＴＣＨを各々が供給する複数のテスト信号生成回路１０００の各々が、本実施例のテストラッチ信号供給部である。また、テストデジタル信号である信号ＭＤＡＴＡを供給する選択回路２１０は、本実施例のテストデジタル信号供給部である。

図８に示したＡＤ変換回路３２０は、タイミング制御部１９０が供給する信号ＴＥＳＴは、選択回路２１０に入力される。

本実施例のＡＤ変換回路３２０の動作は、列メモリ１８０の検査に関し、図５に示した動作と同じとすることができる。テスト信号生成回路１０００は、信号ＭＤＡＴＡの信号レベルがＨｉからＬｏに遷移してから期間ｔｄｅｌａｙの経過後、信号ＴＥＳＴ＿ＬＡＴＣＨの信号レベルをＨｉからＬｏとする。これにより、本実施例のＡＤ変換回路３２０は、実施例１と同じ効果を得ることができる。

さらに本実施例のＡＤ変換回路３２０は、２列の比較器１４０に対応して１つのテスト信号生成回路１０００が設けられた組を、複数有する。実施例１のＡＤ変換回路３２０では、１つのテスト信号生成回路２００が複数の列メモリ１８０の全てに共通の信号ＴＥＳＴ＿ＬＡＴＣＨを供給していた。テスト信号供給線２０５には寄生容量と寄生抵抗が存在する。従って、信号ＴＥＳＴ＿ＬＡＴＣＨの伝送経路の長い列メモリ１８０は、信号ＴＥＳＴ＿ＬＡＴＣＨの伝送経路の短い列メモリ１８０に比して、信号ＴＥＳＴ＿ＬＡＴＣＨがＨｉからＬｏに遷移するタイミングが遅くなる。同じく、データ信号線１８１も、寄生容量と寄生抵抗を有している。よって、信号ＭＤＡＴＡの伝送経路の長い列メモリ１８０は、信号ＭＤＡＴＡの伝送経路の短い列メモリ１８０に対して、時刻ｔ５３の信号ＭＤＡＴＡがＨｉからＬｏに遷移するタイミングが遅くなる。従って、実施例１のＡＤ変換回路３００では、テスト信号供給線２０５と、データ信号線１８１とで、信号の遅延の度合いが異なると、複数の列メモリ１８０の間で、期間ｔｄｅｌａｙの長さが異なる。これにより、実施例１のＡＤ変換回路３００では、列メモリ１８０の検査の精度が低下することがあった。

一方、本実施例のＡＤ変換回路３２０では、複数の信号生成回路１０００の各々が、各々に対応する列メモリ１８０に供給される信号ＭＤＡＴＡを用いて、信号ＭＬＡＴＣＨを生成する。これにより、本実施例のＡＤ変換回路３２０は、複数の列メモリ１８０の間で、期間ｔｄｅｌａｙの長さを揃えやすくすることができる。よって、本実施例のＡＤ変換回路３２０は、実施例１のＡＤ変換回路３００に対して、列メモリ１８０の検査の精度を向上させることができる。

尚、本実施例のＡＤ変換回路３２０は、２列の列メモリ１８０に対し、１つのテスト信号生成回路１０００が設けられていた。ＡＤ変換回路３２０は、１列の列メモリ１８０に対し、１つのテスト信号生成回路１０００が設けられていても良い。また、ＡＤ変換回路３２０は、少なくとも２つのテスト信号生成回路１０００を有していれば良い。つまり、ＡＤ変換回路３２０に配された複数の列メモリ１８０の列数がＡ（Ａは２以上の整数）であって、１つのテスト信号生成回路１０００が、Ａ−Ｂ列（Ｂは１以上の整数）の列メモリ１８０に対応して設けられている。そして、他の１つのテスト信号生成回路１０００がＢ列の列メモリ１８０に対応して設けられていても良い。この構成であっても、実施例１のＡＤ変換回路３００に対して、列メモリ１８０の検査の精度の向上の効果を得ることができる。

（実施例４）
本実施例のＡＤ変換回路、およびＡＤ変換回路を有する撮像装置について、実施例１と異なる点を中心に説明する。

図９は、本実施例の撮像装置１００の構成を示した図である。本実施例の撮像装置１００は、ＡＤ変換回路３３０を有する。ＡＤ変換回路３３０は、複数の列メモリ１８０の各々が、通常ビットメモリ１１００に加えて、冗長ビットメモリ１２００を有する。また、ＡＤ変換回路３３０は、補正部１１１０を有する。撮像装置１００は、信号処理部１９１０を有する。信号処理部１９１０の機能は、補正部１１１０に信号を供給する点を除き、実施例１の信号処理部１９１と同じ機能を有する。

本実施例のＡＤ変換回路３３０の列メモリ１８０の検査の動作は、図５に示した動作と同じとすることができる。

図１０は、本実施例のＡＤ変換回路３３０の列メモリ１８０の検査のフローチャートである。ステップＳ１０からステップＳ１５までの各々のステップは、図４に示した、ステップＳ０からステップＳ５までの各々のステップと同じである。

ステップＳ１６に、信号処理部１９１０は、複数の列メモリ１８０の各々において、通常ビットメモリ１１００のうち、所定の期間ｔｄｅｌａｙに信号レベルが変化しなかった不良ビットメモリの数を検出する。そして、ステップＳ１６において、その不良ビットメモリの数が、冗長ビットメモリ１２００の数以下であるか否かを判定する。不良ビットメモリの数が、冗長ビットメモリ１２００の数以下の列メモリ１８０については、信号処理部１９１０は、補正部１１１０に、当該列メモリ１８０において使用する冗長ビットメモリ１２００の数を指示する制御信号を供給する。補正部１１１０は、不良ビットメモリの数が、冗長ビットメモリ１２００の数以下の列メモリ１８０に対して、冗長ビットメモリ１２００の使用を指示する信号を供給する。この信号を補正部１１１０から受けた列メモリ１８０は、不良ビットメモリの代わりに冗長ビットメモリ１２００を用いて、選択回路２１０が供給する信号ＭＤＡＴＡをホールドする。

本実施例のＡＤ変換回路３３０は、通常ビットメモリ１１００と冗長ビットメモリ１２００とを合わせて、Ｎ個（Ｎ＞１）のビットメモリを、複数の列メモリ１８０の各々が有する。通常ビットメモリ１１００は、複数の列メモリ１８０の各々において、Ｍビット（Ｍ＜Ｎ）のデジタル信号をホールドするために、Ｍ個設けられている。信号処理部１９１０は、複数の列メモリ１８０の各々について、Ｍ個の通常ビットメモリ１１００のうちの不良ビットメモリの数を検出する。そして、信号処理部１９１０は、検出した不良ビットメモリの数の検出結果を補正部１１１０に出力する。そして、補正部１１１０は、Ｎ個とＭ個の差の個数の冗長ビットメモリ１２００の少なくとも１つに、不良ビットメモリの代わりに、アナログ信号に基づくデジタル信号をホールドするように動作させる。

実施例１のＡＤ変換回路３００では、不良ビットメモリを有する列メモリ１８０が存在すると、ＡＤ変換回路３００を製造工程に戻し、列メモリ１８０の修復を行うことがある。この場合には、列メモリ１８０の修復を行う分、ＡＤ変換回路３００の歩留まりが低下する。

一方、本実施例のＡＤ変換回路３２０は、複数の列メモリ１８０の各々が冗長ビットメモリ１２００を有する。これにより、列メモリ１８０に不良ビットメモリが存在しても、不良ビットメモリの代わりに冗長ビットメモリ１２００を使用することによって、列メモリ１８０は良好に動作することができる。従って、本実施例のＡＤ変換回路３２０は実施例１のＡＤ変換回路３００に対して、列メモリ１８０の修復の機会を減らすことができる。これにより、本実施例のＡＤ変換回路３２０は、実施例１のＡＤ変換回路３００に対して、歩留まりを向上させることができる。

尚、本実施例では、冗長ビットメモリ１２００の検査を省略する例を説明した。別の例として、冗長ビットメモリ１２００と通常ビットメモリ１１００とを検査する例について説明する。

ＡＤ変換回路３２０は、図１０で述べたステップＳ１０からステップＳ１２まで行う。その後のステップＳ１３において、複数の列メモリ１８０の各々は、通常ビット１１００と冗長ビットメモリ１２００の両方を用いて、信号ＴＥＳＴ＿ＤＡＴＡを保持する。その後、ＡＤ変換回路３２０はステップＳ１４を行う。そして、信号処理部１９１０は、ステップＳ１５に、複数の列メモリ１８０の各々について、複数の列メモリ１８０の各々が保持した信号の信号レベルと期待値とが等しいか否か判定する。そして、期待値とは異なる信号レベルの信号を保持した列メモリ１８０について、信号処理部１９１０は、図１０のステップＳ１６の代わりに、次に述べる動作を行う。信号処理部１９１０は、通常ビットメモリ１１００のビット数と冗長ビットメモリ１２００のビット数との和から、不良ビットメモリのビット数を引いた数が、冗長ビットメモリ１２００のビット数以下であるか否かを判定する。この判定結果が「Ｙｅｓ」である場合には、信号処理部１９１０は、図１０に示したステップＳ１７として、「Ｙｅｓ」の判定結果を受けた列メモリ１８０を正常と判定する。一方、判定結果が「Ｎｏ」である場合には、信号処理部１９１０は、図１０に示したステップＳ１８として、「Ｎｏ」の判定結果を受けた列メモリ１８０を不良と判定する。

この検査により、ＡＤ変換回路３２０は、通常ビットメモリ１１００に加えて、冗長ビットメモリ１２００においても、不良ビットメモリが無いか検査することができる。

（実施例５）
上記の実施例１から実施例４で述べた撮像装置は種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図１１に、撮像システムの一例としてデジタルスチルカメラに本発明の実施例１から実施例４のいずれかの撮像装置を適用した撮像システムの模式図を示す。

図１１に例示した撮像システムは、撮像装置１５４、レンズの保護のためのバリア１５００、被写体の光学像を撮像装置１５４に結像させるレンズ１５２及びレンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２及び絞り１５３は撮像装置１５４に光を集光する光学系である。また、図１１に例示した撮像システムは撮像装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。

出力信号処理部１５５は、撮像装置１５４が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、出力信号処理部１５５はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。図１１に例示した撮像システムはさらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに撮像システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は撮像システムに内蔵されていてもよく、着脱可能であってもよい。

さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。以上のように、本実施例の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。

１００ 撮像装置
１１０ 画素アレイ
１２０ 垂直走査回路
１３０ 水平走査回路
１４０ 比較器
１５０ ランプ信号生成回路
１６０ カウンタ
１７０ ＯＲ回路
１８０ 列メモリ
１９０ タイミング制御部
１９１ 信号処理部
２００ テスト信号生成回路
２１０ 選択回路

Claims (16)

1. アナログ信号と、時間の経過にともなって信号レベルが変化する参照信号とを比較した結果を示す比較結果信号を各々が出力する複数の比較器と、
   前記参照信号が信号レベルの変化を開始してから前記比較結果信号の信号レベルが変化するまでの期間に基づく第１のデジタル信号を各々がホールドするとともに、前記複数の比較器の各々に対応して各々が設けられた複数のメモリと、
   第２のデジタル信号を前記複数のメモリに供給する信号生成部と、
   を有し、
   前記信号生成部は、前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間に前記第２のデジタル信号の信号レベルを変化させた後、
   前記信号生成部はさらに、前記複数のメモリがサンプリングしている前記第２のデジタル信号を前記複数のメモリにホールドさせる信号を、前記複数のメモリに供給することを特徴とするアナログデジタル変換回路。
2. 前記複数のメモリの各々が、Ｎ個（Ｎ＞１）のビットメモリを有し、
   前記第１のデジタル信号が、Ｍビット（Ｍ＜Ｎ）のデジタル信号であり、
   前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間に、前記信号生成部が、前記第２のデジタル信号の信号レベルを変化させた後、前記信号生成部が、前記複数のメモリに前記第２のデジタル信号をホールドさせた時に、前記複数のメモリが、前記Ｎ個のビットメモリが前記第２のデジタル信号をホールドすることを特徴とする請求項１に記載のアナログデジタル変換回路。
3. 前記複数のメモリのうちの、前記第２のデジタル信号の信号レベルとは異なる信号レベルの信号をホールドした前記メモリにおいて、
   前記第２のデジタル信号の信号レベルとは異なる信号レベルをホールドしたビットメモリの数が、前記Ｎと前記Ｍとの差以下の場合に、
   前記Ｎ個のビットメモリのうちの、前記第２のデジタル信号の信号レベルとは異なる信号レベルをホールドした前記ビットメモリの代わりに、前記Ｎ個のビットメモリのうちの前記第２のデジタル信号の信号レベルと同じ信号レベルをホールドした前記ビットメモリを用いて、前記第１のデジタル信号をホールドすることを特徴とする請求項２に記載のアナログデジタル変換回路。
4. 前記複数のメモリの各々が、Ｎ個（Ｎ＞１）のビットメモリを有し、
   前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間に、前記信号生成部が、前記第２のデジタル信号の信号レベルを変化させた後、前記信号生成部が、前記複数のメモリに前記第２のデジタル信号をホールドさせた時に、前記複数のメモリが、前記Ｎ個のうちのＭ個（Ｎ＞Ｍ≧１）のビットメモリが前記第２のデジタル信号をホールドすることを特徴とする請求項１に記載のアナログデジタル変換回路。
5. 前記複数のメモリのうちの、前記第２のデジタル信号の信号レベルとは異なる信号レベルの信号をホールドした前記メモリにおいて、
   前記Ｍ個のビットメモリのうちの、前記第２のデジタル信号の信号レベルとは異なる信号レベルをホールドしたビットメモリの代わりに、Ｎ―Ｍ個のビットメモリの少なくとも１つを用いて、前記第１のデジタル信号をホールドすることを特徴とする請求項４に記載のアナログデジタル変換回路。
6. 前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間における、前記第２のデジタル信号の信号レベルの変化を、第１の信号レベルから第２の信号レベルへの変化とするモードと、
   前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間における、前記第２のデジタル信号の信号レベルの変化を、前記第２の信号レベルから前記第１の信号レベルへの変化とするモードと、を前記信号生成部が備えることを特徴とする請求項１〜５のいずれかに記載のアナログデジタル変換回路。
7. 前記信号生成部が前記第２のデジタル信号の信号レベルを変化させてから、前記信号生成部が、前記複数のメモリに前記第２のデジタル信号をホールドさせるまでの期間が可変であることを特徴とする請求項１〜６のいずれかに記載のアナログデジタル変換回路。
8. 前記信号生成部は、テストデジタル信号供給部と、複数のテストラッチ信号供給部とを有し、
   前記テストデジタル信号供給部は、前記第２のデジタル信号を前記複数のメモリに共通に供給し、
   前記複数のテストラッチ信号供給部のうちの、一のテストラッチ信号供給部は、前記複数のメモリの一部のメモリに入力される前記第２のデジタル信号の信号レベルが変化するタイミングに基づいて、前記一部のメモリに前記第２のデジタル信号をホールドさせ、
   前記複数のテストラッチ信号供給部のうちの、他のテストラッチ信号供給部は、前記複数のメモリの他のメモリに入力される前記第２のデジタル信号の信号レベルが変化するタイミングに基づいて、前記他のメモリに前記第２のデジタル信号をホールドさせることを特徴とする請求項１〜７のいずれかに記載のアナログデジタル変換回路。
9. 前記信号生成部は、前記第２のデジタル信号の信号レベルの変化のタイミングと、前記複数のメモリに前記第２のデジタル信号をホールドさせるタイミングとが、同一のクロック信号に同期していることを特徴とする請求項１〜８のいずれかに記載のアナログデジタル変換回路。
10. 前記信号生成部が前記複数のメモリに前記第２のデジタル信号をホールドさせた時に前記信号生成部が供給する前記第２のデジタル信号と、前記複数のメモリの各々がホールドした信号と、を比較することを特徴とする請求項１〜９のいずれかに記載のアナログデジタル変換回路。
11. 請求項１〜１０のいずれかに記載のアナログデジタル変換回路と、
    行列状に配された複数の画素と、を有し、
    前記複数の画素が配された列に対応して、前記複数の比較器の各々が配されていることを特徴とする撮像装置。
12. 前記撮像装置は、信号処理部をさらに有し、
    前記信号生成部が前記複数のメモリに前記第２のデジタル信号をホールドさせた時の前記第２のデジタル信号と、前記複数のメモリの各々がホールドした信号と、を前記信号処理部が比較することを特徴とする請求項１１に記載の撮像装置。
13. 請求項１１または１２に記載の撮像装置と、
    出力信号処理部と、を有し、
    前記出力信号処理部は、前記撮像装置が出力する信号に基づいて画像を生成することを特徴とする撮像システム。
14. アナログ信号と、時間の経過にともなって信号レベルが変化する参照信号とを比較した結果を示す比較結果信号を各々が出力する複数の比較器と、
    前記参照信号が信号レベルの変化を開始してから前記比較結果信号の信号レベルが変化するまでの期間に基づく第１のデジタル信号を各々がホールドするとともに、前記複数の比較器の各々に対応して各々が設けられた複数のメモリと、を有するアナログデジタル変換回路の検査方法であって、
    第２のデジタル信号を前記複数のメモリに供給し、
    前記複数のメモリが前記第２のデジタル信号をサンプリングしている期間に前記第２のデジタル信号の信号レベルを変化させた後、前記複数のメモリがサンプリングしている前記第２のデジタル信号を前記複数のメモリにホールドさせる信号を、前記複数のメモリに供給することを特徴とするアナログデジタル変換回路の検査方法。
15. 前記複数のメモリに前記第２のデジタル信号をホールドさせた時に、前記複数のメモリに供給した前記第２のデジタル信号と、前記複数のメモリの各々がホールドした信号と、を比較することを特徴とする請求項１４に記載のアナログデジタル変換回路の検査方法。
16. 前記複数のメモリに前記第２のデジタル信号をホールドさせた時に、前記複数のメモリに供給した前記第２のデジタル信号と、前記複数のメモリの各々がホールドした信号との比較において、
    前記複数のメモリに供給した前記第２のデジタル信号と、前記複数のメモリの各々がホールドした信号とが一致しないメモリを不良と判定することを特徴とする請求項１５に記載のアナログデジタル変換回路の検査方法。

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