JPH09251796A

JPH09251796A - 半導体記憶装置及び半導体集積回路装置

Info

Publication number: JPH09251796A
Application number: JP8059667A
Authority: JP
Inventors: Takaharu Shimizu; 隆治清水; Masahito Suzuki; 雅仁鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-15
Filing date: 1996-03-15
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】半導体記憶装置に関し、不良を生じたメモリ
セルを動作前に検出し、ヒューズによらずに電気的にビ
ット線を切り換える。【解決手段】複数のメモリセル11Ａと、半導体メモリ
１１に生じた不良を救済する冗長回路１２と、当該装置
に電源が供給されると半導体メモリ１１に不良が生じた
否かを検出する自己検出回路１３と、自己検出回路１３
によって半導体メモリ１１の不良が検出されると該メモ
リ１１の不良検出情報を電源受給期間中保持する記憶回
路１４と、記憶回路１４の不良検出情報に従って不良を
生じたメモリセルを電源受給期間中出力から切り離し、
冗長メモリセル１２を出力に接続するビット線切り換え
回路１５，１６とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
び半導体集積回路装置に関するものであり、更に詳しく
言えば、半導体メモリセルの不良を救済する冗長回路を
備えた装置に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高密度化及び情
報処理システムの多機能化により、大容量の半導体メモ
リが要求されている。半導体メモリは１ビットの不良が
生じた場合にも製品として出荷できないので廃棄しなけ
ればならない。そこで、生産歩留りの向上及び信頼性の
向上を図るために、不良を生じたメモリセルを救済する
冗長回路を備えた半導体メモリが製造されている。

【０００３】このような半導体メモリは、特開平６−１
３２４９２号の半導体記憶装置に見られ、そこには、予
め用意された冗長セルと、不良を生じたメモリセルを置
き換えることが記載されている。この装置では、セルの
置き換えのとき、アドレスを割当てる必要がある。特開
平７−９３９８８号の半導体メモリ回路では、電源を投
入を検出して不良を生じたメモリセルを救済することが
記載されている。この回路では、ビット線の選択が複雑
になる。特開平６−４５４５１号の半導体記憶装置で
は、メモリセルに不良を生じたか否かを検出する自己診
断回路を設け、不良箇所を知らせることが記載されてい
る。この装置では、不良を生じたメモリセルの救済がヒ
ューズ切断によるものである。特開平５−２０９００号
の半導体記憶装置では、自己診断回路を設け、ヒューズ
を用いずに不良を生じたメモリセルを予備のセルに切り
換えることが記載されている。この装置では、予備のセ
ルへ切り換えが困難である。

【０００４】図５は、従来例に係る冗長回路を備えた半
導体メモリを説明する回路図である。この回路図は、ヒ
ューズ切断方式の半導体メモリのビット線切り換え回路
を示している。図５において、１はｎ×ｍ個のメモリセ
ルである。２は冗長回路であり、ｍ個の冗長メモリセル
３を有している。Ｂ１〜Ｂｎはｎ本のビット線であり、
各ビット線はｍ個のメモリセル１を接続している。Ｂｎ
＋１は、冗長ビット線である。Ｗ１〜Ｗｍはｍ本のワー
ド線であり、各ワード線はｎ個のメモリセル１を接続し
ている。

【０００５】Ｃ１〜Ｃｎは制御信号Ｓに基づいて隣合う
２つのビット線のいずれか一方を選択して出力に接続す
るセレクタ（ビット線切り換え回路）である。セレクタ
Ｃ１は制御信号が「Ｌ」（ロー）レベルのときにビット
線Ｂ１を選択し、「Ｈ」（ハイ）レベルのときにビット
線Ｂ２を選択する。セレクタＣ２は、制御信号が「Ｌ」
（ロー）レベルのときにビット線Ｂ２を選択し、「Ｈ」
（ハイ）レベルのときにビット線Ｂ３を選択する。そし
て、セレクタＣｎは制御信号が「Ｌ」（ロー）レベルの
ときにビット線Ｂｎを選択し、「Ｈ」（ハイ）レベルの
ときに冗長ビット線Ｂｎ＋１を選択するように動作す
る。４は、セレクタＣ１〜Ｃｎに切り換え制御信号Ｓを
出力する論理回路であり、Ｒは電源線ＶDDに接続された
抵抗である。

【０００６】Ｆ１〜Ｆｎは抵抗Ｒに接続したヒューズで
ある。ヒューズが切断されると、抵抗Ｒを介して電源線
ＶDDの電位である「Ｈ」（ハイ）レベルの信号が論理回
路４に出力され、ヒューズが切断されないと、接地線Ｇ
NDの電位である「Ｌ」（ロー）レベルの信号が論理回路
４に出力される。次に、冗長回路を備えた半導体メモリ
に不良が生じた場合の救済方法について説明する。ま
ず、半導体メモリに不良が生じているか否かを試験し、
冗長回路による救済ができるか否かを判断する。そし
て、冗長回路による救済が可能であると判断された場合
には、不良を生じたメモリセルがどのビット線に接続さ
れているか検出する。次に、不良を生じたメモリセルが
接続されているビット線が検出されると、そのビット線
に対応するヒューズを切断する。

【０００７】例えば、図５において、不良を生じたメモ
リセル１Ａがビット線Ｂ３に接続されていることが検出
されると、冗長回路２のメモリセル３により救済するた
めに、ヒューズＦ３を切断する。切断はレーザ装置等に
より行う。ヒューズＦ３が切断されると、論理回路４か
らセレクタＣ３への制御信号は「Ｈ」レベルになる。他
の論理回路４からセレクタＣ１及びＣ２への制御信号は
「Ｌ」レベルであるが、セレクタＣ４〜Ｃｎへの制御信
号は全て「Ｈ」レベルとなる。これにより、セレクタＣ
１はビット線Ｂ１を選択し、セレクタＣ２はビット線Ｂ
２を選択し、セレクタＣ３はビット線Ｂ４を選択する。
そして、順次、ビット線をシフトするように各セレクタ
Ｃ４〜Ｃｎ−１は選択し、セレクタＣｎは冗長ビット線
Ｂｎ＋１を選択するように動作する。

【０００８】この結果、不良を生じたメモリセル１Ａを
接続したビット線Ｂ３が出力から切り離され、このビッ
ト線Ｂ３の換えて冗長回路２の冗長ビット線Ｂｎ＋１が
出力に接続されるので、不良を生じたメモリセル１Ａが
冗長回路２によって救済できる。

【０００９】

【発明が解決しようとする課題】しかしながら、従来技
術のヒューズ切断方法による救済方法では次のような問
題がある。（１）ビット線選択のためのヒューズを備えなくてはな
らない。ヒューズが半導体チップを占有し、半導体回路
の集積化を妨げることになる。

【００１０】（２）不良箇所の検出及び救済後の動作確
認のために、ヒューズ切断前後の試験が必要である。製
造者の試験負担が増加したり、試験時間が多くなって、
コストアップにつながる。（３）ヒューズを切断する専用装置が必要となる。ヒュ
ーズ切断ミスによる歩留りが低下する恐れがある。

【００１１】本発明はかかる従来例の課題に鑑み創作さ
れたものであり、不良を生じたメモリセルを動作前に検
出し、ヒューズによらずに電気的にビット線を切り換え
ることが可能となる半導体記憶装置及び半導体集積回路
装置の提供を目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体記憶装置
は、その実施の形態を図１に示すように、複数のメモリ
セルと、前記メモリセルに生じた不良を救済する冗長メ
モリセルと、当該装置に電源が供給されると前記メモリ
セルに不良が生じた否かを検出する自己検出回路と、前
記自己検出回路によってメモリセルの不良が検出される
と該メモリセルの不良検出情報を電源受給期間中保持す
る記憶回路と、前記記憶回路の不良検出情報に従って電
源受給期間中、前記不良を生じたメモリセルを切り離
し、前記冗長メモリセルを選択するように動作する切り
換え回路とを備えていることを特徴とする。

【００１３】本発明の半導体集積回路装置は、複数のメ
モリセルと、前記メモリセルに生じた不良を救済する冗
長メモリセルと、当該装置に電源が供給されると前記メ
モリセルに不良が生じたか否かを検出する自己検出回路
と、前記自己検出回路によってメモリセルの不良が検出
されると該メモリセルの不良検出情報を電源受給期間中
保持する記憶回路と、前記記憶回路の不良検出情報に従
って電源受給期間中、前記不良を生じたメモリセルを切
り離し、前記冗長メモリセルを選択するように動作する
切り換え回路とを同一のプリント板上で構成することを
特徴とし、上記目的を達成する。

【００１４】次に、本発明の半導体記憶装置の動作を説
明する。まず、当該装置に電源が供給されると、自己検
出回路はメモリセルに不良が生じたか否かを検出する。
自己検出回路によってメモリセルに不良が生じているこ
とが検出されると、ここで検出された不良検出情報は、
記憶回路によって電源受給期間中保持される。そして、
切り換え回路は、記憶回路の不良検出情報に従って電源
受給期間中、不良を生じたメモリセルを出力から切り離
し、冗長メモリセルを出力に接続する。したがって、メ
モリセルに生じた不良を電源受給期間中、冗長メモリセ
ルによって、例えば、ビット線単位に救済することがで
きる。また、出荷後に生じたメモリセルの不良に対して
も、冗長メモリセルによる自動救済が可能となる。

【００１５】更に、不良セルを冗長メモリセルに切り換
えるには、電源受給期間中記憶回路に格納された不良検
出情報に基づいて電気的に行われるので、従来技術のよ
うなヒューズが不要となる。ヒューズが無い分、半導体
チップを有効に使用できるし、ヒューズの切断作業が省
略できる。メモリセルに不良が生じたか否かは、電源が
供給される度に自己検出回路によって自動的に行われる
ので、メモリの試験時間を減らすことができる。

【００１６】なお、本発明の半導体集積回路装置では、
同一のプリント板上に、複数のメモリセルと、冗長メモ
リセルと、自己検出回路と、記憶回路と、切り換え回路
とを構成することによっても、本発明の半導体記憶装置
と同様に、メモリセルに生じた不良を電源受給期間中、
冗長メモリセルによって、ビット線単位に救済すること
ができる。

【００１７】

【実施の形態】次に、図を参照しながら本発明の実施の
形態について説明をする。図１〜図４は、本発明の実施
の形態に係る半導体記憶装置及び半導体集積回路装置の
説明図を示している。本実施の形態では、メモリセル、
冗長回路、自己検出回路、記憶回路及びビット線切り換
え回路を同一の半導体チップに備えた半導体記憶装置の
場合について説明する。

【００１８】図１は、半導体記憶装置の構成図を示して
いる。図２及び図３はその補足説明図である。図１にお
いて、１１は半導体メモリである。半導体メモリ１１は
図２に示すようにｎ×ｍ個のメモリセル11Ａを有してい
る。Ｂ１〜Ｂｎはｎ本のビット線であり、各ビット線は
ｍ個のメモリセル11Ａを接続している。Ｗ１〜Ｗｍはｍ
本のワード線であり、各ワード線はｎ個のメモリセル11
Ａを接続している。

【００１９】１２は、半導体メモリ１１に生じた１ビッ
トの不良セルを救済する冗長回路である。冗長回路１２
はｍ個の冗長メモリセル12Ａを有している。冗長メモリ
セル12Ａは、ビット線Ｂｎの右隣りの冗長ビット線Ｂｎ
＋１に接続している。図１において、１３は、当該装置
がパワーオンされるとメモリセル11Ａに不良が生じた否
かを検出する自己検出回路（ＢＩＳＴ回路）である。

【００２０】自己検出回路１３はデータ発生器３１、制
御器３２、比較回路３３、データ入力回路３４、データ
出力回路３５及び論理回路３６を有している。データ発
生器３１はクロック信号ＣＫ及びＢＩＳＴ信号（ＢＩＳ
Ｔモード／終了信号）に基づいて当該装置の電源投入と
同時に試験データを発生するように動作する。ＢＩＳＴ
信号は「メモリセル11Ａに不良が生じた否かを検出せ
よ」という内容（以下ＢＩＳＴ試験という）である。

【００２１】制御器３２は、当該装置の電源投入を検出
して試験データをメモリセル11Ａに書き込み、その後、
メモリセル11Ａから試験結果データを読出すように動作
する。制御器３２は、当該装置の電源投入を検出してＢ
ＩＳＴ信号をデータ発生器３１、半導体メモリ１１、冗
長回路１２、比較回路３３及び論理回路３６に出力す
る。制御器３２は、データ切り換え信号ＳＳをデータ入
力回路３４及びデータ出力回路３５に出力する。この信
号ＳＳは、ＢＩＳＴ試験時に「試験データをメモリセル
11Ａに入力し、試験結果データを比較回路３３に出力し
なさい」という内容である。通常動作時は、「入力デー
タをメモリセル11Ａに入力し、出力データを外部に出力
しなさい」という内容に変わる。

【００２２】比較回路３３は、クロック信号及びＢＩＳ
Ｔ信号に基づいて制御器３２が読み出した試験結果デー
タとデータ発生器３１からの期待値データとを比較する
ように動作する。比較回路３３は、各ビット線毎にデー
タを比較するｎ個の比較器33Ａと、その比較結果をビッ
ト線毎に保持するｎ個のフリップ・フロップ回路Ｄ１〜
Ｄｎから成る（図４参照）。比較器33Ａは、例えばメモ
リセル11Ａに不良が生じた場合は、「１」のフラグを立
て、メモリセル11Ａに不良が生じていない場合は、
「０」のフラグを立てる。このフラグが不良検出情報で
ある。

【００２３】データ入力回路３４はデータ切り換え信号
に基づいて外部からの入力データ又はデータ発生器３１
からの試験データのいずれかを選択したり、データの書
込みを行うように動作する。データ出力回路３５はデー
タ切り換え信号に基づいてメモリセル11Ａからの出力デ
ータを外部に出力し、又は、メモリセル11Ａからの試験
結果データを比較回路３３に出力するように切り換えた
り、データの読出しを行うように動作する。これによ
り、自己検出回路１３は、比較回路３３の結果から、冗
長回路１２による救済が必要であるか否かを判断するこ
とができる。

【００２４】なお、本実施の形態では、自己検出回路１
３は、メモリセル11Ａの不良が複数のビット線に生じて
いる場合は、冗長回路１２による救済ができないとする
情報を出力する機能を有している。この情報はシリアル
データに外部出力される。論理回路３６はクロック信号
及びＢＩＳＴ信号に基づいてメモリクロック信号Ｓｃを
出力するように動作する。信号Ｓｃは「当該装置がパワ
ーオン中比較回路３３の出力を保持しなさい」という内
容である。

【００２５】１４は、自己検出回路１３が検出したメモ
リセル11Ａの不良検出情報を当該装置のパワーオン中保
持する記憶回路である。記憶回路１４は、図３に示すよ
うに、ｎ個の論理回路ＯＲ１〜ＯＲｎと、ｎ個のフリッ
プ・フロップ回路ＦＦ１〜ＦＦｎから成る。各論理回路
は左隣のビット線の比較結果データに基づいて当該ビッ
ト線の比較結果データの書込み論理を決めるように動作
する。回路ＦＦ１〜ＦＦｎは各論理回路ＯＲ１〜ＯＲｎ
が決めた論理値の比較結果データを保持してビット線切
り換え信号Ｓ１〜Ｓｎを出力するように動作する。比較
回路３３から各回路ＦＦ１〜ＦＦｎへの書込みはメモリ
クロック信号及びリセット信号により行われる。リセッ
ト信号はパワーオンと共に回路ＦＦ１〜ＦＦｎの内容を
「０」にクリアする。メモリクロック信号は、ＢＩＳＴ
試験の終了時に制御器３２から出力されるパルス信号＝
「Ｈ」レベルを受けて一瞬「Ｈ」レベルになる単発クロ
ック信号であり、パワーオン中は、「Ｌ」レベルとなる
ものである。

【００２６】１５は、記憶回路１４の不良検出情報に従
ってパワーオン中不良を生じたメモリセル11Ａをデータ
入力回路３４から切り離し、冗長回路１２を入力に接続
するビット線切り換え回路である。１６は記憶回路１４
の不良検出情報に従ってパワーオン中不良を生じたメモ
リセル11Ａをデータ出力回路３５から切り離し、冗長回
路１２を出力に接続するビット線切り換え回路である。

【００２７】ビット線切り換え回路１６は図２に示すよ
うに、ｎ個のセレクタＣ１〜Ｃｎを有している。セレク
タＣ１はビット線切り換え信号Ｓ１が「Ｌ」（ロー）レ
ベルのときにビット線Ｂ１を選択し、「Ｈ」（ハイ）レ
ベルのときにビット線Ｂ２を選択する。セレクタＣ２
は、信号Ｓ２が「Ｌ」（ロー）レベルのときにビット線
Ｂ２を選択し、「Ｈ」（ハイ）レベルのときにビット線
Ｂ３を選択する。そして、セレクタＣｎは信号Ｓｎが
「Ｌ」（ロー）レベルのときにビット線Ｂｎを選択し、
「Ｈ」（ハイ）レベルのときに冗長ビット線Ｂｎ＋１を
選択するように動作する。

【００２８】１７は当該装置の電源投入を検出する電源
検出部である。電源検出部１７は当該装置がパワーオン
されると、「パワーオンされました」という情報を制御
器３２に出力するように動作する。次に、図４を参照し
ながら、本発明の実施の形態に係る半導体記憶装置の動
作を説明する。まず、当該装置をパワーオンすると、
「パワーオンされました」という情報が電源検出部１７
から自己検出回路１３の制御器３２へ出力される。制御
器３２は、これを検出すると、ＢＩＳＴ信号をデータ発
生器３１、半導体メモリ１１、冗長回路１２、比較回路
３３及び論理回路３６に出力する。自己検出回路１３は
ＢＩＳＴ試験を実行する。

【００２９】ＢＩＳＴ試験は以下の通りである。まず、
自己検出回路１３のデータ入力回路３４はデータ切り換
え信号に基づいて外部からの入力データを選ばずに、デ
ータ発生器３１からの試験データを選択するように動作
する。データ出力回路３５は、外部にデータを出力せず
に、データ切り換え信号に基づいて半導体メモリ１１か
らの試験結果データを比較回路３３に出力するように動
作する。また、データ発生器３１はクロック信号ＣＫ及
びＢＩＳＴ信号に基づいて試験データを発生するように
動作する。

【００３０】制御器３２は、試験データをメモリセル11
Ａに書き込み、その後、メモリセル11Ａから試験結果デ
ータを読出すように動作する。そして、比較回路３３
は、クロック信号及びＢＩＳＴ信号に基づいて制御器３
２が読み出した試験結果データとデータ発生器３１から
の期待値データとを比較するように動作する。比較回路
３３は、メモリセル11Ａに不良が生じた場合は、「１」
のフラグを立て、メモリセル11Ａに不良が生じていない
場合は、「０」のフラグを立てる。

【００３１】これにより、自己検出回路１３は、比較回
路３３の結果から、冗長回路１２による救済が必要であ
るか否かを判断することができる。冗長回路１２による
救済の要又は不要は、期待値データと読出しデータとが
一致する場合は「半導体メモリ１１は正常である」と判
断し、期待値データと読出しデータとが一致しない場合
は、「半導体メモリ１１に不良セルが含まれる」と判断
する。なお、不良セルが複数存在する場合は、「冗長回
路１２よる救済が不可能である旨」の情報が記憶回路１
４から外部に出力されるようになる。

【００３２】次に、ＢＩＳＴ試験が終了すると、ＢＩＳ
Ｔ信号を受けた記憶回路１４は次のような動作をする。
図４は、ビット線Ｂ３に不良セル11Ｂが存在していた場
合を示している。このような場合、パワーオン期間中、
「このビット線Ｂ３をデータ入力回路３５やデータ出力
回路３６から切り離し、冗長回路１２のビット線Ｂｎ＋
１を入力や出力に接続しなさい。」というビット線切り
換え信号（制御情報）Ｓ１〜Ｓｎが記憶回路１４からビ
ット線切り換え回路１５、１６へ出力される。

【００３３】図４において、ビット線Ｂ３に不良セル11
Ｂが存在すると、比較回路３３のフリップ・フロップ回
路Ｄ３は、一瞬「Ｈ」レベルとなるメモリクロック信号
Ｓｃに基づいて「１」を保持し、他のフリップ・フロッ
プ回路Ｄ１，Ｄ２及びＤ４〜Ｄｎは、「０」を保持す
る。そして、記憶回路１４は比較回路３３の比較結果を
入力して回路ＦＦ１及びＦＦ２に「０」を保持し、回路
ＦＦ３〜ＦＦｎが全て「１」を保持するように動作す
る。なお、メモリクロック信号Ｓｃは、パワーオン中、
「Ｌ」レベルになっている。

【００３４】この結果、回路ＦＦ１及びＦＦ２は「Ｌ」
レベルの信号Ｓ１、Ｓ２をセレクタＣ１及びＣ２に出力
し、回路ＦＦ３〜ＦＦｎは「Ｈ」レベルの信号Ｓ２〜Ｓ
ｎをセレクタＣ１〜びＣ２ビット線切り換え回路１６等
に出力する。すると、セレクタＣ１は信号Ｓ１＝「Ｌ」
レベルに基づいてメモリセル11Ａのビット線Ｂ１を選択
し、セレクタＣ２は信号Ｓ２＝「Ｌ」レベルに基づいて
メモリセル11Ａのビット線Ｂ２を選択する。しかし、セ
レクタＣ３は、不良セル11Ｂが接続されたビット線Ｂ３
を選択せずに、信号Ｓ３＝「Ｈ」レベルに基づいてこの
ビット線Ｂ３の右隣りのビット線Ｂ４を選択する。これ
以降、セレクタＣ４は、右隣りのビット線Ｂ５を選択
し、セレクタＣｎ−１はメモリセル11Ａのビット線Ｂｎ
を選択し、セレクタＣｎは冗長回路１２のビット線Ｂｎ
−１を選択するように動作する。

【００３５】これにより、不良セル11Ｂを接続したビッ
ト線Ｂ３を境にしてセレクタＣ１及びＣ２は左隣りのビ
ット線Ｂ１、Ｂ２を選択し、セレクタＣ３〜Ｃｎは、右
側に１ビットづつシフトするように右隣りのビット線Ｂ
４、Ｂｎ＋１を選択するようになる。このようなビット
線の選択によって、冗長回路１２への切り換え動作が完
了する。パワーオン中この信号Ｓ１〜Ｓｎが記憶回路１
４からビット線切り換え回路１６等に出力し続けられ
る。

【００３６】このようにして本発明の実施の形態に係る
半導体記憶装置では、不良セル11Ｂのビット線Ｂ３の情
報が検出されると、記憶回路１４の回路ＦＦ１からセレ
クタＣ１へ、パワーオン中、「Ｌ」レベルの信号Ｓ１が
出力され、回路ＦＦ２からセレクタＣ２へ「Ｌ」レベル
の信号Ｓ２が出力され、回路ＦＦ３からセレクタＣ３へ
「Ｈ」レベルの信号Ｓ３が出力され、そして、回路ＦＦ
ｎからセレクタＣｎへ「Ｈ」レベルの信号Ｓｎが出力し
続けられる。

【００３７】したがって、パワーオン中、不良セル11Ｂ
を接続したビット線Ｂ３をデータ出力回路３６から切り
離し続け、信号Ｓ１＝「Ｌ」レベルに基づいてセレクタ
Ｃ１は、メモリセル11Ａのビット線Ｂ１を選択し、信号
Ｓ２＝「Ｌ」レベルに基づいてセレクタＣ２はメモリセ
ル11Ａのビット線Ｂ２を選択し、信号Ｓ３＝「Ｈ」レベ
ルに基づいてセレクタＣ３は、右側にビット線をシフト
するように、右隣りのビット線Ｂ４を選択するようにな
る。これ以降、各セレクタＣ４〜Ｃｎは右隣りのビット
線を選択し、そして、セレクタＣｎは冗長回路１２のビ
ット線Ｂｎ−１を選択し続けるようになる。

【００３８】このため、半導体メモリ１１に生じた不良
セルを従来技術のようなヒューズを用いずに、また、ワ
ード線の変更を伴うことなく、単にビット線を右隣へシ
フトするだけで、冗長回路１２によってビット線単位に
救済することができる。更に、再度、ＢＩＳＴ試験を行
っても、パワーオン中、回路ＦＦ１〜回路ＦＦｎの状態
は保持され、冗長回路１２によって不良セル11Ｂが救済
されているため、比較回路３３の出力は常に「０」とな
る。

【００３９】また、電源投入と共に自己検出回路１３が
動作するので、出荷後に生じた半導体メモリ１１の不良
に対しても、冗長回路１２による自動救済が可能とな
る。更に、ヒューズが不要な分、半導体チップを有効に
使用できるし、ヒューズの切断作業が省略できる。メモ
リセルに不良が生じた否かは、自己検出回路によって自
動的に行われるので、メモリの試験時間を減らすことが
できる。

【００４０】なお、本実施の形態では、同一の半導体チ
ップにメモリセル11Ａ、冗長回路１２、自己検出回路１
３、記憶回路１４及びビット線切り換え回路１５，１６
を備えた半導体記憶装置の場合について説明したが、メ
モリセル11Ａ、冗長回路１２、自己検出回路１３、記憶
回路１４及びビット線切り換え回路１５，１６を同一の
プリント板に形成しても同様な効果が得られる。

【００４１】

【発明の効果】以上説明したように、本発明の半導体記
憶装置では、メモリセルの不良が検出されると、電源受
給期間中、このメモリセルの不良検出情報を保持する記
憶回路が設けられている。このため、この不良検出情報
を受けた切り換え回路によって不良セルを接続したビッ
ト線が、電源受給期間中、出力や入力から切り離され、
代わりに冗長メモリセルのビット線が入力や出力に接続
されるようになる。したがって、ヒューズを用いずにビ
ット線単位に不良セルを救済することができる。また、
出荷後に生じた不良セルに対しても、冗長回路により自
動救済が可能となる。

【００４２】本発明の装置では、ヒューズが無い分、半
導体チップを有効に使用できるし、ヒューズの切断作業
が省略できる。また、自己検出回路によって自動試験が
行われるので、メモリの試験時間を減らすことができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体記憶装置の構
成図である。

【図２】本発明の実施の形態に係るビット線切り換え回
路の周辺の構成図である。

【図３】本発明の実施の形態に係る記憶回路の構成図で
ある。

【図４】本発明の実施の形態に係る半導体記憶装置の動
作説明図である。

【図５】従来例に係る半導体メモリの構成図である。

【符号の説明】

１１…半導体メモリ、１，11Ａ…メモリセル、１Ａ，12
Ａ…不良セル、１２…冗長回路、３，12Ａ…冗長メモリ
セル、１３…自己検出回路、１４…記憶回路、１５，１
６…ビット線切り換え回路、１７…電源検出部、３１…
データ発生器、３２…制御器、３３…比較回路、３４…
データ入力回路、３５…データ出力回路、４，３６，Ｏ
Ｒ１〜ＯＲｎ…論理回路、Ｃ１〜Ｃｎ…セレクタ、ＦＦ
１〜ＦＦｎ，Ｄ１〜Ｄｎ…フリップ・フロップ回路、Ｒ
…抵抗、Ｆ１〜Ｆｎ…ヒューズ、Ｂ１〜Ｂｎ…ビット
線、Ｗ１〜Ｗｎ…ワード線、Ｂｎ＋１…冗長ビット線。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、前記メモリセルに
生じた不良を救済する冗長メモリセルと、当該装置に電
源が供給されると前記メモリセルに不良が生じたか否か
を検出する自己検出回路と、前記自己検出回路によって
メモリセルの不良が検出されると該メモリセルの不良検
出情報を電源受給期間中保持する記憶回路と、前記記憶
回路の不良検出情報に従って電源受給期間中、前記不良
を生じたメモリセルを切り離し、前記冗長メモリセルを
選択するように動作する切り換え回路とを備えているこ
とを特徴とする半導体記憶装置。
【請求項２】前記自己検出回路は、データ発生器と、
当該装置の電源投入を検出して前記データ発生器が発生
したデータを前記メモリセルに書き込み、その後、前記
メモリセルからデータを読出す制御器と、前記制御器に
よって読み出されたメモリセルのデータと前記データ発
生器からのデータとを比較する比較器とを有することを
特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記切り換え回路は、前記記憶回路の出
力に応じて動作する複数のセレクタを有し、前記各セレ
クタは、隣り合う２つのビット線のいずれか一方を選択
することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記メモリセルの不良が複数のビット線
に生じている場合は、前記冗長メモリセルによる救済が
できないとする情報を出力する自己検出回路を設けてい
ることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】複数のメモリセルと、前記メモリセルに
生じた不良を救済する冗長メモリセルと、当該装置に電
源が供給されると前記メモリセルに不良が生じたか否か
を検出する自己検出回路と、前記自己検出回路によって
メモリセルの不良が検出されると該メモリセルの不良検
出情報を電源受給期間中保持する記憶回路と、前記記憶
回路の不良検出情報に従って電源受給期間中、前記不良
を生じたメモリセルを切り離し、前記冗長メモリセルを
選択するように動作する切り換え回路とを同一のプリン
ト板上で構成することを特徴とする半導体集積回路装
置。