JPWO2013129202A1 - カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像装置およびカメラシステム - Google Patents

Abstract

本発明は、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、電源電圧変動量の低減、および低電源電圧動作を容易に実現することができるようにするカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像装置、およびカメラシステムに関する。カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、カウンタに基準クロックが供給される前に、カウンタに疑似的なカウント動作を行わせて、複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む。

Description

本発明は、ＣＭＯＳイメージセンサ等の固体撮像装置等に適用可能なカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像装置およびカメラシステムに関するものである。

複数の画素を２次元配列で設けた画素部を有し、この画素部の各画素で読み取った画素信号を各画素列毎に順次読み出し、各列信号にＣＤＳ処理などを施して画像信号に変換して出力するＣＭＯＳイメージセンサが提供されている。

ＣＭＯＳイメージセンサは、各画素毎に浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。

図１は、列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像装置１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
さらに、固体撮像装置１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）６、およびアンプ回路（Ｓ／Ａ）７を有する。

画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリクス状（行列状）に配置されて構成される。

カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照信号を階段状に変化させたランプ波形（ＲＡＭＰ）である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器５１−１を有する。
さらに、各カラム処理回路５１は、比較器５１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ５１−２を有する。
カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８−１〜８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各メモリ５１−２の出力は、たとえばｋビット幅の水平転送線９に接続されている。
そして、水平転送線９に対応したｋ個のアンプ回路７が配置される。

図２は、図１の回路のタイミングチャートを示す図である。

各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１−１でたとえば階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器５１−１の出力が反転するまで基準クロックＣＫを用いてカウンタラッチ５１−２でカウントが行われる。これにより、垂直信号線８の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。このとき、カウンタはフルビットリップルカウンタとして構成される。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線８（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はカウンタラッチ５１−２に記録され、水平（列）転送走査回路４により、順番に水平転送線９を介してアンプ回路７に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。

特開２００５−２７８１３５号公報 特開２０１１−２３４３２６号公報

W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)

上述したように、一般的な列並列読み出しを行う電圧スロープ方式の固体撮像装置においては、全カラム列にそれぞれ配置されたリップルカウンタにＡＤ分解能を決める基準クロックＣＫを入力し、カラム毎のカウント動作を行っている。この場合、カウンタは全ビットバイナリコードのカウンタとして構成される。
このため、クロック周波数が高くなり、水平カラム数が大きくなると、各カラムにおけるカウンタで消費する電力が大きくなり、製品性を損なうと同時にＩＲドロップ等による動作マージンの低下等の弊害を生じる。
また、基準クロック配線の負荷が大きいことで、高速な基準クロックになるほどクロックデューティ劣化が大きくなりＡＤ分解能の限界が生じる。

このような状況に対応して、下位ビットグレイコードおよび上位ビットバイナリコードする複合カウンタを適用して消費電力を大幅に低減することが可能なカラムＡ／Ｄ変換器が提案されている（特許文献２参照）。

ところで、上述したように、カウンタがアレイ状に配置されたカラムＡ／Ｄ変換器は、下位ビットグレイコードおよび上位ビットバイナリコードする複合カウンタや、全ビットバイナリコードのカウンタにおいて、以下の不利益がある。
図３および図４に示すように、アレイ状に配置されたカウンタが同時動作することによってＩＲドロップ等に起因して発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶ（＝−Ｌ×Δｄｉ/Δｔ）が発生する。
カラムＡ／Ｄ変換器では、図３に示すように、数千カラムが同時並列的に動作することから瞬時に電流が増大する。

この低減策として、電源強化を目的としたパッド（ＰＡＤ）追加や配線強化といった影響を受けないようにする対策を行ってきたが、チップサイズの増大を招く等の不利益がある。

本発明は、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、電源電圧変動量の低減、および低電源電圧動作を容易に実現することが可能なカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像装置、およびカメラシステムを提供することにある。

本発明の第１の観点のカラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を有する。

本発明の第２の観点のカラムＡ／Ｄ変換方法は、カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部においてＡＤ変換を行うに際し、上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらしておき、上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてＡＤ変換を行う。

本発明の第３の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む。
また、本発明の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、第１チップと、第２チップと、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、上記ビアを通して接続されている。

本発明の第４の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む。
また、本発明のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、第１チップと、第２チップと、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、１または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、上記ビアを通して接続されている。

本発明によれば、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、電源電圧変動量の低減、および低電源電圧動作を容易に実現することができる。

列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の回路のタイミングチャートを示す図である。 数千カラムが同時並列的に動作することから瞬時に電流が増大する様子を概念的に示す図である。 アレイ状に配置されたカウンタが同時動作することによって発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶが発生することを説明するための図である。 本技術の実施形態に係る半導体装置の積層構造の一例を示す図である。 本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。 本実施形態に係る半導体装置の信号の時間的関係を示す図である。 本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。 本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。 図９の半導体装置の動作を時間軸の波形で、隣接カラムからの干渉を低減できること示す図である。 本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。 本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す第１図である。 本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す第２図である。 第１のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。 図１７のように反映タイミングをずらすことにより、数千カラムが同時並列的に動作した場合でも瞬時電流を平均化させて小さくなる様子を概念的に示す図である。 図１７のように反映タイミングをずらすことにより、アレイ状に配置されたカウンタが同時動作した場合でも電源ドロップが平均化されることを説明するための図である。 比較例として、カウント開始コードを意図的にずらす制御を行う場合の具体的なタイミングチャートを示す図である。 本実施形態に係る第１のカラムＡＤＣに適用されるカウント開始ずらし部の第１の構成例を示す図である。 比較例としてカウント開始ずらし部を持たない場合のグレイコードカウンタへのクロック供給部を示す図である。 本実施形態に係る第１のカラムＡＤＣに適用されるカウント開始ずらし部の第２の構成例を示す図である。 本実施形態に係るカウント開始ずらし部のパルス数調整部を含む具体的な構成例を示す回路図である。 カウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。 本実施形態に係るグレイコードカウンタの出力、下位ビットラッチ部および上位ビットリップルカウンタの基本的な配置関係を示す図である。 本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。 本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延ＶＣＯ駆動について説明するための図である。 本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。 図２９のリップルカウンタにおけるＰ相およびＤ相切り替え時のデータ反転機能を説明するための図である。 ４つのリップルカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートを一例として示す図である。 本実施形態における後段の信号処理回路におけるＣＳＤ演算処理を模式的に示す図である。 本実施形態におけるバイナリデータとグレイコードのＣＤＳ演算処理の具体例を示す図である。 下位ビットラッチ回路のラッチデータをカラム内で加算処理してＣＤＳ処理を行うＣＤＳ処理部の構成例を示す回路図である。 図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部の他の構成例を示す図であって、本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す図ある。 第２のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。 本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第１の構成例を示す図である。 本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第２の構成例を示す図である。 第２のカラムＡＤＣにカウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。 離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。 本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。

以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１ 半導体装置における第１の配置構成例
１．２ 半導体装置における第２の配置構成例
１．３ 半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１ 固体撮像装置の基本的な構成例
２．２ 列並列ＡＤＣ搭載固体撮像装置の全体構成例
２．３ 第１のカラムＡＤＣの基本構成例
２．４ グレイコードカウンタの構成例
２．５ カウント開始コードを意図的にずらす制御の概要
２．６ カウント開始ずらし部の第１の構成例
２．７ カウント開始ずらし部の第２の構成例
２．８ 下位ビットラッチ部および上位ビットリップルカウンタの構成例
２．９ 第２のカラムＡＤＣの基本構成例
３．１ 固体撮像装置における第１の配置構成例
３．２ 固体撮像装置における第２の配置構成例
３．３ 固体撮像装置における第２の配置構成例
４．カメラシステムの構成例

＜１．半導体装置の概要＞
図５は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
そして、入力波形に与える誤差を低減でき、消費電流、雑音、面積の増大を招くことなく精度の向上を図れ、ＡＤ変換器誤差や画質劣化を抑止することが可能で、固体撮像装置に適用可能なシングルスロープ型ＡＤ変換器の具体的な構成例について詳細に説明する。

半導体装置１００は、図５に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）により電気的に接続される。
この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。

上下２チップの積層構造において、第１チップ１１０はアイレ状に複数のセンサが配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。

そして、本実施形態に係る２チップの積層構造を有する半導体装置１００は、以下の特徴的な構成を有する。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。

＜１．１ 半導体装置における第１の配置構成例＞
図６は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
図６の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。

第１チップ１１０Ａには、アレイ状に配置された複数のセンサ１１１（−０，−１、・・・）、各センサ１１１（−０，−１、・・・）の出力アナログ信号（センサ信号）を伝送する第１信号線ＬＳＧ１（−０，−１、・・・）が形成されている。
第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（−０，−１、・・・）には、各センサ１１１（−０，−１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）が配置されている。 第１信号線ＬＳＧ１（−０，−１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（−０，−１、・・・）が配置されている。
そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（−０，−１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（−０，−１、・・・）が形成されている。
なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。

第２チップ１２０Ａには、第１チップ１１０Ａに形成された各ＴＣＶ１１４に接続された第２信号線ＬＳＧ２（−０，−１、・・・）を形成されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（−０，−１、・・・）が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、サンプリングスイッチ１２１（−０，−１、・・・）でサンプリングされた信号を量子化する量子化器１２２（−０，−１、・・・）が配置されている。
第２チップ１２０Ａには、各量子化器１２２（−１，−２、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。

半導体装置１００Ａにおいて、各センサ１１１から出力される信号は、ＳＨ回路１１２でサンプルホールドされ、アンプ１１３を介してＴＣＶ１１４に伝送される。
ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。

本技術ではＴＣＶ１１４を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。

図７の（Ａ）〜（Ｃ）は、本実施形態に係る半導体装置の信号の時間的関係を示す図である。
図７の（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図７の（Ｂ）は第１クロックＣＬＫ１１を、図７の（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。

今、ＴＣＶ１１４を介して伝送される離散時間アナログ信号のノードＮＤ１１に着目する。
第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮ１２にセンサからの信号出力タイミングがずれた場合については、図７の（Ａ）に示すようにノードＮ１１の信号に干渉に起因するヒゲが発生する。
しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。

＜１．２ 半導体装置における第２の配置構成例＞
図８は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。

図８の半導体装置１００Ｂが図２の半導体装置１００Ａと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（−０，−１、・・・）に配置されるサンプリングスイッチ１２１（−０，−１、・・・）と量子化器１２２（−０，−１、・・・）の配置位置（接続位置）が逆になっている。

本技術における第２クロックＣＬＫ１２のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器１２２に接続されたサンプリングスイッチ１２１というように順番を入れ替えても構わない。
この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。

図６のような構成をとった場合、サンプリングスイッチ１２１がオフにあるとき（切れるとき）にｋＴ/Ｃノイズが発生し、これが問題となるおそれがあるが、図８の構成であればｋＴ/Ｃノイズが発生しない。

＜１．３ 半導体装置における第３の配置構成例＞
図９は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。

図９の半導体装置１００Ｃが図６および図７の半導体装置１００Ａ，１００Ｂと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（−０，−１、・・・）およびカウンタ１２５（−０，−１、・・・）が設けられている。

この第２チップ１２０Ｃにおいては、ランプ信号ＲＡＭＰとＴＣＶ１１４を伝送されたセンサ信号を比較器１２４により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ１２５で量子化する。
この場合に図７と同様の原理で隣接カラムからの干渉を低減できることを図１０に示す。図９の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２５でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２５が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
ここで図１０に示すように、信号出力ＬＳＧＯ-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図７と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。

＜２．固体撮像装置の概要＞
本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。

＜２．１ 固体撮像装置の基本的な構成＞
図１１は、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。

図１１のＣＭＯＳイメージセンサ２００は、画素部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。

この半導体装置としてのＣＭＯＳイメージセンサ２００は、図５の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置され、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。

画素部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。

図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。

この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子（受光部）２１１に対して、転送トランジスタ（転送ゲート）２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。

光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。

画素部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。

このような構成を有する画素部２１０は、上述したように、信号配線および制御配線を含んで第１チップ１１０に形成される。
そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。

行選択回路２２０は、画素部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。

カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。

［列並列ＡＤＣ搭載固体撮像装置の構成例］
なお、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）は、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略すこともある）を搭載した固体撮像装置（ＣＭＯＳイメージセンサ）として構成することも可能である。

以下、列並列型のＡＤＣを搭載した固体撮像装置（ＣＭＯＳイメージ）の構成例について説明する。
ここでは、まず、列並列ＡＤＣ搭載固体撮像装置の全体の構成例について説明する、その後、下位ビットグレイコードおよび上位ビットバイナリコードする複合カウンタがアレイ状に配置された第１のカラムＡＤＣを含む第１の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
その後に、全ビットバイナリコードのカウンタがアレイ状に配置された第２のカラムＡＤＣを含む第２の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。

本実施形態においては、複数のカウンタがアレイ状に配列される第１および第２のＡＤＣにおいて、以下の特徴的な構成を有する。
すなわち、本実施形態においては、カウンタ動作によるＩＲドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和（ＯＲ）をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
後で述べるように、カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。

＜２．２ 列並列ＡＤＣ搭載固体撮像装置の全体構成例＞
図１３は、本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１４は、図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。

この固体撮像装置３００は、図１３および図１４に示すように、撮像部としての画素部３１０、垂直走査回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、および画素信号読み出し部としてのカラムＡＤＣ３５０を有する。なお、画素信号読み出し部は、垂直走査回路３２０等を含んで構成される。
固体撮像装置３００は、Ｄ／Ａ変換器３６１を含むＤＡＣおよびバイアス回路３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理回路３８０を有する。
これらの構成要素のうち、画素部３１０、垂直走査回路（行選択回路）３２０、水平転送走査回路３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、並びにアンプ回路（Ｓ／Ａ）３７０はアナログ回路により構成される。
また、タイミング制御回路３４０、および信号処理回路３８０はデジタル回路により構成される。

本実施形態に係るカラムＡＤＣ３５０は、上述したように、以下の特徴的な構成を有する。
カラムＡＤＣ３５０は、たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路でＯＲをとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす構成を含む。
これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
後で述べるように、カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。

画素部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図１２に示すような画素がｍ行ｎ列の２次元状（マトリクス状）に配列されている。
また、固体撮像装置３００においては、画素部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像装置３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する垂直走査回路（行選択回路）３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。

タイミング制御回路３４０は、画素部３１０、垂直走査回路３２０、水平転送走査回路３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、信号処理回路３８０の信号処理に必要なタイミング信号を生成する。
また、タイミング制御回路３４０は、ＰＬＬ回路３４１を含む。
ＰＬＬ回路３４１は、カラムＡＤＣ３５０のカウント動作に用いられる、たとえば周波数９００ＭＨｚの基準クロックＰＬＬＣＫを生成する。
ＰＬＬ回路３４１は、カラムＡＤＣ３５０の複数カラムに一つ配置されるグレイコードカウンタ、あるいは全ビットバイナリカウンタにクロックを供給するクロック供給線ＬＣＫに出力する。

画素部３１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群としてのカラムＡＤＣ３５０に出力する。
カラムＡＤＣ３５０では、各カラム部でそれぞれ、画素部３１０のアナログ出力をＤＡＣ３６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＤ変換、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。

水平転送走査回路３３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
後段の信号処理回路３８０では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像装置３００においては、信号処理回路３８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。

以下、本実施形態に係る特徴的な構成を有するカラムＡＤＣ１５０の構成、機能について詳細に説明する。

＜２．３ 第１のカラムＡＤＣの基本構成例＞
図１５および図１６は、本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ａの基本的な構成例を示す図である。

第１のカラムＡＤＣ３５０Ａは、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
第１のカラムＡＤＣ３５０Ａは、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
本実施形態に係る第１のカラムＡＤＣ３５０Ａにおいては、タイミング制御回路３４０のＰＬＬ回路３４１で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
本実施形態では、このとき、クロック供給前に疑似的なカウント動作を行わせるために、コードずらし経路より、カウント開始コードを意図的にずらすように、グレイコードカウンタへのクロック入力ラインにカウント開始ずらし部４１０が配置される。
また、本実施形態のカラムＡＤＣ３５０Ａにおいては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
第１のカラムＡＤＣ３５０Ａにおいては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルＣＤＳ（Correlated Double Sampling；相関二重サンプリング）を行うことができ、水平転送配線面積を抑えることも可能としている。
また、第１のカラムＡＤＣ３５０Ａは、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
本実施形態の第１のカラムＡＤＣ３５０Ａは、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。

本実施形態に係る第１のカラムＡＤＣ３５０Ａは、下位Ｎビット、上位ＭビットのＡＤＣとして構成される。
本実施形態に係る第１のカラムＡＤＣ３５０Ａは、たとえば下位５ビット、上位１０ビットのＡＤＣとして構成される。

第１のカラムＡＤＣ３５０Ａは、複数カラムを含む複数のＡＤＣブロック３５１−０〜３５０−Ｐに有する。換言すれば、第１のカラムＡＤＣ１５０Ａは、複数のカラムを一つのＡＤＣブロックとして複数のＡＤＣブロックに区分けされている。
第１のカラムＡＤＣ３５０Ａは、各ＡＤＣブロック３５０−１〜３５０−Ｐに一つのグレイコードカウンタ３００−１〜３００−Ｐが配置されている。グレイコードカウンタ３００−１〜２００−Ｐは、コード変換カウンタとして機能する。
各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部５００が配置されている。

カラム処理部５００は、ＤＡＣ１６１により生成される傾きを変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号ＶＳＬとを比較する比較器（コンパレータ）５１０を有する。
カラム処理部５００は、比較器５１０の出力およびグレイコードカウンタ４００−１〜４００−Ｐのカウント結果を受けてカウント値をラッチする下位Ｎビットの下位ビットラッチ部５２０を有する。
カラム処理部５００は、下位ビットラッチ部５２０の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Ｍビット用の上位ビットカウンタ部５３０を有する。
また、カラム処理部５００は、最上位側下位ビットラッチ回路の出力と上位ビットリップルカウンタ５３０の最下位側上位ビットリップルカウンタ回路との間に、ビット非整合性を防止するビット非整合性防止回路５４０を有する。

なお、下位ビットラッチ部５２０と上位ビットカウンタ部５３０によりラッチカウンタ部が形成される。
また、グレイコードカウンタ４００と下位ビットラッチ部５２０により第１のカウンタが形成され、上位ビットカウンタ部５３０により第２のカウンタが形成される。

本実施形態においては、参照信号ＲＡＭＰは、時間とともに電圧値がたとえば線形に変化するランプ波形として生成される。
各カラム処理部５００の比較器５１０は、この参照信号ＲＡＭＰと画素部３１０のアドレス指定された画素から垂直信号線ＬＳＧＮに読み出されたアナログ信号ＶＳＬとを比較する。
ここでは、比較器５１０は、参照信号ＰＡＭＰとアナログ信号ＶＳＬが一致するまでは出力信号ＶＣＯをハイレベルで出力し、一致すると出力信号ＶＣＯのレベルをハイレベルからローレベルに反転する。
本実施形態では、この比較器５１０の出力信号ＶＣＯの出力レベルが反転したことをトリガとして下位ビットラッチ部５２０におけるグレイコードＧＣ［０］〜ＧＣ「４」のラッチ動作が行われる。

＜２．４ グレイコードカウンタの構成例＞
各グレイコードカウンタ４００は、タイミング制御回路１４０のＰＬＬ回路１４１で生成され、クロック供給線ＬＰＬＬＣＫを伝搬される、たとえば周波数ｆｎ（ＭＨｚ）の基準クロックＰＬＬＣＫを受けデジタルコードであるＮビットのグレイコードＧＣを生成する。
複数のＮビットのグレイコードＧＣは、１ビットのみ論理［０］と論理［１］間のレベル遷移がおこるコードとして形成される。
本実施形態のグレイコードカウンタ４００は、周波数ｆｎの基準クロックＰＬＬＣＫを受けてカウント動作を行い、分周した周波数の５（＝Ｎ）ビットのグレイコードＧＣ［０］〜ＧＣ［４］を生成する。
グレイコードカウンタ４００は、周波数（１／２）ｆｎの最下位のグレイコードＧＣ［０］を生成し、周波数（１／４）ｆｎのグレイコードＧＣ［１］を生成し、周波数（１／８）ｆｎＭＨｚのグレイコードＧＣ［２］を生成する。
グレイコードカウンタ４００は、周波数（１／１６）ｆｎのグレイコードＧＣ［３］おおび最上位のグレイコードＧＣ［４］を生成する。
各グレイコードカウンタ４００は、生成したグレイコードを同じＡＤＣブロック１５０−１〜１５０−Ｐに含まれる複数カラム分の下位ビットラッチ部５２０に供給する。

グレイコードカウンタ４００は、入力基準クロックＰＬＬＣＫの立ち下りエッジでバイナリコードＰＧ［０］〜ＰＧ［４］を生成し、入力クロックおよびバイナリコードＰＧ「［０］〜ＰＧ［４］を生成する。
そして、基準クロックＰＬＬＣＫと同じ周波数のクロックＣＫおよびその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］〜ＧＣ［４］を出力する。

各グレイコードカウンタ４００は、生成したグレイコードを同じＡＤＣブロック１５０−１〜１５０−Ｐに含まれる複数カラム分の下位ビットラッチ部５２０に供給する。

［基準クロックＰＬＬＣＫの伝送］
本実施形態においては、クロック供給線ＬＣＫを伝送される基準クロックＰＬＬＣＫのデューティの崩れを防止するために、図７に示すような構成を採用している。
すなわち、ＰＬＬ回路１４１の出力部からラム全体に配線される主クロック供給線ＭＬＣＫにはひとつのＣＭＯＳバッファによる一つずつの主インバータＭＩＶをリピータとして用いている。
そして、各ＡＤＣブロック１５０−１〜１５０−Ｐのグレイコードカウンタ４００に分岐する副クロック供給線ＳＬＣＫには、基準クロックＰＬＬＣＫが正論理で供給されるように、反転回路としての副インバータＳＩＶが選択的に配置される。
図７の例では、ＡＤＣブロック１５０−１のグレイコードカウンタ４００−１にはリピータとしての主インバータＭＩＶを介していないことから、副クロック供給線ＳＬＣＫには副インバータＳＩＶは配置されていない。
ＡＤＣブロック１５０−２のグレイコードカウンタ４００−２には、リピータとしての主インバータＭＩＶを介していることから、副クロック供給線ＳＬＣＫには副インバータＳＩＶが配置されている。
以下同様に構成される。
このような構成を採用することにより、周波数ｆｎ（ＭＨｚ）程度の高速な基準クロックＰＬＬＣＫのデューティに崩れを防止しながら、略５０％に保持しつつ、供給先のグレイコードカウンタ４００に伝送することができる。

＜２．５ カウント開始コードを意図的にずらす制御の概要＞
図１７は、第１のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。
図１８は、図１７のように反映タイミングをずらすことにより、数千カラムが同時並列的に動作した場合でも瞬時電流を平均化させて小さくなる様子を概念的に示す図である。
図１９は、図１７のように反映タイミングをずらすことにより、アレイ状に配置されたカウンタが同時動作した場合でも電源ドロップが平均化されることを説明するための図である。
図２０は、比較例として、カウント開始コードを意図的にずらす制御を行わない場合の具体的なタイミングチャートを示す図である。

カウント開始コードを意図的にずらす制御はカウンタ回路（本例ではグレイコードウンタ）のリセットタイミング後に、複数カラムを１グループとしてグループ毎に異なるパルス数を事前入力し、カウント開始時のコードをずらしておくだけの簡単なものである。
この場合、たとえばタイミング制御回路３４０の制御の下に生成される開始コードずらしパルスＳＰＰが各カウント開始ずらし部４１０に異なるパルス数をもって供給される。
この制御により、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタにおいては、図１８および図１９に示すように、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
また、もっとも電源変動が大きくなる状態である複数カラム対応のカウンタ回路（本例ではグレイコードカウンタ）のオール“０”からオール“１”への一斉動作タイミングも同様に分散できる。
この点に関しては、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタ、後述する全ビットバイナリコードのカウンタどちらにも効果がある。

ちなみに、図２０に示すように、カウント開始コードを意図的にずらす制御を行わない場合は、以下の不利益がある。
図３および図４に示すように、アレイ状に配置されたカウンタが同時動作することによってＩＲドロップ等に起因して発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶ（＝−Ｌ×Δｄｉ/Δｔ）が発生する。
カラムＡ／Ｄ変換器では、図３に示すように、数千カラムが同時並列的に動作することから瞬時に電流が増大する。

＜２．６ カウント開始ずらし部４１０の第１の構成例＞
図２１は、本実施形態に係るカウント開始ずらし部の第１の構成例を示す図である。
図２２は、比較例としてカウント開始ずらし部を持たない場合のグレイコードカウンタへのクロック供給部を示す図である。
なお、図２１および図２２においては、理解を容易にするために、グレイコードカウンタが２つの場合を例に示している。

第１の構成例では、グレイコードカウンタ（カウンタ回路）のクロック供給経路ＬＣＫ１とコードずらし経路ＬＳＰＰ１を設け、カウント開始ずらし回路４１０Ａ−１，４１０Ａ−２に両経路の論理和をとる論理和（ＯＲ）回路４１１−１，−２を配置している。
そして、それぞれのグループに対応する各コードずらし経路ＬＳＰＰ１−１，ＬＳＰＰ１−２に外部で生成された異なるパルス数のコードずらしパルスＳＰＰ１、ＳＰＰ２を伝搬させる。図２１の例では、コードずらしパルスＳＰＰ１のパルス数は２であり、コードずらしパルスＳＰＰ２のパルス数は１である。
このように、第１の構成例では、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路でＯＲをとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす。
この第１の構成例では、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタにおいては、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
また、もっとも電源変動が大きくなる状態である複数カラム対応のグレイコードカウンタのオール“０”からオール“１”への一斉動作タイミングも同様に分散できる。

ちなみに、図２２のように、カウント開始ずらし回路を有してない構成では、疑似的なカウント動作が行われてないことから、アレイ状に配置されたグレイコードカウンタ４００が同時並列的に動作する。これにより、ことによってＩＲドロップ等に起因して発生する電流変動ΔＩとパッケージのＬ成分で、カラムＡ／Ｄ変換器としては巨大な内部電源電圧の変動ΔＶ（＝−Ｌ×Δｄｉ/Δｔ）が発生する。
カラムＡ／Ｄ変換器では、数千カラムが同時並列的に動作することから瞬時に電流が増大する。

＜２．７ カウント開始ずらし部４１０の第２の構成例＞
図２３は、本実施形態に係るカウント開始ずらし部の第２の構成例を示す図である。

この第２の構成例では、１本の主コードずらし経路ＭＬＳＰＰ１に複数のパルスを含むコードずらしパルスＳＰＰ１０を伝搬させている。
主コードずらし経路ＭＬＳＰＰ１を各グループのＯＲ回路４１１−１，−２の入力段で副コードずらし経路ＳＬＳＳＰ１−１，−２に分岐されている。
そして、図２３の構成では、主コードずらし経路ＭＬＳＰＰ１の分岐領域の前のパルス数を調整（削除）するパルス数調整部４１２−１，４１２−２・・・が配置されている。

図２３の構成において、たとえばタイミング制御回路３４０の制御の下、パルス数がたとえば１６のコードずらしパルスＳＰＰ１０が主コードずらし経路ＭＬＳＰＰ１に伝搬される。そして、初段のパルス数調整部４１２−１でたとえばパルスが２個削除されて、１４個のパルスのコードずらしパルスが副コードずらし経路ＳＬＳＳＰ１−１に分岐されてＯＲ回路４１１−１に供給される。
パルス数が１４の削減されたコードずらしパルスＳＰＰ１０は、次段のパルス数調整部４１２−２でたとえばパルスが２個削除されて、１２個のパルスのコードずらしパルスが副コードずらし経路ＳＬＳＳＰ１−２に分岐されてＯＲ回路４１１２−２に供給される。
このように、第２の構成例では、パルス数を分岐させる毎に削減させてカウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす。

図２４は、本実施形態に係るカウント開始ずらし部のパルス数調整部を含む具体的な構成例を示す回路図である。

図２４のカウント開始ずらし部４１０Ｃにおけるパルス数調整部４１２は、縦続接続されたフリップフロップ（ＦＦ）４１２１，４１２２、および２入力ＡＮＤ（論理積）回路４１２３を含んで構成されている。

パルス数調整部４１２において、フリップフロップ４１２１，４１２２の負のクロック入力端子がコードずらしパルスＳＰＰ１０が伝搬される主コードずらし経路ＭＬＳＳＰ１に接続されている。
フリップフロップ４１２１は、Ｄ入力が電源電位ＶＤＤに接続され、Ｑ出力が次段のフリップフロップ４１２２のＤ入力に接続され、フリップフロップ４１２２の出力がＡＮＤ回路４１２３の一方に入力に接続されている。
そして、ＡＮＤ回路４１２３の他方の入力および出力が主コードずらし経路ＭＬＳＳＰ１に接続されている。すなわち、ＡＮＤ回路４１２３は主コードずらし経路ＭＬＳＳＰ１に挿入されている。

このような構成を有するカウント開始ずらし部４１０Ｃは、フリップフロップ４１２１，４１２２とＯＲ回路４１１で構成されるイネーブラを１グループに１ユニットもつだけの簡単でサイズ影響の小さなものである。
図２４の例は、グループ１にのみ外部で生成された単一のパルスを入力し、内部でパルス数を減らして後段に伝達するだけの簡単な回路構成である。

なお、第２の構成例としてパルスを徐々に削減していく場合を例に説明したが、本技術はパルスを徐々に増やしていく構成も適用することが可能である。

［カウント開始コードを意図的にずらす制御を採用した場合のＣＤＳ読み出し方式］
図２５の（Ａ）および（Ｂ）は、カウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。
図２５の（Ａ）がカウント開始コードを意図的にずらす制御を採用しない場合を、図２５の（Ｂ）がカウント開始コードを意図的にずらす制御を採用した場合を、それぞれ示している。

カウント開始コードを意図的にずらす制御は、リセットが基準読み出し前に実施し（図中の１ｓｔ制御）、また、信号転送後の読み出し前にも制御を実施（図中の２ｎｄ制御）することで本来の信号だけを読み出すことができる。

＜２．８ 下位ビットラッチ部５２０および上位ビットリップルカウンタ５３０の構成例＞
下位ビットラッチ部５２０は、同じＡＤＣブロック１５０−１〜１５０−Ｐのグレイコードカウンタ４００で生成されたグレイコードＧＣ［０］〜ＧＣ［４］を、同じカラムの比較器５１０の出力がローレベルに反転したことをトリガとしてラッチする機能を有する。

図２６は、本実施形態に係るグレイコードカウンタの出力、下位ビットラッチ部および上位ビットリップルカウンタの基本的な配置関係を示す図である。
図２８は、本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。

［下位ビットラッチ部の構成例］
各カラムに配置される下位ビットラッチ部５２０は、各グレイコードＧＣ［０］〜ＧＣ［４］をラッチする下位ビットラッチ回路（ＬＴＣ）５２１〜５２５（５２Ｎ）、および比較器５１０の出力を入力する比較器出力入力部（ＶＣＯ入力部）５２６を有する。

下位ビットラッチ回路５２１は、グレイコードカウンタ４００によるグレイコードＧＣ［０］を取り込んでラッチする。
下位ビットラッチ回路５２２は、グレイコードカウンタ４００によるグレイコードＧＣ［１］を取り込んでラッチする。
下位ビットラッチ回路５２３は、グレイコードカウンタ４００によるグレイコードＧＣ［２］を取り込んでラッチする。
下位ビットラッチ回路５２４は、グレイコードカウンタ４００によるグレイコードＧＣ［３］を取り込んでラッチする。
下位ビットラッチ回路５２５は、グレイコードカウンタ４００によるグレイコードＧＣ［４］を取り込んでラッチする。

そして、最上位側下位ビットラッチ回路５２５の出力がビット非整合性防止回路５４０を介して上位Ｍビット用の上位ビットカウンタ部５３０の最下位側リップルカウンタＣＴ３３１に供給される。

また、各下位ビットラッチ回路５２１〜５２５は、ＣＤＳのためにＰ相時のラッチデータをデータ転送線ＬＴＲＦに転送出力する機能を有する。
この場合、後段の信号処理回路３８０において、Ｐ相のデータ処理が行われる。

［遅延ＶＣＯによる駆動］
図２８の（Ａ）〜（Ｃ）は、本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延ＶＣＯ駆動について説明するための図である。
図２８の（Ａ）は、一つのＡＤＣブロックにおける下位ビットラッチ部を模式的に示している。
図２８の（Ｂ）は、比較器５１０の出力信号ＶＣＯを遅延させない通常ＶＣＯ駆動のためのタイミングを示している。
図２８の（Ｃ）は、比較器５１０の出力信号ＶＣＯを遅延させる遅延ＶＣＯ駆動のためのタイミングを示している。

比較器５１０の出力信号ＶＣＯを遅延させない通常ＶＣＯ駆動の場合、図２８の（Ｂ）に示すように、信号ＶＣＯの立ち下がりのタイミングでラッチすることから、データが確定するまではラッチノードＮＤ５２２がトグルしているため、消費電力が大きい。
比較器５１０の出力信号ＶＣＯを遅延させる遅延ＶＣＯ駆動の場合、図２８の（Ｃ）に示すように、信号ＶＣＯの立ち下がりのタイミングから数ｎ秒後にラッチする。その結果、信号ＶＣＯのエッジタイミングまでは、ラッチノードＮＤ５２２のトグルが生じないことから消費電力を抑えることが可能となる。
この遅延ＶＣＯ駆動の場合、たとえばＶＣＯ入力部５２６において遅延素子を配置し手調整するように構成することが可能である。

［上位ビットカウンタ部の構成例］
このような構成を有する下位ビットラッチ部５２０の出力側にビット非整合性を防止するビット非整合性防止回路５４０を介して上位ビットカウンタ部５３０が配置されている。

上位ビットカウンタ部５３０は、Ｍビット（本例ではＭ＝１０）のリップルカウンタ（バイナリカウンタ）ＣＴ５３１〜ＣＴ５４０が縦続接続されて構成されている。
リップルカウンタＣＴ５３１〜ＣＴ５４０は、アップダウン（Ｕ／Ｄ）カウンタとして形成される。
上位ビットカウンタ部５３０は、図９に示すように、下位ビットラッチ部５２０の最上位側の下位ビットラッチ回路５２５にラッチされたグレイコードＧＣ［Ｎ（＝４）］の立ち下りのタイミングで最下位側のリップルカウンタＣＴ５３１でカウントされる。
次に、次段のリップルカウンタＣＴ５３２は、前段のリップルカウンタＣＴ５３１の出力信号の立ち下りのタイミングでカウントされる。
以下同様に、前段のリップルカウンタの出力信号の立ち下がりのタイミングでカウント動作が行われる。

［リップルカウンタの具体的な構成例］
図２９は、本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。

図２９の上位側リップルカウンタは、リップルカウンタＣＴ５３１〜ＣＴ５４０の共通回路構成を示している。
ここでは、リップルカウンタＣＴ５３１を例に説明する。

リップルカウンタＣＴ５３１は、フリップフロップＦＦ５３１、およびフリップフロップＦＦ５３１のクロック入力段に配置されたＯＲＮＡＮＤゲートＯＲＮＡ５３１により構成されている。

ＯＲＮＡＮＤゲートＯＲＮＡ５３１のＯＲゲートＯＲ５３１の第１入力端子に前段のキャリーアウトＣＯＵＴがキャリーインＣＩＮ（クロック入力）として入力され、第２入力端子に第１外部制御信号ＨＬＤＣＫが供給される。
ＮＡＮＤゲートＮＡ５３１の第１入力端子がＯＲゲートＯＲ５３１の出力が供給され、第２入力端子に第２外部制御信号ｘＲＶＤＣＫが供給される。
ＮＡＮＤゲートＮＡ５３１の出力がフリップフロップＦＦ５３１のクロックノードＮＤ５３１に接続されている。

フリップフロップＦＦ５３１は、ＯＲＮＡＮＤゲートＯＲＮＡ５３１の出力ノードＮＤ５３１がローレベルの場合には、出力ノードＮＤ５３２のラッチデータがＱ入力側に供給される。
フリップフロップＦＦ５３１は、ノードＮＤ５３１がハイレベルの場合には、出力ノードＮＤ５３２のラッチデータがＱ入力側レベルの反転レベルとなる。

このような構成を有するリップルカウンタＣＴ５３１では、Ｐ相およびＤ相切り替え時のデータ反転機能を有する。
図３０は、図２９のリップルカウンタＣＴ５３１におけるＰ相およびＤ相切り替え時のデータ反転機能を説明するための図である。
Ｐ相時のデータが第１データに相当し、Ｄ相時のデータが第２データに相当する。
図２９のリップルカウンタＣＴ５３１は、各ビットのクロックラインを外部から直接制御し、カウント動作（データ反転）に必要な立ち上がり（Rise）/立ち下り（Fall）エッジを唯一一回強制付加することで、全ビットのデータ反転を実現可能である。
本例の場合、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えることにより、ノードＮＤ５３１のレベルをローレベルからハイレベルに切り替えることができる。
これにより、データを反転させることができる。

図３１は、４つのリップルカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートを一例として示す図である。
この例では、カウントアップ動作を行い、カウント値が「６」になった後に、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えて、データ反転を行っている。
これにより、「−７」からのダウンカウントに切り替えられている。

このように、上位ビットカウンタ５３０は、各カラムにおいて上記ビットのＣＤＳ処理を行う機能を有する。
したがって、各カラム処理部５００において、下位の５（Ｎ）ビットのグレイコードＧＣ［０］〜ＧＣ［４］はラッチされたデータが、上位の１０（Ｍ）ビットは各カラムのリップルカウンタによりＣＤＳされたデータがデータ転送線ＬＴＲＦに出力される。
これらのデータは、データ転送線ＬＴＲを介して信号処理回路１８０に供給されて、全体的なＣＤＳが行われる。

図３２は、本実施形態における後段の信号処理回路におけるＣＳＤ演算処理を模式的に示す図である。
図３３は、本実施形態におけるバイナリデータとグレイコードのＣＤＳ演算処理の具体例を示す図である。
以下のＣＤＳ演算処理の説明では、簡単化のため、カウント開始コードの意図的なずらし制御については、図２５に関連付けて説明したことから省略してある、

信号処理回路３８０は、基本的に図３２に示すように、あらかじめＣＤＳされたバイナリデータである上位ビットＢＩＮ［１４：５］、Ｐ相のグレイコードＧＣ Ｐ［４：０］、およびＤ相のグレイコードＧＣ Ｄ［４：０］が入力される。
信号処理回路３８０は、グレイコードからバイナリコードへの変換回路１８１を有している。
変換回路３８１は、Ｐ相のグレイコードＧＣ Ｐ［４：０］をバイナリコードＢＣ Ｐ［４：０］に変換する。
変換回路３８１は、Ｄ相のグレイコードＧＣ Ｄ［４：０］をバイナリコードＢＣ Ｄ［４：０］に変換する。
信号処理回路３８０は、加算部３８２において上位ビットＢＩＮ［１４：５］とＤ相のバイナリコードＢＣ Ｄ［４：０］とを加算する。
そして、信号処理回路３８０は、減算部３８３において、加算部３８２の加算結果Ｓ１８２からＰ相のバイナリコードＢＣ Ｐ［４：０］を減算する。
さらに、信号処理回路３８０は、加算部３８４において、減算器の減算結果に初期値ＦＶ（本実施形態では３２）を加算することにより、全体的にＣＤＳ演算されたデータＣＤＳ ＤＡＴＡ［１４：０］を得る。

図３３の例においては、リセット初期値-32からＰ相およびＤ相カウントを行い、最終的に信号処理回路（ＤＰＵ）３８０にて下位グレイコードの上記ＣＤＳ演算を行う。
その演算式は、次のように表すことができる。
ＣＤＳデータ＝バイナリデータ+Ｄ相グレイデータ-Ｐ相グレイデータ+３２digit
すなわち、
ＣＤＳ ＤＡＴＡ［１４：０］
＝ＢＩＮ［１４：５］＋ＢＣ Ｄ［４：０］−ＢＣ Ｐ［４：０］＋３２

なお、下位ビットラッチ回路５２１〜５２５のラッチデータをカラム内で加算処理してＣＤＳ処理を行うように構成することも可能である。

図３４は、下位ビットラッチ回路のラッチデータをカラム内で加算処理してＣＤＳ処理を行うＣＤＳ処理部の構成例を示す回路図である。

ＣＤＳ処理部５２７は、コードラッチ部ＣＬＴ５２１〜ＬＴ５２Ｎ（ここではＣＬＴ５２３まで示している）に加えて、アップダウンカウンタとしてのフリップフロップＦＦ５２１，ＦＦ５２２，ＦＦ５２３（，ＦＦ５２４、ＦＦ５２５）を有する。
ＣＤＳ処理部５２７は、２入力ＮＡＮＤゲートＮＡ５２１，ＮＡ５２２，ＮＡ５２３（，ＮＡ５２４，ＮＡ５２５）、およびコード変換回路としてのＥＸＯＲゲートＥＸ５２１，ＥＸ５２２（，ＥＸ５２３，ＥＸ５２４）を有する。

この処理部は、最下位の下位ビットラッチ回路５２１のコードラッチ部ＣＬＴ５２１にラッチされたグレイコードＧＣ「０」は、そのままバイナリコードＢＤ［０］として扱われる。
最下位のバイナリコードＢＤ［０］はＮＡＮＤゲートＮＡ５２１の第１入力端子に供給される。ＮＡＮＤゲートＮＡ５２１の第２入力端子には、パルス信号ＣＮＴＰＬＳ［０］が供給される。
ＮＡＮＤゲートＮＡ５２１の出力端子はフリップフロップＦＦ５２１の端子ＲＣＫに接続されている。
そして、フリップフロップＦＦ５２１の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ５２２のクロック端に接続されている。
フリップフロップＦＦ５２１は、ラッチデータが「０」から「１」になるとキャリーを出力する。

最下位ビットを除く、下位ビットは自段でラッチされたグレイコードＧＣと前段のバイナリコードＢＤとの排他的論理和（ＥＸＯＲ）をとることによりバイナリコードＢＤ［１］〜ＢＤ［５］に変換される。
すなわち、下位ビットラッチ回路５２２のコードラッチ部ＣＬＴ５２２にラッチされたグレイコードＧＣ「１」はＥＸＯＲゲートＥＸ５２１で前段のバイナリコードＢＤ［０］とＥＸＯＲがとられてバイナリコードＢＤ［１］に変換される。
最下位のバイナリコードＢＤ［１］はＮＡＮＤゲートＮＡ５２２の第１入力端子に供給される。ＮＡＮＤゲートＮＡ５２２の第２入力端子には、パルス信号ＣＮＴＰＬＳ［１］が供給される。
ＮＡＮＤゲートＮＡ５２２の出力端子はフリップフロップＦＦ５２２の端子ＲＣＫに接続されている。
そして、フリップフロップＦＦ５２２の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ５２３のクロック端に接続されている。
フリップフロップＦＦ５２２は、ラッチデータが「０」から「１」になるとキャリーを出力する。
下位ビットラッチ回路５２３のコードラッチ部ＣＬＴ５２３にラッチされたグレイコードＧＣ「２」はＥＸＯＲゲートＥＸ５２２で前段のバイナリコードＢＤ［１］とＥＸＯＲがとられてバイナリコードＢＤ［２］に変換される。
最下位のバイナリコードＢＤ［２］はＮＡＮＤゲートＮＡ５２３の第１入力端子に供給される。ＮＡＮＤゲートＮＡ５２３の第２入力端子には、パルス信号ＣＮＴＰＬＳ［２］が供給される。
ＮＡＮＤゲートＮＡ５２３の出力端子はフリップフロップＦＦ５２３の端子ＲＣＫに接続されている。
そして、フリップフロップＦＦ５２２の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ５２３のクロック端に接続されている。
フリップフロップＦＦ５２３は、ラッチデータが「０」から「１」になるとキャリーを出力する。
以下に、下位ビットラッチ回路５２４，５２５の段においても同様の処理が行われる。

なお、パルス信号ＣＮＴＰＬＳ［０］，［１］，「２」，［３］，［４］は順番に１パルスずつ入力される。

以上説明したように、本実施形態に係る第１のカラムＡＤＣは、カウント開始コードを意図的にずらす制御を採用することにより、以下に示す効果を得ることができる。
すなわち、本実施形態においては、カウンタ動作によるＩＲドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和（ＯＲ）をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
カウント開始コードを意図的にずらすことで瞬時電流ΔＩのピークを分散でき、パッド追加によるチップサイズ増大を回避できる効果がある。
カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。

また、本実施形態に係る第１のカラムＡＤＣ３５０は、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
カラムＡＤＣ３５０は、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタ４００の出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
本実施形態に係るカラムＡＤＣ３５０においては、タイミング制御回路３４０のＰＬＬ回路で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
また、本実施形態のカラムＡＤＣ３５０においては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
カラムＡＤＣ３５０においては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルＣＤＳを行うことができ、水平転送配線面積を抑えることも可能としている。
また、カラムＡＤＣ３５０は、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
本実施形態のカラムＡＤＣ３５０は、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。

また、本実施形態によれば、グレイコードおよびバイナリコード複合カウンタ方式において固有である、グレイおよびバイナリビット非整合によるカウンタ誤カウントを防ぐことができる。

＜２．８ 第２のカラムＡＤＣの基本構成例＞
次に、全ビットバイナリコードのカウンタを含んで構成される第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）について説明する。
図３５は、図１３の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部の他の構成例を示す図であって、本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す図ある。
図３５においては、第２のカラムＡＤＣ３５０Ｂの構成を、符号６５０を付して説明する。

第２のカラムＡＤＣ６５０（３５０Ｂ）は、比較器６５１、カウンタ６５２、およびラッチ６５３を有するシングルスロープ型ＡＤＣが複数列配列されている。
比較器６５１は、ＤＡＣ３６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
カウンタ６５２は、比較器６５１の比較時間をカウントする。
第２のカラムＡＤＣ６５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ６５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。

第２のカラムＡＤＣ６５０においては、信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器６５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器６５１と同ように列毎に配置されたカウンタ６５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで信号線ＬＳＧＮの電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器６５１の出力が反転し、カウンタ６５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線ＬＴＲＦ、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。

この第２のカラムＡＤＣ６５０においても、第１のカラムＡＤＣ３５０Ａと同様に、カウント開始コードを意図的にずらす制御が適用される。
図３６は、第２のカラムＡＤＣに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。

カウント開始コードを意図的にずらす制御は、基本的に、図１７等に関連付けて説明した第１のカラムＡＤＣの場合と同様である。
すなわち、カウント開始コードを意図的にずらす制御においても、カウンタ回路のリセットタイミング後に、複数カラムを１グループとしてグループ毎に異なるパルス数を事前入力し、カウント開始時のコードをずらしておくだけの簡単なものである。
この場合も、たとえばタイミング制御回路３４０の制御の下に生成される開始コードずらしパルスＳＰＰが各カウント開始ずらし部４１０Ｃに異なるパルス数をもって供給される。
この制御により、全ビットバイナリコードのカウンタ回路においては、図１８および図１９に示すように、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
また、もっとも電源変動が大きくなる状態である複数カラム対応のカウンタ回路（本例ではグレイコードカウンタ）のオール“０”からオール“１”への一斉動作タイミングも同様に分散できる。
この点に関しては、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタ、後述する全ビットバイナリコードのカウンタどちらにも効果がある。

［カウント開始ずらし部４１０Ｃの第１の構成例］
図３７は、本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第１の構成例を示す図である。

第１の構成例は、図２１の構成と同様である。
すなわち、図２１の構成も、カウンタ回路のクロック供給経路ＬＣＫ１とコードずらし経路ＬＳＰＰ１を設け、カウント開始ずらし回路４１０Ｃ−１，４１０Ｃ−２に両経路の論理和をとる論理和（ＯＲ）回路４１１−１，４１１−２を配置している。
ここでは、その詳細な説明は省略する。

［カウント開始ずらし部４１０Ｃの第２の構成例＞
図３８は、本実施形態に係る第２のカラムＡＤＣに適用可能なカウント開始ずらし部の第２の構成例を示す図である。

第２の構成例は、図２３の構成と同様である。
この第２の構成例では、１本の主コードずらし経路ＭＬＳＰＰ１に複数のパルスを含むコードずらしパルスＳＰＰ１０を伝搬させている。
主コードずらし経路ＭＬＳＰＰ１を各グループのＯＲ回路４１１−１，−２の入力段で副コードずらし経路ＳＬＳＳＰ１−１，−２に分岐されている。
そして、図２３の構成では、主コードずらし経路ＭＬＳＰＰ１の分岐領域の前のパルス数を調整（削除）するパルス数調整部４１２−１，４１２−２・・・が配置されている。
ここでは、その詳細な説明は省略する。

［カウント開始コードを意図的にずらす制御を採用した場合のＣＤＳ読み出し方式］
図３９の（Ａ）および（Ｂ）は、第２のカラムＡＤＣにカウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のＣＤＳ読み出し方式を模式的に示す図である。
図３９の（Ａ）がカウント開始コードを意図的にずらす制御を採用しない場合を、図３９の（Ｂ）がカウント開始コードを意図的にずらす制御を採用した場合を、それぞれ示している。

カウント開始コードを意図的にずらす制御は、リセットが基準読み出し前に実施し（図中の１ｓｔ制御）、また、信号転送後の読み出しし、Ｄ相においてずらし制御を実施（図中の２ｎｄ制御）することで本来の信号だけを読み出すことができる。
これは、第２のカラムＡＤＣ６５０では、Ｄ相処理に前にずらし制御を入れると、元にもどってしまうためである。

この本実施形態に係る第２のカラムＡＤＣは、カウント開始コードを意図的にずらす制御を採用することにより、上述した第１のカラムＡＤＣの効果と同様の効果を得ることができる。
すなわち、本第２のカラムＡＤＣによれば、カウンタ動作によるＩＲドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和（ＯＲ）をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
これにより、カウント動作時の消費電流を分散させることでＩＲドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでＩＲドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
カウント開始コードを意図的にずらすことで瞬時電流ΔＩのピークを分散でき、パッド追加によるチップサイズ増大を回避できる効果がある。
カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。

以上説明した半導体装置としての固体撮像装置（ＣＭＯＳイメージセンサ）３００，３００Ａにおいも、図５の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部３１０が配置される。
第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、カラムＡＤＣ６５０（３５０）、ＤＡＣ（ランプ信号発生器）３６１、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線ＬＴＲＦが配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。

＜３．１ 固体撮像装置における第１の配置構成例＞
ここで、図３５の列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの各構成要素を積層構造の第１チップおよび第２チップに配置した構成例について説明する。
図４０は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。
図４０においても、積層構造を有する第１チップ１１０Ｄと第２チップ１２０Ｄの回路等の配置が容易に理解できるように、第１チップ１１０Ｄと第２チップ１２０Ｄが２次元的に展開されて示されている。
また、図４０においては、タイミング制御回路３４０やアンプ回路３７０、信号処理回路３８０は省略されている。これらの回路も第２チップ１２０Ｄに配置される。

前述したように、この積層構造においては、基本的に、第１チップ１１０Ｄには画素部３１０が配置される。
第２チップ１２０Ｄに、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、カラムＡＤＣ６５０の比較器６５１、カウンタ６５２、ラッチ６５３、並びにＤＡＣ（ランプ信号発生器）３６１が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０Ｄの形成されるＴＣＶを通して、第１チップ１１０Ｄと第２チップ１２０Ｄ間で送受される。
なお、本実施形態においては、第１チップ１１０Ｄに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ＩＳは、第２チップ１２０Ｄに配置される。

この図４０の配置構成例は図９の配置構成例と同様に行われている。
図４０の固体撮像装置（ＣＭＯＳイメージセンサ）３００Ｂにおいては、行選択回路３２０から出力される転送トランジスタ（転送スイッチ）をオンオフ制御する転送制御信号ＴＲＧが図５における第１クロックＣＬＫ１１と同等の機能となる。
これに対してランプ波の生成タイミングをＶＳＬ[m]が十分に静定する時間を持たせるように制御することで、図６に示したように隣接ＴＣＶからの干渉による誤差を抑えて信号を伝送することが可能となる。

図４１は、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。

以上のような構成をとることで、隣接ＴＣＶからの干渉が抑えられる。
しかしながら、たとえば図４０のシステムにおいて、行選択回路３２０の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線ＬＳＧＮ[n]への干渉を低減することは容易ではない。
したがって、本技術においては、図４１に示すように、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、これをデジタル信号を伝送するＴＣＶと分離して配置することが有効となる。
図４１の例では、第１チップ１１０Ｅにおいて、画素部３１０の図４１中においての左右両側部にデジタル信号用ＴＣＶの配置領域７１０，７２０が形成されている。
そして、画素部３１０の図４１中の下側の側部にアナログ信号用ＴＣＶの配置領域７３０が形成されている。

＜３．２ 固体撮像装置における第２の配置構成例＞
図４２は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。

図４２のＣＭＯＳイメージセンサ３００Ｃは、画素部３１０Ｃが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
図４２の例では、２つの画素で、フローティングディフュージョンＦＤ、リセットトランジスタ２１３、増幅トランジスタ２１４、選択トランジスタ２１５が共有されている。
各画素は、光電変換素子（フォトダイオード）２１１および転送トランジスタ２１２を含んで構成されている。
この場合も、基本的に、第１チップ１１０Ｆには画素部３１０Ｂが配置され、その他の構成は、図４０と同様である。

＜３．３ 固体撮像装置における第３の配置構成例＞
図４３は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。

図４３のＣＭＯＳイメージセンサ３００Ｄは、図４２と同様に、画素部３１０Ｄが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
この場合も、基本的に、第１チップ１１０Ｇには画素部３１０Ｄが配置されている。
この例では、共有領域の近傍にＴＣＶ１１４Ｇが形成されている。
ＴＣＶ１１４Ｇは第１チップ１１０Ｇと第２チップ１２０Ｇに形成された金属（たとえばＣｕ）の接続電極同士を金属で接続して形成されて、信号線ＬＳＧＮに出力される画素信号を、ＴＣＶ１１４Ｇを通して第２チップ１２０Ｇ側の比較器６５１に供給する。

以上のような構成および効果を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜４．カメラシステムの構成例＞
図４４は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム８００は、図４４に示すように、本実施形態に係る固体撮像装置３００が適用可能な撮像デバイス８１０を有する。
カメラシステム８００は、撮像デバイス８１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ８２０を有する。
さらに、カメラシステム８００は、撮像デバイス８１０を駆動する駆動回路(ＤＲＶ)８３０と、撮像デバイス８１０の出力信号を処理する信号処理回路(ＰＲＣ)８４０と、を有する。

駆動回路８３０は、撮像デバイス８１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス８１０を駆動する。

また、信号処理回路８４０は、撮像デバイス８１０の出力信号に対して所定の信号処理を施す。
信号処理回路８４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路８４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス８１０として、先述した固体撮像装置３００を搭載することで、高精度なカメラが実現できる。

なお、本技術は以下のような構成をとることができる。
（１）アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
カラムＡ／Ｄ変換器。
（２）上記カウント開始ずらし部は、
上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
上記（１）記載のカラムＡ／Ｄ変換器。
（３）上記カウント開始ずらし部は、
上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
上記（１）または（２）記載のカラムＡ／Ｄ変換器。
（４）パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
上記（３）記載のカラムＡ／Ｄ変換器。
（５）上記カウント開始ずらし部は、
コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
上記（３）記載のカラムＡ／Ｄ変換器。
（６）上記コードカウンタは、
基準クロックに基づくカウント処理により上記デジタルコードを生成し、
上記複数のカラム処理部の各々は、
時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
上記（１）から（５）のいずれか一に記載のカラムＡ／Ｄ変換器。
（７）カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部においてＡＤ変換を行うに際し、
上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらしておき、
上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてＡＤ変換を行う
カラムＡ／Ｄ変換方法。
（８）パルス数が異なるコードずらしパルスを対応するカウンタに供給する
上記（７）記載のカラムＡ／Ｄ変換方法。
（９）パルス数が異なるコードずらしパルスを、それぞれ異なるコードずらし経路を介して対応するカウンタに供給する
上記（８）記載のカラムＡ／Ｄ変換方法。
（１０）コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記カウンタに供給する
上記（８）記載のカラムＡ／Ｄ変換方法。
（１１）光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
固体撮像装置。
（１２）光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
第１チップと、
第２チップと、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第２チップは、
上記画素信号読み出し部が配置され、
上記第１チップと上記第２チップ間の配線は、
上記ビアを通して接続されている
固体撮像装置。
（１３）上記カウント開始ずらし部は、
上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
上記（１１）または（１２）記載の固体撮像装置。
（１４）上記カウント開始ずらし部は、
上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
上記（１１）から（１３）のいずれか一に記載の固体撮像装置。
（１５）パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
上記（１４）記載の固体撮像装置。
（１６）上記カウント開始ずらし部は、
コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
上記（１４）記載の固体撮像装置。
（１７）上記コードカウンタは、
基準クロックに基づくカウント処理により上記デジタルコードを生成し、
上記複数のカラム処理部の各々は、
時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
上記（１１）から（１６）のいずれか一に記載の固体撮像装置。
（１８）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
カメラシステム。
（１９）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
第１チップと、
第２チップと、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
１または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第２チップは、
上記画素信号読み出し部が配置され、
上記第１チップと上記第２チップ間の配線は、
上記ビアを通して接続されている
カメラシステム。

１００，１００Ａ〜１００Ｇ・・・半導体装置、１１０，１１０Ａ〜１１０Ｇ・・・第１チップ（アナログチップ）、１１１（−０，−１、・・・）・・・センサ、１１２（−０，−１、・・・）・・・サンプルホールド（ＳＨ）回路、１１３（−０，−１、・・・）・・・アンプ、１１４（−０，−１、・・・）・・・ＴＣＶ（ビア）、１１５（−０，−１、・・・）・・・サンプリングスイッチ、１２０，１２０Ａ〜１２０Ｇ・・・第２チップ（ロジックチップ、デジタルチップ）、１２１（−０，−１、・・・）・・・サンプリングスイッチ、１２２（−０，−１、・・・）・・・量子化器、１２３・・・信号処理回路、１２４（−０，−１、・・・）・・・比較器、１２５（−０，−１、・・・）・・・カウンタ、２００・・・固体撮像装置、２１０・・・画素部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００，３００Ａ〜３００Ｃ・・・固体撮像装置、３１０・・・画素部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・カラムＡＤＣ（３５０−１〜３５０−Ｐ：ＡＤＣブロック）、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、ＬＴＲＦ・・・水平転送線、４００（４００−１〜４００−Ｐ）・・・グレイコードカウンタ、５００・・・カラム処理部、５１０・・・比較器、５２０・・・下位ビットラッチ部、５３０・・・上位ビットラッチ部（上位ビットカウンタ部）、８００・・・カメラシステム、６５０・・・カラムＡＤＣ、６５１・・・比較器、６５２・・・カウンタ、６５３・・・ラッチ、７１０，７２０・・・デジタル信号ＴＣＶ配置領域、７３０・・・アナログ信号ＴＣＶ配置領域、８１０・・・撮像デバイス、８２０・・・レンズ、８３０・・・駆動回路、８４０・・・信号処理回路

Claims (19)

1. アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
   １または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
   上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を有する
   カラムＡ／Ｄ変換器。
2. 上記カウント開始ずらし部は、
   上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
   請求項１記載のカラムＡ／Ｄ変換器。
3. 上記カウント開始ずらし部は、
   上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
   請求項１記載のカラムＡ／Ｄ変換器。
4. パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
   請求項３記載のカラムＡ／Ｄ変換器。
5. 上記カウント開始ずらし部は、
   コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
   請求項３記載のカラムＡ／Ｄ変換器。
6. 上記コードカウンタは、
   基準クロックに基づくカウント処理により上記デジタルコードを生成し、
   上記複数のカラム処理部の各々は、
   時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
   上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
   請求項１記載のカラムＡ／Ｄ変換器。
7. カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部においてＡＤ変換を行うに際し、
   上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらしておき、
   上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてＡＤ変換を行う
   カラムＡ／Ｄ変換方法。
8. パルス数が異なるコードずらしパルスを対応するカウンタに供給する
   請求項７記載のカラムＡ／Ｄ変換方法。
9. パルス数が異なるコードずらしパルスを、それぞれ異なるコードずらし経路を介して対応するカウンタに供給する
   請求項８記載のカラムＡ／Ｄ変換方法。
10. コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記カウンタに供給する
    請求項８記載のカラムＡ／Ｄ変換方法。
11. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    上記カラムＡ／Ｄ変換器は、
    アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    １または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
    固体撮像装置。
12. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
    第１チップと、
    第２チップと、を有し、
    上記画素信号読み出し部は、
    読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    上記カラムＡ／Ｄ変換器は、
    アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    １または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
    上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
    上記第１チップは、
    上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
    上記第２チップは、
    上記画素信号読み出し部が配置され、
    上記第１チップと上記第２チップ間の配線は、
    上記ビアを通して接続されている
    固体撮像装置。
13. 上記カウント開始ずらし部は、
    上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
    請求項１１記載の固体撮像装置。
14. 上記カウント開始ずらし部は、
    上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
    請求項１１記載の固体撮像装置。
15. パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
    請求項１４記載の固体撮像装置。
16. 上記カウント開始ずらし部は、
    コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
    請求項１４記載の固体撮像装置。
17. 上記コードカウンタは、
    基準クロックに基づくカウント処理により上記デジタルコードを生成し、
    上記複数のカラム処理部の各々は、
    時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
    請求項１１記載の固体撮像装置。
18. 固体撮像装置と、
    上記固体撮像装置に被写体像を結像する光学系と、を有し、
    上記固体撮像装置は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    上記カラムＡ／Ｄ変換器は、
    アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    １または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
    カメラシステム。
19. 固体撮像装置と、
    上記固体撮像装置に被写体像を結像する光学系と、を有し、
    上記固体撮像装置は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
    第１チップと、
    第２チップと、を有し、
    上記画素信号読み出し部は、
    読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    上記カラムＡ／Ｄ変換器は、
    アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    １または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
    上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも２以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
    上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
    上記第１チップは、
    上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
    上記第２チップは、
    上記画素信号読み出し部が配置され、
    上記第１チップと上記第２チップ間の配線は、
    上記ビアを通して接続されている
    カメラシステム。

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