JP2016184893A - バイナリ値変換回路及びその方法、ａｄ変換器並びに固体撮像装置 - Google Patents

Abstract

【課題】簡明な回路構成で且つ高速動作が可能なバイナリ値変換回路を提供する。
【解決手段】バイナリ値変換回路１８は、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、第１レベルから第２レベルに遷移する遷移信号とが入力され、複数のクロック信号のエッジと、第１レベルから第２レベルに遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を出力する位相検出回路１４と、複数のバイナリ値を記憶するバイナリ値記憶回路５３〜５５と、第１バイナリ値に基づいて複数のバイナリ値の何れか１つを選択する選択回路５１１〜５１８、５２１〜２８とを有するエンコーダ１５と、を有し、第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第１バイナリ値に基づいて選択された複数のバイナリ値の何れか１つを最上位ビットの１ビット下位のビットから最下位ビットとする第２バイナリ値を出力する。
【選択図】図１２

Description

本発明は、バイナリ値変換回路及びその方法、ＡＤ変換器並びに固体撮像装置に関する。

ＣＭＯＳイメージセンサ等の固体撮像素子を有するイメージセンサが知られている。イメージセンサの固体撮像素子の出力電圧をＡＤ変換するときに、シングルスロープ型のＡＤ変換器でＡＤ変換することが知られている（例えば、特許文献１の図１及び２並びにその説明を参照）。シングルスロープ型のＡＤ変換器では、ランプ波形の参照電圧のスイープを開始すると同時に、カウンタのカウント動作を開始し、参照電圧が固体撮像素子からの出力電圧を下回ったときに比較器の出力信号が反転してカウンタのカウント動作を停止する。シングルスロープ型のＡＤ変換器は、ＣＤＳ動作が容易であることなど種々の利点を有する。しかしながら、シングルスロープ型のＡＤ変換器は、分解能をｎビットに対して２ⁿカウントする必要があるので、ＡＤ変換の分解能を増加させると、ＡＤ変換のためのカウント動作の期間が長くなり、ＡＤ変換に要する時間が長くなるおそれがある。例えば、分解能が８ビットである場合には２５６カウントであるのに対し、分解能が１０ビットである場合には１０２４カウントする必要がある。

ＡＤ変換に要する時間を短くするために、上位ビットをシングルスロープ型のＡＤ変換器でＡＤ変換し、下位ビットをＴＤＣで変換することが知られている（例えば、特許文献１の図６〜１０及びその説明を参照）。下位ビットをＴＤＣで変換することにより、カウント数を増加させることなく分解能を増加させることが可能になる。

特開２０１０−２５８８０６号公報

「Column parallel single-slope ADC with time to digital converter for CMOS imager」、S. Muung、 M.Ikebe、IEEE ICECS2010 「High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor」, Yoshikazu Nitta et al., ISSCC, Feb, 2006

しかしながら、特許文献１の図６等に記載されるＡＤ変換器では、ＴＤＣで変換された下位ビットのバイナリ値を、カウンタを使用して上位ビットのバイナリ値にエンコードしている。特許文献１の図６等に記載されるＡＤ変換器では、カウンタを使用して下位ビットのバイナリ値をエンコードするため、バイナリ値のエンコードに要する時間が増加するおそれがある。また、上位ビットをＡＤ変換するシングルスロープ型のＡＤ変換器と、下位ビットを変換するＴＤＣとの間で、ＣＤＳ動作での桁上がり等の整合性を確保することが求められる。このため、ＴＤＣから出力されるバイナリ値をシングルスロープ型のＡＤ変換器の出力バイナリ値と対応するようにエンコードするバイナリ値変換回路の回路構成が複雑になるおそれがある。

一実施形態では、簡明な回路構成で且つ高速動作が可能なバイナリ値変換回路を提供することを目的とする。

１つの態様では、本発明に係るバイナリ値変換回路は、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、第１レベルから第２レベルに遷移する遷移信号とが入力され、複数のクロック信号のエッジと、第１レベルから第２レベルに遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を出力する位相検出回路と、複数のバイナリ値を記憶するバイナリ値記憶回路と、第１バイナリ値に基づいて複数のバイナリ値の何れか１つを選択する選択回路とを有するエンコーダと、を有し、第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第１バイナリ値に基づいて選択された複数のバイナリ値の何れか１つを最上位ビットの１ビット下位のビットから最下位ビットとする第２バイナリ値を出力する、ことを特徴とする。

さらに、本発明に係るバイナリ値変換回路では、位相検出回路は、それぞれが複数のクロック信号の何れか１つのエッジと第１レベルから第２レベルに遷移信号が遷移するタイミングとの前後関係に応じた１ビットの出力信号を出力する第１ラッチ回路から第２ⁿラッチ回路までの２ⁿ個のラッチ回路を有し、２ⁿ個のラッチ回路のそれぞれが出力する一群の出力信号を、それぞれが対応するクロック信号の位相の順序で配列して、２ⁿビットの第１バイナリ値として出力し、選択回路は、２ⁿ個の選択素子を有し、２ⁿ個の選択素子のうち、（２ⁿ−１）個は、第１バイナリ値の隣接する２つのビットが入力され、入力される２つのビットが相違するときに、ｎビットの複数のバイナリ値の何れか１つを選択し、２ⁿ個のタイミング検出信号素子の他の１つは、第１バイナリ値の最上位ビットと最下位ビットとが入力され、入力される２つのビットが一致するときに、ｎビットの複数のバイナリ値の他の１つを選択することが好ましい。

さらに、本発明に係るバイナリ値変換回路では、バイナリ値記憶回路は、第１バイナリ値の最下位ビットが「１」のときに、第１バイナリ値の最下位ビットの１ビット上位のビットから最上位ビットまでに含まれる「１」の数を示すｎビットのバイナリ値を選択回路の選択に応じて出力し、第１バイナリ値の最下位ビットが「０」のときに、第１バイナリ値の最下位ビットの１ビット上位のビットから最上位ビットまでに含まれる「０」の数を示すｎビットのバイナリ値を選択回路の選択に応じて出力することが好ましい。

他の態様では、本発明に係るバイナリ値変換方法は、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、第１レベルから第２レベルに遷移する遷移信号とが入力され、複数のクロック信号のエッジと、第１レベルから第２レベルに遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を生成し、第１バイナリ値に基づいて、バイナリ値記憶回路に記憶された複数のバイナリ値の何れか１つを選択し、第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第１バイナリ値に基づいて選択された複数のバイナリ値の何れか１つを最上位ビットの１ビット下位のビットから最下位ビットとする第２バイナリ値を出力する、ことを含むことを特徴とする。

他の態様では、本発明に係るＡＤ変換器は、時間の経過に応じて電圧が線形に変化する参照電圧と入力電圧とを比較するコンパレータと、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、コンパレータの比較結果の変化に応じて第１レベルから第２レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、複数のクロック信号のエッジと、第１レベルから第２レベルに遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を出力する位相検出回路と、複数のバイナリ値を記憶するバイナリ値記憶回路と、第１バイナリ値に基づいて複数のバイナリ値の何れか１つを選択する選択回路とを有するエンコーダと、を有し、第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第１バイナリ値に基づいて選択された複数のバイナリ値の何れか１つを最上位ビットの１ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、を有することを特徴とする。

さらに、本発明に係るＡＤ変換器は、下位バイナリ値が入力される下位ＣＤＳ回路であって、第１入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第１下位バイナリ値の補数を記憶する第１レジスタと、第１入力電圧と相違する第２入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第２下位バイナリ値を記憶する第２レジスタと、第１レジスタに記憶された第１下位バイナリ値の補数と、第２レジスタに記憶された第２下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位ＣＤＳ回路を更に有することが好ましい。

さらに、本発明に係るＡＤ変換器は、参照電圧が入力されてからコンパレータの比較結果が変化するまでの時間を、複数のクロック信号と同一の周期を有する上位クロック信号でカウントして上位バイナリ値を生成する上位カウンタであって、第１入力電圧が入力電圧としてコンパレータに入力されたときの上位バイナリ値である第１上位バイナリ値の補数と、第２入力電圧が入力電圧としてコンパレータに入力されたときの上位バイナリ値である第２上位バイナリ値とを加算可能な上位カウンタを更に有することが好ましい。

さらに、本発明に係るＡＤ変換器では、上位カウンタは、上位バイナリ値のそれぞれのビットを出力する複数の上位フリップフロップ回路と、複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、上位クロック信号が一方の入力端子に入力され、複数の上位フリップフロップ回路の初段を１カウント進ませる補数信号が他方の入力端子に入力され、上位クロック信号の数をカウントするときは、一方の入力端子に入力された信号を初段の上位フリップフロップ回路に出力し、第１上位バイナリ値の補数を演算するときは、他方の入力端子に入力された信号を複数の上位フリップフロップ回路の初段に出力する状態遷移マルチプレクサと、それぞれが複数の上位フリップフロップ回路の隣接するビットを出力する何れか２つの上位フリップフロップ回路の間に配置され、前段の上位フリップフロップ回路の出力信号が一方の入力端子に入力され、後段の上位フリップフロップ回路を１カウント進ませる補数信号が他方の入力端子に入力され、上位クロック信号の数をカウントするときは、一方の入力端子に入力された信号を後段のフリップフロップ回路に出力し、第１上位バイナリ値の補数を演算するときは、他方の入力端子に入力された信号を後段のフリップフロップ回路に出力する複数の補数マルチプレクサと、を有することが好ましい。

さらに、本発明に係るＡＤ変換器では、上位カウンタは、複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、上位クロック信号が一方の入力端子に入力され、桁上がり信号が他方の入力端子に入力され、上位クロック信号の数をカウントするときは、一方の入力端子に入力された信号を初段の上位フリップフロップ回路に出力し、下位ＣＤＳ回路からの桁上がりを加算するときは、他方の入力端子に入力された信号を初段の上位フリップフロップ回路に出力する桁上げマルチプレクサを更に有することが好ましい。

さらに、本発明に係るＡＤ変換器では、複数の上位フリップフロップ回路の初段のフリップフロップ回路の出力信号は、状態遷移マルチプレクサを介して上位信号が第１クロックレベルから第１クロックレベルと相違する第２クロックレベルに遷移することに応じて変化し、状態遷移マルチプレクサは、上位カウンタが第１上位バイナリ値及び第２上位バイナリ値をカウントした後に、他方の入力端子から入力された第２クロックレベルの信号を出力することが好ましい。

また、他の態様では、本発明に係るＡＤ変換器は、時間の経過に応じて電圧が線形に変化するランプ波形の参照電圧と入力電圧とを比較するコンパレータと、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、コンパレータの比較結果の変化に応じて第１レベルから第２レベルに遷移する遷移信号とが入力され、複数のクロック信号のエッジと、第１レベルから第２レベルに遷移信号が遷移するタイミングの前後関係に基づいて下位バイナリ値を生成するバイナリ値変換回路と、下位バイナリ値が入力される下位ＣＤＳ回路であって、第１入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第１下位バイナリ値の補数を記憶する第１レジスタと、第１入力電圧と相違する第２入力電圧が入力電圧としてコンパレータに入力されたときの下位バイナリ値である第２下位バイナリ値を記憶する第２レジスタと、第１レジスタに記憶された第１下位バイナリ値の補数と、第２レジスタに記憶された第２下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位ＣＤＳ回路と、を有することを特徴とする。

また、他の態様では、本発明に係る光電変換を行う複数の画素が行列状に配列された画素アレイ部と、記画素アレイ部から画素情報の読み出しを行う画素情報読み出し部と、を有し、画素情報読み出し部は、時間の経過に応じて電圧が線形に変化するランプ波形の参照電圧と入力電圧とを比較するコンパレータと、周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、コンパレータの比較結果の変化に応じて第１レベルから第２レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、複数のクロック信号のエッジと、第１レベルから第２レベルに遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を出力する位相検出回路と、複数のバイナリ値を記憶するバイナリ値記憶回路と、第１バイナリ値に基づいて複数のバイナリ値の何れか１つを選択する選択回路とを有するエンコーダと、を有し、第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ第１バイナリ値に基づいて選択された複数のバイナリ値の何れか１つを最上位ビットの１ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、を有するＡＤ変換器を有することを特徴とする。

一実施形態では、簡明な回路構成で且つ高速動作が可能なバイナリ値変換回路を提供することができる。

（ａ）はバイナリ値変換回路の一例を含む固体撮像装置の回路ブロック図であり、（ｂ）は（ａ）に示すバイナリ値変換回路のＡＤ変換器の内部回路ブロック図である。 （ａ）は図１（ｂ）に示すコンパレータの入力信号を示す図であり（ｂ）は図１（ｂ）に示すコンパレータの出力信号を示す図であり、（ｃ）は図１（ｂ）に示すＡＮＤ素子の出力信号を示す図である。 図１（ｂ）に示すＴＤＣと、エンコーダとで構成されるバイナリ値変換回路の内部回路ブロック図である。 図３に示すＴＤＣの動作を説明する図である。 図３に示すエンコーダに入力されるサーモコードとも称される信号を変形したコード（以降、変形サーモコードとも称する）と、エンコーダから出力される下位バイナリ値との関係を示す図である。 （ａ）は図３に示すエンコーダに入力される変形サーモコードと、変形サーモコードに対応する下位バイナリ値を示す図であり、（ｂ）は図３に示すエンコーダのタイミングチャートの一例を示す図である。 （ａ）は図３に示すエンコーダに入力される変形サーモコードと、変形サーモコードに対応する下位バイナリ値を示す図であり、（ｂ）は図３に示すエンコーダのタイミングチャートの他の例を示す図である。 実施形態に係るバイナリ値変換回路を含む固体撮像装置の回路ブロック図である。 図８に示すＡＤ変換器の内部回路ブロック図である。 図９に示す上位カウンタの内部回路ブロック図である。 通常のＡＤ変換動作における上位カウンタの状態を示す図である。 図９に示すＴＤＣ及びエンコーダで構成されるバイナリ値変換回路の内部回路ブロック図である。 図９に示すエンコーダに入力される変形サーモコードと、エンコーダから出力される下位バイナリ値との関係を示す図である。 図９に示す下位ＣＤＳ回路の内部回路ブロック図である。 図９に示す下位ＣＤＳ回路の動作を示す図であり、（ａ）は第１下位状態を示す図であり、（ｂ）は第１下位状態に続く第２下位状態を示す図であり、（ｃ）は第２下位状態に続く第３下位状態を示す図である。 図９に示す上位カウンタのＣＤＳ動作を示すフローチャートである。 図９に示す上位カウンタのＣＤＳ動作を示す図であり、（ａ）は第１上位状態を示し、（ｂ）は第１上位状態に続く第２上位状態を示す。 図９に示す上位カウンタのＣＤＳ動作を示す図であり、（ａ）は第２上位状態に続く第３上位状態を示し、（ｂ）は第３上位状態に続く第４上位状態を示す。 図９に示す上位カウンタのＣＤＳ動作を示す図であり、（ａ）は第４上位状態に続く第５上位状態を示し、（ｂ）は第５上位状態に続く第６上位状態を示す。

以下図面を参照して、本発明にバイナリ値変換回路及びその方法、ＡＤ変換器並びに固体撮像装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。

（実施形態に係るバイナリ値変換回路の概要）
実施形態に係るバイナリ値変換回路は、ＴＤＣから出力される第１バイナリ値を第２バイナリ値に変換する。ここで、実施形態に係るバイナリ値変換回路は、第１バイナリ値の最下位ビットを反転させた反転ビットを第２バイナリ値の最上位ビットとする。また、実施形態に係るバイナリ値変換回路は、バイナリ値記憶回路に記憶された複数のバイナリ値の何れか１つを第１バイナリ値に基づいて選択して、第２バイナリ値の最上位ビットの１ビット下位のビットから最下位ビットとする。実施形態に係るバイナリ値変換回路は、ＴＤＣから出力される第１バイナリ値をバイナリ値記憶回路に記憶された複数のバイナリ値を使用して第２バイナリ値に変換することにより、回路構成の簡素化が図れる。

（バイナリ値変換回路の一例の構成及び機能）
実施形態に係るバイナリ値変換回路及びその方法、ＡＤ変換器並びに固体撮像装置について説明する前に、バイナリ値変換回路の一例の構成及び機能、並びにバイナリ値変換回路における課題を説明する。
図１（ａ）はバイナリ値変換回路の一例を含む固体撮像装置の回路ブロック図であり、図１（ｂ）はバイナリ値変換回路の一例のＡＤ変換器の内部回路ブロック図である。

固体撮像装置９００は、画素アレイ部９０１と、垂直走査部９０２と、水平走査部９０３と、タイミング制御部９０４と、ＡＤ変換部９０５と、基準電圧発生部９０６と、信号処理部９０７とを有する。垂直走査部９０２、水平走査部９０３、タイミング制御部９０４、ＡＤ変換部９０５、基準電圧発生部９０６及び信号処理部９０７は、画素アレイ部９０１から画素情報の読み出しを行う画素情報読み出し部を構成する。

画素アレイ部９０１は、アレイ状に配列された複数の固体撮像素子が配置される。垂直走査部９０２は、画素アレイ部９０１に配置された固体撮像素子を行毎に順次選択する。水平走査部９０３は、ＡＤ変換部９０５において行毎に一括してＡＤ変換された画素アレイ部９０１の固体撮像素子の出力信号を信号処理部９０７に順次出力する。タイミング制御部９０４は、垂直走査部９０２、水平走査部９０３及びＡＤ変換部９０５等にクロック信号を出力し、それぞれの回路のタイミングを調整する。ＡＤ変換部９０５は、画素アレイ部９０１に配置された固体撮像素子のそれぞれの列に対応した配置された複数のＡＤ変換器９１０を有する。基準電圧発生部９０６は、ランプ波形である基準電圧を生成し、複数のＡＤ変換器９１０のそれぞれに出力する。信号処理部９０７は、ＡＤ変換部９０５でＡＤ変換された信号を使用して、縦線欠陥、及び点欠陥の補正、並びにパラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作等の種々のデジタル信号処理を実行する。

複数のＡＤ変換器９１０のそれぞれは、コンパレータ９１１と、ＡＮＤ素子９１２と、上位カウンタ９１３と、時間/デジタル変換器（Time to Digital Converter、ＴＤＣ）９１４と、エンコーダ９１５とを有する。ＴＤＣ９１４及びエンコーダ９１５は、ストップ信号ＳＴＯＰとクロック信号ＣＬＫ［０：７］との間のタイミング情報をバイナリ値に変更するバイナリ値変換回路９１６を構成する。

図２（ａ）はコンパレータ９１１の入力信号を示す図であり、図２（ｂ）はコンパレータ９１１の出力信号を示す図であり、図２（ｃ）はＡＮＤ素子９１２の出力信号を示す図である。

コンパレータ９１１は、画素アレイ部９０１に配置される固体撮像素子から一方の入力端子に入力されるアナログ信号である入力電圧Ｖ_anaと、基準電圧発生部９０６から入力される基準電圧Ｖ_slopとを比較して、比較結果に応じてストップ信号ＳＴＯＰを出力する。基準電圧Ｖ_slopは、時間の経過に応じて線形で減少するランプ波形である。コンパレータ９１１は、基準電圧Ｖ_slopが入力電圧Ｖ_anaより大きい間、ストップ信号ＳＴＯＰを「１」として出力する。コンパレータ９１１は、基準電圧Ｖ_slopが徐々に減少し、基準電圧Ｖ_slopが入力電圧Ｖ_anaよりも小さくなると、ストップ信号ＳＴＯＰを「１」から「０」に遷移させる。

ＡＮＤ素子９１２は、一方の入力端子にコンパレータ９１１からストップ信号ＳＴＯＰが入力され、他方の入力端子にタイミング制御部９０４から入力クロック信号ＣＫ_inが入力される。ＡＮＤ素子９１２は、一方の入力端子にコンパレータ９１１から入力されるストップ信号ＳＴＯＰが「１」である間、入力クロック信号ＣＫ_inに応じてクロック信号ＣＫを上位カウンタ９１３に出力する。ＡＮＤ素子９１２は、一方の入力端子にコンパレータ９１１から入力されるストップ信号ＳＴＯＰが「０」に遷移するとクロック信号ＣＫの出力を停止する。

上位カウンタ９１３は、アップダウンカウンタ回路を有し、ＡＮＤ素子９１２から入力されるクロック信号ＣＫの立上がりエッジに応じてアップカウント動作を行う。また、上位カウンタ９１３は、相関２重サンプリング（correlated double sampling、ＣＤＳ）動作時には、加算のためのアップカウント動作及び減算のためのダウンカント動作を行う。上位カウンタ９１３は、クロック信号ＣＫの立上がりエッジに応じてカウント動作を行うことにより、入力されるクロック信号ＣＫの数をカウントして上位バイナリ値Ｄ［４：１１］として出力する。

図３は、ＴＤＣ９１４と、エンコーダ９１５とで構成されるバイナリ値変換回路９１６の内部回路ブロック図である。

ＴＤＣ９１４は、一例ではフリップフロップであり第１ラッチ９２１〜第８ラッチ９２８を有する。第１ラッチ９２１〜第８ラッチ９２８のＤ端子には、入力クロック信号ＣＫ_inと同一の周期であり、互いの位相差が２２．５°であるクロック信号ＣＬＫ［０：７］がタイミング制御部９０４から入力される。第１ラッチ９２１のＤ端子は位相が０°である第１クロック信号ＣＬＫ［０］が入力され、第２ラッチ９２２のＤ端子は位相が２２．５°である第２クロック信号ＣＬＫ［１］が入力される。以降、同様に、第３ラッチ９２３〜第７ラッチ９２７のＤ端子は、位相が２２．５相違するクロック信号ＣＬＫ［２：６］が入力される。そして、第８ラッチ９２８のＤ端子は、位相が１５７．５°である第８クロック信号ＣＬＫ［７］が入力される。第１ラッチ９２１〜第８ラッチ９２８のｃｌｋ端子には、ストップ信号ＳＴＯＰが入力される。第１ラッチ９２１〜第８ラッチ９２８のそれぞれは、ストップ信号ＳＴＯＰが立下り遷移したときのクロック信号ＣＬＫ［０：７］の値をラッチして、ラッチした値を出力する。例えば、第１ラッチ９２１は、Ｄ端子に入力される第１クロック信号ＣＬＫ［０］が「１」のときに、ｃｌｋ端子に入力されるストップ信号ＳＴＯＰが立立下り遷移したとき「１」をラッチし、Ｑ端子から「１」を出力する。また、第１ラッチ９２１は、Ｄ端子に入力される第１クロック信号ＣＬＫ［０］が「０」のときに、ｃｌｋ端子に入力されるストップ信号ＳＴＯＰが立下り遷移したとき「０」をラッチし、Ｑ端子から「０」を出力する。

図４は、ＴＤＣ９１４の動作を説明する図である。図４の上方には、コンパレータ９１１の入出力信号及び入力クロック信号ＣＫ_inの周期が示され、図４の下方には、ストップ信号ＳＴＯＰが「１」から「０」に遷移するときのＴＤＣ９１４の動作が示される。

ＴＤＣ９１４は、クロック信号ＣＬＫ［０：７］のエッジと、ストップ信号ＳＴＯＰの立下り遷移するタイミングとの前後関係に応じたサーモコードとも称される信号を変形したコード（以降、変形サーモコードとも称する）を出力する。サーモコードとも称される信号を変形したコード（以降、変形サーモコードとも称する）図４に示す例では、ＴＤＣ９１４は、８ビットのＴＤＣ［０：７］を「１１１１１０００」として出力する。また、図４において０／１６Ｔ_ckで示される時点でストップ信号ＳＴＯＰの立下り遷移すると、ＴＤＣ９１４はＴＤＣ［０：７］を「１０００００００」として出力する。

エンコーダ９１５は、第１マルチプレクサ９３１と、第２マルチプレクサ９３２と、第１ロジック部９３３と、第２ロジック部９３４と、第１カウンタフリップフロップ９３５〜第４カウンタフリップフロップ９３８とを有する。エンコーダ９１５は、ＴＤＣ９１４の８ビットのＴＤＣ［０：７］を４ビットの下位バイナリ値Ｄ［０：３］に変換する。

図５は、エンコーダ９１５に入力される変形サーモコードと、エンコーダ９１５から出力される４ビットの下位バイナリ値Ｄ［０：３］との関係を示す図である。図６は、ＴＤＣのＴＤＣ［０：７］の最下位ビット（以下、ＬＳＢとも称する）ＴＤＣ［０］が「１」の場合のエンコーダ９１５の動作を示す図である。図６（ａ）はエンコーダ９１５に入力される変形サーモコードと、変形サーモコードに対応する下位バイナリ値Ｄ［０：３］を示す図であり、図６（ｂ）はエンコーダ９１５のタイミングチャートを示す図である。図７は、ＴＤＣのＴＤＣ［０：７］の最下位ビットＴＤＣ［０］が「０」の場合のエンコーダ９１５の動作を示す図である。図７（ａ）はエンコーダ９１５に入力される変形サーモコードと、変形サーモコードに対応する下位バイナリ値Ｄ［０：３］を示す図であり、図７（ｂ）はエンコーダ９１５のタイミングチャートを示す図である。

エンコーダ９１５は、図４で０／１６Ｔ_ckで示される時点でストップ信号ＳＴＯＰが立下り遷移したことを示すＴＤＣ９１４のＴＤＣ［０：７］が「１０００００００」のとき、下位バイナリ値Ｄ［０：３］を「００００」として出力する。エンコーダ９１５は、図４で１／１６Ｔ_ckで示される時点でストップ信号ＳＴＯＰが立下り遷移したことを示すＴＤＣ９１４のＴＤＣ［０：７］が「１１００００００」のとき、下位バイナリ値Ｄ［０：３］を「１０００」として出力する。以降、ＴＤＣ［０：７］に含まれる「１」の数が増加する毎に下位バイナリ値Ｄ［０：３］を増加させ、ＴＤＣ［０：７］が「１１１１１１１１」のとき、下位バイナリ値Ｄ［０：３］を「１１１０」として出力する。

次いで、エンコーダ９１５は、図４で８／１６Ｔ_ckで示される時点でストップ信号ＳＴＯＰが立下り遷移したことを示すＴＤＣ９１４のＴＤＣ［０：７］が「０１１１１１１１」のとき、下位バイナリ値Ｄ［０：３］を「０００１」として出力する。エンコーダ９１５は、図４で９／１６Ｔ_ckで示される時点でストップ信号ＳＴＯＰが立下り遷移したことを示すＴＤＣ９１４のＴＤＣ［０：７］が「００１１１１１１」のとき、下位バイナリ値Ｄ［０：３］を「１００１」として出力する。以降、ＴＤＣ［０：７］に含まれる「０」の数が増加する毎に下位バイナリ値Ｄ［０：３］を増加させ、ＴＤＣ［０：７］が「００００００００」のとき、下位バイナリ値Ｄ［０：３］を「１１１１」として出力する。

図６に示すように、ＴＤＣ９１４のＴＤＣ［０：７］のＬＳＢであるＴＤＣ［０］が「１」のとき、エンコーダ９１５の第２ロジック部９３４及び第２マルチプレクサ９３２は、制御クロック信号ＣＮＴ＿ＣＬＫを通過させない。エンコーダ９１５の第４カウンタフリップフロップ９３８は、制御クロック信号ＣＮＴ＿ＣＬＫがｃｌｋ端子に入力されないので、下位バイナリ値Ｄ［０：３］のＭＳＢであるＤ［３］を「０」として出力する。また、ＴＤＣ９１４のＴＤＣ［０：７］のＬＳＢであるＴＤＣ［０］が「１」のとき、エンコーダ９１５の第１ロジック部９３３は、第１マルチプレクサ９３１の出力信号と制御クロック信号ＣＮＴ＿ＣＬＫとの倫理和を出力する。第１カウンタフリップフロップ９３５〜第３カウンタフリップフロップ９３７は、カウンタを構成し、第１マルチプレクサ９３１の出力信号と制御クロック信号ＣＮＴ＿ＣＬＫとの倫理和がｃｌｋ端子に入力される。

これから、エンコーダ９１５は、ＴＤＣ９１４のＴＤＣ［０：７］のＬＳＢが「１」のとき、下位バイナリ値Ｄ［３］を「０」として出力する。また、エンコーダ９１５は、ＴＤＣ［１：７］に含まれる「１」の数をカウントした数に対応するバイナリを下位バイナリ値Ｄ［０：２］として出力する。

図７に示すように、ＴＤＣ９１４のＴＤＣ［０：７］のＬＳＢであるＴＤＣ［０］が「０」のとき、エンコーダ９１５の第２ロジック部９３４及び第２マルチプレクサ９３２は、制御クロック信号ＣＮＴ＿ＣＬＫのパルスを通過させる。エンコーダ９１５の第４カウンタフリップフロップ９３８は、第２ロジック部９３４及び第２マルチプレクサ９３２を介して制御クロック信号ＣＮＴ＿ＣＬＫが入力されると、ＭＳＢである下位バイナリ値Ｄ［３］を「１」として出力する。また、ＴＤＣ９１４のＴＤＣ［０：７］のＬＳＢであるＴＤＣ［０］が「０」のとき、エンコーダ９１５の第１ロジック部９３３は、第１マルチプレクサ９３１の出力信号の反転信号と制御クロック信号ＣＮＴ＿ＣＬＫとの倫理和を出力する。第１カウンタフリップフロップ９３５〜第３カウンタフリップフロップ９３７は、第１マルチプレクサ９３１の出力信号の反転信号と制御クロック信号ＣＮＴ＿ＣＬＫとの倫理和がｃｌｋ端子に入力される。

これから、エンコーダ９１５は、ＴＤＣ９１４のＴＤＣ［０：７］のＬＳＢが「０」のとき、下位バイナリ値Ｄ［３］を「１」として出力する。また、エンコーダ９１５は、ＴＤＣ［１：７］に含まれる「０」の数をカウントした数に対応するバイナリを下位バイナリ値Ｄ［０：２］として出力する。

ＡＤ変換器９１０は、ＴＤＣ９１４及びバイナリ値変換回路により下位バイナリ値Ｄ［０：３］を生成することにより、カウンタによるカウント数を増加させることなく分解能を増加させることが可能である。

（バイナリ値変換回路の一例の課題）
しかしながら、バイナリ値変換回路９１６では、第１マルチプレクサ９３１がＴＤＣ９１４の第２ラッチ９２２〜第８ラッチ９２８のそれぞれの出力を選択するための８本のアドレス線ＥＢＳＥＬ［０：７］を配線する必要がある。さらに、第２マルチプレクサ９３２を制御する制御線ＴＤＣ＿ＭＳＢ＿ＣＴＲＬを配線する必要がある。これらの配線をするために配線領域を確保するため、ＡＤ変換器９１０は、サイズを小さくすることが容易ではないという課題がある。

また、バイナリ値変換回路９１６では、入力クロック信号ＣＫとは別に制御クロック信号ＣＮＴ＿ＣＬＫを別途用意する必要があるので、タイミング制御部４の構造が複雑になるという課題がある。

また、バイナリ値変換回路９１６では、第１ロジック部９３３及び第２ロジック部９３４の構造が複雑になるという課題がある。ＡＤ変換器９１０では、第２ラッチ９２２〜第８ラッチ９２８で構成されるカウンタによりＴＤＣ９１４の第２ラッチ９２２〜第８ラッチ９２８の出力に含まれる「０」又は「１」の数をカウントする。第１ロジック部９３３の動作で意図せずに第１カウンタフリップフロップ９３５〜第３カウンタフリップフロップ９３７で構成されるカウンタが動作することがないように構成するために、第１ロジック部９３３の論理回路は複雑になる。また、第２ロジック部９３４の動作で意図せずに第４カウンタフリップフロップ９３８の出力が変化することがないように構成するために、第２ロジック部９３４の論理回路は複雑になる。さらに、バイナリ値変換回路９１６では、第２ラッチ９２２〜第８ラッチ９２８の出力に含まれる「０」又は「１」の数をカウントする動作が必要になるため、バイナリ値変換動作が複数のクロック周期に亘り、動作時間が長くなる。

また、バイナリ値変換回路９１６では、ＣＤＳ動作のときに必要となる減算動作等を実行するときに、バイナリ値変換回路９１６と上位カウンタ９１３との間のデータの授受が複雑になるという課題がある。例えば、第１ロジック部９３３及び第２ロジック部９３４の動作により、減算動作等のためのデータの授受を行う場合、第１ロジック部９３３及び第２ロジック部９３４は更に複雑になる。

実施形態に係るバイナリ値変換回路は、このような課題を解決するものである。

（実施形態に係るバイナリ値変換回路、ＡＤ変換器、固体撮像装置の構造及び機能）
図８は、実施形態に係るバイナリ値変換回路を含む固体撮像装置の回路ブロック図である。

固体撮像装置１００は、画素アレイ部１と、垂直走査部２と、水平走査部３と、タイミング制御部４と、ＡＤ変換部５と、基準電圧発生部６と、信号処理部７とを有する。ＡＤ変換部５は、画素アレイ部１に配置された固体撮像素子のそれぞれの列に対応した配置された複数のＡＤ変換器１０を有する。垂直走査部２、水平走査部３、タイミング制御部４、ＡＤ変換部５、基準電圧発生部６及び信号処理部７は、画素アレイ部１から画素情報の読み出しを行う画素情報読み出し部を構成する。画素アレイ部１、垂直走査部２、水平走査部３、タイミング制御部４、基準電圧発生部６及び信号処理部７は、画素アレイ部９０１、垂直走査部９０２、水平走査部９０３、タイミング制御部９０４、基準電圧発生部９０６及び信号処理部９０７と同様の構成及び機能を有するので、ここでは詳細な説明は省略する。

図９は、ＡＤ変換器１０の内部回路ブロック図である。

複数のＡＤ変換器１０のそれぞれは、コンパレータ１１と、ＡＮＤ素子１２と、上位カウンタ１３と、ＴＤＣ１４と、エンコーダ１５と、下位ＣＤＳ回路１６と、制御回路１７とを有する。コンパレータ１１及びＡＮＤ素子１２のそれぞれは、コンパレータ９１１及びＡＮＤ素子９１２と同様の構成及び機能を有するので、ここでは詳細な説明は省略する。ＴＤＣ１４と、エンコーダ１５とは、ストップ信号ＳＴＯＰとクロック信号ＣＬＫ［０：７］との間のタイミング情報をバイナリ値に変更するバイナリ値変換回路１８を構成する。

図１０は、上位カウンタ１３の内部回路ブロック図である。

上位カウンタ１３は、桁上げマルチプレクサ２１と、状態遷移マルチプレクサ２２と、第１補数マルチプレクサ２３〜第７補数マルチプレクサ２９と、第１上位フリップフロップ３１〜第８上位フリップフロップ３８とを有する。第１選択信号ＳＥＬ０、第２選択信号ＳＥＬ１、信号制御信号ＣＴＲＬ＿ＳＩＧ及びクリア信号ＣＮＴ＿ＣＬＲは、制御回路１７から入力される。クロック信号ＣＫはＡＮＤ素子１２から入力され、桁上がり信号Ｃａｒｒｙは下位ＣＤＳ回路１６から入力される。

桁上げマルチプレクサ２１は、第１選択信号ＳＥＬ０に応じて、状態遷移マルチプレクサ２２の出力信号と、桁上がり信号Ｃａｒｒｙの何れか一方を選択的に出力する。状態遷移マルチプレクサ２２は、第２選択信号ＳＥＬ１に応じて、クロック信号ＣＫと、信号制御信号ＣＴＲＬ＿ＳＩＧの何れか一方を選択的に出力する。第１補数マルチプレクサ２３は、カウンタ制御信号ＣＮＴ＿ＣＴＲＬに応じて、第１上位フリップフロップ３１から入力される第１上位バイナリ値Ｄ［４］及び信号制御信号ＣＴＲＬ＿ＳＩＧの一方を第２上位フリップフロップ３２のＣＫ端子に出力する。以降同様に、第２補数マルチプレクサ２４〜第７補数マルチプレクサ２９のそれぞれは、カウンタ制御信号ＣＮＴ＿ＣＴＲＬに応じて、前段のフリップフロップから出力される上位バイナリと、信号制御信号ＣＴＲＬ＿ＳＩＧの何れか一方を選択的に後段のフリップフロップのＣＫ端子に出力する。

第１上位フリップフロップ３１は、桁上げマルチプレクサ２１からＣＫ端子に入力される信号が立上がり遷移することに応じて、Ｑ端子から反転信号を出力する。第２上位フリップフロップ３２〜第８上位フリップフロップ３８のそれぞれは、第１補数マルチプレクサ２３〜第７補数マルチプレクサ２９からＣＫ端子に入力される信号が立上がり遷移することに応じて、Ｑ端子から反転信号を出力する。第１上位フリップフロップ３１〜第８上位フリップフロップ３８はクリア信号ＣＮＴ＿ＣＬＲが入力されると、Ｑ端子から「０」を出力する。

上位カウンタ１３は、画素アレイ部１から入力されるアナログ信号をデジタル信号に変換する通常のＡＤ変換動作と、ＣＤＳ動作の２つの動作を実行する。上位カウンタ１３のＣＤＳ動作は、後に詳細に説明するので、ここでは、通常のＡＤ変換動作についてのみ説明する。

（上位カウンタ１３の通常のＡＤ変換動作）
図１１は、通常のＡＤ変換動作における上位カウンタ１３の状態を示す図である。

上位カウンタ１３の通常のＡＤ変換動作では、上位カウンタ１３は、クロック信号ＣＫをカウントするように制御回路１７によって設定される。すなわち、状態遷移マルチプレクサ２２はクロック信号ＣＫを桁上げマルチプレクサ２１に出力し、桁上げマルチプレクサ２１は状態遷移マルチプレクサ２２から入力されたクロック信号ＣＫを第１上位フリップフロップ３１のＣＫ端子に出力する。第１補数マルチプレクサ２３〜第７補数マルチプレクサ２９のそれぞれは、前段フリップフロップのＱ端子からの信号を後段のフリップフロップのＣＫ端子に出力する。上位カウンタ１３は、入力されるクロック信号ＣＫの数をカウントするカウンタ回路として機能する。

図１２は、ＴＤＣ１４及びエンコーダ１５で構成されるバイナリ値変換回路１８の内部回路ブロック図である。

ＴＤＣ１４は、第１下位ラッチ４１〜第８下位ラッチ４８を有する。第１下位ラッチ４１〜第８下位ラッチ４８のそれぞれの構成及び機能は、第１ラッチ９２１〜第８ラッチ９２８と同様なので、ここでは詳細な説明を省略する。

ＴＤＣ１４は、複数のクロック信号ＣＬＫ［０：７］と、第１レベルから第２レベルに遷移する遷移信号であるストップ信号ＳＴＯＰとが入力される。ＴＤＣ１４は、クロック信号ＣＬＫ［０：７］のエッジと、第１レベルから第２レベルにストップ信号ＳＴＯＰが遷移するタイミングの前後関係を示すＴＤＣ［０：７］を出力する。ＴＤＣ［０：７］は、第１下位ラッチ４１〜第８下位ラッチ４８のそれぞれから出力される一群の出力信号を、クロック信号ＣＬＫ［０：７］の位相の順序で配列した８ビットのバイナリ値である。

エンコーダ１５は、第１排他的論理和素子５１１〜第８排他的論理和素子５１８と、第１反転素子５２１〜第８反転素子５２８と、第１下位バイナリ値記憶部５３と、第２下位バイナリ値記憶部５４と、第３下位バイナリ値記憶部５５とを有する。また、エンコーダ１５は、第４下位バイナリ値反転素子５６を更に有する。第１下位バイナリ値記憶部５３は、第１１下位バイナリ値記憶素子５３１〜第１８下位バイナリ値記憶素子５３８を有する。第２下位バイナリ値記憶部５４は、第２１下位バイナリ値記憶素子５４１〜第２８下位バイナリ値記憶素子５４８を有する。第３下位バイナリ値記憶部５５は、第３１下位バイナリ値記憶素子５５１〜第３８下位バイナリ値記憶素子５５８を有する。

第１排他的論理和素子５１１は、第１下位ラッチ４１及び第２下位ラッチ４２のＱ端子からの出力信号が入力され、双方の出力信号が一致するときに「０」を出力し、双方の出力信号が相違するときに「１」を出力する。第２排他的論理和素子５１２は、第２下位ラッチ４２及び第３下位ラッチ４３のＱ端子からの出力信号が入力され、双方の出力信号が一致するときに「０」を出力し、双方の出力信号が相違するときに「１」を出力する。以下同様に、第３排他的論理和素子５１３〜第７排他的論理和素子５１７までは、隣接する２つの下位ラッチの出力信号が入力され、双方の出力信号が一致するときに「０」を出力し、双方の出力信号が相違するときに「１」を出力する。また、第８排他的論理和素子５１８は、第１下位ラッチ４１及び第８下位ラッチ４８のＱ端子からの出力信号が入力され、双方の出力信号が一致するときに「０」を出力し、双方の出力信号が相違するときに「１」を出力する。

第１排他的論理和素子５１１〜第７排他的論理和素子５１７のそれぞれは、隣接する２つの下位ラッチの出力信号が「０」〜「１」又は「１」〜「０」に遷移したときに「１」を出力する。第８排他的論理和素子５１８は、第１下位ラッチ４１及び第８下位ラッチ４８の出力信号が「０」又は「１」で一致したときに「０」を出力する。

第１反転素子５２１〜第８反転素子５２８のそれぞれは、第１排他的論理和素子５１１〜第８排他的論理和素子５１８のそれぞれの出力信号の反転信号を出力する。

第１１下位バイナリ値記憶素子５３１、第１３下位バイナリ値記憶素子５３３、第１５下位バイナリ値記憶素子５３５及び第１７下位バイナリ値記憶素子５３７のそれぞれは、ソースが接地されたｎＭＯＳトランジスタである。一方、第１２下位バイナリ値記憶素子５３２、第１４下位バイナリ値記憶素子５３４、第１６下位バイナリ値記憶素子５３６及び第１８下位バイナリ値記憶素子５３８のそれぞれは、ソースが電源電圧に接続されたｐＭＯＳトランジスタである。第１１下位バイナリ値記憶素子５３１のゲートは第１排他的論理和素子５１１の出力端子に接続され、第１２下位バイナリ値記憶素子５３２のゲートは第２反転素子５２２の出力端子に接続される。第１３下位バイナリ値記憶素子５３３のゲートは第３排他的論理和素子５１３の出力端子に接続され、第１４下位バイナリ値記憶素子５３４のゲートは第４反転素子５２４の出力端子に接続される。第１５下位バイナリ値記憶素子５３５のゲートは第５排他的論理和素子５１５の出力端子に接続され、第１６下位バイナリ値記憶素子５３６のゲートは第６反転素子５２６の出力端子に接続される。第１７下位バイナリ値記憶素子５３７のゲートは第７排他的論理和素子５１７の出力端子に接続され、第１８下位バイナリ値記憶素子５３８のゲートは第８反転素子５２８の出力端子に接続される。第１１下位バイナリ値記憶素子５３１〜第１８下位バイナリ値記憶素子５３８のドレインは共に接続され、下位バイナリ値Ｄ［０］を出力する。

第２１下位バイナリ値記憶素子５４１、第２２下位バイナリ値記憶素子５４２、第２５下位バイナリ値記憶素子５４５及び第２６下位バイナリ値記憶素子５４６のそれぞれは、ソースが接地されたｎＭＯＳトランジスタである。一方、第２３下位バイナリ値記憶素子５４３、第２４下位バイナリ値記憶素子５４４、第２７下位バイナリ値記憶素子５４７及び第２８下位バイナリ値記憶素子５４８のそれぞれは、ソースが電源電圧に接続されたｐＭＯＳトランジスタである。第２１下位バイナリ値記憶素子５４１のゲートは第１排他的論理和素子５１１の出力端子に接続され、第２２下位バイナリ値記憶素子５４２のゲートは第２排他的論理和素子５１２の出力端子に接続される。第２３下位バイナリ値記憶素子５４３のゲートは第３反転素子５２３の出力端子に接続され、第２４下位バイナリ値記憶素子５４４のゲートは第４反転素子５２４の出力端子に接続される。第２５下位バイナリ値記憶素子５４５のゲートは第５排他的論理和素子５１５の出力端子に接続され、第２６下位バイナリ値記憶素子５４６のゲートは第６排他的論理和素子５１６の出力端子に接続される。第２７下位バイナリ値記憶素子５４７のゲートは第７反転素子５２７の出力端子の出力端子に接続され、第２８下位バイナリ値記憶素子５４８のゲートは第８反転素子５２８の出力端子に接続される。第２１下位バイナリ値記憶素子５４１〜第２８下位バイナリ値記憶素子５４８のドレインは共に接続され、下位バイナリ値Ｄ［１］を出力する。

第３１下位バイナリ値記憶素子５５１、第３２下位バイナリ値記憶素子５５２、第３３下位バイナリ値記憶素子５５３及び第３４下位バイナリ値記憶素子５５４のそれぞれは、ソースが接地されたｎＭＯＳトランジスタである。一方、第３５下位バイナリ値記憶素子５５５、第３６下位バイナリ値記憶素子５５６、第３７下位バイナリ値記憶素子５５７及び第３８下位バイナリ値記憶素子５５８のそれぞれは、ソースが電源電圧に接続されたｐＭＯＳトランジスタである。第３１下位バイナリ値記憶素子５５１のゲートは第１排他的論理和素子５１１の出力端子に接続され、第３２下位バイナリ値記憶素子５５２のゲートは第２排他的論理和素子５１２の出力端子に接続される。第３３下位バイナリ値記憶素子５５３のゲートは第３排他的論理和素子５１３の出力端子に接続され、第３４下位バイナリ値記憶素子５５４のゲートは第４排他的論理和素子５１４の出力端子に接続される。第３５下位バイナリ値記憶素子５５５のゲートは第５反転素子５２５の出力端子に接続され、第３６下位バイナリ値記憶素子５５６のゲートは第６反転素子５２６の出力端子に接続される。第３７下位バイナリ値記憶素子５５７のゲートは第７反転素子５２７の出力端子の出力端子に接続され、第３８下位バイナリ値記憶素子５５８のゲートは第８反転素子５２８の出力端子に接続される。第３１下位バイナリ値記憶素子５５１〜第３８下位バイナリ値記憶素子５５８のドレインは共に接続され、下位バイナリ値Ｄ［２］を出力する。

第１排他的論理和素子５１１〜第８排他的論理和素子５１８及び第１反転素子５２１〜第８反転素子５２８は、ＴＤＣ１４から入力されるＴＤＣ［０：７］に基づいて複数のバイナリ値Ｄ［０：２］の何れか１つを選択する選択回路を構成する。第１下位バイナリ値記憶部５３、第２下位バイナリ値記憶部５４及び第３下位バイナリ値記憶部５５は、複数の３ビットのバイナリ値Ｄ［０：２］を記憶するバイナリ値記憶回路を構成する。第１排他的論理和素子５１１〜第７排他的論理和素子５１７及び第１反転素子５２１〜第７反転素子５２７のそれぞれは、ＴＤＣ［０：７］の隣接する２つのビットが入力され、入力される２つのビットが相違するときに、バイナリ値の何れか１つを選択する。第８排他的論理和素子５１８及び第８反転素子５２８は、ＴＤＣ［０：７］の最上位ビットと最下位ビットとが入力され、入力される２つのビットが一致するときに、バイナリ値Ｄ［０：２］の他の１つを選択する。

図１３は、エンコーダ１５に入力される変形サーモコードと、エンコーダ１５から出力される４ビットの下位バイナリ値Ｄ［０：３］との関係を示す図である。

第１排他的論理和素子５１１の出力信号は、ＴＤＣ［０：７］が「１０００００００」及び「０１１１１１１１」のときに「１」となり、ＭＳＢを除く下位バイナリ値Ｄ［０：２］は「０００」になる。第２排他的論理和素子５１２の出力信号は、ＴＤＣ［０：７］が「１１００００００」及び「００１１１１１１」のときに「１」となり、ＭＳＢを除く下位バイナリ値Ｄ［０：２］は「１００」になる。以下同様に、第３排他的論理和素子５１３〜第７排他的論理和素子５１７の出力信号は、ＴＤＣ［０：７］が遷移するタイミングに応じて「１」になり、下位バイナリ値Ｄ［０：２］はＴＤＣ［０：７］が遷移するタイミングに応じて変化する。下位バイナリ値Ｄ［０：２］は、第１排他的論理和素子５１１〜第７排他的論理和素子５１７が「１」を出力することに応じて「０００」〜「０１１」まで変化する。また、第８排他的論理和素子５１８の出力信号は、ＴＤＣ［０：７］が「１１１１１１１１」及び「００００００００」のときに「０」となり、ＭＳＢを除く下位バイナリ値Ｄ［０：２］は「１１１」になる。

エンコーダ１５は、ストップ信号ＳＴＯＰが「１」から「０」に遷移する時を示す下位バイナリ値Ｄ［０：２］がストップ信号ＳＴＯＰが「０」から「１」に遷移する時を示す下位バイナリ値Ｄ［０：２］がＭＳＢを除き同一であることを利用する。例えば、第１排他的論理和素子５１１は、ＴＤＣ［０］とＴＤＣ［１］が相違するときのみに「１」を出力しそれ以外では「０」を出力する。同様に、第２排他的論理和素子５１２〜第７排他的論理和素子５１７のそれぞれは、接続される２つラッチに入力されるＴＤＣ［０：７］が相違するときのみに「１」を出力しそれ以外では「０」を出力する。また、第８排他的論理和素子５１８は、ＴＤＣ［０］とＴＤＣ［８］が一致するときのみに「０」を出力する。

エンコーダ１５では、下位バイナリ値のＭＳＢである第４下位バイナリ値Ｄ［３］は、ＴＤＣ［０］を第４下位バイナリ値反転素子５６で反転させたビット／ＴＤＣ［０］を使用する。

（バイナリ値変換回路１８の作用効果）
バイナリ値変換回路１８は、第１下位ラッチ４１の出力信号の反転信号と、第１下位ラッチ４１〜第８下位ラッチ４８の何れか２つの出力信号に応じて選択されたバイナリ値とにより下位バイナリ値Ｄ［０：３］を規定する。下位バイナリ値Ｄ［３］は第４下位バイナリ値反転素子５６の出力信号であり、下位バイナリ値Ｄ［０：２］はＭＯＳトランジスタで構成されたＲＯＭであるので、エンコーダ１５は、回路構成が非常に簡単になる。このため、バイナリ値変換回路１８は、サイズを小さくすることができると共に単一のクロック信号でバイナリ変換が可能になる。

また、バイナリ値変換回路１８は、バイナリ値を変換するためのカウンタ回路を必要としないので、単一のクロック周期で、バイナリ値を変換することができる。また、バイナリ値変換回路１８は、ＲＯＭ構造の第１下位バイナリ値記憶部５３〜第３下位バイナリ値記憶部５５に記憶された値を読み出して下位バイナリ値Ｄ［０：２］を決定するので、簡明な制御回路で動作が可能である。

また、バイナリ値変換回路１８は、第１排他的論理和素子５１１〜第７排他的論理和素子５１７が検出したストップ信号ＳＴＯＰの遷移タイミングに応じて下位バイナリ値Ｄ［０：２］を決定する。バイナリ値変換回路１８は、ＴＤＣ［０：７］に含まれる「１」及び「０」の数に応じて下位バイナリ値Ｄ［０：２］を決定するように記憶素子を配置する場合と比べて、記憶素子の数を半分にすることができる。すなわち、バイナリ値変換回路１８は、２つのＴＤＣ［０：７］でＬＳＢであるＴＤＣ［０］のみが相違する場合、変換されたＤ［０：３］がＭＳＢであるＤ［３］のみが相違し、Ｄ［０：２］が同一になることを利用することにより記憶素子の数を半分にしている。

また、バイナリ値変換回路１８では、エンコーダ１５から下位バイナリ値Ｄ［０：２］を出力する間、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが同時にオンするなどして電源電圧から接地に貫通電流が流れる経路が形成されることはない。バイナリ値変換回路１８では、下位バイナリ値Ｄ［０：２］の出力時に、貫通電流が流れないので、消費電力を低く抑えることができる。

（下位ＣＤＳ回路１６の構成、機能及び動作）
図１４は、下位ＣＤＳ回路１６の内部回路ブロック図である。

下位ＣＤＳ回路１６は、出力選択回路６１と、リセットレジスタ６２と、信号レジスタ６３と、加算器６４とを有する。出力選択回路６１は、制御回路１７から入力される選択信号ｓｅｌｅｃｔに応じて、エンコーダ１５から入力される下位バイナリ値Ｄ［０：３］をリセットレジスタ６２又は信号レジスタ６３の何れかに出力する。リセットレジスタ６２は、出力選択回路６１を介して入力されるリセット値を示す下位バイナリ値Ｄ［０：３］の補数を記憶する。なお、本明細書で「補数」というとき、特に断りがない限り、バイナリ値を反転させた、いわゆる１の補数をいう。信号レジスタ６３は、出力選択回路６１を介して入力される信号値を示す下位バイナリ値Ｄ［０：３］を記憶する。リセットレジスタ６２及び信号レジスタ６３は、制御回路１７からリセット信号ｒｅｓｅｔが入力されると、記憶する値を「０」にする。加算器６４は、リセットレジスタ６２に記憶される値と、信号レジスタ６３に記憶される値とを加算してＣＤＳ動作がされた下位バイナリ値Ｄ［０：３］と桁上がり信号Ｃａｒｒｙを出力する。

図１５は、下位ＣＤＳ回路１６の動作を示す図であり、図１５（ａ）は第１下位状態を示す図であり、図１５（ｂ）は第１下位状態に続く第２下位状態を示す図であり、図１５（ｃ）は第２下位状態に続く第３下位状態を示す図である。

まず、図１５（ａ）に示すように、下位ＣＤＳ回路１６は、制御回路１７からリセット信号ｒｅｓｅｔが入力されることに応じて、リセットレジスタ６２及び信号レジスタ６３に記憶される値を「０」にする。次いで、図１５（ｂ）に示すように、下位ＣＤＳ回路１６は、リセットを示す下位バイナリ値Ｄ［０：３］がエンコーダ１５から入力されると共に、制御回路１７からリセットレジスタ６２を選択することを示す選択信号ｓｅｌｅｃｔが入力される。下位ＣＤＳ回路１６は、エンコーダ１５から入力されたリセットを示す下位バイナリ値Ｄ［０：３］の補数をリセットレジスタ６２に記憶する。次いで、図１５（ｃ）に示すように、下位ＣＤＳ回路１６は、信号を示す下位バイナリ値Ｄ［０：３］がエンコーダ１５から入力されると共に、制御回路１７から信号レジスタ６３を選択することを示す選択信号ｓｅｌｅｃｔが入力される。下位ＣＤＳ回路１６は、エンコーダ１５から入力された信号を示す下位バイナリ値Ｄ［０：３］をリセットレジスタ６２に記憶する。加算器６４は、リセットレジスタ６２に記憶されたリセットを示す下位バイナリ値Ｄ［０：３］の補数と、信号レジスタ６３に記憶された信号を示す下位バイナリ値Ｄ［０：３］とを加算する。加算器６４は、リセットを示す下位バイナリ値Ｄ［０：３］の補数と信号を示す下位バイナリ値Ｄ［０：３］とを加算することにより、信号を示す下位バイナリ値Ｄ［０：３］からリセットを示す下位バイナリ値Ｄ［０：３］を減算する。加算器６４は、リセットを示す下位バイナリ値Ｄ［０：３］の補数と信号を示す下位バイナリ値Ｄ［０：３］との加算値であるＣＤＳ動作がされた下位バイナリ値Ｄ［０：３］を出力すると共に、桁上がり信号Ｃａｒｒｙを上位カウンタ１３に出力する。

（上位カウンタ１３のＣＤＳ動作）
図１６は上位カウンタ１３のＣＤＳ動作を示すフローチャートである。図１７は上位カウンタ１３のＣＤＳ動作を示す図であり、図１７（ａ）は第１上位状態を示し、図１７（ｂ）は第１上位状態に続く第２上位状態を示す。図１８は上位カウンタ１３のＣＤＳ動作を示す図であり、図１８（ａ）は第２上位状態に続く第３上位状態を示し、図１８（ｂ）は第３上位状態に続く第４上位状態を示す。図１９は上位カウンタ１３のＣＤＳ動作を示す図であり、図１９（ａ）は第４上位状態に続く第５上位状態を示し、図１９（ｂ）は第５上位状態に続く第６上位状態を示す。

まず、ＣＤＳ動作の前に、第１上位フリップフロップ３１〜第８上位フリップフロップ３８は、クリア信号ＣＮＴ＿ＣＬＲが入力されて、第１上位フリップフロップ３１〜第８上位フリップフロップ３８がリセットされる。次いで、上位カウンタ１３は、リセットを示す上位バイナリ値Ｄ［４：１１］をカウントする（Ｓ１０１）。このとき、制御回路１７は、図１７（ａ）に示すように、クロック信号ＣＫをカウントするように上位カウンタ１３を設定する。クロック信号ＣＫをカウントするように上位カウンタ１３を設定する場合については、図１１を参照して既に説明しているので、ここでは詳細な説明は省略する。

次いで、制御回路１７は、信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させる（Ｓ１０２）。このとき、制御回路１７は、図１７（ｂ）に示すように、信号制御信号ＣＴＲＬ＿ＳＩＧを選択するように状態遷移マルチプレクサ２２を制御すると共に、信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させる。信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させると、第１上位フリップフロップ３１のＣＫ端子に入力させる信号が立上り遷移して、上位カウンタ１３はカウント動作が１つ進む。また、上位フリップフロップ３１のＣＫ端子は、「１」が入力された状態になる。上位フリップフロップ３１のＣＫ端子に「１」が入力された状態になると、桁上げマルチプレクサ２１を介して何らかの事由で「０」から「１」に遷移する信号がＣＫ端子に入力した場合でも、上位フリップフロップ３１はカウント動作しない。したがって、上位カウンタ１３は、信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させることにより、信号制御信号ＣＴＲＬ＿ＳＩＧの予期せぬ遷移による誤動作の発生を防止することができる。

次いで、制御回路１７は、カウントされたリセットを示す上位バイナリ値Ｄ［４：１１］を補数にする（Ｓ１０３）。このとき、制御回路１７は、図１８（ａ）に示すように、信号制御信号ＣＴＲＬ＿ＳＩＧを選択するように状態遷移マルチプレクサ２２及び第１補数マルチプレクサ２３〜第７補数マルチプレクサ２９を制御する。そして、制御回路１７は、信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させる。信号制御信号ＣＴＲＬ＿ＳＩＧを立上り遷移させると、第１上位フリップフロップ３１〜第８上位フリップフロップ３８のＣＫ端子に入力させる信号が立上り遷移して、第１上位フリップフロップ３１〜第８上位フリップフロップ３８の出力信号が反転する。第１上位フリップフロップ３１〜第８上位フリップフロップ３８の出力信号が反転するので、上位カウンタ１３は、リセットを示す上位バイナリ値Ｄ［４：１１］の補数を記憶することになる。

次いで、上位カウンタ１３は、信号を示す上位バイナリ値Ｄ［４：１１］をカウントする（Ｓ１０４）。このとき、制御回路１７は、図１８（ｂ）に示すように、クロック信号ＣＫをカウントするように上位カウンタ１３を設定する。クロック信号ＣＫをカウントするように上位カウンタ１３を設定する場合については、図１１を参照して既に説明しているので、ここでは詳細な説明は省略する。

Ｓ１０４の動作により、上位カウンタ１３は、リセットを示す上位バイナリ値Ｄ［４：１１］の補数が記憶された第１上位フリップフロップ３１〜第８上位フリップフロップ３８に、信号を示す上位バイナリ値Ｄ［４：１１］をカウントする。これにより、上位カウンタ１３は、信号を示す上位バイナリ値Ｄ［４：１１］からリセットを示す上位バイナリ値Ｄ［４：１１］を減算する動作を実行する。

次いで、制御回路１７は、信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させる（Ｓ１０５）。このとき、制御回路１７は、図１９（ａ）に示すように、信号制御信号ＣＴＲＬ＿ＳＩＧを選択するように状態遷移マルチプレクサ２２を制御すると共に、信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させる。信号制御信号ＣＴＲＬ＿ＳＩＧを「０」から「１」に遷移させるように上位カウンタ１３を設定する場合については、図１７（ｂ）を参照して既に説明しているので、ここでは詳細な説明は省略する。

そして、制御回路１７は、桁上がり信号Ｃａｒｒｙを加算する（Ｓ１０５）。このとき、制御回路１７は、図１９（ｂ）に示すように、桁上がり信号Ｃａｒｒｙを選択するように桁上げマルチプレクサ２１を制御して、上位カウンタ１３の桁上げ端子と下位ＣＤＳ回路１６の桁上げ端子とを接続する。下位ＣＤＳ回路１６の桁上がり信号Ｃａｒｒｙが「１」のとき、上位カウンタ１３と下位ＣＤＳ回路１６とが接続されたときに、桁上げマルチプレクサ２１を介して第１上位フリップフロップ３１のＣＫ端子に入力される信号が立上がり遷移する。

以上、下位ＣＤＳ回路１６及び上位カウンタ１３のＣＤＳ動作について、説明した。ＡＤ変換器１０のＣＤＳ動作では、リセットを示す下位バイナリ値Ｄ［０：３］及び上位バイナリ値Ｄ［４：１１］の１の補数を使用すること、及びＳ１０２及びＳ１０３のカウント動作により、オフセットが生じる。ＡＤ変換器１０のＣＤＳ動作で生じたオフセットは、信号処理部７により適切に処理される。

（ＡＤ変換器１０のＣＤＳ動作による作用効果）
ＡＤ変換器１０では、下位ＣＤＳ回路１６の加算器６４から出力される桁上がり信号Ｃａｒｒｙを上位カウンタのクロック信号として使用するため、レジスタ及び加算器等の簡単な回路で下位カウンタのＣＤＳ動作の桁上がりを示す桁上がり信号を生成できる。また、下位ＣＤＳ回路１６は、アップカウンタ及びダウンカウンタ等の制御を要しないため、ＣＤＳ動作の制御が容易である。また、下位ＣＤＳ回路１６は、組み合わせ回路で実現できる加算器で桁上がり信号を生成できるので、単一のクロック周期で桁上がり信号を生成できる。

また、ＡＤ変換器１０では、上位カウンタ１３は、カウントしたリセットを示す上位バイナリ値Ｄ［４：１１］を、状態遷移マルチプレクサ２２及び第１補数マルチプレクサ２３〜第７補数マルチプレクサ２９を使用して補数にする。次いで、上位カウンタ１３は、信号を示す上位バイナリ値Ｄ［４：１１］をカウントする。ＡＤ変換器１０では、補数にしたリセットを示す上位バイナリ値Ｄ［４：１１］を使用することで、ダウンカウンタを使用せずにアップカウンタのみでＣＤＳ動作を実現している。

（実施形態に係るＡＤ変換器の変形例）
ＡＤ変換器１０では、入力クロック信号ＣＫ_inは第１クロック信号ＣＬＫ［０］とは別にタイミング制御部４から入力されるが、入力クロック信号ＣＫ_inは、第１クロック信号ＣＬＫ［０］と同一のクロック信号を使用してもよい。第１クロック信号ＣＬＫ［０］及び入力クロック信号ＣＫ_inに入力して同一のクロック信号を使用することにより、上位カウンタ１３とＴＤＣ１４との間の同期が容易になる。また、ＡＤ変換器１０では、上位カウンタ１３に入力されるクロック信号ＣＫは、ＡＮＤ素子１２により生成されるが、上位カウンタ１３に入力されるクロック信号ＣＫは、ＴＤＣ１４の第１下位ラッチ４１の出力信号を整形した信号にしてもよい。クロック信号ＣＫとして第１下位ラッチ４１の出力信号を使用することにより、ＡＮＤ素子１２を省略することができる。

１ 画素アレイ部
５ ＡＤ変換部
６ 基準電圧発生部
１０ ＡＤ変換器
１１ コンパレータ
１３ 上位カウンタ
１４ ＴＤＣ（位相検出回路）
１５ エンコーダ
１６ 下位ＣＤＳ回路
１７ 制御回路
１８ バイナリ値変換回路

Claims (12)

1. 周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、第１レベルから第２レベルに遷移する遷移信号とが入力され、前記複数のクロック信号のエッジと、前記第１レベルから前記第２レベルに前記遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を出力する位相検出回路と、
   複数のバイナリ値を記憶するバイナリ値記憶回路と、前記第１バイナリ値に基づいて前記複数のバイナリ値の何れか１つを選択する選択回路とを有するエンコーダと、を有し、
   前記第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第１バイナリ値に基づいて選択された前記複数のバイナリ値の何れか１つを前記最上位ビットの１ビット下位のビットから最下位ビットとする第２バイナリ値を出力する、ことを特徴とするバイナリ値変換回路。
2. 前記位相検出回路は、それぞれが前記複数のクロック信号の何れか１つのエッジと前記第１レベルから前記第２レベルに前記遷移信号が遷移するタイミングとの前後関係に応じた１ビットの出力信号を出力する第１ラッチ回路から第２ⁿラッチ回路までの２ⁿ個のラッチ回路を有し、前記２ⁿ個のラッチ回路のそれぞれが出力する一群の出力信号を、それぞれが対応する前記クロック信号の位相の順序で配列して、２ⁿビットの前記第１バイナリ値として出力し、
   前記選択回路は、２ⁿ個の選択素子を有し、
   前記２ⁿ個の選択素子のうち、（２ⁿ−１）個は、前記第１バイナリ値の隣接する２つのビットが入力され、入力される２つのビットが相違するときに、ｎビットの前記複数のバイナリ値の何れか１つを選択し、
   前記２ⁿ個のタイミング検出信号素子の他の１つは、前記第１バイナリ値の最上位ビットと最下位ビットとが入力され、入力される２つのビットが一致するときに、ｎビットの前記複数のバイナリ値の他の１つを選択する、請求項１に記載のバイナリ値変換回路。
3. 前記バイナリ値記憶回路は、
   前記第１バイナリ値の最下位ビットが「１」のときに、前記第１バイナリ値の最下位ビットの１ビット上位のビットから最上位ビットまでに含まれる「１」の数を示すｎビットのバイナリ値を前記選択回路の選択に応じて出力し、
   前記第１バイナリ値の最下位ビットが「０」のときに、前記第１バイナリ値の最下位ビットの１ビット上位のビットから最上位ビットまでに含まれる「０」の数を示すｎビットのバイナリ値を前記選択回路の選択に応じて出力する、請求項２に記載のバイナリ値変換回路。
4. 周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、第１レベルから第２レベルに遷移する遷移信号とが入力され、前記複数のクロック信号のエッジと、前記第１レベルから前記第２レベルに前記遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を生成し、
   前記第１バイナリ値に基づいて、バイナリ値記憶回路に記憶された複数のバイナリ値の何れか１つを選択し、
   前記第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第１バイナリ値に基づいて選択された前記複数のバイナリ値の何れか１つを前記最上位ビットの１ビット下位のビットから最下位ビットとする第２バイナリ値を出力する、
   ことを含むことを特徴とするバイナリ値変換方法。
5. 時間の経過に応じて電圧が線形に変化する参照電圧と入力電圧とを比較するコンパレータと、
   周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、前記コンパレータの比較結果の変化に応じて第１レベルから第２レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、
   前記複数のクロック信号のエッジと、前記第１レベルから前記第２レベルに前記遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を出力する位相検出回路と、
   複数のバイナリ値を記憶するバイナリ値記憶回路と、前記第１バイナリ値に基づいて前記複数のバイナリ値の何れか１つを選択する選択回路とを有するエンコーダと、を有し、
   前記第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第１バイナリ値に基づいて選択された前記複数のバイナリ値の何れか１つを前記最上位ビットの１ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、
   を有することを特徴とするＡＤ変換器。
6. 前記下位バイナリ値が入力される下位ＣＤＳ回路であって、
   第１入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第１下位バイナリ値の補数を記憶する第１レジスタと、
   前記第１入力電圧と相違する第２入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第２下位バイナリ値を記憶する第２レジスタと、
   前記第１レジスタに記憶された前記第１下位バイナリ値の補数と、前記第２レジスタに記憶された前記第２下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位ＣＤＳ回路を更に有する、請求項５に記載のＡＤ変換器。
7. 前記参照電圧が入力されてから前記コンパレータの比較結果が変化するまでの時間を、前記複数のクロック信号と同一の周期を有する上位クロック信号でカウントして上位バイナリ値を生成する上位カウンタであって、
   前記第１入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記上位バイナリ値である第１上位バイナリ値の補数と、前記第２入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記上位バイナリ値である第２上位バイナリ値とを加算可能な上位カウンタを更に有する、請求項６に記載のＡＤ変換器。
8. 上位カウンタは、
   前記上位バイナリ値のそれぞれのビットを出力する複数の上位フリップフロップ回路と、
   前記複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、前記上位クロック信号が一方の入力端子に入力され、前記複数の上位フリップフロップ回路の初段を１カウント進ませる補数信号が他方の入力端子に入力され、前記上位クロック信号の数をカウントするときは、前記一方の入力端子に入力された信号を前記初段の上位フリップフロップ回路に出力し、前記第１上位バイナリ値の補数を演算するときは、前記他方の入力端子に入力された信号を前記複数の上位フリップフロップ回路の初段に出力する状態遷移マルチプレクサと、
   それぞれが複数の上位フリップフロップ回路の隣接するビットを出力する何れか２つの上位フリップフロップ回路の間に配置され、前段の上位フリップフロップ回路の出力信号が一方の入力端子に入力され、後段の上位フリップフロップ回路を１カウント進ませる補数信号が他方の入力端子に入力され、前記上位クロック信号の数をカウントするときは、前記一方の入力端子に入力された信号を後段のフリップフロップ回路に出力し、前記第１上位バイナリ値の補数を演算するときは、前記他方の入力端子に入力された信号を後段のフリップフロップ回路に出力する複数の補数マルチプレクサと、を有する、請求項７に記載のＡＤ変換器。
9. 前記上位カウンタは、
   前記複数の上位フリップフロップ回路の初段の上位フリップフロップ回路の前段に配置され、前記上位クロック信号が一方の入力端子に入力され、前記桁上がり信号が他方の入力端子に入力され、前記上位クロック信号の数をカウントするときは、前記一方の入力端子に入力された信号を前記初段の上位フリップフロップ回路に出力し、前記下位ＣＤＳ回路からの桁上がりを加算するときは、前記他方の入力端子に入力された信号を前記初段の上位フリップフロップ回路に出力する桁上げマルチプレクサを更に有する、請求項７又は８に記載のＡＤ変換器。
10. 前記複数の上位フリップフロップ回路の初段のフリップフロップ回路の出力信号は、前記状態遷移マルチプレクサを介して前記上位信号が第１クロックレベルから前記第１クロックレベルと相違する第２クロックレベルに遷移することに応じて変化し、
    前記状態遷移マルチプレクサは、前記上位カウンタが前記第１上位バイナリ値及び前記第２上位バイナリ値をカウントした後に、前記他方の入力端子から入力された前記第２クロックレベルの信号を出力する、請求項８に記載のＡＤ変換器。
11. 時間の経過に応じて電圧が線形に変化するランプ波形の参照電圧と入力電圧とを比較するコンパレータと、
    周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、前記コンパレータの比較結果の変化に応じて第１レベルから第２レベルに遷移する遷移信号とが入力され、前記複数のクロック信号のエッジと、前記第１レベルから前記第２レベルに前記遷移信号が遷移するタイミングの前後関係に基づいて下位バイナリ値を生成するバイナリ値変換回路と、
    前記下位バイナリ値が入力される下位ＣＤＳ回路であって、
    第１入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第１下位バイナリ値の補数を記憶する第１レジスタと、
    前記第１入力電圧と相違する第２入力電圧が前記入力電圧として前記コンパレータに入力されたときの前記下位バイナリ値である第２下位バイナリ値を記憶する第２レジスタと、
    前記第１レジスタに記憶された前記第１下位バイナリ値の補数と、前記第２レジスタに記憶された前記第２下位バイナリ値とを加算して、加算結果を示すバイナリ値と、桁上がりを示す桁上がり信号を出力する加算器とを有する下位ＣＤＳ回路と、
    を有することを特徴とするＡＤ変換器。
12. 光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
    前記画素アレイ部から画素情報の読み出しを行う画素情報読み出し部と、を有し、
    前記画素情報読み出し部は、
    時間の経過に応じて電圧が線形に変化するランプ波形の参照電圧と入力電圧とを比較するコンパレータと、
    周期が同一であり且つ互いに位相が相違するエッジを有する複数のクロック信号と、前記コンパレータの比較結果の変化に応じて第１レベルから第２レベルに遷移する遷移信号とが入力されるバイナリ値変換回路であって、
    前記複数のクロック信号のエッジと、前記第１レベルから前記第２レベルに前記遷移信号が遷移するタイミングの前後関係を示す第１バイナリ値を出力する位相検出回路と、
    複数のバイナリ値を記憶するバイナリ値記憶回路と、前記第１バイナリ値に基づいて前記複数のバイナリ値の何れか１つを選択する選択回路とを有するエンコーダと、を有し、
    前記第１バイナリ値の最下位ビットを反転させた反転ビットを最上位ビットとし且つ前記第１バイナリ値に基づいて選択された前記複数のバイナリ値の何れか１つを前記最上位ビットの１ビット下位のビットから最下位ビットとする下位バイナリ値を出力するバイナリ値変換回路と、を有するＡＤ変換器
    を有することを特徴とする固体撮像装置。

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