以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子をデバイスとして使用した場合を例に説明する。また、CMOS撮像素子は、全ての画素がNMOSあるいはPMOSよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはMOS型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
<固体撮像装置の構成>
図1は、本発明に係る半導体装置の一実施形態であるCMOS固体撮像装置(CMOSイメージセンサ)の概略構成図である。なお、このCMOS固体撮像装置は、電子機器の一態様でもある。
固体撮像装置1は、入射光量に応じた信号を出力する受光素子(電荷生成部の一例)を含む複数個の画素が行および列に配列された(すなわち2次元マトリクス状の)画素部を有し、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling
;相関2重サンプリング)処理機能部やデジタル変換部(ADC;Analog Digital Converter)などが列並列に設けられているものである。
“列並列にCDS処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線19に対して実質的に並列に複数のCDS処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部(撮像部)10に対して列方向の一方の端縁側(図の下側に配されている出力側)にのみ配されている形態のものであってもよいし、画素部10に対して列方向の一方の端縁側(図の下側に配されている出力側)とその反対側である他方の端縁側(図の上側)に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査(水平走査)を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にCDS処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、CDS処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数(たとえば2つ分)の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態や、N本おき(Nは正の整数;間にN−1本を配する)のN本分の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線19(垂直列)が1つのCDS処理機能部やデジタル変換部を共通に使用する構成となるので、画素部10側から供給される複数列分の画素信号を1つのCDS処理機能部やデジタル変換部に供給する切替回路(スイッチ)を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。
何れにしても、複数の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて1行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で1つのCDS処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路(スイッチ)が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図1に示すように、固体撮像装置1は、画素形状が概ね正方状の複数の単位画素3が行および列(つまり正方格子状)に配列された画素部(撮像部)10と、画素部10の外側に設けられた駆動制御部7と、カラム処理部26と、カラム処理部26にAD変換用の参照電圧を供給する参照信号生成部27と、出力回路28とを備えている。
なお、カラム処理部26の前段または後段には、必要に応じて信号増幅機能を持つAGC(Auto Gain Control) 回路などをカラム処理部26と同一の半導体領域に設けることも可能である。カラム処理部26の前段でAGCを行なう場合にはアナログ増幅、カラム処理部26の後段でAGCを行なう場合にはデジタル増幅となる。nビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。
駆動制御部7は、画素部10の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部7としては、列アドレスや列走査を制御する水平走査回路(列走査回路)12と、行アドレスや行走査を制御する垂直走査回路(行走査回路)14と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部20とを備えている。
なお、図中、通信・タイミング制御部20の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部23を設けるようにしてもよい。通信・タイミング制御部20は、端子5aを介して入力される入力ロック(マスタークロック)CLK0やクロック変換部23で生成された高速クロックに基づいて内部クロックを生成する。
クロック変換部23で生成された高速クロックを源とする信号を用いることで、AD変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部26から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データD1を出力することもできる。こうすることで、AD変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。
クロック変換部23は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部23は、通信・タイミング制御部20から低速クロックCLK2を受け取り、それを元にして2倍以上高い周波数のクロックを生成する。クロック変換部23の逓倍回路としては、k1を低速クロックCLK2の周波数の倍数としたときk1逓倍回路を設ければよく、周知の様々な回路を利用することができる。
図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置されて画素部10が構成される。この単位画素3は、典型的には、受光素子(電荷生成部)としてのフォトダイオードと、増幅用の半導体素子(たとえばトランジスタ)を有する画素内アンプとから構成される。
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な4つのトランジスタからなる構成のものを使用することができる。
あるいは、特許第2708455号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線(DRN)に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線(TRF)を介して走査される読出選択用トランジスタ(転送ゲート部)を有する、3つのトランジスタからなる構成のものを使用することもできる。
画素部10は、画像を取り込む有効領域である有効画像領域(有効部)の他に、光学的黒を与える基準画素領域が、有効画像領域の周囲に配されて構成される。一例としては、垂直列方向の上下に数行(たとえば1〜10行)分の光学的黒を与える基準画素が配列され、また、有効画像領域10aを含む水平行における左右に数画素〜数10画素(たとえば3〜40画素)分の光学的黒を与える基準画素が配列される。
光学的黒を与える基準画素は、その受光面側が、フォトダイオードなどからなる電荷生成部に光が入らないように、遮光される。この基準画素からの画素信号は、映像信号の黒基準に使われる。
また、この固体撮像装置1は、画素部10をカラー撮像対応にしている。すなわち、画素部10における各電荷生成部(フォトダイオードなど)の電磁波(本例では光)が入射される受光面には、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタが設けられている。
図示した例は、いわゆるベイヤ(Bayer)配列の基本形のカラーフィルタを用いており、正方格子状に配された単位画素3が赤(R),緑(G),青(B)の3色カラーフィルタに対応するように、色分離フィルタの繰返単位が2画素×2画素で配されて画素部10を構成している。
たとえば、奇数行奇数列には第1のカラー(赤;R)を感知するための第1のカラー画素を配し、奇数行偶数列および偶数行奇数列には第2のカラー(緑;G)を感知するための第2のカラー画素を配し、偶数行偶数列には第3のカラー(青;B)を感知するための第3のカラー画素を配しており、行ごとに異なったR/G、またはG/Bの2色のカラー画素が市松模様状に配置されている。
このようなベイヤ配列の基本形のカラーフィルタの色配列は、行方向および列方向の何れについても、R/GまたはG/Bの2色が2つごとに繰り返される。
また、駆動制御部7の他の構成要素として、水平走査回路12、垂直走査回路14、および通信・タイミング制御部20が設けられている。水平走査回路12は、カラム処理部26からカウント値を読み出す読出走査部の機能を持つ。これらの駆動制御部7の各要素は、画素部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成される。
単位画素3は、行選択のための行制御線15を介して垂直走査回路14と、また垂直信号線19を介してカラムAD回路25が垂直列ごとに設けられているカラム処理部26と、それぞれ接続されている。ここで、行制御線15は垂直走査回路14から画素に入る配線全般を示す。
水平走査回路12や垂直走査回路14は、後述のようにデコーダを含んで構成され、通信・タイミング制御部20から与えられる制御信号CN1,CN2に応答してシフト動作(走査)を開始するようになっている。このため、行制御線15には、単位画素3を駆動するための種々のパルス信号(たとえば、リセットパルスRST、転送パルスTRF、DRN制御パルスDRNなど)が含まれる。
通信・タイミング制御部20は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子5aを介してマスタークロックCLK0を受け取り、また端子5bを介して動作モードなどを指令するデータDATAを受け取り、さらに固体撮像装置1の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。
たとえば、水平アドレス信号を水平デコーダ12aへ、また垂直アドレス信号を垂直デコーダ14aへ出力し、各デコーダ12a,14aは、それを受けて対応する行もしくは列を選択する。
この際、単位画素3を2次元マトリックス状に配置してあるので、画素信号生成部5により生成され垂直信号線19を介して列方向に出力されるアナログの画素信号を行単位で(列並列で)アクセスし取り込む(垂直)スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号(本例ではデジタル化された画素データ)を出力側へ読み出す(水平)スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい単位画素3を直接にアドレス指定することで、必要な単位画素3の情報のみを読み出すランダムアクセスも可能である。
また、通信・タイミング制御部20では、端子5aを介して入力されるマスタークロック(マスタークロック)CLK0と同じ周波数のクロックCLK1や、それを2分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路12、垂直走査回路14、カラム処理部26などに供給する。以下、2分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。
垂直走査回路14は、画素部10の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する(画素部10の行を選択する)垂直デコーダ14aと、垂直デコーダ14aにて規定された読出アドレス上(行方向)の単位画素3に対する行制御線15にパルスを供給して駆動する垂直駆動回路14bとを有する。なお、垂直デコーダ14aは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
水平走査回路12は、低速クロックCLK2に同期してカラム処理部26のカラムAD回路25を順番に選択し、その信号を水平信号線(水平出力線)18に導くものである。たとえば、水平方向の読出列を規定する(カラム処理部26内の個々のカラムAD回路25を選択する)水平デコーダ12aと、水平デコーダ12aにて規定された読出アドレスに従って、カラム処理部26の各信号を水平信号線18に導く水平駆動回路12bとを有する。なお、水平信号線18は、たとえばカラムAD回路25が取り扱うビット数n(nは正の整数)分、たとえば10(=n)ビットならば、そのビット数分に対応して10本配置される。
このような構成の固体撮像装置1において、単位画素3から出力された画素信号は、垂直列ごとに、垂直信号線19を介して、カラム処理部26のカラムAD回路25に供給される。
カラム処理部26の各カラムAD回路25は、1列分の画素の信号を受けて、その信号を処理する。たとえば、各カラムAD回路25は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば10ビットのデジタルデータに変換するADC(Analog Digital Converter)回路を持つ。
カラム処理部26におけるAD変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムAD回路25を使用して、行ごとに並列にAD変換する方法を採る。この際には、たとえば、特許公報第2532374号や学術文献“コラム間FPNのないコラム型AD変換器を搭載したCMOSイメージセンサ”(映情学技法,IPU2000−57,pp.79−84)などに示されているシングルスロープ積分型(あるいはランプ信号比較型)のAD変換の手法を使用する。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
ADC回路の構成については、詳細は後述するが、変換開始から参照電圧RAMPと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタルデータに変換する。このための仕組みとしては、原理的には、コンパレータ(電圧比較器)にランプ状の参照電圧RAMPを供給すると同時にクロック信号でのカウント(計数)を開始し、垂直信号線19を介して入力されたアナログの画素信号を参照電圧RAMPと比較することによってパルス信号が得られるまでカウントすることでAD変換を行なう。
また、この際、回路構成を工夫することで、AD変換とともに、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル(ノイズレベル)と真の(受光光量に応じた)信号レベルVsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除くことができる。
このカラムAD回路25でデジタル化された画素データは、水平走査回路12からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線18に伝達され、さらに出力回路28に入力される。なお、10ビットは一例であって、10ビット未満(たとえば8ビット)や10ビットを超えるビット数(たとえば14ビット)など、その他のビット数としてもよい。
このような構成によって、電荷生成部としての受光素子が行列状に配された画素部10からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部10に対応する1枚分の画像すなわちフレーム画像が、画素部10全体の画素信号の集合で示されることとなる。
<カラムAD回路と参照信号生成部の詳細>
参照信号生成部27は、画素部10における色分解フィルタを構成する色フィルタの色の種類や配列に応じて、AD変換用の参照信号を発生する機能要素であるDA変換回路(DAC;Digital Analog Converter)を個別に備える。詳細については後述するが、本実施形態の参照信号生成部27は、電流出力型のDA変換回路を採用している。
使用する画素部10(デバイス)を決めると、色分解フィルタにおける色フィルタの色の種類や配列は決まり、2次元格子位置における任意位置の色フィルタが何色であるのかを一義的に特定することができる。色フィルタの行方向および列方向の各繰返しサイクルも、その配列によって一義的に決まり、列並列に設けた各カラムAD回路25が処理対象とする1つの処理対象行には、色分解フィルタで使用される全色分ではなく、繰返しサイクルで決まるより少ない所定色の組合せの画素信号のみが存在することなる。
本実施形態では、この性質に着目し、比較回路とカウンタとでAD変換回路を構成するに当たり、比較回路に供給するAD変換用の参照信号を発生する機能要素である、色対応の個別の参照信号生成出力部の一例であるDA変換回路を、色分解フィルタで使用される全色分設けるのではなく、先ず画素信号の読出単位である行方向に関して、色フィルタの繰返しサイクル内に存在する所定色の色フィルタの組合せに応じた数分だけとすることで、2次元における色フィルタの繰返しサイクル内に存在する色フィルタの全色分より少なくする。たとえば、処理対象行が何れであっても、その行内にはx(xは2以上の正の整数)色しか存在しない場合、そのx色に対応した色別の参照信号を比較回路に供給すればよく、x個のDA変換回路を用意すればよい。
なお、色対応の変化特性や初期値を持つ個別の参照信号を比較回路に供給するという観点では、処理対象行の切替えに対処する必要がある。このためには、x個のDA変換回路のそれぞれについて、さらに、行方向と直交する列方向について、その時点の処理色に対する参照信号を供給するための切替機構を設けるのがよい。
つまり、読出単位に応じた行方向とは異なる方向である異方向、すなわち垂直列方向に関しては、カラー画素の色特性に対応した変化特性(具体的には傾き)や、黒基準や回路オフセット成分などの色特性とは異なる非色特性の観点で規定された初期値を持って変化する色対応参照信号生成部を、垂直列方向における色フィルタの繰返しサイクル内に存在する所定色の色フィルタの組合せに応じた数分だけ、個別のDA変換回路(参照信号生成出力部)のそれぞれに設け、その色対応の参照信号生成出力部にて生成されるそれぞれの参照信号の何れか一方を選択して比較回路に供給する選択部を設ける構成にする。
この場合、たとえばベイヤ配列のように、2次元における色フィルタの繰返しサイクル内に、同色の色フィルタが存在する場合、この同色の色フィルタに関しては、個別のDA変換回路(参照信号生成出力部)のそれぞれが、1つの色対応参照信号生成部を兼用(共用)する構成とすることもできる。
何れの構成でも、参照信号生成出力部の一例である各DA変換回路のそれぞれは、処理対象行が切り替わることで、その処理対象行に存在する所定色の組合せが切り替わることに応じて、DA変換回路が発する参照信号(アナログ基準電圧)の変化特性(具体的には傾き)を、色フィルタすなわちアナログの画素信号の特性に応じて切り替えて出力する。また、初期値に関しては、たとえば黒基準や回路のオフセット成分など、色特性とは異なる観点に基づいて設定することとなる。
こうすることで、参照電圧発生器(本例ではDA変換回路に相当)やこの参照電圧発生器からの配線を色分解フィルタを構成する色フィルタの数よりも少なくすることができる。また、色フィルタごとに参照電圧発生器を用意した場合に必要とされていた(特許文献1参照)、各参照電圧発生器からのアナログ基準電圧(本例の参照信号に相当)を選択的に出力する垂直列ごとの選択手段(マルチプレクサ)も不要となるので、回路規模を縮小できる。カラー画素に応じた参照信号を比較器の入力側に伝達する信号線の数を、カラー画像を撮像するための色フィルタの色成分の数よりも少なくすることができる。
なお、本実施形態では採用しないが、個別のDA変換回路(参照信号生成出力部)のそれぞれに対して、処理対象行が切り替わるごとに、その切り替えに伴う色フィルタの配列の繰返単位を構成する色の組合せの変更に応じて、対応するカラー画素の色特性に対応した変化特性(具体的には傾き)や、黒基準や回路オフセット成分などの色特性とは異なる観点に基づく初期値を、通信・タイミング制御部20から設定するようにしてもよい。こうすることで、個別のDA変換回路(参照信号生成出力部)のそれぞれに色対応参照信号生成部や色対応参照信号生成部の何れかを選択する選択部を設ける必要がなくなる。
つまり、考え方としては、変化特性(具体的には傾き)や初期値を、処理対象行が切り替わるごとに、その切り替えに伴う色フィルタの配列の繰返単位を構成する色の組合せの変更に応じて、DA変換回路に設定するようにすれば、色フィルタのそれぞれに応じた色対応参照信号生成部と色対応参照信号生成部を処理対象行に応じて切り替える選択部を設ける必要がなく、参照信号生成部27の全体構成の規模をさらに縮小することができる。ただしこの場合、参照信号生成部27の制御系の処理が複雑になる可能性がある。
本例では、固体撮像装置1としては、ベイヤ方式の基本配列のものを使用しており、先にも述べたように、色フィルタの繰返しは2行および2列ごととなる。行単位で画素信号を読み出して、垂直信号線19ごとに、列並列に設けた各カラムAD回路25に画素信号を入力するので、1つの処理対象行には、R/GまたはG/Bの何れか2色のみの画素信号が存在する。よって、本例では、奇数列に対応したDA変換回路27aと偶数列に対応したDA変換回路27bとを設けることとする。
さらに、各DA変換回路から独立に出力されるそれぞれの参照信号RAMPa ,RAMPb をそれぞれ独立した共通参照信号線251a,251b(纏めて251ともいう)で電圧比較部252まで伝達することとする。各共通参照信号線251a,251bには、それぞれ複数の電圧比較部252a(奇数列のもの)、電圧比較部252b(偶数列のもの)が接続される。
この際には、共通の色特性を持つ色フィルタに対応する複数の電圧比較部252a,252bに、それぞれ独立した共通参照信号線251a,251bを介して実質的に直接に伝達するように構成する。共通参照信号線251a,251bを介して実質的に直接に伝達するとは、共通参照信号線251a,251bと、それに対応する列の電圧比較部252a,252b(それぞれ複数がである)との間には、マルチプレクサなどの選択手段が存在しないことを意味する。この点は、各アナログ参照電圧発生装置から出力される参照信号を垂直列ごとに設けられる比較器の入力側まで伝達し、それぞれの比較器の入力側直前に各アナログ参照電圧発生装置からの参照信号の何れか1つを選択的に出力する選択手段(マルチプレクサ)を設けている特許文献1の構成とは大きく異なる。
各DA変換回路27a,27bは、通信・タイミング制御部20からの制御データCN4(CN4a,CN4b)で示される初期値から、通信・タイミング制御部20からのカウントクロックCKdaca,CKdacb(カウントクロックCK0と同じでもよい)に同期して、階段状の鋸歯状波(ランプ電圧)を生成して、カラム処理部26の対応する個々のカラムAD回路25に、この生成した鋸歯状波をAD変換用の参照信号(ADC基準信号)RAMPa ,RAMPb として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。
DA変換回路27a,27bは、本実施形態特有の機能として、所定位置の画素信号Vxにおける信号成分Vsig について電圧比較部252とカウンタ部254とを用いてAD変換処理を行なう際には、それぞれが発する参照信号RAMPa ,RAMPb の初期電圧を、画素の特性や回路ばら付きを反映させて、リセット成分ΔVについてのAD変換処理時とは異なる値に設定するとともに、色フィルタの配列を考慮して画素特性に適合するようにそれぞれの傾きβa,βbを設定する点に特徴を有する。
具体的には、先ず信号成分Vsig についての参照信号RAMPa ,RAMPb の初期電圧Vas、Vbsに関しては、任意の複数の黒基準を生成する画素から得られる信号を元に算出されたものとする。なお、黒基準を生成する画素は、カラー画素外に配置された電荷生成部32をなす光電変換素子としてのフォトダイオードなど上に遮光層を有する画素とする。その配置場所や配置数などの配置形態および遮光手段は、特に限定されず、公知の仕組みを採ることができる。
また、この初期電圧は、各DA変換回路27a,27bの特性によりそれぞれ生じる固有のばらつき成分を含むものとする。通常は、各初期電圧Vas、Vbsは、リセット成分ΔVについての参照信号RAMPa ,RAMPb の初期電圧Var、Vbrに対して、それぞれオフセットOFFa,OFFb分だけ低くする。
リセット成分ΔVについての参照信号RAMPa ,RAMPb の初期電圧Var、Vbrを同じにしていても、通常は、オフセットOFFa,OFFb分は異なる値となるので、信号成分Vsig についての参照信号RAMPa ,RAMPb の初期電圧Vas、Vbsは異なるものとなる。
なお信号成分Vsig についての参照信号RAMPa ,RAMPb の初期電圧Vas、Vbsは、黒基準を生成する画素から得られる信号以外にも任意のオフセットを含むものとしてもよい。
参照信号生成部27の各DA変換回路27a,27bが行なうオフセットOFFa,OFFb分の制御は、たとえば任意の複数の黒基準を生成する基準画素から得られる信号を元に初期電圧を算出する機能を通信・タイミング制御部20に持たせ、この通信・タイミング制御部20からの制御データCN4で示される初期値に基づいて行なうようにしてもよい。もちろん、DA変換回路27a,27bが、初期電圧を算出する機能を持ち、自身で初期電圧を算出するようにしてもよい。
あるいは、チップ内の通信・タイミング制御部20やDA変換回路27a,27bに、参照電圧の初期電圧を算出する機能を持つのではなく、チップ外の外部システムで黒基準を生成する基準画素から得られる信号を元に初期電圧を算出し、端子5bを介して動作モードの一部として初期電圧を示す情報を通信・タイミング制御部20に通知し、この通信・タイミング制御部20からの制御データCN4で参照信号生成部27に通知するようにしてもよい。
なお、参照信号生成部27が発する階段状の参照信号、詳しくはDA変換回路27aが発する参照信号RAMPa およびDA変換回路27bが発する参照信号RAMPb は、クロック変換部23からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子5aを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。
通信・タイミング制御部20から参照信号生成部27のDA変換回路27aに供給する制御データCN4a,CN4bは、比較処理ごとのランプ電圧の傾き(変化の度合い;時間変化量)を指示する情報も含んでいる。
カラムAD回路25は、参照信号生成部27のDA変換回路27aで生成される参照信号RAMPと、行制御線15(V1,V2,…)ごとに単位画素3から垂直信号線19(H1,H2,…)を経由し得られるアナログの画素信号とを比較する電圧比較部(コンパレータ)252と、電圧比較部252が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部254とを備えて構成されnビットAD変換機能を有している。
通信・タイミング制御部20は、電圧比較部252が画素信号のリセット成分ΔVと信号成分Vsig の何れについて比較処理を行なっているのかに応じてカウンタ部254におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部20から各カラムAD回路25のカウンタ部254には、カウンタ部254がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号CN5が入力されている。
電圧比較部252の一方の入力端子RAMPは、他の電圧比較部252の入力端子RAMPと共通に、参照信号生成部27で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線19が接続され、画素部10からの画素信号電圧が個々に入力される。電圧比較部252の出力信号はカウンタ部254に供給される。
カウンタ部254のクロック端子CKには、他のカウンタ部254のクロック端子CKと共通に、通信・タイミング制御部20からカウントクロックCK0が入力されている。
このカウンタ部254は、その構成については図示を割愛するが、ラッチで構成されるデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、1本のカウントクロックCK0の入力で、内部カウントを行なうようになっている。カウントクロックCK0も、階段状の電圧波形と同様に、クロック変換部23からの高速クロック(たとえば逓倍クロック)を元に生成することで、端子5aを介して入力されるマスタークロックCLK0より高速にすることができる。
n個のラッチの組合せでnビットのカウンタ部254を実現でき、2系統のn個のラッチで構成されるデータ記憶部の回路規模に対して半分になる。加えて、列ごとのカウンタ部が不要になるから、全体としては、大幅にコンパクトになる。
ここで、カウンタ部254は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ(U/D CNT)を用いて、ダウンカウント動作とアップカウント動作とを切り替えて(具体的には交互に)カウント処理を行なうことが可能に構成されている点に特徴を有する。また、カウンタ部254は、カウント出力値がカウントクロックCK0に同期して出力される同期カウンタを使用する。
なお、同期カウンタの場合、すべてのフリップフロップ(カウンタ基本要素)の動作がカウントクロックCK0で制限される。よって、より高周波数動作が要求される場合には、カウンタ部254としては、その動作制限周波数が最初のフリップフロップ(カウンタ基本要素)の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。
カウンタ部254には、水平走査回路12から制御線12cを介して制御パルスが入力される。カウンタ部254は、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
このような構成のカラムAD回路25は、先にも述べたように、垂直信号線19(H1,H2,…)ごとに配置され、列並列構成のADCブロックであるカラム処理部26が構成される。
個々のカラムAD回路25の出力側は、水平信号線18に接続されている。先にも述べたように、水平信号線18は、カラムAD回路25のビット幅であるnビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したn個のセンス回路を経由して出力回路28に接続される。
このような構成において、カラムAD回路25は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部252では、参照信号生成部27からのランプ波形電圧と、垂直信号線19を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部252のコンパレータ出力が反転(本例ではHレベルからLレベルへ遷移)する。
カウンタ部254は、参照信号生成部27から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部254に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する。
この後、カウンタ部254は、所定のタイミングで水平走査回路12から制御線12cを介して入力される水平選択信号CH(i)によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部26外や画素部10を有するチップ外へ出力端子5cから出力する。
なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置1の構成要素に含まれる場合がある。
<参照信号生成部の機能説明>
図2は、固体撮像装置1において使用される参照信号生成部27のDA変換回路(DAC)の機能を説明する図である。
DA変換回路27a,27bは、通信・タイミング制御部20からDAC用のカウントクロックCKdac の供給を受け、カウントクロックCKdaca,CKdacbに同期して、たとえば線形的に減少する階段状の鋸歯状波(ランプ波形)を生成し、カラムAD回路25の電圧比較部252に、この生成した鋸歯状波をAD変換用の参照電圧(ADC基準信号)として供給する。
ここで、DA変換回路27a,27bは、先ず、制御データCN4に含まれている比較処理ごとのランプ電圧の初期値を指示する情報に基づき初期電圧を設定するとともに、制御データCN4に含まれている比較処理ごとのランプ電圧の傾き(変化率)を指示する情報に基づき、1クロック当たりの電圧変化分ΔRAMPを設定し、単位時間(カウントクロックCKdac )ごとに1ずつカウント値を変化させるようにする。実際には、カウントクロックCKdac の最大カウント数(たとえば10ビットで1024など)に対しての最大電圧幅を設定するだけでよい。初期電圧を設定するための回路構成はどのようなものであってもよい。
こうすることで、DA変換回路27a,27bは、制御データCN4に含まれている初期値を示す電圧(たとえば3.0V)から、1つのカウントクロックCKdaca,CKdacbごとにΔRAMPずつ電圧を低下させる。
また、単位画素3からの画素信号(詳しくは真の信号成分)に対する係数を設定する際は、通信・タイミング制御部20は、係数1を設定するカウントクロックCKdac1の基準周期に対して1/m分周したカウントクロックCKdacmをDA変換回路27aに供給する。DA変換回路27aは、制御データCN4に含まれている初期値を示す電圧(たとえば3.0V)から、1つのカウントクロックCKdacmごとにΔRAMPずつ電圧を低下させる。
こうすることで、電圧比較部252に供給される参照信号RAMPa ,RAMPb の傾きが、カウントクロックCKdac1(=CK0)で参照信号RAMPa ,RAMPb を生成する場合に対して、1/m倍となり、カウンタ部254にては、同じ画素電圧に対して、カウント値がm倍となる、すなわち係数としてmを設定できる。
つまり、カウントクロックCKdaca,CKdacbの周期を調整することで参照信号RAMPa
,RAMPb の傾きを変えることができる。たとえば、基準に対して1/m分周したクロックを使うと傾きが1/mとなる。カウンタ部254でのカウントクロックCK0を同一とすれば、カウンタ部254にては、同じ画素電圧に対して、カウント値がm倍となる、すなわち係数としてmを設定できる。つまり、参照信号RAMPa ,RAMPb の傾きを変えることで、後述する差分処理時の係数を調整することができる。
図2から分かるように、参照信号RAMPa ,RAMPb の傾きが大きい程、単位画素3に蓄積された情報量に掛かる係数は小さく、傾きが小さい程係数が大きいことになる。たとえば、カウントクロックCKdac1の基準周期に対して1/2分周したカウントクロックCKdac2を与えることで、係数を“2”に設定でき、1/4分周したカウントクロックCKdac4を与えることで、係数を“4”に設定できる。なお、n/m分周したカウントクロックCKdacnm を与えることで、係数をm/nに設定することもできる。
傾きを調整することでAD変換時にアナログゲインを制御できることになる。つまり、係数を調整することで参照電圧の傾きを調整できるのであるが、参照電圧の傾きを変えることで、単位時間当たりの参照信号の振幅を調整でき、これは比較対象である画素信号に対してのゲイン調整として機能させることができるようになる。またこの傾きを、DA変換中に動的に切り替えることで、アナログ信号に対してγ(ガンマ)補正を加えた形態でAD変換処理ができるようにもなる。
このように、カウントクロックCKdacmごとにΔRAMPずつ電圧を変化(本例では低下)させるようにしつつ、参照信号生成部27に与えるカウントクロックCKdacnm の周期を調整することで、簡単かつ精度よく係数を設定することができる。なお、画素信号の信号成分Vsig についてのカウント処理のモードを調整することで係数の符号(+/−)を指定することができる。
なお、ここで示した参照信号RAMPa ,RAMPb の傾きを利用した係数の設定手法は一例であって、このような手法に限定されない。たとえば、参照信号生成部27に与えるカウントクロックCKdaca,CKdacbの周期を一定にしつつ、カウンタ出力値をx、制御データCN4に含まれているランプ電圧の傾き(変化率)βとするとy=α(初期値)−β*xによって算出されるゲイン設定用の制御電位を出力するなど、制御データCN4に含まれているランプ電圧の傾き(変化率)を指示する情報(つまりゲイン制御信号)により、1つのカウントクロックCKdac ごとの電圧変化分ΔRAMPを調整するなど、任意の回路を用いることができる。
たとえば、ランプ電圧の傾きすなわちRAMPスロープの傾きβの調整は、たとえばクロック数を変える以外に、単位電流源の電流量を変えることによって、クロック当たりのΔRAMPを調整することで実現できる。
オフセットを与え得るα(初期値)や傾きを与え得るβ(係数)の設定手法は、カウントクロックCKdaca,CKdacbごとに少しずつ電圧変化するランプ波形を発生させる回路構成に応じたものとすればよい。一例としては、ランプ波形を発生させる回路を、定電流源の組合せと、その定電流源の何れか(1つもしくは任意数の複数)を選択する選択回路とで構成する場合、オフセットを与えるα(初期値)や傾きを与えるβ(係数)は何れも、定電流源を用いて、その定電流源に流れる電流を調整することで実現できる。この点については、後で詳しく説明する。
参照信号の生成手法に拘わらず、参照信号を、カラー画素の色特性に応じた傾きを持つとともに、たとえば黒基準や回路のオフセット成分など、色特性とは異なる観点に基づく初期値を持つようにすることで、色特性の観点と色特性とは異なる観点の双方について好適な参照信号を用いてAD変換処理を行なうことができるようになる。
<固体撮像装置の動作>
図3は、図1に示した固体撮像装置1のカラムAD回路25における基本動作である信号取得差分処理を説明するためのタイミングチャートである。
画素部10の各単位画素3で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素3からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント(計数)することで、基準成分や信号成分の各大きさに対応したカウント値を得る手法を採る。
ここで、垂直信号線19から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔVの後に信号成分Vsig が現れるものである。1回目の処理を基準成分(リセット成分ΔV)について行なう場合、2回目の処理は基準成分(リセット成分ΔV)に信号成分Vsig を加えた信号についての処理となる。以下具体的に説明する。
1回目の読出しのため、先ず通信・タイミング制御部20は、モード制御信号CN5をローレベルにしてカウンタ部254をダウンカウントモードに設定するとともに、リセット制御信号CN6を所定期間アクティブ(本例ではハイレベル)にしてカウンタ部254のカウント値を初期値“0”にリセットさせる(t9)。そして、任意の行Vαの単位画素3から垂直信号線19(H1,H2,…)への1回目の読出しが安定した後、通信・タイミング制御部20は、参照信号生成部27に向けて、参照信号RAMPa ,RAMPb 生成用の制御データCN4a,CN4bを供給する。
これを受けて、参照信号生成部27においては、先ず、Vα行上に存在する一方の色(奇数列のRまたはG)のカラー画素特性に合わせた傾きβaを持ち全体として鋸歯状(RAMP状)に時間変化させた階段状の波形(RAMP波形)を持った参照信号RAMPa をDA変換回路27aにて生成し、奇数列に対応するカラムAD回路25の電圧比較部252の一方の入力端子RAMPに、比較電圧として供給する。
同様に、Vα行上に存在する他方の色(偶数列のGまたはB)のカラー画素特性に合わせた傾きβbを持ち全体として鋸歯状(RAMP状)に時間変化させた階段状の波形(RAMP波形)を持った参照信号RAMPb をDA変換回路27bにて生成し、偶数列に対応するカラムAD回路25の電圧比較部252の一方の入力端子RAMPに、比較電圧として供給する。
電圧比較部252は、このRAMP波形の比較電圧と画素部10から供給される任意の垂直信号線19(Hα)の画素信号電圧とを比較する。
また、電圧比較部252の入力端子RAMPへの参照信号RAMPa ,RAMPb の入力と同時に、電圧比較部252における比較時間を、行ごとに配置されたカウンタ部254で計測するために、参照信号生成部27から発せられるランプ波形電圧に同期して(t10)、カウンタ部254のクロック端子に通信・タイミング制御部20からカウントクロックCK0を入力し、1回目のカウント動作として、初期値“0”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。
電圧比較部252は、参照信号生成部27からのランプ状の参照信号RAMPと垂直信号線19を介して入力される画素信号電圧Vxとを比較し、双方の電圧が同じになったときに、コンパレータ出力をHレベルからLレベルへ反転させる(t12)。つまり、リセット成分Vrst に応じた電圧信号と参照信号RAMPとを比較して、リセット成分Vrst の大きさに対応した時間経過後にアクティブロー(L)のパルス信号を生成して、カウンタ部254に供給する。
この結果を受けて、カウンタ部254は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する(t12)。つまり、電圧比較部252に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー(L)のパルス信号が得られるまでクロックCK0でカウント(計数)することで、リセット成分Vrst の大きさに対応したカウント値を得る。
通信・タイミング制御部20は、所定のダウンカウント期間を経過すると(t14)、電圧比較部252への制御データの供給と、カウンタ部254へのカウントクロックCK0の供給とを停止する。これにより、電圧比較部252は、ランプ状の参照信号RAMPの生成を停止する。
この1回目の読出し時は、画素信号電圧VxにおけるリセットレベルVrst を電圧比較部252で検知してカウント動作を行なっているので、単位画素3のリセット成分ΔVを読み出していることになる。
このリセット成分ΔV内には、単位画素3ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルVrst は概ね全画素共通であるので、任意の垂直信号線19の画素信号電圧Vxにおけるリセット成分ΔVの出力値はおおよそ既知である。
したがって、1回目のリセット成分ΔVの読出し時には、RAMP電圧を調整することにより、ダウンカウント期間(t10〜t14;比較期間)を短くすることが可能である。本実施形態では、リセット成分ΔVについての比較処理の最長期間を、7ビット分のカウント期間(128クロック)にして、リセット成分ΔVの比較を行なっている。
続いての2回目の読出し時には、リセット成分ΔVに加えて、単位画素3ごとの入射光量に応じた電気信号成分Vsig を読み出し、1回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部20は、モード制御信号CN5をハイレベルにしてカウンタ部254をアップカウントモードに設定する(t18)。そして、任意の行Vαの単位画素3から垂直信号線19(H1,H2,…)への2回目の読出しが安定した後、通信・タイミング制御部20は、信号成分Vsig についてのAD変換処理のため、参照信号RAMPa生成用の制御データCN4a(ここではオフセットOFFaと傾きβaを含む)をDA変換回路27aに供給するとともに、参照信号RAMPb生成用の制御データCN4b(ここではオフセットOFFbと傾きβbを含む)をDA変換回路27bに供給する。
これを受けて、参照信号生成部27においては、先ず、Vα行上に存在する一方の色(奇数列のRまたはG)のカラー画素特性に合わせた傾きβaを持ち全体として鋸歯状(RAMP状)に時間変化させた階段状の波形(RAMP波形)を持つとともに、リセット成分ΔV用の初期値Varに対してオフセットOFFaだけ下がった参照信号RAMPa をDA変換回路27aにて生成し、奇数列に対応するカラムAD回路25の電圧比較部252の一方の入力端子RAMPに、比較電圧として供給する。
同様に、Vα行上に存在する他方の色(偶数列のGまたはB)のカラー画素特性に合わせた傾きβbを持ち全体として鋸歯状(RAMP状)に時間変化させた階段状の波形(RAMP波形)を持つとともに、リセット成分ΔV用の初期値Vbrに対してオフセットOFFbだけ下がった参照信号RAMPb をDA変換回路27bにて生成し、偶数列に対応するカラムAD回路25の電圧比較部252の一方の入力端子RAMPに、比較電圧として供給する。
電圧比較部252は、このRAMP波形の比較電圧と画素部10から供給される任意の垂直信号線19(Vx)の画素信号電圧とを比較する。
先にも述べたように、このときの各参照電圧の初期電圧は、任意の複数の黒基準を生成する画素から得られる信号を元に算出されたものであり、DA変換回路27aから発せられる参照信号RAMPa とDA変換回路27bから発せられる参照信号RAMPb とでそれぞれ生ずる固有のばらつき成分を含む異なった値(オフセットOFFaおよびオフセットOFFb)となる。また、参照電圧の初期電圧は、黒基準を生成する画素から得られる信号以外にも任意のオフセットを含む場合もある。
電圧比較部252の入力端子RAMPへの参照信号RAMPa ,RAMPa の入力と同時に、電圧比較部252における比較時間を、行ごとに配置されたカウンタ部254で計測するために、参照信号生成部27から発せられるランプ波形電圧に同期して(t20)、カウンタ部254のクロック端子に通信・タイミング制御部20からカウントクロックCK0を入力し、2回目のカウント動作として、1回目の読出し時に取得された単位画素3のリセット成分ΔVに対応するカウント値から、1回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。
電圧比較部252は、参照信号生成部27からのランプ状の参照信号RAMPと垂直信号線19を介して入力される画素信号電圧Vxとを比較し、双方の電圧が同じになったときに、コンパレータ出力をHレベルからLレベルへ反転させる(t22)。つまり、信号成分Vsig に応じた電圧信号と参照信号RAMPとを比較して、信号成分Vsig の大きさに対応した時間経過後にアクティブロー(L)のパルス信号を生成して、カウンタ部254に供給する。
この結果を受けて、カウンタ部254は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する(t22)。つまり、電圧比較部252に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー(L)のパルス信号が得られるまでクロックCK0でカウント(計数)することで、信号成分Vsig の大きさに対応したカウント値を得る。
通信・タイミング制御部20は、所定のダウンカウント期間を経過すると(t24)、電圧比較部252への制御データの供給と、カウンタ部254へのカウントクロックCK0の供給とを停止する。これにより、電圧比較部252は、ランプ状の参照信号RAMPの生成を停止する。
この2回目の読出し時は、画素信号電圧Vxにおける信号成分Vsig を電圧比較部252で検知してカウント動作を行なっているので、単位画素3の信号成分Vsig を読み出していることになる。
ここで、本実施形態においては、カウンタ部254におけるカウント動作を、1回目の読出し時にはダウンカウント、2回目の読出し時にはアップカウントとしているので、カウンタ部254内で自動的に、式(1)で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部254に保持される。
ここで、式(1)は、式(2)のように変形でき、結果としては、カウンタ部254に保持されるカウント値は信号成分Vsig に応じたものとなる。
つまり、上述のようにして、1回目の読出し時におけるダウンカウントと2回目の読出し時におけるアップカウントといった、2回の読出しとカウント処理によるカウンタ部254内での減算処理によって、単位画素3ごとのばらつきを含んだリセット成分ΔVとカラムAD回路25ごとのオフセット成分とを除去することができ、単位画素3ごとの入射光量に応じた信号成分Vsig に黒基準成分の補正を加えた信号についてのデジタルデータのみを簡易な構成で取り出すことができる。この際、回路ばらつきやリセット雑音も除去できる利点がある。
よって、本実施形態のカラムAD回路25は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、CDS(Correlated Double Sampling
;相関2重サンプリング)処理機能部としても動作することとなる。
また、式(2)で得られるカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。
ここで、2回目の読出し時は、入射光量に応じた信号成分Vsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間(t20〜t24;比較期間)を広く取り、電圧比較部252に供給するランプ電圧を大きく変化させる必要がある。
そこで本実施形態では、信号成分Vsig についての比較処理の最長期間を、10ビット分のカウント期間(1024クロック)にして、信号成分Vsig の比較を行なっている。つまり、リセット成分ΔV(基準成分)についての比較処理の最長期間を、信号成分Vsig についての比較処理の最長期間よりも短くする。リセット成分ΔV(基準成分)と信号成分Vsig の双方の比較処理の最長期間すなわちAD変換期間の最大値を同じにするのではなく、リセット成分ΔV(基準成分)についての比較処理の最長期間を信号成分Vsig
についての比較処理の最長期間よりも短くすることで、2回に亘るトータルのAD変換期間が短くなるように工夫する。
この場合、1回目と2回目との比較ビット数が異なるが、通信・タイミング制御部20から制御データを参照信号生成部27に供給して、この制御データに基づいて参照信号生成部27にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を1回目と2回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを1回目と2回目とで同じにすることが容易である。これにより、AD変換の精度を等しくできるため、アップダウンカウンタによる式(1)で示した減算結果が正しく得られる。
2回目のカウント処理が完了した後の所定のタイミングで(t28)、通信・タイミング制御部20は水平走査回路12に対して画素データの読出しを指示する。これを受けて、水平走査回路12は、制御線12cを介してカウンタ部254に供給する水平選択信号CH(i)を順次シフトさせる。
こうすることで、カウンタ部254に記憶・保持した式(2)で示されるカウント値、すなわちnビットのデジタルデータで表された画素データが、n本の水平信号線18を介して、順次、カラム処理部26外や画素部10を有するチップ外へ出力端子5cから出力され、その後、順次行ごとに同様の動作が繰り返されることで、2次元画像を表す映像データD1が得られる。
以上説明したように、固体撮像装置によれば、アップダウンカウンタを用いつつ、その処理モードを切り替えて2回に亘ってカウント処理を行なうようにした。また、行列状に単位画素3が配列された構成において、カラムAD回路25を垂直列ごとに設けた列並列カラムAD回路で構成した。
ここで、比較回路とカウンタとでAD変換回路を構成するに当たり、比較回路に供給するAD変換用の参照信号を発生する機能要素であるDA変換回路を、カラー画像撮像に使用する色分解フィルタにおける色フィルタの全色分を用意するのではなく、色の種類や配列で決まる色の繰返しサイクルに応じた所定色の組合せに応じた分だけ設けるようにした。また、処理対象行が切り替わることで、その処理対象行に存在する所定色の組合せが切り替わることに応じて、DA変換回路が発する参照信号(アナログ基準電圧)の変化特性(具体的には傾き)や初期値を、色フィルタすなわちアナログの画素信号の特性に応じて切り替えるようにした。
これにより、参照電圧発生器として機能するDA変換回路や参照電圧発生器からの配線を色分解フィルタを構成する色フィルタの数よりも少なくすることができ、また、色フィルタごとに参照電圧発生器を用意した場合に必要となるアナログ基準電圧(参照信号)を選択的に出力するマルチプレクサも不要となるので、大幅に回路規模が縮小できる。
また、処理対象行に存在する所定色の組合せが切り替わることに応じて、DA変換回路が発する参照信号の変化特性(具体的には傾き)を切替設定するようにしたので、画素部10を構成する各カラー画素の特性に応じて互いに異なる基準電圧を各々生成して比較処理を行なうことによって、単位画素から出力されるアナログの画素信号をデジタルデータに変換する際、各々のカラーに応じて参照信号の傾きを調節することで、各カラーの特性を緻密に制御することができる。
加えて、DA変換回路が発する参照信号の初期値をDA変換回路で生ずる固有のばらつき成分や黒基準成分に応じて切替設定するようにしたので、回路ばらつきを補正できるとともに、黒基準成分の補正を加えた信号のみについて簡易な構成でAD変換することができる。
さらに、基準成分(リセット成分)と信号成分との減算処理が2回目のカウント結果として垂直列ごとに直接に取得することができ、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、AD変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。
加えて、基準成分と信号成分との差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。
また、比較部とカウンタ部でカラムAD回路(AD変換部)を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック1本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。
つまり、AD変換装置を同一チップ上に搭載した固体撮像装置1において、電圧比較部252とカウンタ部254とを対にしてAD変換部としてのカラムAD回路25を構成するとともに、カウンタ部254の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分(本実施形態ではリセット成分)と信号成分との差をデジタルデータにすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。
なお、図示を割愛するが、カウンタ部254の後段に、このカウンタ部254の保持したカウント結果を保持するnビットのメモリ装置としてのデータ記憶部を設けてもよい。データ記憶部には、水平走査回路12から制御線12cを介して制御パルスが入力される。データ記憶部は、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ部254から取り込んだカウント値を保持する。水平走査回路12は、カラム処理部26の各電圧比較部252とカウンタ部254とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部が保持していたカウント値を読み出す読出走査部の機能を持つ。このような構成にすると、パイプライン処理が実現できる。
すなわち、カウンタ部254の動作前(t6)に、通信・タイミング制御部20からのメモリ転送指示パルスCN8に基づき、前行Hx−1の処理時におけるカウント結果をデータ記憶部に転送する。
図3に示した動作では、処理対象の画素信号における2回目の読出処理、すなわちAD変換処理が完了した後でなければ画素データをカラム処理部26の外部に出力することができないので、読出処理には制限があるのに対して、カウンタ部254の後段にデータ記憶部を設けると、処理対象の画素信号における1回目の読出処理(AD変換処理)に先立って前回の減算処理結果を示すカウント値をデータ記憶部に転送することができ、読出処理には制限がない。
よって、このような構成を採ることで、カウンタ部254のカウント動作すなわちAD変換処理と、カウント結果の水平信号線18への読出動作とを独立して制御可能であり、AD変換処理と外部(先ずは水平信号線18)への信号の読出動作とを独立・並行して行なうパイプライン動作が実現できる。
<参照信号生成部の基本構成>
図4は、参照信号生成部27の基本構成例を示す図である。本実施形態の参照信号生成部27は、その基本構成として、電流出力型のDA変換回路を採用している点と、カラムAD回路25の電圧比較部252に供給する参照信号(ランプ電圧)の傾きすなわちRAMPスロープの傾きβを調整する機構として、DA変換処理において使用されるカウントクロック数(つまりクロック周波数)を変える以外に、単位電流源の電流量をデジタル制御により変えることによって、クロック当たりのΔRAMPを調整する機構を備えている点に特徴を有する。なお、電流出力型のDA変換回路は、行列状に配列されたセル配列を備える電流源セルマトリクス形のものとなっている。
従来、この電流出力型のDA変換回路としては、同一の定電流を生成すべく所定の電流値に重付けされた複数の電流源セルを使用し、この電流源セルの中から多ビットデジタル入力信号のデータ値に応じた電流源セルを選択して、この選択電流源セルの定電流出力を加算出力させることにより、デジタル入力信号値に応じたアナログ電流出力を得るようにしたものが提供されている。
電流源セルを選択するための回路方式としては、デコード方式やバイナリ方式や、その両者を組み合わせた複合方式のものを中心として多数の方式が採用されているが、中でも、上位ビットと下位ビットの2段階に分けてデジタル入力信号をアナログ信号に変換する方式が広く知られている(たとえば特開平11−17545号公報を参照)。
しかしながら従来の複合方式の構成では、入力デジタル信号に対して、上位ビット側では10進法にデコードされ、下位ビット側ではバイナリ方式に分割する方式が用いられており、さらにデコード方式では、マトリクス状に配列された定電流源セルの選択をデコードとラッチで行なう。そのため入力デジタル信号が高速になると、デコード方式とバイナリ方式で分割された装置を同時に動作させることと、高速かつ確実にデコードとラッチを動作させてセルを選択するのが困難となる。その結果として、グリッチの発生やミスコードの発生原因を生成し安定な動作の実現を困難としてしまう。
また、たとえば、色分離フィルタの配列に応じた色対応の参照信号を供給する際には、色に応じた変化率(たとえば減少率)で変化する参照信号を比較器に供給する必要がある。この際には、色別に適合させるべく、変化率の設定に高精度が要求される。
また、ダイナミックレンジを確保するために、入力光が少ない暗部での撮像の際には、撮像信号のゲイン(アナログゲイン)を調整した上でデジタルデータを得る必要がある。この際にも、入力光に適合させるべく、変化率の設定に高精度が要求される。
この参照信号の変化率の調整に当たっては、たとえば、基準の変化率で生成された参照信号をアナログ増幅器を用いて、そのゲイン調整で対処することが考えられる。しかしながら、アナログゲインを調整することは、精度の点で難点があり、たとえば、12ビット以上の精度で微調整したり、参照電位のバラツキを少なくしたりすることは困難である。
そこで、本実施形態では、このような問題を解消し得る仕組みを採用する。以下具体的に説明する。
図4(A)に示すように、参照信号生成部27(DA変換回路27a,27b)をなす本実施形態のDA変換部300は、所定の傾きと初期値とを持つ参照信号RAMPの生成に主体的に作用する機能部分である第1DA変換部302と、第1DA変換部302において生成される参照信号の傾きの制御(ゲイン制御)に主体的に作用する機能部分である第2DA変換部304とを備えている。なお、第1DA変換部302は、スロープ状の参照電圧を生成するスロープ(Slope )部(スロープ型のDA変換部)としての主体的機能部であり、また第2DA変換部304は、第1DA変換部302を制御するプログラマブルゲインアンプ(PGA;Programmable Gain Amp )部としての主体的機能部である。
第1および第2DA変換部302,304は、それぞれ所定の重付けの出力電流値を生成する電流源セルが複数個設けられた電流源セル部350,750と、電流源セルの選択動作を制御するDAC制御部310,710を備えており、この電流源セルの選択動作をデジタル処理にて制御し、選択された電流源セルから出力される電流の加算処理によりDA変換を行なう電流出力型のDA変換回路構成となっている。
ここで、第2DA変換部304の出力側には、電流量調整用の電流源セル(以下ゲイン調整電流源セルともいう)308が設けられている。第2DA変換部304は、デジタル処理にて各電流源セルが選択制御され、差動電流出力の内の一方に基づいてDAC出力端子DACgain にて電流加算し、この加算電流Igainをゲイン調整電流源セル308に供給する。ゲイン調整電流源セル308は、加算電流Igainに基づく制御電圧(ゲイン制御出力信号)Vbaisを電流制御線592を介して第1DA変換部302の各電流源セルに供給するようになっている。制御電圧Vbaisを制御すれば参照信号RAMPの傾きを制御できる。つまり、第1DA変換部302によって生成されるシングルスロープ積分型AD変換方式において使用される参照信号RAMPの傾きを、第2DA変換部304によるデジタル制御によって調整する構成となっている。
ここで、第1DA変換部302と第2DA変換部304との間は、ゲイン調整電流源セル308を介してカレントミラーで接続されるようになっている。すなわち、このゲイン調整電流源セル308が、電流源セル部350内の各電流源セルとの間でカレントミラーを構成するようになっている。
ゲイン調整電流源セル308は、たとえば図4(B)に示すように、加算電流Igainが供給されるドレインとゲートとが接続され、ソースがアナロググランド線に接続されたNMOS型のトランジスタ790を備えている。このNMOS型のトランジスタ790のゲート(ドレインも)には加算電流に応じたバイアス電圧Vbaisが発生する。このバイアス電圧Vbaisを、第1DA変換部302側に配される各電流源セルを構成するNMOS型のトランジスタのゲートと共通接続される電流制御線592に供給するようになっている。
なお、図4(B)では、ゲイン調整電流源セル308としてNMOS型のトランジスタ790を用いているが、これは、第2DA変換部304を構成する各電流源セルをPMOS型のトランジスタとする場合であり、図4(C)に示すように、第2DA変換部304を構成する各電流源セルをNMOS型のトランジスタとする場合には、先ず、PMOS型のトランジスタ792で加算電流Igainを受けることになる。
また、ゲイン調整電流源セル308を構成するトランジスタと第1DA変換部302側に配される各電流源セルを構成するトランジスタとが異なる極性(チャネル)のものである場合には、第1DA変換部302側に配される各電流源セルを構成するトランジスタとカレントミラーを構成できるように、電流/電流変換部を設ける。
たとえば、図4(C)では、トランジスタ792とカレントミラー接続されたPMOS型のトランジスタ794と、このトランジスタ794から出力される電流を受け取るNMOS型のトランジスタ796とを設け、このトランジスタ796をトランジスタ790と同様に接続する。
つまり、トランジスタ796は、ドレインには、加算電流が供給され、ドレインとゲートとが接続され、ソースがアナロググランド線に接続される。トランジスタ796のゲート(ドレインも)が、第1DA変換部302側に配される各電流源セルを構成するNMOS型のトランジスタのゲートと共通接続されるようにする。NMOS型のトランジスタ796のゲート(ドレインも)には加算電流に応じたバイアス電圧Vbaisが発生する。このバイアス電圧Vbaisを、第1DA変換部302側に配される各電流源セルを構成するNMOS型のトランジスタのゲートと共通接続される電流制御線592に供給する。
また、図4(D)では、トランジスタ790とカレントミラー接続されたNMOS型のトランジスタ798と、このトランジスタ798から出力される電流を受け取るPMOS型のトランジスタ799とを設ける。そして、このトランジスタ799のドレインにはトランジスタ798から加算電流が供給されるようにし、またドレインとゲートとを接続し、ソースを電源線に接続する。トランジスタ799のゲート(ドレインも)が、第1DA変換部302側に配される各電流源セルを構成するPMOS型のトランジスタのゲートと共通接続されるようにする。PMOS型のトランジスタ799のゲート(ドレインも)には加算電流に応じたバイアス電圧Vbaisが発生する。このバイアス電圧Vbaisを、第1DA変換部302側に配される各電流源セルを構成するPMOS型のトランジスタのゲートと共通接続される電流制御線592に供給する。
何れの構成も、動作的には、ゲイン調整電流源セル308は、第2DA変換部304側で生成される加算電流Igainを電圧信号(上記例ではバイアス電圧Vbais)に変換し、この変換した電圧信号に基づき、第1DA変換部302側の各電流源セルの動作電流値を制御する電流/電圧変換部として機能するものである。
なお、後述する図9にも示すように、スロープ部としての第1DA変換部302をNMOSで構成し、PGA部としての第2DA変換部304をPMOSで構成し、そのバイアス電位は、PMOS構成の回路出力を折り返しす構成とした方が、以下の点で有利である。第1には、NMOSのゲート電位を作るにはPMOSから出力しないといけない。
第2には、バラツキに強い。第2の点についてさらに詳述すれば以下の通りである。たとえば、温度が上がりトランジスタの能力が下がった場合、アンプからの出力は常に一定であるが、同じ電流を流すために深いゲートソース間電位Vgsとなり、この出力がNMOSで構成される折返しに入力されることで、室温時と同じ出力を保つことができるようになる。また、プロセスバラツキなどで、NMOSとPMOSのトランジスタに能力差が生じても上記と同様の論理で安定した出力を得られるようになる。
DAC出力端子DACgain にて加算(合成)された第2DA変換部304の出力電流Igainを電流/電圧変換部として機能するゲイン調整電流源セル308にて受け取り、このゲイン調整電流源セル308として、折返し用のトランジスタ790(もしくはトランジスタ792)を設け、そのゲートとドレインを接続した回路構成を採る。
第1DA変換部302は、電流出力型のDA変換回路の構成を採り、その電流源セルの制御入力端子であるゲートに、電流/電圧変換部として機能するゲイン調整電流源セル308の出力電圧(バイアス電圧Vbais)を供給する構成を採るのである。
全体としては、第2DA変換部304の電流源セルを構成するPMOSトランジスタと第1DA変換部302の電流源セルを構成するNMOSトランジスタを折り返して使うことでバラツキに強くするのである。
これにより、電流源セル部350内の各電流源セルの動作電流をデジタル制御により設定することで、任意の設定されたゲインで動作するDA変換回路が実現できるようになり、各電流源セルの動作電流を調整することで、たとえば、−3dBから20dBまでゲインを可変できる。電流源セル部350をデジタル信号で制御することで、DA変換部300は、所望の入力デジタル信号Dinを所望のゲインでアナログ出力できるDA変換回路として動作可能となる。
また、詳細は後述するが、特に本実施形態の第2DA変換部304は、電流源セル部750に設けられる単位電流源の一例である各電流源セルの動作電流量を制御する電流量調整用の電流源セルをデジタル制御により駆動することによって、第1DA変換部302におけるDA変換でのクロック当たりの傾き(ΔRAMP)を調整する点に大きな特徴を有している。
デジタル制御をたとえば12ビット精度で行なうことで、結果として、電流源セル部350における電流加算量を12ビット精度で調整することができるようになる。このことは、シングルスロープ積分型のAD変換を行なう際に、処理対象の画素信号に対して12ビットといった高精度でアナログゲインを調整した上でデジタルデータを取得することになる。
また、第2DA変換部304による電流源セル部350の各電流源セルに対する動作電流制御は、ゲイン調整電流源セル308との間でカレントミラーを利用して一様に制御可能であるので、一箇所(ここではゲイン調整電流源セル308)への制御によって、電流源セル部350の各電流源セルそれぞれに一様なゲイン調整が可能となる。
参照電圧の振幅制御における精度が、デジタル入力によるゲイン調整用DA変換回路としての第2DA変換部304のデジタル調整精度によって決定されるのである。この第2DA変換部304に対するゲイン設定用のデジタル入力(入力コード)Dgainは、もちろん、外部からの直接入力が可能である。
<第1DA変換部の構成>
図5は、第1DA変換部302の具体的な構成例を示す図である。図示するように、第1DA変換部302は、当該第1DA変換部302の全体を制御するとともに定電流源選択制御部の機能も備えたDAC制御部310と、複数の電流源セル(定電流源)を具備してなる電流源セル部350とを備えている。
DAC制御部310は、DAC制御部310内の各部の動作を制御するブロック制御部320と、処理対象の入力デジタル信号Dinの入力段に配され下位ビットの制御処理を担当する下位ビット制御部330と処理対象の入力デジタル信号Dinの入力段に配され上位ビットの制御処理を担当する上位ビット制御部340とを備えている。
電流源セル部350は、所定の重み電流を出力する複数種類の下位電流源セル353を持つ下位電流源セル部352と、行列状に配列されそれぞれ同一(一律)の所定の重み電流を出力する上位電流源セル355を持つ上位電流源セル部354とを有する。
下位電流源セル部352には、デジタル入力信号の下位ビットの各ビットに1個ずつ対応する下位側jビットを担当するj個の下位電流源セル353が並列に設けられる。下位電流源セル353の出力端は、各下位電流源セル353の出力電流を合成するための選択出力線396に接続される。選択出力線396は、DAC出力端子DACoutに接続される。
下位電流源セル部352の各下位電流源セル353の電流値の重付けは、上位電流源セル部354の各上位電流源セル355の電流値に対して、それぞれ1/2,1/4,…,1/2^jとされる。各下位電流源セル353は、入力デジタル信号Dinの下位jビットのそれぞれに対応するビットの論理値(“1”または“0”)に応じて、下位ビット制御部330によって個別に選択されるようになっている。入力デジタル信号Dinの下位jビットに基づいて下位ビット制御部330によって選択された下位電流源セル353の出力電流は、DAC出力端子DACoutにて、一方が基準電圧Vref と接続された基準抵抗398により加算出力される。
上位電流源セル部354には、上位側iビットを担当する少なくとも2^i個(好ましくは(2^i)+y(yは任意)個)の上位電流源セル355が2次元マトリクス状に設けられる。その周りには、各上位電流源セル355を選択するべく、上位電流源セル355のマトリクス配置に応じたマトリクス選択線358を有する。
上位電流源セル部354は、上位ビット制御部340により、デジタル入力信号の上位ビットデータ値に応じた数の上位電流源セル355が選択されるようになっている。選択された上位電流源セル355の出力電流は下位電流源セル部352と同様に、DAC出力端子DACoutにて加算出力される。この加算電流Idac と基準抵抗398の抵抗値Rref との積により、DAC出力端子DACoutの出力電圧が規定される。
ブロック制御部320は、通信・タイミング制御部20から供給される多ビットデジタル信号Dinに基づいて、上位ビット制御部340と下位ビット制御部330とを制御する。一例として、上位iビットについては10進数にデコードし、そのデコード値に基づいてシフトレジスタ部342内のシフトレジスタを制御する。
またブロック制御部320は、DACモード、DAC開始、あるいはDAC解像度などを制御するための各種の制御信号J320が入力されるようになっており、入力デジタル信号Din(たとえばデコード値)やこれらの制御信号J320に基づいて、下位ビット制御部330を制御する制御信号J330を下位ビット制御部330に供給するとともに、上位ビット制御部340を制御する制御信号J340を上位ビット制御部340に供給する。
制御信号J330としては、たとえば分周処理部332の出力を一定の論理レベル(ここではクリア値)にするリセット信号が存在する。また、制御信号J340としては、たとえばシフトレジスタ部342の出力を一定の論理レベル(ここではクリア値やフル値)にするリセット信号およびセット信号が存在する。
またブロック制御部320には、DA変換用のカウントクロックCKdac が外部クロックとして通信・タイミング制御部20から入力されるようになっており、このカウントクロックCKdac を整形して、内部カウントクロックCKcnt として下位ビット制御部330に供給するようになっている。
また、ブロック制御部320は、上位電流源セル部354の上位電流源セル355の使用する数を規定することで、DA変換のデジタル解像度(たとえばiビットの“i”)を規定するべく、その制御のための制御信号J342を上位ビット制御部340に供給するようにもなっている。この制御信号J342としては、たとえば、各シフトレジスタの活性化を制御するイネーブル信号を使用することができる。各シフトレジスタの出力イネーブル(OE)端子に供給するイネーブル信号をアクティブにしたときには、各シフトレジスタの出力が有効となるが、イネーブル信号をインアクティブにして各シフトレジスタの出力を無効とする(たとえば非反転出力端子QをLレベル、反転出力端子xQをHレベルに維持する)ことで、各シフトレジスタの活性化を制御することができるのである。
たとえば、最大解像度としてiビット分(2^i個)の上位電流源セル355を持つ上位電流源セル部354において、たとえば純粋にビット単位で解像度を制御する場合であれば、x(x≦i)ビットの解像度で使用する場合には、2^x個の上位電流源セル355のみが活性化するように制御する。この場合、制御信号J342としてはi本(制御信号J342#1〜#i)あればよい。
制御信号J342#1は1個目の上位電流源セル355の活性化を制御し、制御信号J342#2は2個目〜2^2個目までの上位電流源セル355の活性化を制御し、以下同様に、制御信号J342#1〜#xは、1+2^(x−1)個目〜2^x個目までの上位電流源セル355の活性化を制御するために使用される。つまり、総数2^i(+y個があってもよい)の上位電流源セル355をx個のブロックに分割し、予め所望のデジタル解像度に対応した上位電流源セル355のみが使用されるように選択しておく。
下位ビット制御部330は、ブロック制御部320から供給された内部カウントクロックCKcnt をカウントするカウンタ(つまりクロックを分周する分周器)を具備してなる分周処理部332と、第1DA変換部302の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部336とを備えている。グリッチ抑制回路は、下位電流源セル部352に設けられる下位電流源セル353の数と同数分(j個)が設けられる。
分周処理部332は、1クロック期間で1LSBに相当するDA変換を実行可能とするべく設けられており、具体的には、D型フリップフロップ(ラッチ;以下D−FFという)を基本要素に有し、2のべき数分の1を生成する(j−1)個の分周器を有し、事実上のカウントクロックCKcnt そのものの1分周クロックと分周器で分周した(j−1)ビットの下位ビットバイナリ出力、すなわち1/2,1/4,…,1/2^(j−1)の分周クロックを選択制御信号としてグリッチ抑制処理部336の対応するグリッチ抑制回路に供給する。つまり、下位jビットのバイナリデータに相当する出力となる1/2^k(kは0からj−1まで)分周クロックをグリッチ抑制処理部336#j-kに供給する。この分周処理部332は、下位電流源セル部352に設けられるj個の下位電流源セル353に対してのセレクタとして機能する。
グリッチ抑制処理部336は、各分周クロックを、各グリッチ抑制回路によりグリッチ抑制処理を行なってから、1/2^k(kは0〜(j−1))分周クロックに対して1/2^(j−k)の電流値を持つ電流源セルというように、下位電流源セル部352の対応する下位電流源セル353に供給する。たとえば、1分周クロックに対しては1/2^jの電流値を持つ下位電流源セル353#jに接続され、1/2分周クロックに対しては1/2^(j−1)の電流値を持つ下位電流源セル353#j-1に接続され、1/4分周クロックに対しては1/2^(j−2)の電流値を持つ下位電流源セル353#j-2に接続され、以下同様に、1/2^(j−2)分周クロックに対しては1/4の電流値を持つ下位電流源セル353#2に接続され1/2^(j−1)分周クロックに対しては1/2の電流値を持つ下位電流源セル353#1に接続される。
ここで、グリッチ抑制処理部336は、図示を割愛するが、入力された信号に対しての論理反転(位相反転)機能と、所定のディレイ量Δtの遅延機能とを具備した遅延手段を備えており、この遅延手段により遅延されていない入力信号と当該遅延手段により遅延された反転信号とを相補信号として電流源セル353,355を構成する差動スイッチの各相補入力端子(ここではトランジスタ524,526のゲート端子)に供給する点に特徴を有している。
相補信号を単純に差動スイッチの各相補入力端子に供給すると、差動スイッチへの相補入力の時間的なバラツキ(ディレイ差)のため、電流源セル353,355をなす差動スイッチとして動作するトランジスタ524,526への入力がともにLレベルとなりともにオフとなる状態が存在する場合に、ともにオフ状態のときから選択出力線396におけるDA変換出力に関わるトランジスタ524をオンさせる場合が起こり、このときにグリッジが生じ易い。これは、トランジスタ524,526がともにオフ状態のときには電流源セルからの出力電流が完全にゼロの状態にあり、このような状態から電流源セルを活性化させて突然に出力電流を発生させようとすることが原因であると考えられる。
これに対して、グリッチ抑制処理部336を介して電流源セル353,355の差動スイッチとして動作するトランジスタ524,526を制御すれば、トランジスタ526のゲート入力はディレイΔt期間後に活性化(ハイレベル)または不活性化(ローレベル)されるため、トランジスタ524が活性化されディレイΔt後にトランジスタ526が不活性化される過程では、トランジスタ524,526がともにオフ状態のときからトランジスタ524がオンする状態を確実に避けることができ、グリッジの発生を抑制することができる(詳細は後述する図9を参照)。
また、下位ビット制御部330は、下位電流源セル部352の各下位電流源セル353を選択するべく、下位電流源セル353の数に応じた選択線338を有し、選択線338を制御することで、デジタル入力信号の下位ビットデータ値に相当する下位電流源セル353を選択する。本構成例の場合、分周処理部332と下位電流源セル部352との間の選択線338上にグリッチ抑制処理部336が設けられることになる。
グリッチ抑制処理部336は、詳細は後述するが、分周処理部332からの分周クロックに基づいて、正論理出力Qと負論理出力xQとを各出力端子から略同時に出力する(以下相補出力をするともいう)ように構成されており、選択線338としては、それに応じて2本の選択線が各下位電流源セル353(詳細にはその差動スイッチ入力端)に接続されるようになっている。
また、下位ビット制御部330は、桁上がり時もしくは桁下がり時を示す信号をシフトクロックCKsrとして上位ビット制御部340のシフトレジスタ部342に供給するシフト制御部333を備えている。たとえば、シフト制御部333は、桁上がり時を示すシフトクロックCKsrを生成するべく、分周処理部332の下位ビットバイナリ出力の内の1/2^(j−1)分周クロックを論理反転するバッファ機能を有するインバータ334を備えている。分周処理部332は、1/2^(j−1)分周クロックをインバータ334を介して逆相にし、その変化エッジの一方を利用することで、シフトクロックCKsrとして、上位ビット制御部340に供給する。
もちろん、シフト制御部333のこのような構成は一例であって、たとえばアップカウント動作時に生成可能なキャリー(Carry )パルスを桁上がり時を示すシフトクロックCKsrとして使用することもできるし、ダウンカウント動作時に生成可能なボロー(Borrow)パルスを桁下がり時を示すシフトクロックCKsrとして使用することもできる。
上位ビット制御部340は、上位iビット分(2^i個)のシフトレジスタを具備したシフトレジスタ部342と、第1DA変換部302の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部346とを備えている。グリッチ抑制回路は、上位電流源セル部354に設けられる上位電流源セル355の数と同数分(2^i個)が設けられる。シフトレジスタ部342には、下位ビット制御部330からシフトクロックCKsrが供給されるようになっている。
シフトレジスタ部342は、上位iビットの各データ値に相当するDA変換を実行可能とするべく設けられており、具体的には、上位iビットのデジタル信号に順次対応するように縦続接続されたシフトレジスタを備え、下位ビット制御部330から供給されるシフトクロックCKsrに基づいて、そのシフト出力端子を順次所定方向にアクティブに(活性化)することで、入力デジタル信号の上位iビットを10進数にデコードしたデータ値をシフト出力端子に出力する。
シフトレジスタの各シフト出力は選択制御信号として、それぞれグリッチ抑制処理部346の対応するグリッチ抑制回路に供給される。グリッチ抑制処理部346は、各シフト出力を、各グリッチ抑制回路によりグリッチ抑制処理を行なってから、上位電流源セル部354の対応する上位電流源セル355に供給する。
また、上位ビット制御部340は、上位電流源セル部354の各上位電流源セル355を選択するべく、上位電流源セル355の数に応じたマトリクス選択線348(マトリクス選択線358に対応するもの)を有し、マトリクス選択線348を制御することで、デジタル入力信号の上位ビットデータ値に相当する上位電流源セル355を選択する。本構成例の場合、シフトレジスタ部342と上位電流源セル部354との間のマトリクス選択線348上にグリッチ抑制処理部346が設けられることになる。
グリッチ抑制処理部346は、グリッチ抑制処理部336と同様に、シフトレジスタ部342から出力されるシフト出力に基づいて相補出力をするように構成されており、上位電流源セル部354の周りに配されたマトリクス選択線358としては、各出力Q,xQに応じて2本の選択線が各上位電流源セル355(詳細にはその差動スイッチ入力端)に接続されるようになっている。
なお、シフトレジスタ部342は、ブロック制御部320から供給されるデジタル解像度制御用の制御信号J342#1〜#iが、D−FFを基本要素とするシフトレジスタの出力イネーブル端子に供給され、たとえばx(x≦i)ビットの解像度で使用する場合には、予め、2^x個のシフトレジスタのみが活性化するようにされる。
制御信号J342#1は1個目のシフトレジスタの活性化を制御し、制御信号J342#2は2個目〜2^2個目までのシフトレジスタの活性化を制御し、以下同様に、制御信号J342#1〜#xは、1+2^(x−1)個目〜2^x個目までのシフトレジスタの活性化を制御するために使用される。つまり、総数2^i(+y個があってもよい)のシフトレジスタをx個のブロックに分割することで、予め所望のデジタル解像度に対応したシフトレジスタのみが使用されるように選択しておき、これにより所望のデジタル解像度に対応した上位電流源セル355のみが使用されるようにする。
もちろん、デジタル解像度はビット単位で制御することに限らず任意の値zで制御することもできる。たとえば、上位iビットが7ビットで任意のyが8でブロックを4つのシフトレジスタで区切ったzが34の場合、予め設定された所望のデジタル解像度に対応した制御信号がzごとにシフトレジスタに入力される。
上位ビット制御部340は、デジタル入力信号の上位ビットデータ値に相当する数の上位電流源セル355を選択することで、上位ビットデータ分のDA変換を行なう。この際、デジタル解像度に対応した数のシフトレジスタや上位電流源セル355のみが活性化するように制御することで、設定されたデジタル解像度に達した時点以降は事実上DA変換が行なわれないようにする。つまり、上位ビット制御部340は、下位ビット制御部330から供給されるシフトクロックCKsrに基づいて上位ビットデータに基づいてDA変換を開始するととともに、自動的に、所望のデジタル解像度に達した時点でDA変換が停止するようになる。
シフトレジスタ部342は、下位ビット制御部330から供給されるシフトクロックCKsrに基づいて、縦続接続されたシフトレジスタのシフト出力端子を順次所定方向にアクティブ(活性化)にする。ここで「所定方向」とは、下位ビット制御部330が桁上がり動作時の場合には、シフトアップを示すシフトクロックCKsrが供給されるので、1つの上位電流源セル355がさらに活性化される方向にシフト動作を行なう。一方、下位ビット制御部330が桁下がり動作時の場合には、シフトダウンを示すシフトクロックCKsrが供給されるので、その時点において不活性化している最終段の上位電流源セル355が不活性化される方向にシフト動作を行なう。
このような動作を、予め使用可能に設定(活性化)された数に対応したシフトレジスタについて連鎖的に行なうことで、所望のデジタル解像度に応じたアナログ電圧を生成することができる。活性化されていないシフトレジスタについては、クロック入力端子CKにシフトクロックCKsrのアクティブエッジが入力されても、前段の非反転出力端子Qの状態に拘わらず非反転出力端子QをLレベル、反転出力端子xQをHレベルに維持する。このため、設定されたデジタル解像度に達した時点以降は事実上DA変換が行なわれないようにすることができ、事実上、所望のデジタル解像度に達した時点で上位ビットについてのDA変換が停止する。
たとえば、デジタル解像度を7ビットとする場合、2^7番目のシフトレジスタがオンした時点で上位ビット制御部340と上位電流源セル部354によるDA変換が停止する。また、所望の入力デジタル値(デジタルコード)の上位ビットデータに達した時点で下位ビット制御部330からのシフトクロックCKsrを停止させることで、上位ビットについてのDA変換を停止させることもできる。
このDA変換が停止するまでにおける選択出力線396に現われる各電流源セル353,355の出力電流を合成して基準抵抗398により電圧に変換すれば、DAC出力端子DACoutの電圧レベルが漸次単調に変化する参照信号を生成することができる。いわゆるシングルスロープ積分型(あるいはランプ信号比較型)のAD変換に際して用いられる参照信号電圧の生成に好適なDA変換装置となるのである。
また、本実施形態のDA変換部300は、シングルスロープ積分型のAD変換に際して用いられる参照信号電圧生成用のDA変換装置としての適用に限らず、一般的なDA変換装置としても利用することができる。たとえば、入力デジタル信号に対応した値に達した時点でDA変換処理を停止させた状態のDAC出力端子DACoutの電圧レベルを使用すれば、入力デジタル信号に対応したアナログ電圧を得ることができ、結果として、多ビット入力デジタル信号についてのDA変換を行なうことができる。
なお、前例での停止タイミングの設定は上位ビット側についてのみ説明していたので、このままでは、下位ビット分の精度を補償することができない。しかしながら、下位ビットについても、上位ビット側が停止すべきデータに達しているときに、入力デジタル信号の下位jビットに対応した値に達した時点で内部カウントクロックCKcnt を停止させることで下位ビットについてのDA変換処理を停止させるようにすることができる。この場合、多ビット入力デジタル信号に対応した値に達した時点でDA変換処理を停止させた状態のDAC出力端子DACoutの電圧レベルを使用することで、多ビット入力デジタル信号に正確に対応したアナログ電圧を得ることができ、結果として、多ビット入力デジタル信号についての高精度のDA変換を行なうことができるようになる。
<第2DA変換部の構成>
図6および図7は、第2DA変換部304の具体的な構成例を説明する図である。ここで、図6は、第2DA変換部304の構成例を示す図であり、図7は、外部入力コードと電流源セルとの関係を説明する図である。
図6に示すように、本実施形態の特徴部分である第2DA変換部304は、当該第2DA変換部304の全体を制御するとともに定電流源選択制御部の機能も備えたDAC制御部710と、複数の電流源セル(定電流源)を具備してなる電流源セル部350と同様の構成の電流源セル部750とを備えている。DAC制御部710は、第1DA変換部302にて生成される参照信号の振幅に関わる電流源セル部350内の各電流源セルの動作電流を設定する電流設定部としての機能を備えている。mビットのデジタル信号を、上位sビットと下位tビットに分割し(m=s+t)て制御する点に特徴を有している。
たとえば、DAC制御部710は、DAC制御部710内の各部の動作を制御するプリデコーダ720と、処理対象のゲイン設定入力コード(デジタルゲイン制御入力信号)Dgainの入力段に配され下位tビットの制御処理を担当する下位ビット制御部730と処理対象のゲイン設定入力コードDgainの入力段に配され上位sビットの制御処理を担当する上位ビット制御部740とを備えている。
電流源セル部750は電流源セル部350に、下位電流源セル部752は下位電流源セル部352に、下位電流源セル753は下位電流源セル353に、上位電流源セル部754は上位電流源セル部354に、上位電流源セル755は上位電流源セル355にそれぞれ対応し電流源セル部350の構成や出力電流の重付けの配分は電流源セル部350と同様であり、nをm,iをs,jに置き換えて考えればよい。
下位電流源セル753の出力端は、各下位電流源セル753の出力電流を合成するための選択出力線796に接続される。選択出力線796は、DAC出力端子DACgain に接続されており、下位電流源セル部752における選択された下位電流源セル753の出力電流は選択出力線796にて加算されて出力される。また、上位電流源セル部754における選択された上位電流源セル755の出力電流は下位電流源セル部752と同様に、選択出力線796にて電流が加算されて出力される。図5にて示したように、DAC出力端子DACgain には、ゲイン調整電流源セル308が接続される。
プリデコーダ720には、通信・タイミング制御部20からDACモード切替信号などを含む制御信号J720と、ゲイン設定用のゲイン設定入力コードDgainが供給される。プリデコーダ720は、入力されたmビットのゲイン設定入力コードDgainを上位sビットの情報と下位tビットの情報とに分ける。これにより、プリデコーダ720からは、mビットのデジタル信号における下位tビットの情報が下位ビット制御部730に出力され、mビットのデジタル信号における上位sビットの情報が上位ビット制御部740に出力される。
下位ビット制御部730は、プリデコーダ720から供給された下位tビットの情報に基づいて、下位電流源セル部752の各下位電流源セル753を選択するための選択制御信号を生成するデコーダ732と、第2DA変換部304の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部736とを備えている。グリッチ抑制回路は、グリッチ抑制処理部336におけるものと同様のものであり、下位電流源セル部752に設けられる電流源セル753の数と同数分(t個)が設けられる。
デコーダ732は、プリデコーダ720から渡された下位tビットの情報をそのまま出力することで、下位電流源セル部752の各下位電流源セル753を選択するための選択制御信号とする。下位ビット側については、2ビットで重み付けされた電流源セル(バイナリセル)が用意されているからである。
つまり、デコーダ732は、プリデコーダ720から供給されるtビットのデータに基づき、1LSBに相当するDA変換を実行可能とするべく設けられており、具体的には、(t−1)ビットの下位ビットバイナリ出力、すなわち1/2,1/4,…,1/2^(t−1)のビットデータを選択制御信号としてグリッチ抑制処理部736の対応するグリッチ抑制回路に供給するバイナリ制御方式を採用している。デコーダ732は、下位電流源セル部752に設けられるt個の下位電流源セル753に対してのセレクタとして機能する。
上位ビット制御部740は、プリデコーダ720から供給された上位sビットの情報に基づいて、上位電流源セル部754の各上位電流源セル755を選択するための選択制御信号を生成するデコーダ742と、第2DA変換部304の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部746とを備えている。グリッチ抑制回路は、グリッチ抑制処理部346におけるものと同様のものであり、上位電流源セル部754に設けられる上位電流源セル755の数と同数分(2^t個)が設けられる。
デコーダ742は、プリデコーダ720から供給される上位sビットの多ビットデジタル信号を10進数にフルデコード(データ変換)し、そのデコード値を、上位電流源セル部754の各上位電流源セル755を選択するための選択制御信号として出力する。このデコーダ742は、上位電流源セル部754に設けられる2^s個の上位電流源セル755に対してのセレクタとして機能する。
デコーダ742の各出力は選択制御信号として、それぞれグリッチ抑制処理部746の対応するグリッチ抑制回路に供給される。グリッチ抑制処理部746は、各出力を、各グリッチ抑制回路によりグリッチ抑制処理を行なってから、上位電流源セル部754の対応する上位電流源セル755に供給する。
具体的には、図7に示すように、外部より設定されたmビットのデジタルコードのうち、上位sビットは、デコーダ742にてサーモ型にデコードされ、電流出力型DAコンバータ(第2DA変換部304)の上位電流源セル部754に入力される。サーモ型では、たとえば入力コードが7ビットの場合、デコードされた先の出力は2^7−1=127個の電流源セルに接続される。接続方法は、入力が「0000001」で1個の電流源セルがオンし、「0000100」で8個の電流源セルがオンし、「1111111」で127個の電流源セルがオンするようになっている。一方、下位tビットは、前述のように、直接バイナリセル構成の下位電流源セル部752に入力される。したがって、出力電流は外部入力コードに比例した電流値が出力されることになる。
このような構成の第2DA変換部304は、mビットのデジタル信号を、上位sビットと下位tビットに分割し(m=s+t)、上位sビットでは上位電流源セル755に対して同じ重みを持つ電流値を上位デジタル信号に応じて生成すべく一律に重付けしたマトリクス型電流源セル構成の上位電流源セル部754を構成し、上位電流源セル部754を上位ビット制御部740により10進数のデコード方式で制御し、下位ビットでは下位電流源セル753に対して2のべき数分の1の重みを持つ電流値を生成すべく重付けされた並列型電流源セルの下位電流源セル部752を構成し、この下位電流源セル部752を下位ビット制御部730によりバイナリ方式で制御するようにしている。
つまり、このような第1DA変換部302および第2DA変換部304を備えたDA変換部300は、高速性と確実にビットをカウントするために、第1DA変換部302としては、クロックカウンタとして動作する分周処理部332と上位ビット制御部340とを用いることで、必要なビット数を上位iビットと下位jビットに分割する。下位jビットに関しては、分周処理部332にて2のべき数分の1を生成するとともに、下位電流源セル部352に設けられるj個の下位電流源セル353に対してのセレクタとして機能する分周処理部332で、下位電流源セル部352の下位電流源セル353を選択駆動する。また、上位iビットに関しては、分周処理部332からのシフトクロックCKsrに基づいて上位ビット制御部340のシフトレジスタを1クロックごとに所定方向に活性化/不活性化させることで、上位電流源セル部354の上位電流源セル355を選択駆動する。
こうすることで、バイナリカウンタ方式で制御される下位電流源セル部352とデコード方式で制御される上位電流源セル部354の動作が連動して行なわれるようになり、入力デジタル信号が高速になっても、バイナリ方式とデコード方式で分割された電流源セル部350をほぼ同時に動作させることができ、その結果として、入力デジタル信号に対応する分の電流源セル353,355を高速かつ確実に選択することがでるようになる。これにより、高速動作時においても、グリッチの発生やミスコードの発生が生じないようにすることができ、安定したDA変換動作が実現可能となる。
つまり、本実施形態の第1DA変換部302は、nビットのデジタル信号を、上位iビットと下位jビットに分割し(n=i+j)、上位ビットでは上位電流源セル355に対して同じ重みを持つ電流値を上位デジタル信号に応じて生成すべく一律に重付けしたマトリクス型電流源セル構成の上位電流源セル部354を構成し、上位電流源セル部354を上位ビット制御部340によりデコード方式で制御し、下位ビットでは下位電流源セル353に対して2のべき数分の1の重みを持つ電流値を生成すべく重付けされた並列型電流源セルの下位電流源セル部352を構成し、この下位電流源セル部352を下位ビット制御部330によりバイナリカウンタ方式で制御するようにしている。
そして、下位ビット制御部330における桁上がりもしくは桁下がりに連動して上位ビット制御部340に内蔵のシフトレジスタを桁上がりや桁下がりに対応する方向にシフト動作させることで、入力デジタル値に対応する分の下位の下位電流源セル353と上位の上位電流源セル355の選択動作がほぼ同時に行なわれるようにする点に大きな特徴を有している。こうすることで、グリッチの発生やミスコードの発生を防止し、安定なアナログ参照信号を得、このアナログ参照信号を用いたシングルスロープ積分型のAD変換精度を向上させるようにする。
加えて、第1DA変換部302にて生成される参照信号を利用してシングルスロープ積分型のAD変換を行なう際に、第2DA変換部304にて、電流源セル部750の各電流源セル753,755の動作電流をデジタル制御することで、処理対象の画素信号に対して高精度でアナログゲインを調整した上でデジタルデータを取得する点に大きな特徴を有している。
特に、スロープ型のDA変換部としての第1DA変換部302の電流源セルをNMOSで構成し、PGA部としての第2DA変換部304の電流源セルをPMOSで構成することで、電源側で出力精度を高くすることができる。これは画素信号にして考えると、低照度側となる。したがって、NMOSの電流源セルで構成されるスロープ型のDA変換部の精度は低照度側で確実となり、固体素子に向いている。何故、電源側で出力精度が高くなるかと言うと、作動スイッチおよび電流源セルを構成するトランジスタが安定に動作するのは、常に飽和状態にある電源側だからである。また、NMOSの電流源セルで構成される第1DA変換部302の出力電流をプロセスバラツキや温度によって左右されないようにするために、第2DA変換部304にてPMOSの電流源セルで作られた電位を与えることで補間関係を構築できる。つまり、低照度側で精度を確実にしたく、バラツキに対して強くさせるためには、第1DA変換部302の電流源セルをNMOSで構成することの利点が高い。
以下、第2DA変換部304と関わりを持つ主要な機能部の詳細と、その動作の詳細について、具体的に説明する。
<電流源セルの基本構成>
図8は、電流源セル部350,750に設けられる各電流源セル353,355,753,755の基本的な構成例(基本電流源セルの概念図)を示した図である。ここで、図8(A)は、電流源セル353,355に対応する基本電流源セル500を示し、図8(B)は、電流源セル753,755に対応する基本電流源セル800を示す。
基本電流源セル500は、相補出力型となっている下位ビット制御部330および上位ビット制御部340に応じて、相補信号を受けて動作するようになっている。
たとえば、図8(A)に示すように、基本電流源セル500は、単位電流源510と、この単位電流源510の出力電流を切り替える切替スイッチ520とを有している。
単位電流源510は、基準電流源として機能するNMOS型のトランジスタ512を有して構成されている。また、切替スイッチ520は、2つのNMOS型のトランジスタ524,526が差動接続されて構成されている。トランジスタ524は差動スイッチ1として機能し、トランジスタ526は差動スイッチ2として機能する。
トランジスタ512は、ソース端子がアナロググランド線590に接続され、ドレイン端子がトランジスタ524,526のソース端子に共通に接続されている。また、そのゲート端子には、全てのセルに共通して印加されるバイアス電圧Vbaisが電流制御線592を介して電圧振幅制御部760からカレントミラー方式で印加され、電位差Vgsによってトランジスタ512が流す電流の値が左右される。
切替スイッチ520を構成する2つのトランジスタ524,526は、各ゲート端子にそれぞれ互いに相補的な制御信号Qin,xQin(xは論理反転信号を示す)が入力され、ドレイン端子には、それぞれ引出線594,596が接続されている。たとえば、トランジスタ524のゲート端子にアクティブHの制御信号(非反転入力)Qinが入力され、そのドレイン端子が引出線594に接続され、引出線594が、電流出力用の選択出力線396として使用される。一方、トランジスタ526のゲート端子に制御信号(反転入力)xQinが入力され、そのドレイン端子が引出線596に接続され、この引出線596が、電源Vddに接続される。全体としては、DA変換に関わる選択出力線396に対しては、制御信号(非反転入力)QinとしてアクティブHが入力されトランジスタ524がオンすることで電流源セルがオンするように動作する。
一方、基本電流源セル800も、基本電流源セル500と同様に、相補出力型となっている下位ビット制御部730および上位ビット制御部740に応じて、相補信号を受けて動作するようになっている。
たとえば、図8(B)に示すように、基本電流源セル800は、基本電流源セル500におけるトランジスタのチャネルを逆転させた形態となっており、具体的には、先ず、単位電流源810と、この単位電流源810の出力電流を切り替える切替スイッチ820とを有している。
単位電流源810は、基準電流源として機能するPMOS型のトランジスタ812を有して構成されている。また、切替スイッチ820は、2つのPMOS型のトランジスタ824,826が差動接続されて構成されている。トランジスタ824は差動スイッチ1として機能し、トランジスタ826は差動スイッチ2として機能する。
トランジスタ812は、ソース端子が電源線891に接続され、ドレイン端子がトランジスタ824,826のソース端子に共通に接続されている。また、そのゲート端子には、全てのセルに共通して印加されるバイアス電圧Vbaisgainが電流制御線892を介して印加され、電位差Vgsによってトランジスタ812が流す電流の値が左右される。
切替スイッチ820を構成する2つのトランジスタ824,826は、各ゲート端子にそれぞれ互いに相補的な制御信号Qin,xQin(xは論理反転信号を示す)が入力され、ドレイン端子には、それぞれ引出線894,896が接続されている。たとえば、トランジスタ824のゲート端子にアクティブLの制御信号(非反転入力)Qinが入力され、そのドレイン端子が引出線894に接続され、引出線894が、電流出力用の選択出力線796として使用されDAC出力端子DACgain に接続される。一方、トランジスタ826のゲート端子に制御信号(反転入力)xQinが入力され、そのドレイン端子が引出線896に接続され、この引出線896が、アナロググランド線890に接続される。全体としては、DA変換に関わる選択出力線796に対しては、制御信号(非反転入力)QinとしてアクティブLが入力されトランジスタ824がオンすることで電流源セルがオンするように動作する。
<第1DA変換部と第2DA変換部の接続態様の詳細>
図9は、第1DA変換部302と第2DA変換部304の接続態様の詳細を説明する図である。図4にて説明したように、第2DA変換部304の出力側には、第2DA変換部304のDAC出力端子DACgain にて加算された合成電流を電圧信号(バイアス電圧Vbais)に変換し、この変換した電圧信号に基づき、第1DA変換部302側の各電流源セル353,355の動作電流値を制御する電流/電圧変換部として機能するゲイン調整電流源セル308が設けられており、第1DA変換部302と第2DA変換部304との間は、ゲイン調整電流源セル308を介してカレントミラーで接続されるようになっている。
電流源セル部350内の個々の電流源セル353,355は、図8(A)に示す基本電流源セル500を採用するが、それぞれに供給する動作電流と、その組合せの数を調整することで、ビット対応の重付け電流値を生成する電流源セル353,355が構成されるようにする。基本的には、トランジスタ512のゲートに与える電位を調整して、所定の出力電流に重付けされた電流値を持つ基本電流源を用意し、その基本電流源に対応して、同電位のゲート入力に対して2のべき乗もしくは2のべき乗分の1で比例する電流を出力できる電流源セルを設ける。
具体的には、先ず、1/2^(j−1)分周クロックに対応する1/2の電流値を持つ下位電流源セル353#1を、図8(A)に示す基本電流源セル500の構成そのもので形成する。出力電流(1/2の電流値)の大きさはトランジスタ512のゲートに入力される電位に依存しており、先にも説明したように電圧振幅制御部360により制御される。
この下位電流源セル353#1と同様のものを2つ並列に設けることで、上位電流源セル部354に設けられる“1”の電流値を持つ上位電流源セル355を設ける。この上位電流源セル355を、i個(もしくはy個をさらに追加してもよい)用意することで、上位電流源セル部354が構成される。
また、1/4,…,1/2^jに重み付けされた下位電流源セル353#2,…,355#jに関しては、先ず、1/2の出力電流を持つ下位電流源セル353#1の出力電流を基準に、カレントミラーで、2^(j−1)個に分流することで、1/2^jに重み付けされた電流を出力する電流源(特に中継電流源セルという)を設ける。そして、この1/2^jの電流値で動作する図8(A)に示す構成の基本電流源セル500を所定の重みの数に相当する分だけ並列に設けることで、1/4,…,1/2^jの重みを持つ定電流を生成する下位電流源セル353#2,…,355#jを形成する。こうすることで、相対比精度を出しやすい同サイズの素子だけを用いて、重みの異なる電流を出力する電流源セルを高精度に構成することができる。
中継電流源セルは、図示を割愛するが、たとえば、下位電流源セル353#1や基本電流源である上位電流源セル355に対して同電位がゲートに供給されるNMOS型のトランジスタと、このトランジスタの出力側(ドレイン端子側)に配され、カレントミラー接続された2つのPMOS型のトランジスタと、PMOS型のトランジスタの一方の出力側(ドレイン端子側)に配されゲートとドレインとが接続された2^(j−1)個のNMOS型のトランジスタ(最終段トランジスタと称する)とで構成する。
このような構成により、中継電流源セルの最終段トランジスタは、1/2^jに重み付けされた電流を出力する電流源として機能するようになる。互いに並列接続したMOS型の最終段トランジスタのゲートを同一の基準電圧で制御して定電流動作させ、複数の同特性の最終段トランジスタによって電流源セルの分岐路を形成することにより、精度の高い電流分岐路を形成することができる。
また、最終段トランジスタの1つと、下位電流源セル353#2,…,355#j内の個々のトランジスタ512とをカレントミラー構成にし、トランジスタ512を持つ図8(A)に示す構成の基本電流源セル500を、それぞれの重み電流値に対応する分だけ並列に設けることで、たとえば下位電流源セル353#2は1/4(=1/2^2)の重みを持つ電流を出力し、下位電流源セル353#3は1/8(=1/2^3)の重みを持つ電流を出力し、下位電流源セル353#4は1/16(=1/2^4)の重みを持つ電流を出力し、下位電流源セル353#j(j=5)は1/32(=1/2^5)の重みを持つ電流を出力するようになる。
このような構成によれば、サイズや形状を極端に異形化した素子を使用することなく、またデジタル入力信号の上位ビットに対応する上位電流源セル部354での素子数を大幅に増やすことなく、相対比精度を出しやすい同サイズの素子だけを使用して、重みの異なる電流源セルを高精度に構成することができ、回路規模をそれほど増大させることなくDA変換の分解能を高めることができる。
また、上位電流源セル部354はデジタル入力信号の上位ビットのデータ値(10進数)に応じた数が選択されるようにし、下位電流源セル部352は入力信号の下位ビットのビット値(ビットデータそのもの)に応じて選択されるようにすることで、下位電流源セルの追加によりビット分解能を高めることができる。
加えて、下位電流源セル部352として、所定桁の桁値に対応する基本電流(前例では6ビット目の重み“1”)に対して1/2の重みの電流値を生成する下位電流源セル353#1と、基本電流を2のべき数分の1(1/2^j)に等しく分岐路(前例のトランジスタ532に相当)に分流させることにより1つの分岐路から基本電流に対して2のべき数分の1の電流を出力電流として取り出すようにすることで、同一サイズの素子でもって精度の高い電流源セルを得ることができる。
また、電流源セルをMOSトランジスタを用いた定電流回路で構成するとともに、その定電流回路の電流重付けを複数の同特性のMOSトランジスタの並列接続数によって構成することで、製造バラツキなどの影響を受けることなく、高い相対精度を得ることができる。
なお、この例では、1/2の重み電流値を出力する電流源セルを基本要素として上位電流源セル355と下位電流源セル353#1とを構成し、下位電流源セル353#1の動作電流値を2^(j−1)に分流して1/2^j(前例ではj=5であるので1/32)の重み電流値を出力する中継電流源セルを形成し、この1/2^jの重み電流値を出力する電流源セルを基本要素として下位電流源セル部352内の残りの下位電流源セル353#2〜355#jを構成していたが、これは一例に過ぎず、2のべき乗分の1に重み付けされた電流を出力可能な構成であれば、その具体的な構成はどのようなものであってもよい。ただし、上記説明と同様に、重みの異なる電流を高精度に出力することのできるようにする点に留意するのがよい。
各電流源セル353,355は、分周処理部332もしくはシフトレジスタ部342を構成するD−FF610の反転出力端子xQから出力される信号により制御されるようになっている。具体的には、D−FF610の反転出力端子xQが、縦続接続されたインバータ382,384で構成されている対応するグリッチ抑制処理部336,346に入力され、論理反転および遅延処理を受けることでグリッジ抑制処理が施される。
このような構成のグリッチ抑制処理部336,346は、インバータ384により遅延されていないトランジスタ524(差動スイッチ1)用の選択制御信号と、このインバータ384により遅延されたトランジスタ526(差動スイッチ2)用の反転選択制御信号とを相補信号として差動スイッチをなすトランジスタ524,526に供給する。
グリッチ抑制処理部336,346を介して電流源セル353,355の差動スイッチとして動作するトランジスタ524,526を制御すれば、インバータ384の出力であるトランジスタ526のゲート入力はインバータ382の出力よりもディレイΔt0期間後に活性化(ハイレベル)または不活性化(ローレベル)されるため、トランジスタ524が活性化されディレイΔt0後にトランジスタ526が不活性化される過程では、トランジスタ524,526がともにオフ状態のときからトランジスタ524がオンする状態を確実に避けることができ、グリッジの発生を抑制することができる。電流源セルからの出力は、常にどちらかのスイッチ(トランジスタ524,526)を通り電流を出力できる構造となるからである。
一方、電流源セル部750内の個々の電流源セル753,755は、図8(B)に示す基本電流源セル800を採用するが、それぞれに供給する動作電流と、その組合せの数を調整することで、ビット対応の重付け電流値を生成する電流源セル753,755が構成されるようにする。基本的には、トランジスタ812のゲートに与える電位を調整して、所定の出力電流に重付けされた電流値を持つ基本電流源を用意し、その基本電流源に対応して、同電位のゲート入力に対して2のべき乗もしくは2のべき乗分の1で比例する電流を出力できる電流源セルを設ける。このような構成やそれにより得られる効果は、電流源セル部350を構成する電流源セル353,355と同様である。ここでは、同様の説明を割愛する。
なお、好ましくは、第1DA変換部302の電流源セル部350を構成する各電流源セル353,355と、第2DA変換部304の電流源セル部750を構成する各電流源セル753,755を、同サイズのトランジスタを用いて構成するのがよい。これは、以下の理由による。
すなわち、NMOSの電流源セルで構成される第1DA変換部302の出力電流をプロセスバラツキや温度によって左右されないようにするために、第2DA変換部304にてPMOSの電流源セルで作られた電位を与えることで補間関係を構築しバラツキを抑えるのであるが、このためには、NMOSとPMOSの本来ある能力の差を考慮する必要がある。
たとえば、先ず、NMOSトランジスタで構成されたスロープ型DA変換部としての第1DA変換部302のトランジスタのバイアス設定がVgs=Vth+0.3VからVgs=Vth+0.7Vの間でのみ差動スイッチを含めた動作が安定(=飽和)で動作する。Vgs=Vth+0.7Vのスロープ型DA変換部(第1DA変換部302)の電流源セル1個の出力電流が30uAで、PGA部としての第2DA変換部304の出力電流が300uAであれば、折返し比は10となる。このとき、NMOSトランジスタの能力がPMOSトランジスタの能力の2倍であれば、スロープ型DA変換部(第1DA変換部302)とPGA部(第2DA変換部304)の折返し比を5に設定すると、補完関係が成立しバラツキに強い構成を採ることができる。
各電流源セル753,755は、デコーダ732もしくはデコーダ742の反転出力端子xQから出力される信号により制御されるようになっている。その反転出力端子xQが、縦続接続されたインバータ382,384で構成されている対応するグリッチ抑制処理部736,746に入力され、論理反転および遅延処理を受けることでグリッジ抑制処理が施される。グリッチ抑制処理部736,746の動作は、グリッチ抑制処理部336,346の動作と同様である。
第1DA変換部302と第2DA変換部304との間に配される電流/電圧変換部として機能するゲイン調整電流源セル308は、具体的には、所定数(ここではk個とする)のトランジスタ(特に電流分配トランジスタと称する/図ではトランジスタ790)の並列接続の組合せで構成している。そして、この電流分配トランジスタの内の1つと、下位電流源セル353#2,…,355#j内の個々のトランジスタ512とをカレントミラー構成に接続する。こうすることで、第2DA変換部304のDAC出力端子DACgain にて加算出力される電流Igainをk個に分流することができる。
このような構成により、ゲイン調整電流源セル308を構成するk個の電流分配トランジスタのそれぞれは、Igain/kに重み付けされた電流を出力する電流源として機能するようになる。互いに並列接続したMOS型の電流分配トランジスタのゲートを同一の基準電圧で制御して定電流動作させ、複数の同特性の電流分配トランジスタによって電流源の分岐路を形成することにより、精度の高い電流分岐路を形成することができる。
また、電流分配トランジスタの1つと、下位電流源セル353#2,…,355#j内の個々のトランジスタ512とをカレントミラー構成にし、トランジスタ512を持つ図8(A)に示す構成の基本電流源セル500を、それぞれの重み電流値に対応する分だけ並列に設ける。
このような構成によれば、k個の数を調整することで、電流/電圧変換部として機能するゲイン調整電流源セル308における電流と電圧の変換比を調整することができる。
<全体動作の概要>
図10は、上記のようなDA変換部300における全体の動作を説明する図である。ここでは特に、下位ビット制御部330と上位ビット制御部340を中心とする第1DA変換部302の全体の動作概要をタイミングチャートを用いて説明する。なおここでは、下位jビットが5の場合であって、上位電流源セル部354には2^i個の上位電流源セル355が設けられる場合で示す。
分周処理部332およびシフトレジスタ部342の各出力がローレベル時に各電流源セル353,355がオンするものとする。したがって、初期値においては、分周処理部332およびシフトレジスタ部342の各出力はHレベルとなり、全ての電流源セル353,355はオフするものとする。
先ず第1DA変換部302側では、通信・タイミング制御部20からブロック制御部320に供給されるカウントクロックCKdac や入力デジタル信号Dinや制御信号J320による制御の元で動作する。ブロック制御部320は、準備段階として、先ず入力デジタル信号Dinをデコードし、下位ビット制御部330への内部カウントクロックCKcnt の供給を停止する。また、ブロック制御部320は、上位ビット制御部340や下位ビット制御部330に供給するセット信号やリセット信号を操作することで、DA変換の出力制御を行なう。
このとき、第2DA変換部304側では、入力されたゲイン設定入力コードDgainに従ってDA変換処理を行ない、ゲイン設定入力コードDgainに対応する電流源セル部750における加算電流に応じたバイアス電圧Vbaisを第1DA変換部302の電流制御線592に供給する。これにより、第1DA変換部302は、第2DA変換部304により制御されるゲイン設定に従った傾きで変化する参照信号を生成するようになる。
具体的には、先ず、第1DA変換部302側では、初期状態にて、ブロック制御部320は、下位ビット制御部330への内部カウントクロックCKcnt を遮断し(Hレベル固定)、これにより、分周処理部332内の分周器として機能する全てのD−FFと、シフトレジスタ部342内の全てのシフトレジスタ(実際にはD−FF)とをリセットする。
次に、ブロック制御部320は、内部カウントクロックCKcnt を下位ビット制御部330に供給する。その結果、分周処理部332が内部カウントクロックCKcnt に同期してカウント動作を開始し、各分周器の出力(D−FF610の非反転出力Q)がグリッチ抑制処理部336に供給され、このグリッチ抑制処理部336のインバータ382にて位相反転され、さらに遅延素子として機能するインバータ384によってタイミングが制御される。そして、相補信号である2つのクロックQ,xQが、対応する下位電流源セル353に内蔵の差動スイッチ(トランジスタ524,526)に入力され、1/2^k(kはjから1まで)に重付けされた下位電流源セル353がオンする。
たとえば、先ず分周処理部332内における1/2^k分周器のスイッチング動作(L→HまたはH→L)は入力クロックの2^(k−1)ごとの立上りエッジ時に行なわれ、2^k個の入力クロックで、その1周期が完結する。これが1/2^k分周という根拠である。
同時に、分周処理部332によって1/2(j−1)に分周された分周クロックはシフト制御部333によりシフトクロックCKsrに整形された後、上位ビット制御部340の分周処理部332に供給され、一様に重付けされた1倍の下位電流源セル353をスイッチングするために用いられる。
ここで、シフトレジスタ部342内においては、分周処理部332の1/16分周器から出力される1/16分周クロックに基づいて生成したシフトクロックCKsrを使用してシフト動作するため、16クロックごとに、シフトレジスタの出力が順に活性化していく。たとえば、シフトレジスタの非反転出力がHレベルに遷移するとともに反転出力がLレベルに遷移し、先ず1番目の上位電流源セル355#1がオンする。引き続き、16分周クロックがHレベルに遷移する度に順番にシフトレジスタの非反転出力がHレベルに遷移するとともに反転出力がLレベルに遷移し、対応するk番目の下位電流源セル353#kがオンしていき、制御信号J330,J340がリセット信号を出力しない限り、最後の2^i番目の上位電流源セル355#2“iがオンするまで続けられる。
このように、下位ビット制御部330と上位ビット制御部340の内部カウントクロックCKcnt に基づく連携した動作により、DA変換部300は、内部カウントクロックCKcnt に同期して、確実に階調を刻むDA変換回路として機能するようになり、第2DA変換部304により設定されたゲイン設定に応じた傾きで漸次増加する方向に変化する参照電圧を高精度で生成することができる。
なお、ここでは、漸次増加する方向に変化する参照電圧を生成するべく、電流源セル部350内の選択された電流源セル353,355による加算電流が増加する方向に電流源セル353,355の選択を制御していたが、電流源セル部350内の選択された電流源セル353,355による加算電流が減少る方向に電流源セル353,355の選択を制御すれば、漸次減少する方向に変化する参照電圧を生成することができる。
<第2DA変換部によるゲイン調整の例>
図11および図12は、第2DA変換部304を利用したAD変換処理時のゲイン調整の事例を説明する図である。ここで、図11(A)は、外部デジタル入力値であるゲイン設定入力コードDgainに対する第2DA変換部304の出力電流Igainの様子を示す図である。また図11(B)は、外部デジタル入力値であるゲイン設定入力コードDgainに対するゲイン調整電流源セル308から出力されるゲイン制御用のバイアス電圧Vbaisの様子を示す図である。また、図11(C)は、入力デジタル信号Dinに対する第1DA変換部302にて生成される、あるゲイン設定値における参照信号RAMPの様子を示す図である。また、図11(D)は、第2DA変換部304によりゲイン設定を種々変更した場合における参照信号RAMPの様子を示す図である。
ここで、ある入力nビット値に対して一意に決まる第2DA変換部304の出力電流Igainが電流電圧変換器として機能するゲイン調整電流源セル308に入力される。第2DA変換部304の出力電流Igainは、各電流源セル753,755(上位電流源セル755に関してはビットデータ対応の合成成分)の出力電流をIcell#gain とすると下記式(3)で示すようになり、図11(A)に示すように、線形に変化する。
この出力電流Igainを、ゲイン調整電流源セル308を構成する折返し用のトランジスタ790(または792)に供給すると、バイアス電圧Vbaisが下記式(4)で示すように一意的に決まる。なお、ここでVthは閾値電圧であり、Kはトランジスタ特有の定数である。式(4)から分かるように、バイアス電位Vbaisは出力電流Igainの√倍に比例し、図11(B)に示すように√倍された電圧値を出力する。
第1DA変換部302は、このバイアス電位Vbaisで規定される動作電流にて動作する。その出力電圧Vout は、第1DA変換部302から出力される加算電流Idac と基準抵抗398の抵抗値Rref との積により規定され下記式(5)で示すようになる。
ここで、第1DA変換部302から出力される加算電流Idac は、第2DA変換部304から出力される加算電流Igainに基づいてゲイン調整電流源セル308にて生成されるバイアス電位Vbaisによって一意に決定され、各電流源セル353,355(上位電流源セル355に関してはビットデータ対応の合成成分)の出力電流をIcell#dacとすると下記式(6)で示すようになる。
式(6)から分かるように、加算電流Idac はゲイン調整電流源セル308にて生成されるバイアス電位Vbaisによって制御され、さらに式(5)から分かるように、加算電流Idac によって出力電圧Vout の振幅が決定される。つまり、ゲイン設定入力コードDgainによって、第1DA変換部302の電流源セル353,355のゲート電圧であるゲイン制御用のバイアス電圧Vbaisが一意に決まり、出力電圧Vout の振幅が一意に決まることになる。結果として、図11(C)に示すように、参照信号RAMPの傾きが、第2DA変換部304に供給されるゲイン設定入力コードDgainに対して一意に決定されることになる。
したがって、図11(D)に示すように、第2DA変換部304に供給するゲイン設定入力コードDgainを調整することでバイアス電位Vbaisを第2DA変換部304により制御すれば、出力電圧Vout の振幅すなわち線形的に変化する参照信号RAMPの傾きを任意に調整できることになる。
参照信号RAMPの傾きを変えることは参照信号RAMPに対するゲイン調整を意味するが、先にも説明したように、この参照信号RAMPを用いたシングルスロープ積分型のAD変換処理においては、比較対象である画素信号に対してのゲイン調整として機能させることになる。したがって、ゲイン設定入力コードDgainのビット精度で画素信号に対してゲイン調整ができることになり、カラムAD回路25におけるAD変換結果としては、このゲイン調整がされた後のデジタルデータが得られることになる。ゲイン設定入力コードDgainを高精度でデジタル制御すれば、結果として、AD変換処理対象のアナログ信号に対して高精度でゲイン調整ができることになるのである。
なお、上記説明では、AD変換処理中には一定のゲイン設定入力コードDgainを第2DA変換部304に供給するようにしていたが、このゲイン設定入力コードDgainをAD変換処理中に動的に調整すれば、第1DA変換部302におけるDA出力の変化特性(いわゆる傾き)を動的に調整することができ、ガンマ補正を加えたAD変換結果が得られるようになる。
たとえば、図12に示す図では、通信・タイミング制御部20から第2DA変換部304に供給される制御信号J720の1つであるDACモード切替信号がLレベルのとき、プリデコーダ720は、通信・タイミング制御部20から指定された1つのゲイン設定入力コードDgain(図では10bで示す)に基づいてDA変換処理を行なって、そのゲイン設定入力コードDgainに対応するバイアス電圧Vbaisを第1DA変換部302に供給する。
一方、DACモード切替信号がHレベルのときには、通信・タイミング制御部20から指定された3つのゲイン設定入力コードDgainを、カラムAD回路25におけるAD変換処理中に動的に変更する。たとえば、当初は3つのゲイン設定入力コードDgain#max,Dgain#mid,Dgain#minのうちの最小値Dgain#minに基づいてDA変換処理を行ない、その最小のゲイン設定入力コードDgain#minに対応する最小バイアス電圧Vbaisを第1DA変換部302に供給する。この結果、第1DA変換部302によるDA出力(つまり参照信号RAMP)は、DACモード切替信号=Lのときよりもゆっくりと変化する(傾きが小さい;図では11bで示す)。DA出力をAD変換の参照信号に用いた場合、傾きが小さいときにはAD出力データがより大きくなる。このことは、アナログゲインを大きくしてAD変換を行なっていることを意味する。
この後、第2DA変換部304のプリデコーダ720は、第2DA変換部304におけるDACコードが所定値Daに達した段階で、使用するゲイン設定入力コードDgainを中間値Dgain#midに切り替える。このときには、DACモード切替信号=Lのときと同じ傾き(図では10bで示す)で第1DA変換部302によるDA出力が変化する。
さらに、DACコードが所定値Dbに達した段階で、第2DA変換部304のプリデコーダ720は、使用するゲイン設定入力コードDgainを最大値Dgain#maxに切り替える。このため、第1DA変換部302によるDA出力は、DACモード切替信号=Lのときよりも高速に変化する(傾きが大きい;図では9bで示す))。DA出力をAD変換の参照信号に用いた場合、傾きが大きいときにはAD出力データがより小さくなる。このことは、アナログゲインを小さくしてAD変換を行なっていることを意味する。
なお、この例では、第1DA変換部302によるDA出力(本例では参照信号RAMP)を、線形性を持ちつつ段階的に変化させるようにしているが、ゲイン設定入力コードDgainをさらに多段階に分けて細かに変化させると、たとえば2次関数などの高次関数に従って連続的に漸次変化させることもできる。
これにより、たとえば、入力光が少ない暗部での撮像の際には、撮像信号のゲイン(アナログゲイン)を高ゲインとなるように調整した上でデジタルデータを得ることでダイナミックレンジを確保することができる。一方、入力光が多い明部での撮像の際には、撮像信号のゲイン(アナログゲイン)を低ゲインとなるように調整した上でデジタルデータを得ることで、飽和を防止しつつダイナミックレンジを確保することができる。ワイドダイナミックレンジを実現するだけに留まらず、感度特性にガンマ補正を施し、より自然なセンサ特性を実現することができるようになるのである。
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、上記の実施形態は、クレーム(請求項)にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、上記実施形態で採用した第1DA変換部302および第2DA変換部304の具体的な構成は一例に過ぎず、その他の様々な構成を採用することができる。第1DA変換部302によって生成されるシングルスロープ積分型AD変換方式において使用される参照信号の傾きを、第2DA変換部304によるデジタル制御によって調整するものであればよく、この限りにおいて様々な変形が可能であり、この変形も本願発明となる。
また、上記実施形態では、画素部10の読出し側に位置するカラム領域にAD変換機能部を設けていたが、その他の箇所に設けることもできる。たとえば、水平信号線18までアナログで画素信号を出力して、その後にAD変換を行ない出力回路28に渡すような構成としてもよい。
また、上記実施形態では、モード切替え後のカウント処理時に、切替え前の最終カウント値からカウント処理を開始するようにしていたが、カウント出力値がカウントクロックCK0に同期して出力される同期式のアップダウンカウンタを用いる場合には、モード切替時に特段の対処を要することなく、このことを実現できる。
しかしながら、動作制限周波数が最初のフリップフロップ(カウンタ基本要素)の制限周波数でのみ決められ高速動作に適する利点がある非同期式のアップダウンカウンタを用いる場合には、カウントモードを切り替えた際、カウント値が破壊されてしまい、切替え前後で値を保ったまま連続しての正常なカウント動作が行なえない問題を有する。よって、モード切替え前のカウント値からモード切替え後のカウント処理を開始可能にする調整処理部を設けることが好ましい。なお、ここでは調整処理部の詳細については説明を割愛する。なお、複数の信号間で加算処理を行なう場合、前段と後段の各カウントモードを同じにすればよく、このような対処は不要である。
また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔV(基準成分)の後に信号成分Vsig が現れ、後段の処理部が正極性(信号レベルが大きいほど正の値が大きい)の信号について処理するものに対応して、真の信号成分を求めるに際して、1回目の処理として、リセット成分ΔV(基準成分)について比較処理とダウンカウント処理を行ない、2回目の処理として、信号成分Vsig について比較処理とアップカウント処理を行なうようにしていたが、基準成分と信号成分が現れる時間系列に拘わらず、対象信号成分とカウントモードとの組合せや処理順は任意である。処理手順によっては、2回目の処理で得られるデジタルデータが負の値になることもあるが、その場合には、符号反転や補正演算をするなどの対処をすればよい。
もちろん、画素部10のデバイスアーキテクチャとして、信号成分Vsig の後にリセット成分ΔV(基準成分)を読み込まなければならず、後段の処理部が正極性の信号について処理するものである場合には、1回目の処理として、信号成分Vsig について比較処理とダウンカウント処理を行ない、2回目の処理として、リセット成分ΔV(基準成分)について比較処理とアップカウント処理を行なうのが効率的である。
また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔV(基準成分)の後に信号成分Vsig が現れるものとして、蓄積時間の異なる複数の画素信号間での加算演算をするに当たって、画素信号ごとに、真の信号成分を求める差分処理を行なうようにしていたが、リセット成分ΔV(基準成分)を無視できるなど、信号成分Vsig のみを対象としてもよい場合には、真の信号成分を求める差分処理を割愛することができる。
また、上記実施形態では、アップダウンカウンタを動作モードに拘わらず共通に使用しつつ、その処理モードを切り替えてカウント処理を行なうようにしていたが、ダウンカウントモードとアップカウントモードを組み合わせてカウント処理を行なうものであればよく、モード切替可能なアップダウンカウンタを用いた構成に限定されない。
また、上記実施形態では、NMOSあるいはPMOSより構成されている単位画素が行列状に配されて構成されたセンサを一例に説明したが、これに限らず、一列に配されたラインセンサにも適用でき上記実施形態で説明したと同様の作用・効果を享受可能である。
また、上記実施形態では、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたCMOSセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはX線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する素子が多数配列された単位構成要素を備えた半導体装置に、上記実施形態で示した事項を適用可能である。
また、上記実施形態で一例として説明したAD変換回路は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばIC(Integrated Circuit;集積回路)やAD変換モジュールあるいはデータ処理モジュールなどのようにして、単独の装置として提供されてもよい。
この場合、比較部とカウンタ部とを備えたAD変換装置(もしくはデータ処理装置)で提供してもよいが、AD変換用の参照信号を生成し比較部に供給する参照信号生成部や、カウンタ部におけるカウント処理のモードを制御する制御部も同一の半導体基板上に配したIC(集積回路)や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。
これらを組み込んで提供することで、画像信号を生成する機能を実現するに当たって、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、AD変換処理に必要な要素がICやモジュールとして纏まって(一体となって)いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる
また、上記実施形態では、光や放射線などの外部から入力される電磁波に対して感応性をするCMOS型の固体撮像装置について例示したが、物理量の変化を検知するあらゆるものに、上記実施形態で説明した仕組みを適用でき、光などに限らず、たとえば、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置(特開2002−7984や特開2001−125734などを参照)など、その他の物理的な変化を検知する仕組みにおいて、アナログ信号をデジタル信号に変換する際の仕組みとして、上記実施形態を同様に適用することができる。