WO2020045140A1 - Ａｄ変換器、ａｄ変換器の駆動方法、及び固体撮像装置 - Google Patents

Ａｄ変換器、ａｄ変換器の駆動方法、及び固体撮像装置 Download PDF

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WO2020045140A1
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鈴木　肇
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株式会社Ｉｍａｇｉｎｇ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • One embodiment of the present invention relates to an AD converter, a driving method of the AD converter, and a solid-state imaging device.
  • the solid-state imaging device is provided in an electronic device having a function of imaging a solid, such as a portable information terminal and a digital camera.
  • a solid-state imaging device can convert solid-state analog information captured into digital information.
  • the solid-state imaging device is also called, for example, an image sensor.
  • the solid-state imaging device includes a plurality of pixels arranged in a matrix in a row (row) direction and a column (column) direction, a row selection scanning circuit for selecting a pixel to be read in a row unit, and an analog-to-digital converter converter (Analog to Digital Converter (ADC, AD converter)).
  • ADC Analog to Digital Converter
  • Each pixel has a light receiving element.
  • the light receiving element is, for example, a photoelectric conversion element.
  • the AD converter has a comparator (comparator) and a counter circuit.
  • the signal output from the pixel is an analog signal photoelectrically converted by the photoelectric conversion element.
  • the solid-state imaging device can convert an analog signal output from a pixel selected by a row (row) selection scanning circuit into a digital signal by an AD converter.
  • CDS correlated double sampling
  • An electronic device equipped with a solid-state imaging device used as a mobile device operates on power stored in a battery mounted on the mobile device.
  • the electric power stored in the battery mounted on the mobile device is small and finite compared to the electric power supplied from the commercial power supply. Therefore, in order for a user to be able to use the electronic device for a long time, low power consumption of the electronic device including the solid-state imaging device is required.
  • a column AD converter having an N-bit gray code counter arranged in a plurality of columns is disclosed.
  • the column AD converter described in Patent Literature 1 latches an output code of an N-bit gray code counter in each column.
  • the N-bit gray code counter counts in synchronization with the reference clock PLLCK.
  • a clock generator that generates a plurality of clocks and an AD converter having a plurality of counter circuits to which each clock is input are disclosed.
  • Patent Literature 1 and Patent Literature 2 when performing CDS, it is necessary to add circuits such as a code conversion circuit and an arithmetic circuit. Therefore, the circuit scale and power consumption may increase.
  • the present invention has been made in view of the above problems, and provides an AD converter, a driving method of the AD converter, and a solid-state imaging device that can achieve low power consumption even when performing CDS.
  • the task is to
  • An AD converter includes a comparator that outputs a trigger signal based on an analog signal, a first counter circuit including a K + 1-stage (K is a natural number) first logic circuit, and a first counter circuit.
  • a first (J: natural number) bit counter circuit having a second counter circuit having an L-stage (L JK, L and J are natural numbers) first logic circuit connected to the counter circuit;
  • the circuit receives a first control signal synchronized with a first clock signal, receives a timing at which the trigger signal changes, and a second clock signal having a lower frequency than the first clock signal after the trigger signal changes.
  • the first logic circuit from the first stage to the Kth stage generates a first count value by a counter operation until one cycle elapses, and the digit to the second counter circuit is calculated using the first logic circuit at the (K + 1) th stage. Raising A second control signal to be executed is output to a second counter circuit.
  • the second counter circuit receives a third control signal synchronized with a second clock signal and a second control signal, and outputs the second control signal at a timing when the trigger signal changes. Based on this, the first logic circuit of the first to Lth stages generates a second count value by a counter operation.
  • a comparator generates a trigger signal generated based on an analog signal, and includes a first counter having a K + 1-stage (K is a natural number) first logic circuit.
  • K is a natural number
  • a first control signal synchronized with a first clock signal is input to the circuit, and a second control signal for executing a carry from the first counter circuit to the second counter circuit using the (K + 1) th stage first logic circuit.
  • a solid-state imaging device includes a plurality of pixel circuits arranged in a first direction and a second direction intersecting the first direction, and one analog signal of the plurality of pixel circuits.
  • a J (J is a natural number) bit counter circuit having a second counter circuit having a first logic circuit of (J is a natural number), and an AD converter electrically connected to the pixel circuit.
  • the 1 counter circuit receives a first control signal synchronized with a first clock signal, a first input signal for enabling a carry operation from the first counter circuit to the second counter circuit, and the trigger signal. Is changed, and After the change of the trigger signal and before the elapse of one cycle of the second clock signal having a lower frequency than the first clock signal, the first logic circuits of the first to Kth stages count the first count value by the counter operation.
  • a second control signal for generating and executing a carry to the second counter circuit using the first logic circuit of the (K + 1) th stage is output to the second counter circuit, and the second counter circuit outputs the second clock signal to the second counter circuit.
  • a third control signal synchronized with the signal and a second control signal are input, and the first logic circuit from the first stage to the L-th stage generates a second count value by a counter operation based on a timing at which the trigger signal changes. I do.
  • a low power consumption AD converter capable of performing CDS, a method of driving the AD converter, a solid-state imaging device, and a method of driving the solid-state imaging device.
  • FIG. 1 is a schematic diagram illustrating an outline of a solid-state imaging device according to an embodiment of the present invention. It is a block diagram of a counter part concerning one embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a counter control circuit according to one embodiment of the present invention.
  • FIG. 3 is a circuit diagram of an upper counter circuit according to one embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a lower counter circuit according to one embodiment of the present invention.
  • 4 is a timing chart illustrating an operation of the counter control circuit according to one embodiment of the present invention.
  • 6 is a timing chart illustrating the operation of the upper counter circuit and the lower counter circuit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating the operation of the upper counter circuit and the lower counter circuit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating the operation of the upper counter circuit and the lower counter circuit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating an operation of the counter circuit unit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating an operation of the counter circuit unit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating an operation of the counter circuit unit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating an operation of the counter circuit unit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating an operation of the counter circuit unit according to the embodiment of the present invention.
  • 6 is a timing chart illustrating an operation of the counter circuit unit according to the embodiment of the present invention.
  • FIG. 6 is a timing chart illustrating an operation of the counter circuit unit according to the embodiment of the present invention.
  • FIG. 1 is a circuit diagram illustrating a basic configuration of a pixel circuit used in a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a counter control circuit according to one embodiment of the present invention.
  • 4 is a timing chart showing the operation of the circuit diagram of the counter control circuit according to one embodiment of the present invention.
  • FIG. 3 is a circuit diagram of an inverter included in the delay circuit according to one embodiment of the present invention.
  • 6 is a timing chart illustrating an operation of a counter control circuit for describing a problem when there is no delay circuit according to an embodiment of the present invention.
  • 5 is a timing chart illustrating an operation of the counter control circuit for explaining a function of the delay circuit according to the embodiment of the present invention.
  • the first member is connected to the second member.
  • the first member is connected to the second member.
  • the expression “the first member is connected to the second member” is not limited to a state where both are always electrically connected.
  • a configuration in which a transistor is used as a switching element is described as an example; however, the configuration is not limited to this.
  • an element other than a transistor that can switch between a conductive state and a non-conductive state can be used as a switching element.
  • the terms of a transistor and a switching element will be used, but both may have the same structure or may have different structures.
  • a configuration in which a photoelectric conversion element that generates electromotive force by light is used as a light receiving element will be described as an example, but the present invention is not limited to this configuration.
  • a photoelectric conversion element whose electric conductivity changes by light may be used as the light receiving element.
  • a photoelectric conversion element of a type that converts the characteristics of received light (eg, the wavelength of light) into an electrical signal may be used as the light receiving element.
  • an element that converts received light into information that is not electrical information may be used as the light receiving element.
  • ⁇ contains A, B or C
  • ⁇ contains any of A, B and C
  • ⁇ contains one selected from the group consisting of A, B and C” “”
  • these expressions do not exclude the case where ⁇ contains other elements.
  • a solid-state imaging device includes an AD converter capable of reducing power consumption even when CDS is performed. Details will be described with reference to FIGS. 2, 3, 4, 5, and 6A to 6D. Hereinafter, an AD converter included in a solid-state imaging device according to an embodiment of the present invention will be briefly described.
  • the AD converter included in the solid-state imaging device has a counter circuit unit.
  • the counter circuit section has a counter control circuit and a J-bit counter circuit.
  • the counter control circuit controls the J-bit counter circuit.
  • the J-bit counter circuit has a K-bit lower counter circuit (hereinafter referred to as a lower counter circuit) and an L-bit upper counter circuit (hereinafter referred to as an upper counter circuit).
  • the lower counter circuit has K + 1 stages of flip-flops.
  • the (K + 1) -th stage flip-flop is sometimes referred to as a first to K-th stage flip-flop.
  • a flip-flop one more than the K-th stage may be called a (K + 1) -th stage flip-flop.
  • the lower counter circuit has a NAND gate connected to the flip-flop.
  • the NAND gate is also connected to an upper counter circuit.
  • the upper counter circuit has L-stage flip-flops.
  • the L-stage flip-flops are sometimes called first to L-th flip-flops.
  • the J-bit counter circuit carries from the lower counter circuit to the upper counter circuit based on having one more flip-flop than J.
  • the J-bit counter circuit detects an overflow of the lower counter circuit based on a NAND gate connected to the flip-flop, and carries from the lower counter circuit to the upper counter circuit. The overflow will be described later.
  • the first clock signal and the second clock signal are input to the counter control circuit.
  • the counter control circuit outputs a first control signal generated from the first clock signal and a third control signal generated from the second clock signal.
  • the first control signal is input to the lower counter circuit.
  • the second control signal is output from the lower counter circuit.
  • the second control signal and the third control signal are input to the upper counter circuit.
  • the second clock signal is generated by dividing the first clock signal by 2K. That is, the frequency of the second clock signal is lower than the frequency of the first clock signal. That is, the upper counter circuit counts at a lower speed than the lower counter circuit.
  • the voltage of the ramp-like reference signal (triangular waveform) and the output signal (analog) of the pixel circuit of the solid-state imaging device are set.
  • the upper counter circuit can be operated by the third control signal based on the second clock having the lower frequency until the voltage of the upper counter circuit becomes equal to the voltage of the signal.
  • the solid-state imaging device including the AD converter stops the upper counter circuit when the voltage of the ramp-shaped reference signal (triangular waveform) matches the voltage of the analog signal.
  • the low-order counter circuit can be operated by the first control signal based on the high-frequency first clock.
  • the AD conversion circuit can convert an analog signal of the pixel circuit of the solid-state imaging device into a digital signal. Therefore, the time during which the counter circuit operates by the slow control signal occupies most of the period for converting the analog signal of the pixel circuit into a digital signal. Therefore, it has been found that the solid-state imaging device including the AD converter according to the embodiment of the present invention can reduce power consumption.
  • the J-bit counter circuit has one more flip-flop than J, so that the carry from the lower counter circuit to the upper counter circuit is increased. It can be carried out. Further, the J-bit counter circuit can detect overflow of the lower counter circuit based on the NAND gate connected to the flip-flop and carry from the lower counter circuit to the upper counter circuit. Therefore, the solid-state imaging device including the AD converter according to the embodiment of the present invention can perform CDS even when the period counted by the lower counter circuit and the period counted by the upper counter circuit are divided.
  • the row (row) selection scanning circuit selects a pixel circuit to be read in units of rows.
  • the analog signal of the selected pixel circuit is supplied to a vertical signal line common to each column.
  • the analog signal supplied to the vertical signal line is supplied to an A / D converter and converted into a digital signal.
  • the operation method of the present invention and matters related to the operation will be described by focusing on the operation of one pixel circuit among a plurality of pixel circuits selected in a row unit. Shall be performed.
  • FIG. 1 is a schematic diagram showing an outline of a solid-state imaging device according to an embodiment of the present invention.
  • the solid-state imaging device 10 includes an effective pixel circuit 100, a row selection scanning circuit 200, an AD converter 300, and a signal processing circuit 500.
  • the solid-state imaging device 10 is divided into an imaging region 101 and a peripheral region 103.
  • the imaging area 101 is an area where the effective pixel circuits 100 are arranged.
  • the peripheral area 103 is an area surrounding the imaging area 101, and is an area where the row selection scanning circuit 200, the AD converter 300, and the signal processing circuit 500 are arranged.
  • the effective pixel circuits 100 are arranged in a matrix in the rectangular imaging area 101.
  • the effective pixel circuit 100 has a photoelectric conversion element.
  • the photoelectric conversion element generates a signal (for example, an analog signal) corresponding to the power generated by the photoelectric conversion element based on a captured image.
  • the detailed circuit configuration of the effective pixel circuit 100 will be described later.
  • the row selection scanning circuit 200 is arranged at a position in the peripheral area 103 adjacent to the imaging area 101 in the row direction.
  • the horizontal signal line 210 is connected to the row selection scanning circuit 200.
  • the horizontal signal line 210 extends in the row direction from the row selection scanning circuit 200 toward the imaging area 101.
  • the horizontal signal line 210 is connected to a plurality of effective pixel circuits 100 arranged in the same row.
  • a control signal for controlling each effective pixel circuit 100 is input to the horizontal signal line 210.
  • the control signal is sequentially input for each horizontal signal line 210 in each row.
  • the control signal is sequentially input for each horizontal signal line 210 in each row, such as the first row, the second row, the third row,.
  • the control signals may not be sequentially input as described above, but may be input randomly.
  • the A / D converter 300 is arranged at a position in the peripheral area 103 adjacent to the imaging area 101 in the column direction.
  • a vertical signal line 310 is connected to the AD converter 300.
  • the vertical signal line 310 extends in the column direction from the AD converter 300 toward the imaging area 101.
  • the vertical signal line 310 is connected to a plurality of effective pixel circuits 100 arranged in the same column.
  • a signal is supplied to the vertical signal line 310 from the effective pixel circuit 100 arranged in the row selected by the row selection scanning circuit 200.
  • an analog signal (voltage) corresponding to the power generated by the photoelectric conversion element provided in each effective pixel circuit 100 is supplied to the vertical signal line 310.
  • the analog signal supplied to the vertical signal line 310 is converted into a digital signal by the AD converter 300.
  • the AD converter 300 includes a comparison circuit 320, a counter circuit unit 330, and a horizontal transfer scanning circuit 340.
  • the comparison circuit 320 and the counter circuit section 330 are provided corresponding to each column. That is, the M comparison circuits 320 and the counter circuit units 330 are arranged in the row direction.
  • the input terminal of the comparison circuit 320 is connected to the vertical signal line 310.
  • the comparison circuit 320 outputs an output signal based on the analog signal and the ramp waveform 323 supplied to the vertical signal line 310. Although the details will be described later, the output signal is the output signal TRIG.
  • the ramp waveform 323 is a waveform generated by the ramp waveform generation circuit 321. As shown in FIG. 1, the ramp waveform 323 is a triangular waveform. The inclined portion of the triangular waveform is inclined at a constant inclination angle.
  • the comparison circuit 320 compares the triangular waveform with the analog signal, and switches the output signal when both voltages match (for example, switches the output signal from a low (Low) level to a high (High) level).
  • the counter circuit unit 330 switches the output signal of the comparison circuit 320 from the start of the triangular waveform based on the first clock waveform 333, the second clock waveform 335, and the output signal from the comparison circuit 320 generated by the clock generation circuit 331. Count up to. As described above, the analog signal is converted into a digital signal by switching the output signal of the comparison circuit 320 and counting by the counter circuit unit 330.
  • the clock generation circuit 331 includes, for example, a phase locked loop (Phase Locked Loop (PLL)) and a frequency divider.
  • the first clock waveform 333 is generated by a phase locked loop.
  • the second clock waveform 335 is generated by inputting the first clock waveform 333 to a frequency divider. That is, the frequency of the second clock waveform 335 is lower than the frequency of the first clock waveform 333, and the speed of the second clock waveform 335 is lower than the speed of the first clock waveform 333.
  • PLL Phase Locked Loop
  • the first clock waveform 333 is the first clock signal CLK1
  • the second clock waveform 335 is the second clock CLK2.
  • the second clock signal CLK2 is generated by dividing the first clock signal by 2K by a frequency dividing circuit.
  • the clock generation circuit 331 may generate one clock, or the clock generation circuit 331 may generate three or more clocks. May be. The number of clocks generated by the clock generation circuit 331 may be appropriately selected depending on the configuration of a counter circuit unit described later.
  • the horizontal transfer scanning circuit 340 sequentially reads the digital signals counted by the counter circuit unit 330 for each column. When the horizontal transfer scanning circuit 340 reads one row of digital signals, the analog signals of the row selected by the row selection scanning circuit 200 can be read as digital signals.
  • the signal processing circuit 500 is connected to the horizontal transfer scanning circuit 340 of the AD converter 300.
  • the signal processing circuit 500 performs a noise removal process on the digital signal corresponding to each effective pixel circuit 100 received from the horizontal transfer scanning circuit 340.
  • the signal processing circuit 500 performs a process of removing a phenomenon that a value of a digital signal corresponding to the effective pixel circuit 100 in a specific row or column indicates an abnormal value, that is, a so-called “horizontal stripe” or “vertical stripe”.
  • the signal processing circuit 500 performs processing such as correction of a defective pixel circuit and reduction of random noise.
  • the signal processing circuit 500 transmits the signal on which the noise removal processing has been performed to an external device.
  • FIG. 1 illustrates a configuration in which the effective pixel circuits 100 are arranged in a matrix, but the configuration of the effective pixel circuits 100 is not limited to this configuration.
  • the effective pixel circuits 100 may be arranged in a shape having a periodicity different from the matrix shape shown in FIG. 1 or may be arranged irregularly.
  • FIG. 1 illustrates a configuration in which the imaging region 101 is rectangular, but the configuration of the imaging region 101 is not limited to this configuration.
  • the configuration of the imaging region 101 may be a polygon, a circle (including a perfect circle and an ellipse), or a curved shape.
  • FIG. 2 is a block diagram of the counter unit according to one embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a counter control circuit according to one embodiment of the present invention.
  • FIG. 4 is a circuit diagram of the upper counter circuit according to one embodiment of the present invention.
  • FIG. 5 is a circuit diagram of the lower counter circuit according to one embodiment of the present invention. The description of FIG. 1 may be omitted here.
  • the 6-bit counter circuit 318 has a lower counter circuit 314 and an upper counter circuit 316.
  • the 6-bit counter circuit 318 is an asynchronous counter circuit. Therefore, the lower counter circuit 314 and the upper counter circuit 316 are also asynchronous counter circuits.
  • the lower counter circuit 314 is connected to the counter control circuit 312A via a signal line 370, and connected to the upper counter circuit 316 via a signal line 374.
  • the upper counter circuit 316 is connected to the counter control circuit 312A via a signal line 372, and is connected to the lower counter circuit 314 via a signal line 374.
  • the counter control circuit 312A is connected to the signal lines 352, 354, 356, and 360.
  • the lower counter circuit 314 is connected to the signal line 362, the input bus line 364, the signal line 366, the signal line 368, and the output bus line 376.
  • the upper counter circuit 316 is connected to the signal line 362, the input bus line 364, and the output bus line 378.
  • the signal line 352 is supplied with the output signal TRIG of the comparison circuit 320.
  • the output signal TRIG of the comparison circuit 320 is described as an output signal TRIG.
  • the first clock signal CLK1 is supplied to the signal line 354.
  • the signal line 356 is supplied with the second clock signal CLK2.
  • the signal line 360 is supplied with the initialization signal CONTROLRST.
  • the signal line 362 is supplied with an initialization signal CNTRSTX.
  • the input bus line 364 is supplied with the counter inversion control signal INVX [5: 0].
  • the counter inversion control signal INVX [5: 0] is composed of a counter inversion control signal INVX [5: 3] and a counter inversion control signal INVX [2: 0].
  • the counter inversion control signals INVX [2: 0] are a counter inversion control signal INVX0, a counter inversion control signal INVX1, and a counter inversion control signal INVX2.
  • the counter inversion control signals INVX [5: 3] are a counter inversion control signal INVX3, a counter inversion control signal INVX4, and a counter inversion control signal INVX5.
  • the overflow detection signal CAEN is supplied to the signal line 366.
  • the signal line 368 is supplied with a carry transfer signal CAUP1.
  • the output bus line 376 is supplied with the lower counter output signal CDX [2: 0].
  • the lower counter output signals CDX [2: 0] are the output signal CDX0, the output signal CDX1, and the output signal CDX2.
  • the upper counter output signal CD [5: 3] is supplied to the output bus line 378.
  • the upper counter output signals CD [5: 3] are the output signal CD3, the output signal CD4, and the output signal CD5.
  • the counter control circuit 312A outputs a first control signal CLK1A based on the first clock signal CLK1 to the lower counter circuit 314. Further, the counter control circuit 312A outputs a third control signal CLK2XA based on the second clock signal CLK2 to the upper counter circuit 316.
  • the lower counter circuit 314 outputs an overflow detection signal CAEN and a second control signal CARRYX1 based on the carry transfer signal CAUP1 to the upper counter circuit 316.
  • the carry transfer signal CAUP1 is a signal that enables carry from the lower counter circuit 314 to the upper counter circuit 316.
  • the second control signal CARRYX1 is a signal for executing a carry from the lower counter circuit 314 to the upper counter circuit 316.
  • the signal line 370 is supplied with the first control signal CLK1A.
  • the signal line 372 is supplied with the third control signal CLK2XA.
  • the second control signal CARRYX1 is supplied to the signal line 374.
  • the counter control circuit 312A is configured based on a plurality of logic circuits.
  • the plurality of logic circuits include a synchronization circuit.
  • the synchronizing circuit has a function of synchronizing the output signal TRIG from the low of the first clock signal CLK1 to the high (rising).
  • the synchronizing circuit includes three-stage latch circuits (first latch circuit L1, second latch circuit L2, and third latch circuit L3).
  • the synchronization circuit receives an initialization signal CONTROLRST, an output signal TRIG, and a clock signal CLK1, and outputs an internal signal SYNC.
  • the internal signal SYNC is a signal in which the output signal TRIG is synchronized with the first clock signal CLK1 from Low to High (rising).
  • the configuration of the synchronization circuit is not limited to the three-stage latch circuit.
  • the configuration of the synchronization circuit may be any circuit having a function of synchronizing the output signal TRIG with the rising edge of the first clock signal CLK1.
  • the output signal TRIG, the first clock signal CLK1, the second clock signal CLK2, and the initialization signal CONTROLRST supplied to the counter control circuit 312A are input signals.
  • the counter control circuit 312A outputs a first control signal CLK1A and a third control signal CLK2XA.
  • the counter control circuit 312A is configured to output the third control signal CLK2XA during the period from the start of counting to the transition of the internal signal CLK2STP from High to Low.
  • a period from the start of counting until the internal signal MASK changes from High to Low is referred to as an upper count period.
  • the upper count period based on the change of the output signal TRIG from Low to High, the internal signal SYNC changes from Low to High, the internal signal CLK2STP changes from High to Low, and the internal signal CLK1STT changes from low to high, and the internal signal MASK changes from high to low.
  • the internal signal TG1X is generated based on the supply of the internal signal SYNC and the inverted signal of the first clock signal CLK1 to the NAND gate ND1.
  • the internal signal TG1X changes from High to Low.
  • the internal signal SYNC is supplied to the SX terminal of the RS circuit RS1.
  • the RS circuit RS1 is set.
  • the internal signal CLK1STPX is output from the Q terminal of the RS circuit RS1.
  • the internal signal CLK1STPX changes from low to high based on the RS circuit RS1 being set.
  • the internal signal CLK2STP is output from the terminal QX of the RS circuit RS1.
  • the internal signal CLK2STP changes from High to Low based on the RS circuit RS1 being set.
  • the third control signal CLK2XA is output from the NAND gate ND4. Based on the internal signal CLK2STP going Low, the third control signal CLK2XA is fixed at High.
  • the internal signal TG2X is generated based on the supply of the internal signal CLK1STPX and the internal signal TG1X to the NAND gate ND2. Based on the change of the internal signal TG2X from High to Low, the RS circuit RS2 is set.
  • the internal signal CLK1STT is output from the RS circuit RS2.
  • the internal signal CLK1STT changes from “High” to “High” based on the RS circuit RS2 being set.
  • the internal signal CLK1STPX is also supplied to the D terminal of the flip-flop FF1. Based on the change of the second clock signal CLK2 from Low to High, the voltage of the internal signal CLK1STPX is held in the flip-flop FF1.
  • the internal signal CLK1STP is generated by the flip-flop FF1, and is output from the terminal QX of the flip-flop FF1.
  • the internal signal MASK is generated based on the supply of the internal signal CLK1STT and the internal signal CLK1STP to the NAND gate ND3.
  • the first control circuit CLK1A is generated based on the supply of the first clock signal CLK1 and the internal signal MASK to the OR gate OR1. During a period in which both the internal signal CLK1STT and the internal signal CLK1STP are High, the internal signal MASK changes from High to Low. Based on the change of the internal signal MASK from High to Low, the first control signal CLK1A changes from High to a signal equivalent to the first clock signal CLK1.
  • the signal in which the first control signal CLK1A is equivalent to the first clock signal CLK1 means that the cycle or wavelength at which the first control signal CLK1A changes from High to Low and from Low to High is the same as the first control signal CLK1A. , From Low to High. Further, the signal in which the first control signal CLK1A is equivalent to the first clock signal CLK1 is defined as a cycle or wavelength at which the first control signal CLK1A changes from Low to High and from High to Low, and the first clock signal CLK1 is changed from Low to High. , The period or the wavelength that changes from High to Low.
  • the counter control circuit 312A is configured to output the first control signal CLK1A during a period from when the internal signal MASK changes from High to Low to when it changes from Low to High.
  • a period from when the internal signal MASK changes from High to Low to when the internal signal MASK changes from Low to High is referred to as a lower count period.
  • the output signal TRIG changes from low to high.
  • the upper counter circuit 316 is counted by the third control signal CLK2XA based on the second clock signal CLK2 during the upper counting period.
  • the lower counter circuit 314 is counted by the first control signal CLK1A based on the first clock signal CLK1 during the lower count period.
  • the first control signal is changed according to the phase relationship between the change of the output signal TRIG from Low to High and the change of the second clock signal CLK2 from Low to High.
  • the number of cycles of CLK1A can be changed from 0 to 7.
  • the cycle number of the first control signal CLK1A refers to the number of times the first control signal CLK1A changes from High to Low and from Low to High during the lower counter period.
  • the number of cycles of the first control signal CLK1A is six. It is.
  • One wavelength or period of the first control signal CLK1A is substantially the same as one wavelength of the frequency of the first clock signal CLK1. Note that in this specification, the number of cycles of the first control signal CLK1A may be simply referred to as the number of cycles.
  • the upper counter circuit 316 is configured based on a plurality of logic circuits.
  • the upper counter circuit 316 has a configuration based on a so-called ripple counter.
  • the plurality of logic circuits includes a circuit unit including one NAND gate and one flip-flop as one unit, and has three units. In other words, the upper counter circuit 316 has three stages of flip-flops (flip-flop FF2, flip-flop FF3, and flip-flop FF4).
  • the upper counter circuit 316 is not limited to the configuration based on the ripple counter.
  • the upper counter circuit 316 may be any circuit that can count based on the supplied signal.
  • the second control signal CARRYX1, the third control signal CLK2XA, the counter inversion control signal INVX [2: 0], and the initialization signal CNTRTX are supplied to the upper counter circuit 316.
  • the high-order counter circuit 316 is configured to output the high-order counter output signal CD [5: 3] in the high-order counting period and determine the count value of the high-order counter circuit 316.
  • the high-order counter circuit 316 is configured such that the flip-flop FF2 operates in response to a signal in which the third control signal CLK2XA has propagated through the AND gate AD1 and the NAND gate ND5. That is, the upper counter circuit 316 starts the counting operation when the third control signal CLK2XA changes from High to Low (falling).
  • the third control signal CLK2XA is repeatedly changed from High to Low and from Low to High. That is, the third control signal CLK2XA is a signal equivalent to the second clock signal CLK2.
  • the second control signal CARRYX1 and the counter inversion control signal INVX [2: 0] remain High.
  • the third control signal CLK2XA repeats from Low to High and from High to Low
  • the first to third flip-flops (flip-flop FF2, flip-flop FF3, and flip-flop FF4) included in the upper counter circuit 316 Propagate the signal.
  • the third control signal CLK2XA changes from low to high and holds high, the upper counter circuit 316 stops counting.
  • the upper counter output signal CD [5: 3] is determined, and the count value of the upper counter circuit 316 is determined.
  • the signal in which the third control signal CLK2XA is equivalent to the second clock signal CLK2 refers to a cycle or wavelength at which the third control signal CLK2XA changes from High to Low and from Low to High, and the second clock signal CLK2 is changed from High to Low. , From Low to High.
  • a signal in which the third control signal CLK2XA is equivalent to the second clock signal CLK2 is defined as a cycle or wavelength at which the third control signal CLK2XA changes from Low to High and from High to Low, and the second clock signal CLK2 is changed from Low to High. , The period or the wavelength that changes from High to Low.
  • the 6-bit counter circuit 312 (the upper counter circuit 316 and the lower counter circuit 314) stops counting based on the change of the output signal TRIG from Low to High. After the 6-bit counter circuit 312 stops counting, based on each signal, the value stored in the 6-bit counter circuit 312 is converted into an upper counter output signal CD [5: 3] and a lower counter output signal CDX [2: 0]. ].
  • the counter inversion control signal INVX [2: 0] is a signal used for inversion of the upper counter circuit 316 (3 bits in this specification).
  • the counter inversion control signal INVX [2: 0] the count value of the upper counter circuit 316 can be inverted during the period in which the count value of the 6-bit counter circuit 318 is inverted.
  • the third control signal CLK2XA and the second control signal CARRYX1 remain High.
  • the counter inversion control signal INVX [0], the counter inversion control signal INVX [1], and the counter inversion control signal INVX [2] are arranged in this order. Changes from High to Low. Accordingly, the upper counter output signal CD [3] that is the output of the flip-flop FF2, the upper counter output signal CD [4] that is the output of the flip-flop FF3, and the upper counter output signal CD [5] that is the output of the flip-flop FF4. ], A value obtained by inverting the count value is output.
  • the lower counter circuit 314 has a configuration based on a so-called ripple counter, like the upper counter circuit 316.
  • the plurality of logic circuits includes a circuit unit including one NAND gate and one flip-flop as one unit, and has three units.
  • the flip-flop FF8 may be referred to as a fourth-stage flip-flop. Note that the lower counter circuit 314 is not limited to the configuration based on the ripple counter.
  • the lower counter circuit 314 may be any circuit that can count based on the supplied signal. The function different from the ripple counter will be described later.
  • the lower control circuit 314 is supplied with the first control signal CLK1A, the initialization signal CNTRTX, the counter inversion control signal INVX [5: 3], the overflow detection signal CAEN, and the carry transfer signal CAUP1.
  • the lower counter circuit 314 is configured to output the second control signal CARRYX1 and the lower counter output signal CDX [2: 0] during the lower count period, and determine the count value of the lower counter circuit 314.
  • the first to third flip-flops included in the lower-order counter circuit 314 by the first control signal CLK1A repeating Low to High and High to Low. Propagate the signal.
  • the first control signal CLK1A changes from Low to High and holds High
  • the lower counter circuit 314 stops counting.
  • the lower counter output signal CDX [2: 0] is determined, and the count value of the lower counter circuit 314 is determined.
  • the lower counter output signal CDX [2: 0] is an inverted signal of the lower counter output signal CD [2: 0].
  • the lower counter circuit 314 is configured such that the flip-flop FF5 is operated by a signal in which the first control signal CLK1A propagates through the NAND gate ND8. That is, the lower counter circuit 314 counts the first control signal CLK1A from High to Low (falling). In the lower count period, the first control signal CLK1A is repeatedly changed from High to Low and from Low to High. In the lower count period, the counter inversion control signal INVX [5: 3] remains High.
  • the counter inversion control signal INVX [5: 3] is a signal used for inversion of the lower counter circuit 314.
  • the lower counter circuit 314 has three bits.
  • the count value of the lower counter circuit 314 can be inverted during a period in which the count value of the 6-bit counter circuit 318 is inverted by the counter inversion control signal INVX [5: 3].
  • the first control signal CLK1A remains High.
  • the counter inversion control signal INVX [3], the counter inversion control signal INVX [4], and the counter inversion control signal INVX [5] are arranged in this order. Changes from High to Low, the lower counter output signal CD [0] of the flip-flop FF5, the lower counter output signal CD [1] of the flip-flop FF6, and the lower counter output signal CD [2] of the flip-flop FF7 in this order. The inverted value of the count value is output.
  • a first function different from the ripple counter is a function of detecting that the lower counter circuit 314 has generated an overflow.
  • the overflow means that the count value of the lower counter circuit 314 returns to 0.
  • the overflow detection signal CAEN is High
  • the lower counter output signal CD [2] changes from High to Low
  • the internal signal CAX changes from High to Low
  • the flip-flop FF8 holds that the overflow has occurred. be able to. That is, the internal signal CAX is the inverted output of the flip-flop FF8 and a signal indicating the result of the overflow.
  • a signal based on the overflow detection signal CAEN is input to the flip-flop FF8, and an internal signal CAX indicating a result of the overflow is output from the flip-flop FF8.
  • a second function different from the ripple counter is a function of transferring a carry from the lower counter circuit 314 to the upper counter circuit 316.
  • the carry transfer signal CAUP1 is a signal that enables a carry operation from the lower counter circuit 314 to the upper counter circuit 316.
  • the carry from the lower counter circuit 314 to the upper counter circuit 316 is performed based on the NAND gate ND12.
  • the internal signal CAX indicating the result of the overflow and the carry transfer signal CAUP1 are input to the NAND gate ND12, and the second control signal CARRYX1 is output from the NAND gate ND12.
  • the second control signal CARRYX1 is input to the upper counter circuit 316.
  • the second control signal CARRYX1 changes from High to Low based on the change of the carry transfer signal CAUP1 from Low to High.
  • a 6-bit counter circuit 318 is configured based on the upper counter circuit 316 and the lower counter circuit 314.
  • the 6-bit counter circuit 318 sets the count value CD [5: 3] + CDX [2: 0] to 7 based on the initialization signal CONTROLRST and the initialization signal CNTRSTX.
  • FIG. 6A is a timing chart showing an example of the operation of the counter control circuit according to one embodiment of the present invention.
  • 6B to 6D are timing charts showing an example of the operation of the upper counter and the lower counter according to an embodiment of the present invention.
  • 6A to 6D the numbers described at the top are the number of cycles of the first clock signal CLK1.
  • the operation method of the counter circuit unit of the solid-state imaging device includes a reset level period, a counter inversion period, and a signal level period.
  • the reset level period is a period in which the storage capacitor 909 (shown in FIG. 9) included in the pixel circuit is initialized and the reset level analog signal read to the output circuit 920 is output from the counter circuit portion.
  • the counter inversion period is a period for inverting the output reset-level digital signal.
  • the signal level period is a period in which an analog signal of a signal level obtained by photoelectrically converting the amount of light exposed by the photoelectric conversion element included in the pixel circuit before the readout timing is output from the counter circuit portion. Note that the description of FIGS. 1 to 5 may be omitted here.
  • the operation method of the counter control circuit 312A includes an initialization period, an upper count period, and a lower count period.
  • FIG. 6A illustrates an example of an operation method of the counter control circuit 312A during the reset level period of the solid-state imaging device 10.
  • the operation method of the counter control circuit 312A during the signal level period is also substantially the same as the operation method of the counter control circuit 312A during the reset level period.
  • the solid-state imaging device 10 When reading out the pixel circuits in units of one row, the solid-state imaging device 10 first initializes the counter circuit unit 330. As shown in FIG. 6A, during the initialization period of the counter control circuit 312A, the initialization signal CONTROLRST is supplied to the signal line 360. When the initialization signal CONTROLRST changes from High to Low, the first latch circuit L1, the second latch circuit L2, the third latch circuit L3, the RS circuit RS1, the RS circuit RS2, and the flip-flop FF1 of the counter control circuit 312A are initialized. Is done. Based on the initialization of the counter control circuit 312A, the first clock signal CLK1 is supplied to the signal line 354, and the second clock signal CLK2 is supplied to the signal line 356.
  • the upper count period is started based on the supply of the first clock signal CLK1 to the signal line 360 for 1 to 7 cycles.
  • the third control signal CLK2XA is a signal equivalent to the second clock signal CLK2.
  • 6A shows an example in which the voltage of the above-described triangular waveform matches the voltage of the analog signal output from the pixel circuit in the fifteenth cycle of the first clock signal CLK1. That is, in the fifteenth cycle of the first clock signal CLK1, the output signal TRIG changes from low to high.
  • the internal signal SYNC changes from low to high based on the change of the output signal TRIG from low to high.
  • the internal signal TG1X is supplied to the SX terminal of RS1 of the RS flip-flop after the internal signal SYNC is High and CLK1 is Low and the CLK1 is changed from High to Low.
  • the internal signal CLK2STP changes from High to Low based on the change of the internal signal CLK1STPX from Low to High. Based on the change of the internal signal CLK2STP from High to Low, the third control signal CLK2XA is fixed at High. Based on the third control signal CLK2XA being fixed at High, the third control signal CLK2XA is not supplied to the upper counter circuit 316. That is, the internal signal CLK2STP is a signal for controlling whether to supply the third control signal CLK2XA to the upper counter circuit 316 or to stop it.
  • the internal signal SYNC changes from low to high
  • the internal signal CLK2STP changes from high to low
  • the internal signal CLK1STT changes from low to high.
  • the third control signal CLK2XA is fixed at High. The upper count period ends when the third control signal CLK2XA is fixed at High.
  • the upper count period ends, and the lower count period starts.
  • the second clock CLK2 changes from low to high in the 24th cycle of the first clock signal CLK1.
  • the internal signal CLK1STP changes from High to Low.
  • the internal signal MASK changes from Low to High.
  • the first control signal CLK1A is fixed at High.
  • the lower count period ends when the first control signal CLK1A is fixed at High.
  • FIG. 6B shows an example of an operation method of the counter control circuit 312A during the reset level period of the solid-state imaging device 10.
  • the operations of the upper counter circuit 316 and the lower counter circuit 314 also have an initialization period, an upper count period, and a lower count period.
  • the initialization signal CNTRSTX is supplied to the signal line 362.
  • FF8 is initialized.
  • the lower counter circuit 314 outputs the lower counter output signal CDX [2: 0].
  • ] 2′b111 (decimal 7) is output.
  • the first clock signal CLK1, the second clock signal CLK2, the output signal TRIG, the third control signal CLK2XA, and the first control signal CLK1A shown in FIG. 6B are equivalent to the signals in FIG. Description is omitted.
  • FIG. 6B the counter inversion control signal INVX [5: 0] is High during the entire period, and the overflow detection signal CAEN and the carry transfer signal CAUP1 are Low during the entire period. Further, the internal signal CAX and the second control signal CARRYX1 are High during the entire period. That is, FIG. 6B shows an example in which the 6-bit counter circuit 318 does not detect overflow.
  • the internal signal SYNC is a signal obtained by synchronizing the output signal TRIG with the first clock signal CLK1.
  • the internal signal CLK1STT changes from low to high on the basis that the internal signal SYNC changes from low to high and the first clock signal CLK1 elapses one cycle.
  • the internal signal CLK1STP changes from High to Low according to the phase relationship between the change of the output signal TRIG from Low to High and the change of the second clock signal CLK2 from Low to High.
  • the internal signal CLK1STP changes from High to Low based on the change of the second clock signal CLK2 from Low to High after the change of the output signal TRIG from Low to High.
  • the internal signal MASK changes from High to Low, and further changes from Low to High. That is, the internal signal MASK is fixed to Low during a period in which both the internal signal CLK1STT and the internal signal CLK1STP are High. Only when the internal signal MASK is Low, the first control signal CLK1A changes from High to a signal equivalent to the first clock signal CLK1. In other words, the first control signal CLK1A changes to a signal equivalent to the first clock signal CLK1 based on the change of the internal signal MASK from High to Low, so that the first control signal CLK1A is transmitted to the lower counter circuit 314. You. The lower count period is started based on the propagation of the first control signal CLK1A to the lower counter circuit 314.
  • the output signal TRIG changes from Low to High when the voltage of the triangular waveform matches the voltage of the analog signal output from the pixel circuit. Therefore, the position where the voltage of the triangular waveform matches the voltage of the analog signal output from the pixel circuit is shifted from the fifteenth cycle to the sixteenth and seventeenth cycles of the first clock signal CLK1 as shown in FIG. 6A. Then, the Low period of the internal signal MASK becomes narrow. Therefore, the change of the first control signal CLK1A from High to Low changes from 7 times to 0 times. That is, the first control signal CLK1A changes from 7 cycles to 0 cycle.
  • FIG. 6C shows an example of an operation method of the counter control circuit 312A during the signal level period of the solid-state imaging device 10.
  • the operation of the upper counter circuit 316 and the lower counter circuit 314 also has an upper count period and a lower count period.
  • the first clock signal CLK1, the second clock signal CLK2, the output signal TRIG, the third control signal CLK2XA, and the first control signal CLK1A shown in FIG. 6C are equivalent to the signals in FIG. Description is omitted.
  • the counter inversion control signal INVX [5: 0] is High during the entire period, and the overflow detection signal CAEN is High during the entire period.
  • the carry transfer signal CAUP1 changes from Low to High after the end of the signal level period.
  • the internal signal CAX is High during the entire period.
  • the second control signal CARRYX1 changes from High to Low after the end of the signal level period. That is, the 6-bit counter circuit 318 is set to enable carry transfer and carry.
  • FIG. 6C shows an example in which no overflow is detected. In the example shown in FIG. 6C, the count value CD [5: 3] + CDX [2: 0] after the reset level period and the counter inversion period is 47.
  • the count value output after the completion of the reset level period is 16, and the count value obtained by inverting the count value 16 and making it a one's complement is 47 in the counter inversion period.
  • the count value is a digital value subjected to AD conversion by the AD converter 300. Note that the value obtained by expressing the count value 47 by a signed binary number is -17 in a decimal number.
  • the upper count period is started based on the first clock signal CLK1 being supplied to the signal line 360 for 1 to 7 cycles.
  • the third control signal CLK2XA is a signal equivalent to the second clock signal CLK2.
  • FIG. 6C shows an example in which the voltage of the triangular waveform matches the voltage of the analog signal output from the pixel circuit in the 24th cycle of the first clock signal CLK1. That is, in the 24th cycle of the first clock signal CLK1, the output signal TRIG changes from low to high.
  • the voltage of the output signal TRIG is a voltage of an analog signal of a signal level obtained by photoelectrically converting the amount of light exposed by the pixel circuit.
  • the change of the first control signal CLK1A from High to Low occurs six times in the lower counter circuit 314 before the supply of the first control signal CLK1A is stopped. Therefore, the lower counter output signal CDX [2: 0] is subtracted by 6 from 2'b111 (7 in decimal) to become 2'b001 (1 in decimal). Therefore, the 6-bit counter circuit 318 adds the results of the upper counter circuit 316 and the lower counter circuit 314, and sets the count value CD [5: 3] + CDX [2: 0] to 1.
  • the counter control circuit 312A is initialized based on the change of the initialization signal CONTROLRST from High to Low.
  • the carry transfer signal CAUP1 changes from Low to High
  • the second control signal CARRYX1 changes from High to Low. No overflow occurs in the lower counter circuit 314, and the internal signal CAX remains High.
  • the count value is a digital value subjected to AD conversion by the AD converter 300. After the end of the signal level period, the value of the count value CD [5: 3] + CDX [2: 0] is a two's complement. The count value obtained after the end of the signal level period is the count value subjected to CDS.
  • FIG. 6D shows an example of an operation method of the counter control circuit 312A during the signal level period of the solid-state imaging device 10.
  • FIG. 6D shows an example in which the upper counter circuit 316 overflows, the lower counter circuit 314 overflows, and carry transfer is not performed.
  • FIG. 6D is different from FIG. 6C in that the overflow detection signal CAEN changes from low to high immediately before the signal level period and that the internal signal CAX changes from high to low. Since FIG. 6D is otherwise the same as FIG. 6C, the description of FIG. 6C will not be repeated here.
  • the count value CD [5: 3] + CDX [2: 0] after the reset level period and the counter inversion period is 48.
  • the count value output by inverting the count value output after the completion of the reset level period and making it a one's complement is 48.
  • the count value is a digital value subjected to AD conversion by the AD converter 300. Note that the value obtained by expressing 48 in a signed binary number is -16 in a decimal number.
  • the upper count period is started based on the first clock signal CLK1 being supplied to the signal line 360 for 1 to 7 cycles.
  • the third control signal CLK2XA is a signal equivalent to the second clock signal CLK2.
  • FIG. 6D shows an example in which the voltage of the triangular waveform matches the voltage of the analog signal output from the pixel circuit in the 24th cycle of the first clock signal CLK1. That is, in the 24th cycle of the first clock signal CLK1, the output signal TRIG changes from low to high. In the signal level period, the voltage of the output signal TRIG is a voltage of an analog signal of a signal level obtained by photoelectrically converting the light amount exposed by the pixel circuit.
  • the change of the first control signal CLK1A from High to Low occurs six times in the lower counter circuit 314 before the supply of the first control signal CLK1A is stopped. Therefore, the lower counter output signal CDX [2: 0] is subtracted by 6 from 2'b000 (decimal 0) to be 2'b010 (decimal 2).
  • the count value is a digital value subjected to AD conversion by the AD converter 300.
  • the count value obtained after the end of the signal level period is the CDS-executed count value.
  • FIGS. 7A to 7C and FIGS. 8A to 8C are timing charts showing the operation of the counter circuit unit 330 according to one embodiment of the present invention.
  • 7A to 7C are timing charts showing an operation method of the counter circuit unit 330 when there is a carry operation.
  • 8A to 8C are timing charts showing an operation method of the counter circuit unit 330 when there is no carry operation.
  • 7A and 8A are timing charts showing the operation during the reset level period.
  • 7B and 8B are timing charts showing the operation during the counter inversion period.
  • 7C and 8C are timing charts showing the operation during the signal level period. Note that the description of FIGS. 1 to 6D may be omitted here.
  • the driving method of the counter circuit unit 330 of the solid-state imaging device 10 includes a reset level period, a counter inversion period, and a signal level period.
  • the reset level period is a period during which a reset level analog signal that initializes the pixel circuit is output.
  • the counter inversion period is a period for inverting the output reset-level digital signal.
  • the signal level period is a period for outputting an analog signal of a signal level obtained by photoelectrically converting the light amount exposed by the pixel circuit until the read timing.
  • FIG. 7A is a timing chart showing the operation of the counter circuit unit 330 during the reset level period when there is a carry operation.
  • FIG. 7A deletes the internal signal CAX from FIG. 6B and adds the initialization signal CONTROLRST of the counter control circuit 312A described in FIG. 6A. Therefore, the contents described in FIG. 6B and the contents of the initialization signal CONTROLRST described in FIG. 6A can be referred to FIG. 6B and FIG. 6A, and the description is omitted here.
  • FIG. 7B is a timing chart showing the operation of the counter circuit section 330 during the counter inversion period when there is a carry operation.
  • the first clock signal CLK1 and the second clock signal CLK2 maintain Low based on the change of the initialization signal CONTROLRST from High to Low.
  • the first clock signal CLK1 and the second clock signal CLK2 maintain Low
  • the first latch circuit L1, the second latch circuit L2, and the third latch circuit L3 of the counter control circuit 312A are based on the output signal TRIG changing from High to Low.
  • the latch circuit L3, the RS circuit RS1, the RS circuit RS2, and the flip-flop FF1 are initialized.
  • the first control signal CLK1A and the third control signal CLK2XA maintain High. Based on the change of the overflow detection signal CAEN from Low to High, the lower counter circuit 314 is in a state capable of detecting an overflow.
  • the overflow detection signal CAEN preferably changes from Low to High after the counter inversion period.
  • the lower counter circuit 314 outputs the count value 1 of the lower counter output signal CD [2] during the reset level period. It is also assumed that the overflow detection signal CAEN is high. Since the overflow detection signal CAEN is High, the flip-flop FF7 (shown in FIG. 3) inverts the count value 1 of the lower counter output signal CD [2] to 0. The output 0 of the flip-flop FF7 is propagated to the flip-flop FF8. That is, an erroneous overflow detection result is held in the flip-flop FF8 assuming that one overflow has occurred. Therefore, when the overflow detection signal CAEN is High during the reset level period, the lower counter circuit 314 erroneously detects an overflow.
  • the overflow detection signal CAEN changes from Low to High after the counter inversion period
  • the overflow detection signal CAEN remains Low until the end of the counter inversion period, thereby preventing erroneous overflow detection. it can.
  • the lower counter circuit 314 Based on the change of the overflow detection signal CAEN from Low to High after the counter inversion period, the lower counter circuit 314 can detect a correct overflow in the signal level period.
  • the carry transfer signal CAUP1 maintains Low.
  • the upper counter output A value obtained by inverting the count value is output in the order of the signal CD [3], the upper counter output signal CD [4], and the upper counter output signal CD [5].
  • the upper counter output signal CD [5: 3] is 2'b010 (decimal 16), and the inverted signal of the output signal CD [5: 3] is 2'b101. (40 decimal).
  • the lower counter output signal CDX [2: 0] is 2'b000 (decimal 0)
  • the inverted signal of the lower counter output signal CDX [2: 0] is 2'b111 ( 7) in decimal. Therefore, the 6-bit counter circuit 318 adds the results of the upper counter circuit 316 and the lower counter circuit 314, and the value of the count value CD [5: 3] + CDX [2: 0] becomes 47.
  • the count value obtained by inverting the value output after the completion of the reset level period and making it a one's complement is 47.
  • the value obtained by expressing the count value 47 in a signed binary number is -17 in a decimal number.
  • the counter circuit unit 330 included in the solid-state imaging device 10 can output a one's complement. Subsequently, based on the change of the initialization signal CONTROLRST from Low to High, the first clock signal CLK1 and the second clock signal CLK2 are supplied, and the signal level period starts.
  • FIG. 7C is a timing chart showing the operation of the counter circuit 330 during the signal level period when there is a carry operation.
  • the counter circuit unit 330 included in the solid-state imaging device 10 can output 2's complement.
  • the count value obtained in the reset level period is 16.
  • the count value 16 obtained in the reset level period is subtracted from the number of cycles 25 in the signal level period, the count value becomes 9 and matches the value 9 of the count value CD [5: 3] + CDX [2: 0]. Therefore, the difference between the value of the reset level period and the value of the signal level period is the value of the count value CD [5: 3] + CDX [2: 0], which indicates that the CDS result is obtained. Therefore, the count value obtained after the end of the signal level period is the count value subjected to CDS.
  • FIG. 8A is a timing chart showing the operation of the counter circuit unit 330 during the reset level period when there is no carry operation. 8A differs from FIGS. 7A, 6B, and 6A in the position where the output signal TRIG changes from low to high, so that the upper count period and the lower count period are different. Therefore, the first control signal CLK1A, the third control signal CLK2XA, the upper counter output signal CD [5: 3], the lower counter output signal CDX [2: 0], and the count value CD [5: 3] + CDX [2: 0] ] Is different. 7A, 6B, and 6A can be referred to FIGS. 7A, 6B, and 6A, and thus description thereof is omitted.
  • the lower counter circuit 314 does not change the first control signal CLK1A from High to Low before the supply of the first control signal CLK1A is stopped. Therefore, the lower counter output signal CDX [2: 0] remains at 2'b111 (decimal 7). Therefore, the 6-bit counter circuit 318 adds the results of the upper counter circuit 316 and the lower counter circuit 314, and sets the count value CD [5: 3] + CDX [2: 0] to 15.
  • FIG. 8B is a timing chart showing the operation of the counter circuit section 330 during the counter inversion period when there is no carry operation. 7B is different from the upper counter output signal CD [5: 3], the lower counter output signal CDX [2: 0], and the count value CD [5: 3] + CDX [2: 0]. 7B can be referred to for the same description as FIG. 7B, and thus description thereof is omitted here.
  • the upper counter output signal CD [5: 3] is 2′b001 (decimal 8), and the inverted signal of the output signal CD [5: 3] is 2′b110. (48 in decimal).
  • the lower counter output signal CDX [2: 0] is 2'b111 (decimal 7), so the inverted signal of the lower counter output signal CDX [2: 0] is 2'b000 ( The decimal number is 0).
  • the 6-bit counter circuit 318 adds the results of the upper counter circuit 316 and the lower counter circuit 314, and the count value CD [5: 3] + CDX [2: 0] becomes 48.
  • the count value 48 obtained by inverting the count value 15 output after the completion of the reset level period and making it a 1's complement is 48.
  • the value obtained by expressing the count value 48 in a signed binary number is -16 in a decimal number.
  • the counter circuit unit 330 included in the solid-state imaging device 10 can output a one's complement. Subsequently, based on the change of the initialization signal CONTROLRST from Low to High, the first clock signal CLK1 and the second clock signal CLK2 are supplied, and the signal level period starts.
  • FIG. 8C is a timing chart showing the operation of the counter circuit section 330 during the signal level period when there is no carry operation.
  • FIG. 8C can refer to the contents described in FIG. 6C and FIG. 7C, and a description thereof will be omitted.
  • the counter circuit unit 330 included in the solid-state imaging device 10 can output 2's complement. Further, the AD converter 300 included in the solid-state imaging device 10 can output a digital value subjected to CDS.
  • the count value obtained in the reset level period is 15.
  • the count value 15 obtained in the reset level period is subtracted from the number of cycles 25 in the signal level period, the count value becomes 10, which is equal to the count value CD [5: 3] + CDX [2: 0] value 10. Therefore, the difference between the value of the reset level period and the value of the signal level period is the count value CD [5: 3] + CDX [2: 0], which means that the CDS result is obtained. Therefore, the count value obtained after the end of the signal level period is the count value subjected to CDS.
  • FIG. 9 is a circuit diagram showing a basic configuration of a pixel circuit used in the solid-state imaging device according to one embodiment of the present invention.
  • a pixel circuit 900 and an output circuit 920 shown in FIG. 9 are circuit configurations of the effective pixel circuit 100 according to one embodiment of the present invention.
  • the effective pixel circuit 100 is not limited to the configuration of the pixel circuit 900.
  • the output circuit 920 is not limited to the configuration shown in FIG.
  • the pixel circuit 900 includes a reading transistor 901, a photoelectric conversion element 903, a transfer transistor 905, a reset transistor 907, a storage capacitor 909, and a selection transistor 913.
  • the drain terminal 901d (first terminal) of the reading transistor 901 is connected to the first power supply line 110.
  • the first terminal 903a of the photoelectric conversion element 903 is connected to the gate terminal 901g via the transfer transistor 905.
  • a second terminal 903 b of the photoelectric conversion element 903 is connected to a second power supply line 990 to which a voltage different from that of the first power supply line 110 is supplied.
  • the reset transistor 907 is arranged between the gate terminal 901g and the first power supply line 110.
  • the storage capacitor 909 is arranged between the gate terminal 901g and the second power supply line 990.
  • the selection transistor 913 is connected to the source terminal 901s (second terminal) of the reading transistor 901. In other words, the selection transistor 913 is arranged between the read transistor 901 and the output terminal 950.
  • the output circuit 920 includes a read transistor 901, a selection transistor 913, and a constant current circuit 921.
  • the reading transistor 901 and the selection transistor 913 are transistors common to the pixel circuit 900 and the output circuit 920.
  • the constant current circuit 921 is arranged between the second power supply line 990 and the output terminal 950. Note that the output terminal 950 is electrically connected to the vertical signal line 310 illustrated in FIG. An analog signal (voltage) corresponding to the analog signal of the reset level and a analog signal (voltage) corresponding to the power generated by the photoelectric conversion element 903 are output to the output terminal 950 and the vertical signal line 310. May be supplied.
  • the photoelectric conversion element 903, the storage capacitor 909, and the constant current circuit 921 are connected to the second power supply line 990, but may be connected to a power supply line to which a fixed voltage is supplied. They need not necessarily be connected to the same power supply line.
  • the counter circuit unit includes the lower counter circuit of K bits and the upper counter circuit of L bits, and the lower counter circuit includes K + 1 flip-flops. Thereby, carry can be performed from the lower counter circuit to the upper counter circuit.
  • the counter circuit unit sets the frequency of the first clock signal for operating the L-bit upper counter circuit to a frequency lower than the frequency of the second clock signal for operating the K-bit lower counter circuit. You can move it.
  • the counter circuit unit includes an L-bit upper counter circuit and a K-bit lower counter circuit, and the lower counter circuit includes K + 1 flip-flops, so that the lower counter circuit is higher than the lower counter circuit. A carry can be made to the counter circuit.
  • the J-bit counter circuit is a counter circuit that is asynchronous and less affected by the delay of the counter circuit because the value stored in the counter circuit can be read after the counter circuit is stopped. .
  • the operation method according to the counter circuit unit according to the embodiment of the present invention includes a reset level period, a counter inversion period, and a signal level period, so that a one's complement digital value is output after the counter inversion period. And a two's complement digital value after the signal level period.
  • the AD converter and the solid-state imaging device having the counter circuit unit having the above configuration can perform CDS even if the period counted by the lower counter circuit and the upper counter circuit is divided.
  • the AD converter and the solid-state imaging device each including the counter circuit unit having the above-described configuration can operate the counter circuit with a slow clock signal most of the time during which the analog signal of the pixel circuit is converted into a digital signal. Power consumption can be suppressed.
  • the AD converter and the solid-state imaging device having the counter circuit unit having the above configuration can perform CDS without adding a circuit such as a code conversion circuit and an arithmetic circuit. Increase can be suppressed.
  • since an increase in the circuit scale can be suppressed, low power consumption is possible. Therefore, by including the counter circuit portion having the above-described configuration, it is possible to provide a low power consumption AD converter and a solid-state imaging device capable of performing CDS.
  • FIG. 10 is a circuit diagram of a counter control circuit according to one embodiment of the present invention.
  • FIG. 11 is a timing chart of the counter control circuit according to one embodiment of the present invention. Note that the description of FIGS. 1 to 9 may be omitted here.
  • the counter control circuit 312B illustrated in FIG. 10 is different from the counter control circuit 312A illustrated in FIG. 3 in that a NAND gate ND13, an OR gate OR2, a NAND gate ND14, a NAND gate ND15, and a delay circuit are added and a NAND gate ND4 is added. It has been replaced by an OR gate OR3.
  • the counter control circuit 312B shown in FIG. 10 is the same as FIG. 3 except for the added circuit. The description of FIG. 3 is omitted here. Note that the counter control circuit 312B can be replaced with the counter control circuit 312A described in the first embodiment.
  • the output signal TRIG and the internal signal CLK1STP are supplied to the NAND gate ND13.
  • the internal signal CLK1ENX is generated based on the output signal TRIG and the internal signal CLK1STP being supplied to the NAND gate ND13.
  • the OR gate OR2 is supplied with the first clock signal CLK1 and the internal signal CLK1ENX. Based on the supply of the first clock signal CLK1 and the internal signal CLK1ENX, the OR gate OR2 outputs the internal signal CLK1_0.
  • the counter control circuit 312B of the solid-state imaging device 10 When the output signal TRIG is Low, the internal signals CLK1ENX and CLK1_0 are fixed at High. Since the internal signal CLK1_0 is fixed at High, a circuit (latch circuit L1, latch circuit L2, latch circuit L3, NAND gate ND1, NAND gate ND3, OR gate OR1) to which the internal signal CLK1_0 is supplied is not activated. Therefore, based on the fact that the first control signal CLK1A is also fixed at High, the lower counter circuit 314 can be stopped.
  • the NAND gate ND13 changes the internal signal CLK1ENX from High to Low.
  • the OR gate OR2 Based on the change of the internal signal CLK1ENX from High to Low, the OR gate OR2 generates the internal signal CLK1_0 and activates the internal signal CLK1_0. That is, the internal signal CLK1_0 is a signal equivalent to the first clock signal CLK1.
  • the first control signal CLK1A is supplied from the counter control circuit 312B to the lower counter circuit 314. At this time, the first control signal CLK1A is a signal equivalent to the internal signal CLK1_0 and a signal equivalent to the first clock signal CLK1. Therefore, the lower counter circuit 314 is activated and can output a count value.
  • the NAND gate ND15 is supplied with the output signal TRIG and the internal signal CLK2X_0. Based on the supply of the output signal TRIG and the internal signal CLK2X_0, the NAND gate ND15 generates the internal signal CLK2_0 and outputs the internal signal CLK2_0.
  • the internal signal CLK1STPX supplied to the flip-flop FF1 changes from Low to High.
  • the NAND gate ND13 changes the internal signal CLK1ENX from Low to High.
  • the internal signal CLK1_0 is fixed to High again. That is, the internal signal CLK1_0 stops. Therefore, the circuit (latch circuit L1, latch circuit L2, latch circuit L3, NAND gate ND1, NAND gate ND3, OR gate OR1) to which internal signal CLK1_0 is supplied is not activated.
  • the lower control circuit 314 is not activated based on the fact that the first control signal CLK1A is also fixed at High. That is, based on the fact that the first control signal CLK1A is also fixed at High, the lower counter circuit 314 can be stopped.
  • the counter control circuit 312B can supply the first clock signal CLK1 to the circuit in the counter control circuit 312B based on the output signal TRIG and the internal signal CLK1STP only in the lower count period.
  • the counter control circuit 312B can supply the output signal TRIG, the internal signal CLK1STP, and the internal signal CLK1_0 generated based on the first clock signal CLK1 to the circuits in the counter control circuit 312B only in the lower count period. it can.
  • the output signal TRIG and the internal signal CLK1STP are signals for determining whether to supply the first clock signal CLK1 to a circuit in the counter control circuit 312B.
  • the output signal TRIG, the internal signal CLK1STP, and the internal signal CLK1_0 generated based on the first clock signal CLK1 are signals obtained by selecting a part of the first clock signal CLK1, so that the internal signal CLK1_0 is converted to the first clock signal.
  • CLK1 may be called a gated signal.
  • the NAND gate ND14 is supplied with the second clock signal CLK2 and the internal signal CLK1STP. Based on the supply of the second clock signal CLK2 and the internal signal CLK1STP, the NAND gate ND14 outputs the internal signal CLK2X_0.
  • the internal signal CLK2X_0 is a signal obtained by inverting the second clock signal CLK2.
  • the internal signal CLK1STPX is Low. At this time, CLK1STP is High.
  • the NAND gate ND14 continues to supply the internal signal CLK2X_0 to the NAND gate ND15 and the OR gate OR3. Therefore, the third control signal CLK2XA is a signal equivalent to the internal signal CLK2X_0, and is a signal obtained by inverting the second clock signal CLK2. Therefore, the upper counter circuit 316 is activated, and can output the count value.
  • the NAND gate ND15 activates the internal signal CLK2_0. That is, the internal signal CLK2_0 is a signal equivalent to the second clock signal CLK2.
  • the internal signal CLK2X_0 output from the NAND gate ND14 changes from Low to High.
  • the internal signal CLK2X_0 is fixed at High. That is, the internal signal CLK2X_0 stops. Since the output signal TRIG and the internal signal CLK2X_0 are fixed at High, the internal signal CLK2_0 is fixed at Low.
  • the internal signal CLK2_0 also changes from High to Low.
  • the OR gate OR3, the NAND gate ND15, and the flip-flop FF1 are not activated. Therefore, the third control signal CLK2XA is fixed at High.
  • the upper counter circuit 316 is not activated. That is, the upper counter circuit 316 can be stopped based on the third control signal CLK2XA being fixed at High.
  • the internal signal CLK1STPX is supplied to the D terminal of the flip-flop FF1. Therefore, based on the internal signal CLK2_0 or the second clock signal CLK2 changing from Low to High, the voltage of the internal signal CLK1STPX is held in the flip-flop FF1. That is, based on the change of the internal signal CLK2_0 from Low to High, after the High of the internal signal CLK1STPX is held by the flip-flop FF1, the internal signal CLK1STP is fixed to Low. That is, the internal signal CLK2_0 stops.
  • the number of cycles in which the internal signal CLK1STPX changes from Low to High is earlier than the number of cycles in which the internal signal CLK1STP changes from High to Low. That is, the order of determining the signals is the order of the internal signal CLK1STPX and the internal signal CLK1STP. Therefore, after the third control signal CLK2XA is fixed to High based on the internal signal CLK1STPX, the internal signal CLK2X_0 is fixed to High based on the internal signal CLK1STP. That is, the internal signal CLK2X_0 stops after the third control signal CLK2XA stops.
  • the internal signal CLK1STP is fixed at Low
  • the internal signal CLK2X_0 is fixed at High
  • the internal signal CLK2_0 is fixed at Low. Therefore, the inside of the counter control circuit stops. Here, stopping may be paraphrased as not being activated.
  • the counter control circuit 312B supplies the internal signal CLK2_0 and the internal signal CLK2X_0 generated based on the output signal TRIG, the internal signal CLK1STP, and the second clock signal CLK2 to the circuits in the counter control circuit 312B.
  • the internal signal CLK2_0 and the internal signal CLK2X_0 are signals for determining whether to supply the second clock signal CLK2 to a circuit in the counter control circuit 312B, and the signal obtained by gating the second clock signal CLK2. May be called.
  • the first control signal CLK1XA is supplied to the lower counter circuit 314 during the period when the propagation of the first clock signal CLK1 and the second clock signal CLK2 is activated after the output signal TRIG is supplied. It can be limited to the period during which the operation is stopped. Therefore, the solid-state imaging device 10 can significantly reduce the current consumption of the solid-state imaging device 10 by including the counter control circuit 312B in the AD converter 300.
  • FIG. 12 is an example of an inverter included in a delay circuit according to one embodiment of the present invention.
  • FIG. 13A is a timing chart showing the operation of the counter control circuit for explaining the problem when there is no delay circuit according to one embodiment of the present invention.
  • FIG. 13B is a timing chart showing the operation of the counter control circuit for explaining the function of the delay circuit according to one embodiment of the present invention. Note that the description of FIGS. 1 to 11 may be omitted here.
  • the inverter 400 includes a first n-type transistor 930, a second n-type transistor 932, a third n-type transistor 934, a first p-type transistor 936, a second p-type transistor 938, and a third p-type transistor 940.
  • One terminal of the third p-type transistor 940 is connected to the first power supply line 110.
  • One terminal of the first n-type transistor 930 is connected to a second power supply line 990 to which a voltage different from that of the first power supply line 110 is supplied.
  • the gate terminals of the transistors are connected to each other to form an input terminal 380.
  • the other terminal of the third n-type transistor 934 and the other terminal of the first p-type transistor 936 are connected to form an output terminal 382.
  • a delay circuit is formed. Note that the delay circuit is supplied with the output signal TRIG and outputs the internal signal TRIG_D.
  • the circuit shown in FIG. 11 is effective as a delay circuit because the output impedance can be increased.
  • the configuration of the delay circuit is not limited to the configuration shown in FIG. Any circuit may be used as long as the output signal is delayed with respect to the input signal.
  • FIG. 13A shows a timing chart when there is no delay circuit according to one embodiment of the present invention.
  • the output signal TRIG changes from low to high
  • the output signal TRIG is asynchronous with the first clock signal CLK1.
  • the internal signal CLK1_0 a pulse P1 having a small Low period is generated. Since the latch circuit L2 latches data while the output signal TRIG_F is changing, the output signal TRIG_F is in a metastable state. Therefore, when the first clock signal CLK1 changes from low to high, the internal signal SYNC supplied from the latch circuit L3 generates a synchronization delay.
  • FIG. 13B shows a timing chart in the case where a delay circuit according to one embodiment of the present invention is provided.
  • an output signal TRIG is supplied to a delay circuit included in the counter control circuit 312B of the present invention.
  • the delay circuit Based on the supply of the output signal TRIG, the delay circuit outputs the internal signal TRIG_D.
  • the internal signal TRIG_D is supplied to the synchronization circuit.
  • the internal signal TRIG_D is delayed with respect to the output signal TRIG more than the propagation delay from the first clock signal CLK1 to the internal signal CLK1_0. Based on the output signal TRIG changing from Low to High and the internal signal CLK1_0 changing from High to Low, the internal signal TRIG_D outputs Low until the latch circuit L2 latches the output of the latch circuit L1. Therefore, since the latch circuit L2 does not latch data while the output signal TRIG_F is changing, the output signal TRIG_F is stably output.
  • the counter control circuit includes the delay circuit, and the internal signal TRIG_R maintains Low even when the pulse P1 is generated. Can be suppressed.
  • the present invention has been described with reference to the drawings.
  • the present invention is not limited to the above embodiment, and can be appropriately modified without departing from the spirit of the present invention.
  • a device in which a person skilled in the art appropriately adds, deletes, or changes the design based on the solid-state imaging device of each embodiment is also included in the scope of the present invention as long as the gist of the present invention is provided.
  • the above-described embodiments can be appropriately combined with each other as long as there is no inconsistency, and technical matters common to the embodiments are included in each embodiment without explicit description.

Landscapes

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Abstract

ＣＤＳを行うことができる低消費電力なＡＤ変換器は、比較器、第１カウンタ回路及び接続される第２カウンタ回路を有するＪ（Ｊは自然数）ビットカウンタ回路を有し、第１カウンタ回路は、第１クロック信号に同期する第１制御信号、及び第１カウンタ回路から第２カウンタ回路への桁上げ動作を有効にする第１入力信号が入力され、トリガ信号が変化するタイミング、かつトリガ信号が変化したのち第１クロック信号と比較して周波数が低い第２クロック信号が一周期経過するまでに第１カウント値を生成し、第２カウンタ回路への桁上げを実行する第２制御信号を第２カウンタ回路に出力し、第２カウンタ回路は、第２クロック信号に同期する第３制御信号及び第２制御信号が入力され、トリガ信号が変化するタイミングに基づき第２カウント値を生成する。

Description

ＡＤ変換器、ＡＤ変換器の駆動方法、及び固体撮像装置
　本発明の一実施形態はＡＤ変換器、ＡＤ変換器の駆動方法、及び固体撮像装置に関する。
　近年、固体撮像装置を備えた電子機器が広く普及している。固体撮像装置は、例えば、携帯情報端末、デジタルカメラなど、固体を撮像するための機能を有する電子機器に備えられている。固体撮像装置は、撮像した固体のアナログ情報をデジタル情報に変換することができる。固体撮像装置は、例えば、イメージセンサとも呼ばれる。
　固体撮像装置は、行（ロウ）方向と列（カラム）方向とのマトリクス状に配置された複数の画素、読み出し対象となる画素をロウ単位で選択する行選択走査回路、及びアナログデジタルコンバータ変換器（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ（ＡＤＣ、ＡＤ変換器））を有する。画素は受光素子を有する。受光素子は、例えば、光電変換素子である。ＡＤ変換器は、比較器（コンパレータ）、及びカウンタ回路を有する。当該画素から出力される信号は、光電変換素子によって光電変換されたアナログ信号である。固体撮像装置は、ＡＤ変換器によって、行（ロウ）選択走査回路によって選択された画素から出力されるアナログ信号を、デジタル信号に変換することができる。
　ＡＤ変換器によって、画素から出力されるアナログ信号をデジタル信号に変換する方法の一つに、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ（ＣＤＳ））がある。固体撮像装置においては、ＣＤＳにより、画素のばらつきと画素で発生するノイズを抑制することが可能となる。
　モバイル機器として用いられる固体撮像装置を備えた電子機器は、モバイル機器に搭載されたバッテリに蓄電された電力によって動作する。モバイル機器に搭載されたバッテリに蓄電された電力は、商用電源から供給される電力と比べれば、小さく、有限である。したがって、ユーザが、電子機器を長い時間使用できるようにするためには、固体撮像装置を備えた電子機器の低消費電力化が要求される。
　例えば、特許文献１に記載されたイメージセンサでは、複数のカラムにひとつ配置されたＮビットグレイコードカウンタなるものを有するカラムＡＤ変換器が、開示されている。特許文献１に記載のカラムＡＤ変換器は、Ｎビットグレイコードカウンタの出力コードを各カラムでラッチする。Ｎビットグレイコードカウンタは、基準クロックＰＬＬＣＫに同期してカウントを行う。また、特許文献２に記載された固体撮像装置では、複数のクロックを発生するクロック発生器、及び各クロックが入力される複数のカウンタ回路を有するＡＤ変換器が開示されている。
特開２０１１－２５０３９５号公報 特開２０１２－８９９１２号公報
　しかしながら、特許文献１及び特許文献２に開示された構成において、ＣＤＳを行う場合、コードを変換する回路、演算回路などの回路の追加が必要になる。したがって、回路規模及び消費電力が増大する可能性がある。
　本発明は、上記問題に鑑みてなされたものであり、ＣＤＳを行う場合であっても、低消費電力化を図ることができるＡＤ変換器、ＡＤ変換器の駆動方法、及び固体撮像装置を提供することを課題とする。
　本発明の一実施形態に係るＡＤ変換器は、アナログ信号に基づき、トリガ信号を出力する比較器と、Ｋ＋１段（Ｋは自然数）の第１論理回路を有する第１カウンタ回路、及び、第１カウンタ回路に接続されＬ段（Ｌ＝Ｊ－Ｋ、Ｌ及びＪは自然数）の第１論理回路を有する第２カウンタ回路を有するＪ（Ｊは自然数）ビットカウンタ回路、を有し、第１カウンタ回路は、第１クロック信号に同期する第１制御信号が入力され、前記トリガ信号が変化するタイミング、かつ前記トリガ信号が変化したのち前記第１クロック信号と比較して周波数が低い第２クロック信号が一周期経過するまでに１段目からＫ段目の第１論理回路がカウンタ動作により第１カウント値を生成し、かつＫ＋１段目の第１論理回路を用いて第２カウンタ回路への桁上げを実行する第２制御信号を第２カウンタ回路に出力し、第２カウンタ回路は、第２クロック信号に同期する第３制御信号、及び第２制御信号が入力され、前記トリガ信号が変化するタイミングに基づき１段目からＬ段目の第１論理回路がカウンタ動作により、第２カウント値を生成する。
　本発明の一実施形態に係るＡＤ変換器の駆動方法は、比較器が、アナログ信号に基づき生成されるトリガ信号を生成し、Ｋ＋１段（Ｋは自然数）の第１論理回路を有する第１カウンタ回路に、第１クロック信号に同期する第１制御信号を入力し、Ｋ＋１段目の第１論理回路を用いて、第１カウンタ回路から第２カウンタ回路への桁上げを実行する第２制御信号を出力し、前記トリガ信号が変化するタイミング、かつ前記トリガ信号が変化したのち前記第１クロック信号と比較して周波数が低い第２クロック信号が一周期経過するまでに１段目からＫ段目の第１論理回路がカウンタ動作により第１カウント値を生成し、Ｌ段（Ｌは自然数）の第１論理回路を有する第２カウンタ回路に、第２制御信号と、第２クロック信号と同期する第３制御信号と、を入力し、及びトリガ信号が変化するタイミングに基づき１段目からＬ段目のフリップフロップがカウンタ動作により第２カウント値を生成する。
　本発明の一実施形態に係る固体撮像装置は、第１の方向、及び前記第１の方向と交差する第２の方向に配列される複数の画素回路と、複数の画素回路の一のアナログ信号に基づきトリガ信号を出力する比較器と、Ｋ＋１段（Ｋは自然数）の第１論理回路を有する第１カウンタ回路、及び、第１カウンタ回路に接続されＬ段（Ｌ＝Ｊ－Ｋ、Ｌ及びＪは自然数）の第１論理回路を有する第２カウンタ回路を有するＪ（Ｊは自然数）ビットカウンタ回路とを有し、画素回路と電気的に接続されるＡＤ変換器と、を有し、第１カウンタ回路は、第１クロック信号と同期する第１制御信号、及び、前記第１カウンタ回路から前記第２カウンタ回路への桁上げ動作を有効にする第１入力信号が入力され、前記トリガ信号が変化するタイミング、かつ前記トリガ信号が変化したのち前記第１クロック信号と比較して周波数が低い第２クロック信号が一周期経過するまでに１段目からＫ段目の第１論理回路がカウンタ動作により第１カウント値を生成し、かつＫ＋１段目の第１論理回路を用いて第２カウンタ回路への桁上げを実行する第２制御信号を前記第２カウンタ回路に出力し、第２カウンタ回路は、前記第２クロック信号と同期する第３制御信号が、及び第２制御信号が入力され、前記トリガ信号が変化するタイミングに基づき１段目からＬ段目の第１論理回路がカウンタ動作により第２カウント値を生成する。
　本発明の一実施形態によれば、ＣＤＳを行うことができる低消費電力なＡＤ変換器、ＡＤ変換器の駆動方法、固体撮像装置、及び固体撮像装置の駆動方法を提供することができる。
本発明の一実施形態に係る固体撮像装置の概要を示す概略図である。 本発明の一実施形態に係るカウンタ部のブロック図である。 本発明の一実施形態に係るカウンタ制御回路の回路図である。 本発明の一実施形態に係る上位カウンタ回路の回路図である。 本発明の一実施形態に係る下位カウンタ回路の回路図である。 本発明の一実施形態に係るカウンタ制御回路の動作を示すタイミングチャートである。 本発明の一実施形態に係る上位カウンタ回路及び下位カウンタ回路の動作を示すタイミングチャートである。 本発明の一実施形態に係る上位カウンタ回路及び下位カウンタ回路の動作を示すタイミングチャートである。 本発明の一実施形態に係る上位カウンタ回路及び下位カウンタ回路の動作を示すタイミングチャートである。 本発明の一実施形態に係るカウンタ回路部の動作を示すタイミングチャートである。 本発明の一実施形態に係るカウンタ回路部の動作を示すタイミングチャートである。 本発明の一実施形態に係るカウンタ回路部の動作を示すタイミングチャートである。 本発明の一実施形態に係るカウンタ回路部の動作を示すタイミングチャートである。 本発明の一実施形態に係るカウンタ回路部の動作を示すタイミングチャートである。 本発明の一実施形態に係るカウンタ回路部の動作を示すタイミングチャートである。 本発明の一実施形態に係る固体撮像装置に用いられる画素回路の基本的な構成を示す回路図である。 本発明の一実施形態に係るカウンタ制御回路の回路図である。 本発明の一実施形態に係るカウンタ制御回路の回路図の動作を示すタイミングチャートである。 本発明の一実施形態に係る遅延回路が有するインバータの回路図である。 本発明の一実施形態に係る遅延回路が無い場合の問題点を説明するためのカウンタ制御回路の動作を示すタイミングチャートである。 本発明の一実施形態に係る遅延回路の機能を説明するためのカウンタ制御回路の動作を示すタイミングチャートである。
　以下に、本発明の各実施の形態について、図面を参照し、説明する。なお、開示はあくまで一例にすぎない。つまり、当業者が、発明の主旨を保ち、適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される構成である。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、これらはあくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一のアルファベットのあとに符号を付して、詳細な説明を適宜省略することもある。
　本発明の各実施の形態において、第１部材と第２部材とが導通可能に接続されている構成を「第１部材は第２部材に接続されている」という。例えば、第１部材と第２部材との間に、両者を導通又は非導通に切り替え可能なスイッチング素子が設けられている場合であっても、第１部材と第２部材とは接続されているということができる。つまり、以下の説明において、「第１部材は第２部材に接続されている」という表現は、両者が常に電気的に接続されている状態に限定するものではない。
　以下の説明において、スイッチング素子としてトランジスタが用いられた構成について例示するが、この構成に限定されない。例えば、トランジスタ以外の素子であっても、導通状態又は非導通状態を切り替え可能な素子をスイッチング素子として用いることができる。また、以下の説明において、説明の便宜上、トランジスタ及びスイッチング素子の用語を用いて説明するが、両者は同じ構造の素子であってもよく、異なる構造の素子であってもよい。
　以下の説明において、受光素子として、光によって起電力が発生する光電変換素子が用いられた構成について例示するが、この構成に限定されない。例えば、受光素子として、光によって電気伝導度が変化する光電変換素子が用いられてもよい。又は、受光素子として、受光した光の特性（例えば、光の波長）を電気的な信号に変換するタイプの光電変換素子が用いられてもよい。又は、受光素子として、受光した光を電気的な情報ではない情報に変換する素子が用いられてもよい。
　本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　なお、本明細書等における「第１」、「第２」、「第３」などの序数は、説明を簡潔にするためだけに用いられており、限定的に解釈されるべきではない。
　なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈発明の背景〉
　本発明の一実施形態に係る固体撮像装置は、ＣＤＳが行われる場合でも、低消費電力化を図ることが可能なＡＤ変換器を備える。詳細は図２、図３、図４、図５、及び図６Ａ～図６Ｄにおいて説明する。以下において、本発明の一実施形態に係る固体撮像装置が有するＡＤ変換器を、簡単に説明する。
　本発明の一実施形態に係る固体撮像装置が有するＡＤ変換器はカウンタ回路部を有する。カウンタ回路部は、カウンタ制御回路及びＪビットカウンタ回路を有する。カウンタ制御回路はＪビットカウンタ回路を制御する。
　Ｊビットカウンタ回路は、Ｋビットの下位カウンタ回路（以下において下位カウンタ回路と記す）及びＬビットの上位カウンタ回路（以下において上位カウンタ回路と記す）を有する。下位カウンタ回路は、Ｋ＋１段のフリップフロップを有する。Ｋ＋１段のフリップフロップは、１段目～Ｋ段目のフリップフロップと呼ばれることがある。また、Ｋ段より一つ多いフリップフロップは、Ｋ＋１段目のフリップフロップと呼ばれることがある。また、下位カウンタ回路は、フリップフロップに接続されたＮＡＮＤゲートを有する。前記ＮＡＮＤゲートは、上位カウンタ回路にも接続されている。さらに、上位カウンタ回路は、Ｌ段のフリップフロップを有する。Ｌ段のフリップフロップは、１段目～Ｌ段目のフリップフロップと呼ばれることがある。ここで、Ｊ、Ｋ、及びＬは自然数であり、Ｊ＝Ｋ＋Ｌ（Ｌ＝Ｊ－Ｋ）である。
　Ｊビットカウンタ回路は、フリップフロップをＪよりも一つ多く有することに基づき、下位カウンタ回路から上位カウンタ回路へ桁上げを行う。また、Ｊビットカウンタ回路は、フリップフロップに接続されたＮＡＮＤゲートに基づき、下位カウンタ回路のオーバーフローを検出し、下位カウンタ回路から上位カウンタ回路へ桁上げを行う。オーバーフローに関しては、後述する。
　カウンタ制御回路には、第１クロック信号及び第２クロック信号が入力される。カウンタ制御回路からは、第１クロック信号から生成される第１制御信号と、第２クロック信号から生成される第３制御信号とが出力される。下位カウンタ回路には、第１制御信号が入力される。下位カウンタ回路からは、第２制御信号が出力される。上位カウンタ回路には、第２制御信号及び第３制御信号が入力される。第２クロック信号は、第１クロック信号を２Ｋ分周して生成される。つまり、第２クロック信号の周波数は、第１クロック信号の周波数よりも低い。すなわち、上位カウンタ回路は、下位カウンタ回路よりも遅い速度でカウントされる。
　本発明の一実施形態に係るＡＤ変換器を備える固体撮像装置は、カウンタが動作を開始してから、ランプ状の参照信号（三角波形）の電圧と固体撮像装置の画素回路の出力信号（アナログ信号）の電圧とが一致するまでの期間において、周波数の低い第２クロックに基づく第３制御信号によって上位カウンタ回路を動作させることができる。
　また、本発明の一実施形態に係るＡＤ変換器を備える固体撮像装置は、ランプ状の参照信号（三角波形）の電圧とアナログ信号の電圧とが一致すると、上位カウンタ回路を停止する。上位カウンタ回路を停止してから、周波数の低い第２クロックの次の周期が到来するまでの期間において、周波数の高い第１クロックに基づく第１制御信号によって下位カウンタ回路を動作させることができる。
　上述の一連の動作によって、ＡＤ変換回路は、固体撮像装置の画素回路のアナログ信号をデジタル信号に変換することができる。よって、遅い制御信号によってカウンタ回路が動作する時間が、画素回路のアナログ信号をデジタル信号に変換する期間の大半を占める。したがって、本発明の一実施形態に係るＡＤ変換器を備える固体撮像装置は、消費電力を抑制可能であること見出した。
　また、本発明の一実施形態に係るＡＤ変換器を備える固体撮像装置は、Ｊビットカウンタ回路が、フリップフロップをＪよりも一つ多く有することによって、下位カウンタ回路から上位カウンタ回路へ桁上げを行うことができる。また、Ｊビットカウンタ回路は、フリップフロップに接続されたＮＡＮＤゲートに基づき、下位カウンタ回路のオーバーフローを検出し、下位カウンタ回路から上位カウンタ回路へ桁上げを行うことができる。したがって、本発明の一実施形態に係るＡＤ変換器を備える固体撮像装置は、下位カウンタ回路と上位カウンタ回路でカウントする期間を分割しても、ＣＤＳが可能である。
　なお、本明細書等においては、Ｊ＝６、Ｋ＝Ｌ＝３を例に説明する。つまり、本発明の一実施形態においては、６ビットのカウンタ回路、３ビットの上位カウンタ回路、及び３ビットの下位カウンタ回路を例に説明する。なお、Ｊ、Ｋ、Ｌは、固体撮像装置の構成によって、適宜選択すればよい。
　また、本明細書等において、行（ロウ）選択走査回路は読み出し対象となる画素回路をロウ単位で選択するものとする。選択した画素回路のアナログ信号は、各カラム共通の垂直信号線に供給されるものとする。垂直信号線に供給されたアナログ信号は、Ａ／Ｄ変換器へと供給され、デジタル信号に変換されるものとする。なお、本発明の理解の促進のため、本発明の動作方法、及び動作に関連する事項は、ロウ単位で選択された複数の画素回路のうち、一つの画素回路の動作に着目して、説明されるものとする。
〈第１実施形態〉
［固体撮像装置１０の構成］
　図１を用いて、本発明の一実施形態に係る固体撮像装置１０の概要について説明する。図１は、本発明の一実施形態に係る固体撮像装置の概要を示す概略図である。図１に示すように、固体撮像装置１０は、有効画素回路１００、行選択走査回路２００、ＡＤ変換器３００、及び信号処理回路５００を有する。固体撮像装置１０は、撮像領域１０１及び周辺領域１０３に区分される。撮像領域１０１は、有効画素回路１００が配置された領域である。周辺領域１０３は撮像領域１０１に周辺の領域であり、行選択走査回路２００、ＡＤ変換器３００、及び信号処理回路５００が配置された領域である。
　有効画素回路１００は、矩形の撮像領域１０１にマトリクス状に配列されている。有効画素回路１００はＮ行Ｍ列のマトリクス状に配列される。図１の例ではＮ＝Ｍ＝１０であるが、Ｎ及びＭはこの値に限定されない。有効画素回路１００は、光電変換素子を有している。光電変換素子は、撮像した画像によって光電変換素子が生成した電力に対応した信号（例えばアナログ信号）を生成する。有効画素回路１００の詳細な回路構成は後述する。
　行選択走査回路２００は、周辺領域１０３のうち撮像領域１０１に対して行方向に隣接する位置に配置されている。行選択走査回路２００には水平信号線２１０が接続されている。水平信号線２１０は、行選択走査回路２００から撮像領域１０１に向かって行方向に延びている。水平信号線２１０は、同じ行に配列された複数の有効画素回路１００に接続されている。水平信号線２１０には、各有効画素回路１００を制御する制御信号が入力される。当該制御信号は、各行の水平信号線２１０毎に順次入力される。例えば、当該制御信号は、１行目、２行目、３行目、・・・のように、各行の水平信号線２１０毎に順次入力される。ただし、当該制御信号は、上記のように順次的に入力されず、ランダムに入力されてもよい。
　ＡＤ変換器３００は、周辺領域１０３のうち撮像領域１０１に対して列方向に隣接する位置に配置されている。ＡＤ変換器３００には垂直信号線３１０が接続されている。垂直信号線３１０は、ＡＤ変換器３００から撮像領域１０１に向かって列方向に延びている。垂直信号線３１０は、同じ列に配列された複数の有効画素回路１００に接続されている。垂直信号線３１０には、行選択走査回路２００によって選択された行に配置された有効画素回路１００から信号が供給される。具体的には、各有効画素回路１００に備えられた光電変換素子によって生成された電力に対応したアナログ信号（電圧）が垂直信号線３１０に供給される。垂直信号線３１０に供給されたアナログ信号は、ＡＤ変換器３００によってデジタル信号に変換される。
　ＡＤ変換器３００は、比較回路３２０、カウンタ回路部３３０、及び水平転送走査回路３４０を有する。比較回路３２０、及びカウンタ回路部３３０は、各列に対応して設けられている。つまり、比較回路３２０、及びカウンタ回路部３３０は、行方向にＭ個ずつ配列されている。
　比較回路３２０の入力端子は垂直信号線３１０に接続されている。比較回路３２０は、垂直信号線３１０に供給されたアナログ信号及びランプ波形３２３に基づき、出力信号を出力する。詳細は後述するが、出力信号が出力信号ＴＲＩＧである。ランプ波形３２３はランプ波形発生回路３２１で生成された波形ある。図１のように、ランプ波形３２３は三角波形である。当該三角波形の傾斜部は、一定の傾斜角で傾斜している。比較回路３２０は、当該三角波形と上記アナログ信号とを比較し、両者の電圧が一致したときに出力信号を切り替える（例えば、出力信号をロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レベルに切り替える）。
　カウンタ回路部３３０は、クロック発生回路３３１で生成された第１クロック波形３３３、第２クロック波形３３５及び比較回路３２０からの出力信号に基づき、上記三角波形の開始から比較回路３２０の出力信号の切り替わりまでをカウントする。上記のように、比較回路３２０の出力信号の切り替え及びカウンタ回路部３３０のカウントによって、上記アナログ信号はデジタル信号に変換される。
　クロック発生回路３３１は、例えば、位相同期回路（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ（ＰＬＬ））及び分周回路を有している。第１クロック波形３３３は、位相同期回路で生成される。第２クロック波形３３５は、第１クロック波形３３３を分周回路に入力することで、生成される。つまり、第２クロック波形３３５の周波数は第１クロック波形３３３の周波数よりも低く、第２クロック波形３３５の速さは第１クロック波形３３３の速さよりも遅い。
　詳細は後述するが、第１クロック波形３３３が第１クロック信号ＣＬＫ１であり、第２クロック波形３３５が第２クロックＣＬＫ２である。第２クロック信号ＣＬＫ２は、分周回路によって、第１クロック信号を２Ｋ分周して生成される。本発明の一実施形態においては、Ｋ＝３を例に説明する。Ｋ＝３であるため、第２クロック信号ＣＬＫ２は、分周回路によって、第１クロック信号を８分周して生成される。ここでは、クロック発生回路３３１は、二つのクロック波形を生成する例を示したが、クロック発生回路３３１は一つのクロックを生成してもよいし、クロック発生回路３３１は三つ以上のクロックを生成してもよい。クロック発生回路３３１が生成するクロックの数は、後述するカウンタ回路部の構成によって、適宜選択されればよい。
　水平転送走査回路３４０は、カウンタ回路部３３０によってカウントされたデジタル信号を列毎に順次読み出す。水平転送走査回路３４０が１行分のデジタル信号を読み出すことで、行選択走査回路２００によって選択された行のアナログ信号をデジタル信号として読み出すことができる。
　信号処理回路５００は、ＡＤ変換器３００の水平転送走査回路３４０に接続されている。信号処理回路５００は、水平転送走査回路３４０から受信した各有効画素回路１００に対応するデジタル信号に対して、ノイズ除去処理を行う。例えば、信号処理回路５００は、特定の行又は列の有効画素回路１００に対応するデジタル信号の値が異常値を示す現象、いわゆる「横筋」又は「縦筋」を除去する処理を行う。また、信号処理回路５００は、欠陥画素回路の補正、ランダムノイズの低減などの処理を行う。信号処理回路５００は、ノイズ除去処理が行われた信号を外部機器に送信する。
　図１では、有効画素回路１００がマトリクス状に配置された構成を例示したが、有効画素回路１００の構成は、この構成に限定されない。例えば、有効画素回路１００は、図１に示すマトリクス状とは異なる周期性を有する形状で配置されていてもよく、不規則に配置されていてもよい。また、図１では、撮像領域１０１が矩形である構成を例示したが、撮像領域１０１の構成は、この構成に限定されない。例えば、撮像領域１０１の構成は多角形であってもよく、円形（真円及び楕円を含む）であってもよく、湾曲形状であってもよい。
［カウンタ回路部３３０の構成］
　図２～図５を用いて、カウンタ回路部３３０構成について説明する。図２は、本発明の一実施形態に係るカウンタ部のブロック図である。図３は、本発明の一実施形態に係るカウンタ制御回路の回路図である。図４は、本発明の一実施形態に係る上位カウンタ回路の回路図である。図５は、本発明の一実施形態に係る下位カウンタ回路の回路図である。なお、図１において説明された内容は、ここでの説明を省略することがある。
　図２に示すように、６ビットカウンタ回路３１８は下位カウンタ回路３１４及び上位カウンタ回路３１６を有する。６ビットカウンタ回路３１８は非同期なカウンタ回路である。よって、下位カウンタ回路３１４及び上位カウンタ回路３１６も非同期なカウンタ回路である。下位カウンタ回路３１４は信号線３７０を介してカウンタ制御回路３１２Ａに接続され、信号線３７４を介して上位カウンタ回路３１６に接続されている。上位カウンタ回路３１６は信号線３７２を介してカウンタ制御回路３１２Ａに接続され、信号線３７４を介して下位カウンタ回路３１４に接続されている。カウンタ制御回路３１２Ａは、信号線３５２、信号線３５４、信号線３５６、及び信号線３６０に接続されている。下位カウンタ回路３１４は、信号線３６２、入力バスライン３６４、信号線３６６、信号線３６８、及び出力バスライン３７６に接続されている。上位カウンタ回路３１６は、信号線３６２、入力バスライン３６４、及び出力バスライン３７８に接続されている。
　信号線３５２には、比較回路３２０の出力信号ＴＲＩＧが供給されている。以下の説明において、比較回路３２０の出力信号ＴＲＩＧは、出力信号ＴＲＩＧと記載される。
　信号線３５４には、第１クロック信号ＣＬＫ１が供給されている。信号線３５６には、第２クロック信号ＣＬＫ２が供給されている。信号線３６０には、初期化信号ＣＯＮＴＲＳＴＸが供給されている。信号線３６２には、初期化信号ＣＮＴＲＳＴＸが供給されている。
　入力バスライン３６４には、カウンタ反転制御信号ＩＮＶＸ［５：０］が供給されている。カウンタ反転制御信号ＩＮＶＸ［５：０］は、カウンタ反転制御信号ＩＮＶＸ［５：３］及びカウンタ反転制御信号ＩＮＶＸ［２：０］から構成される。カウンタ反転制御信号ＩＮＶＸ［２：０］は、カウンタ反転制御信号ＩＮＶＸ０、カウンタ反転制御信号ＩＮＶＸ１、及びカウンタ反転制御信号ＩＮＶＸ２である。カウンタ反転制御信号ＩＮＶＸ［５：３］は、カウンタ反転制御信号ＩＮＶＸ３、カウンタ反転制御信号ＩＮＶＸ４、及びカウンタ反転制御信号ＩＮＶＸ５である。
　信号線３６６には、オーバーフロー検出信号ＣＡＥＮが供給されている。信号線３６８には、桁上げ転送信号ＣＡＵＰ１が供給されている。
　出力バスライン３７６には、下位カウンタ出力信号ＣＤＸ［２：０］が供給されている。下位カウンタ出力信号ＣＤＸ［２：０］は、出力信号ＣＤＸ０、出力信号ＣＤＸ１、及び出力信号ＣＤＸ２である。出力バスライン３７８には、上位カウンタ出力信号ＣＤ［５：３］が供給されている。上位カウンタ出力信号ＣＤ［５：３］は、出力信号ＣＤ３、出力信号ＣＤ４、及び出力信号ＣＤ５である。
　カウンタ制御回路３１２Ａは、第１クロック信号ＣＬＫ１に基づく第１制御信号ＣＬＫ１Ａを下位カウンタ回路３１４に出力する。また、カウンタ制御回路３１２Ａは、第２クロック信号ＣＬＫ２に基づく第３制御信号ＣＬＫ２ＸＡを上位カウンタ回路３１６に出力する。下位カウンタ回路３１４は、オーバーフロー検出信号ＣＡＥＮ、及び桁上げ転送信号ＣＡＵＰ１に基づく第２制御信号ＣＡＲＲＹＸ１を上位カウンタ回路３１６に出力する。ここで、桁上げ転送信号ＣＡＵＰ１は、下位カウンタ回路３１４から上位カウンタ回路３１６への桁上げを有効にする信号である。また、第２制御信号ＣＡＲＲＹＸ１は、下位カウンタ回路３１４から上位カウンタ回路３１６への桁上げを実行する信号である。なお、信号線３７０には、第１制御信号ＣＬＫ１Ａが供給されている。信号線３７２には、第３制御信号ＣＬＫ２ＸＡが供給されている。信号線３７４には、第２制御信号ＣＡＲＲＹＸ１が供給されている。
　図３に示すように、カウンタ制御回路３１２Ａは、複数の論理回路に基づき構成される。複数の論理回路は、同期回路を含む。同期回路は、出力信号ＴＲＩＧを第１クロック信号ＣＬＫ１のＬｏｗからＨｉｇｈ（立ち上がり）に同期させる機能を有する。
　本発明の一実施形態において、同期回路は、３段のラッチ回路（第１ラッチ回路Ｌ１、第２ラッチ回路Ｌ２、第３ラッチ回路Ｌ３）で構成される。同期回路には、初期化信号ＣＯＮＴＲＳＴＸ、出力信号ＴＲＩＧ、及びクロック信号ＣＬＫ１が入力され、内部信号ＳＹＮＣを出力する。内部信号ＳＹＮＣは、出力信号ＴＲＩＧを第１クロック信号ＣＬＫ１のＬｏｗからＨｉｇｈ（立ち上がり）に同期させた信号である。なお、同期回路の構成は、３段のラッチ回路に限定されない。同期回路の構成は、出力信号ＴＲＩＧを第１クロック信号ＣＬＫ１の立ち上がりに同期させる機能を有する回路であればよい。
　カウンタ制御回路３１２Ａに供給される、出力信号ＴＲＩＧ、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、及び初期化信号ＣＯＮＴＲＳＴＸは、入力信号である。カウンタ制御回路３１２Ａは、第１制御信号ＣＬＫ１Ａ、及び第３制御信号ＣＬＫ２ＸＡを出力する。
　カウントを開始してから内部信号ＣＬＫ２ＳＴＰがＨｉｇｈからＬｏｗに変化するまでの期間において、カウンタ制御回路３１２Ａは、第３制御信号ＣＬＫ２ＸＡを出力するように構成されている。本明細書などにおいて、カウントを開始してから内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化するまでの期間を、上位カウント期間と呼ぶ。詳細は後述するが、上位カウント期間においては、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＳＹＮＣがＬｏｗからＨｉｇｈに変化し、内部信号ＣＬＫ２ＳＴＰがＨｉｇｈからＬｏｗに変化し、内部信号ＣＬＫ１ＳＴＴがＬｏｗからＨｉｇｈに変化し、内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化する。
　内部信号ＳＹＮＣと、第１クロック信号ＣＬＫ１が反転された信号とがＮＡＮＤゲートＮＤ１に供給されることに基づき、内部信号ＴＧ１Ｘが生成される。内部信号ＳＹＮＣがＨｉｇｈで、第１クロック信号ＣＬＫ１がＬｏｗのとき、内部信号ＴＧ１Ｘは、ＨｉｇｈからＬｏｗへ変化する。内部信号ＳＹＮＣは、ＲＳ回路ＲＳ１のＳＸ端子へと供給される。内部信号ＴＧ１ＸがＬｏｗのとき、ＲＳ回路ＲＳ１はセット状態となる。
　内部信号ＣＬＫ１ＳＴＰＸはＲＳ回路ＲＳ１のＱ端子から出力される。ＲＳ回路ＲＳ１がセット状態となることに基づき、内部信号ＣＬＫ１ＳＴＰＸはＬｏｗからＨｉｇｈへ変化する。
　内部信号ＣＬＫ２ＳＴＰはＲＳ回路ＲＳ１の端子ＱＸから出力される。ＲＳ回路ＲＳ１がセット状態となることに基づき、内部信号ＣＬＫ２ＳＴＰはＨｉｇｈからＬｏｗへ変化する。内部信号ＣＬＫ２ＳＴＰ及び第２クロック信号ＣＬＫ２がＮＡＮＤゲートＮＤ４に供給されることに基づき、第３制御信号ＣＬＫ２ＸＡは、ＮＡＮＤゲートＮＤ４から出力される。内部信号ＣＬＫ２ＳＴＰがＬｏｗになることに基づき、第３制御信号ＣＬＫ２ＸＡがＨｉｇｈに固定される。
　内部信号ＣＬＫ１ＳＴＰＸと内部信号ＴＧ１ＸとがＮＡＮＤゲートＮＤ２に供給されることに基づき、内部信号ＴＧ２Ｘが生成される。内部信号ＴＧ２ＸがＨｉｇｈからＬｏｗへ変化することに基づき、ＲＳ回路ＲＳ２はセット状態となる。
　内部信号ＣＬＫ１ＳＴＴはＲＳ回路ＲＳ２から出力される。ＲＳ回路ＲＳ２がセット状態となることに基づき、内部信号ＣＬＫ１ＳＴＴはからＨｉｇｈに変化する。内部信号ＣＬＫ１ＳＴＰＸは、フリップフロップＦＦ１のＤ端子へも供給される。第２クロック信号ＣＬＫ２がＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＣＬＫ１ＳＴＰＸの電圧はフリップフロップＦＦ１に保持される。
　内部信号ＣＬＫ１ＳＴＰはフリップフロップＦＦ１によって生成され、フリップフロップＦＦ１の端子ＱＸから出力される。内部信号ＣＬＫ１ＳＴＴと内部信号ＣＬＫ１ＳＴＰとがＮＡＮＤゲートＮＤ３に供給されることに基づき、内部信号ＭＡＳＫが生成される。第１クロック信号ＣＬＫ１と内部信号ＭＡＳＫとがＯＲゲートＯＲ１に供給されることに基づき、第１制御回路ＣＬＫ１Ａが生成される。内部信号ＣＬＫ１ＳＴＴ及び内部信号ＣＬＫ１ＳＴＰが共にＨｉｇｈである期間において、内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化する。内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化することに基づき、第１制御信号ＣＬＫ１ＡがＨｉｇｈから、第１クロック信号ＣＬＫ１と同等の信号に変化する。なお、第１制御信号ＣＬＫ１Ａが第１クロック信号ＣＬＫ１と同等の信号とは、第１制御信号ＣＬＫ１ＡがＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈに変化する周期または波長が、第１クロック信号ＣＬＫ１がＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈに変化する周期または波長と同じことを表す。また、第１制御信号ＣＬＫ１Ａが第１クロック信号ＣＬＫ１と同等の信号とは、第１制御信号ＣＬＫ１ＡがＬｏｗからＨｉｇｈ、ＨｉｇｈからＬｏｗに変化する周期または波長が、第１クロック信号ＣＬＫ１がＬｏｗからＨｉｇｈ、ＨｉｇｈからＬｏｗに変化する周期または波長と同じであってもよい。
　また、内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化した後に、ＬｏｗからＨｉｇｈに変化するまでの期間、カウンタ制御回路３１２Ａは、第１制御信号ＣＬＫ１Ａを出力するように構成されている。本明細書などにおいて、内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化した後に、ＬｏｗからＨｉｇｈに変化するまでの期間を、下位カウント期間と呼ぶ。
　詳細は後述するが、下位カウント期間においては、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＳＹＮＣがＬｏｗからＨｉｇｈに変化し、内部信号ＣＬＫ２ＳＴＰがＨｉｇｈからＬｏｗに変化する。さらに、内部信号ＣＬＫ１ＳＴＴがＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化した後に、ＬｏｗからＨｉｇｈに変化する。
　なお、上述した三角波形の電圧と画素回路の出力であるアナログ信号の電圧とが一致するとき、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化する。
　上位カウンタ回路３１６は、上位カウント期間において、第２クロック信号ＣＬＫ２に基づく第３制御信号ＣＬＫ２ＸＡでカウントされる。また、下位カウンタ回路３１４は、下位カウント期間において、第１クロック信号ＣＬＫ１に基づく第１制御信号ＣＬＫ１Ａでカウントされる。なお、詳細は後述するが、下位カウント期間においては、出力信号ＴＲＩＧのＬｏｗからＨｉｇｈへの変化と、第２クロック信号ＣＬＫ２のＬｏｗからＨｉｇｈへの変化との位相関係に応じて、第１制御信号ＣＬＫ１Ａのサイクル数を０～７まで変化させることができる。ここで、第１制御信号ＣＬＫ１Ａのサイクル数とは、下位カウンタ期間における第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈへの変化の回数のことである。例えば、下位カウンタ期間における第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈへの変化の回数が６回の場合、すなわち、６波長又は６周期の場合、第１制御信号ＣＬＫ１Ａのサイクル数は６である。第１制御信号ＣＬＫ１Ａの一波長または周期は、第１クロック信号ＣＬＫ１の周波数の一波長と略同一である。なお、本明細書中では、第１制御信号ＣＬＫ１Ａのサイクル数を、単にサイクル数と呼ぶことがある。
　図４に示すように、上位カウンタ回路３１６は、複数の論理回路に基づき構成される。上位カウンタ回路３１６は、所謂、リップルカウンタに基づく構成を有する。複数の論理回路は、一つのＮＡＮＤゲートと一つのフリップフロップから構成される回路部を一つのユニットとし、前記ユニットを３段有する。換言すると、上位カウンタ回路３１６は、３段のフリップフロップ（フリップフロップＦＦ２、フリップフロップＦＦ３、及びフリップフロップＦＦ４）を有する。
　なお、上位カウンタ回路３１６は、リップルカウンタに基づく構成に限定されない。上位カウンタ回路３１６は、供給される信号に基づき、カウント可能な回路であればよい。
　上位カウンタ回路３１６には、第２制御信号ＣＡＲＲＹＸ１、第３制御信号ＣＬＫ２ＸＡ、カウンタ反転制御信号ＩＮＶＸ［２：０］、及び初期化信号ＣＮＴＲＳＴＸが供給される。上位カウンタ回路３１６は、上位カウント期間において、上位カウンタ出力信号ＣＤ［５：３］を出力し、上位カウンタ回路３１６のカウント値を決定するように構成されている。
　上位カウンタ回路３１６は、第３制御信号ＣＬＫ２ＸＡがＡＮＤゲートＡＤ１及びＮＡＮＤゲートＮＤ５を伝搬した信号によって、フリップフロップＦＦ２が動作するように構成されている。つまり、上位カウンタ回路３１６は、第３制御信号ＣＬＫ２ＸＡのＨｉｇｈからＬｏｗ（立ち下がり）で、カウント動作が開始される。
　上位カウント期間においては、第３制御信号ＣＬＫ２ＸＡは、ＨｉｇｈからＬｏｗ、及びＬｏｗからＨｉｇｈが繰り返される。すなわち、第３制御信号ＣＬＫ２ＸＡは、第２クロック信号ＣＬＫ２と同等の信号となる。また、上位カウント期間においては、第２制御信号ＣＡＲＲＹＸ１及びカウンタ反転制御信号ＩＮＶＸ［２：０］はそれぞれＨｉｇｈのままである。第３制御信号ＣＬＫ２ＸＡが、ＬｏｗからＨｉｇｈ、及びＨｉｇｈからＬｏｗを繰り返すことによって、上位カウンタ回路３１６が有する１段目～３段目のフリップフロップ（フリップフロップＦＦ２、フリップフロップＦＦ３、及びフリップフロップＦＦ４）が信号を伝搬する。第３制御信号ＣＬＫ２ＸＡが、ＬｏｗからＨｉｇｈに変化し、Ｈｉｇｈを保持すると、上位カウンタ回路３１６がカウント動作を停止する。上位カウンタ回路３１６が停止することによって、上位カウンタ出力信号ＣＤ［５：３］が確定し、上位カウンタ回路３１６のカウント値が確定する。なお、第３制御信号ＣＬＫ２ＸＡが第２クロック信号ＣＬＫ２と同等の信号とは、第３制御信号ＣＬＫ２ＸＡがＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈに変化する周期または波長が、第２クロック信号ＣＬＫ２がＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈに変化する周期または波長と同じことを表す。また、第３制御信号ＣＬＫ２ＸＡが第２クロック信号ＣＬＫ２と同等の信号とは、第３制御信号ＣＬＫ２ＸＡがＬｏｗからＨｉｇｈ、ＨｉｇｈからＬｏｗに変化する周期または波長が、第２クロック信号ＣＬＫ２がＬｏｗからＨｉｇｈ、ＨｉｇｈからＬｏｗに変化する周期または波長と同じであってもよい。
　なお、詳細は後述するが、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化することに基づき、６ビットカウンタ回路３１２（上位カウンタ回路３１６及び下位カウンタ回路３１４）はカウントを停止する。６ビットカウンタ回路３１２がカウントを停止したのち、各信号に基づき、６ビットカウンタ回路３１２に記憶されている値を、上位カウンタ出力信号ＣＤ［５：３］及び下位カウンタ出力信号ＣＤＸ［２：０］に出力する。
　また、詳細は後述するが、カウンタ反転制御信号ＩＮＶＸ［２：０］は、上位カウンタ回路３１６（本明細書においては３ビット）の反転に用いられる信号である。カウンタ反転制御信号ＩＮＶＸ［２：０］によって、６ビットカウンタ回路３１８のカウント値を反転させる期間において、上位カウンタ回路３１６のカウント値を反転させることができる。６ビットカウンタ回路３１８のカウント値を反転させる期間において、第３制御信号ＣＬＫ２ＸＡ及び第２制御信号ＣＡＲＲＹＸ１はＨｉｇｈのままである。６ビットカウンタ回路３１８のカウント値を反転させる期間においては、カウンタ反転制御信号ＩＮＶＸ［０］、カウンタ反転制御信号ＩＮＶＸ［１］、及びカウンタ反転制御信号ＩＮＶＸ［２］の順番で、カウンタ反転制御信号がＨｉｇｈからＬｏｗへ変化する。それに伴い、フリップフロップＦＦ２の出力である上位カウンタ出力信号ＣＤ［３］、フリップフロップＦＦ３の出力である上位カウンタ出力信号ＣＤ［４］、及びフリップフロップＦＦ４の出力である上位カウンタ出力信号ＣＤ［５］の順に、カウント値が反転された値が出力される。
　図５に示すように、下位カウンタ回路３１４は、上位カウンタ回路３１６と同様に、所謂、リップルカウンタに基づく構成を有する。複数の論理回路は、一つのＮＡＮＤゲートと一つのフリップフロップから構成される回路部を一つのユニットとし、前記ユニットを３段有する。換言すると、下位カウンタ回路３１４は、３段のフリップフロップ（フリップフロップＦＦ５、フリップフロップＦＦ６、及びフリップフロップＦＦ７）を有する。また、リップルカウンタとは異なる機能を有する前記ユニット（ＮＡＮＤゲートＮＤ１１及びフリップフロップＦＦ８）を一つ有する。したがって、下位カウンタ回路３１４は、前記ユニットを、３＋１＝４個有する。フリップフロップＦＦ８は４段目のフリップフロップと呼ぶことがある。なお、下位カウンタ回路３１４は、リップルカウンタに基づく構成に限定されない。下位カウンタ回路３１４は、供給される信号に基づきカウント可能な回路であればよい。なお、リップルカウンタとは異なる機能は、後述する。
　下位カウンタ回路３１４には、第１制御信号ＣＬＫ１Ａ、初期化信号ＣＮＴＲＳＴＸ、カウンタ反転制御信号ＩＮＶＸ［５：３］、オーバーフロー検出信号ＣＡＥＮ、及び桁上げ転送信号ＣＡＵＰ１が供給される。下位カウンタ回路３１４は、下位カウント期間において、第２制御信号ＣＡＲＲＹＸ１、及び下位カウンタ出力信号ＣＤＸ［２：０］を出力し、下位カウンタ回路３１４のカウント値を決定するように構成されている。
　第１制御信号ＣＬＫ１Ａが、ＬｏｗからＨｉｇｈ、及びＨｉｇｈからＬｏｗを繰り返すことによって、下位カウンタ回路３１４が有する１段目～３段目のフリップフロップ（フリップフロップＦＦ５、フリップフロップＦＦ６、及びフリップフロップＦＦ７）が信号を伝搬する。第１制御信号ＣＬＫ１Ａが、ＬｏｗからＨｉｇｈに変化し、Ｈｉｇｈを保持すると、下位カウンタ回路３１４がカウント動作を停止する。下位カウンタ回路３１４が停止することによって、下位カウンタ出力信号ＣＤＸ［２：０］が確定し、下位カウンタ回路３１４のカウント値が確定する。
　なお、下位カウンタ出力信号ＣＤＸ［２：０］は、下位カウンタ出力信号ＣＤ［２：０］の反転信号である。下位カウンタ回路３１４は、第１制御信号ＣＬＫ１ＡがＮＡＮＤゲートＮＤ８を伝搬した信号によって、フリップフロップＦＦ５が動作するように構成されている。つまり、下位カウンタ回路３１４は、第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗ（立ち下がり）で、カウントされる。下位カウント期間においては、第１制御信号ＣＬＫ１Ａは、ＨｉｇｈからＬｏｗ、及びＬｏｗからＨｉｇｈが繰り返される。また、下位カウント期間においては、カウンタ反転制御信号ＩＮＶＸ［５：３］はＨｉｇｈのままである。
　なお、詳細は後述するが、カウンタ反転制御信号ＩＮＶＸ［５：３］は、下位カウンタ回路３１４の反転に用いられる信号である。本明細書において、下位カウンタ回路３１４は３ビットである。カウンタ反転制御信号ＩＮＶＸ［５：３］によって、６ビットカウンタ回路３１８のカウント値を反転させる期間において、下位カウンタ回路３１４のカウント値を反転させることができる。６ビットカウンタ回路３１８のカウント値を反転させる期間において、第１制御信号ＣＬＫ１ＡはＨｉｇｈのままである。６ビットカウンタ回路３１８のカウント値を反転させる期間においては、カウンタ反転制御信号ＩＮＶＸ［３］、カウンタ反転制御信号ＩＮＶＸ［４］、及びカウンタ反転制御信号ＩＮＶＸ［５］の順番で、カウンタ反転制御信号がＨｉｇｈからＬｏｗへ変化すると、フリップフロップＦＦ５の下位カウンタ出力信号ＣＤ［０］、フリップフロップＦＦ６の下位カウンタ出力信号ＣＤ［１］、及びフリップフロップＦＦ７の下位カウンタ出力信号ＣＤ［２］の順に、カウント値が反転された値が出力される。
　ここで、リップルカウンタと異なる第１の機能について説明する。リップルカウンタと異なる第１の機能は、下位カウンタ回路３１４がオーバーフローを発生したことを検出する機能である。詳細は図７Ｂを用いて後述されるが、オーバーフロー検出信号ＣＡＥＮは、オーバーフローが１回発生したことをフリップフロップＦＦ８に保持する機能を有効にするための信号である。例えば、下位カウンタ回路３１４のカウント値が、下位カウンタ出力信号ＣＤ［２：０］＝２’ｂ１１１からＣＤ［２：０］＝２’ｂ０００へ変化すると、オーバーフローが発生したことになる。
　すなわち、オーバーフローとは、下位カウンタ回路３１４のカウント値が０に戻ることを意味する。オーバーフロー検出信号ＣＡＥＮがＨｉｇｈのとき、下位カウンタ出力信号ＣＤ［２］がＨｉｇｈからＬｏｗへ変化することによって、内部信号ＣＡＸがＨｉｇｈからＬｏｗへ変化し、フリップフロップＦＦ８はオーバーフローが発生したことを保持することができる。すなわち、内部信号ＣＡＸは、フリップフロップＦＦ８の反転出力であると同時に、オーバーフローの結果を示す信号である。換言すると、オーバーフロー検出信号ＣＡＥＮに基づく信号がフリップフロップＦＦ８に入力され、オーバーフローの結果を示す内部信号ＣＡＸがフリップフロップＦＦ８から出力される。
　ここで、リップルカウンタとは異なる第２の機能について説明する。リップルカウンタと異なる第２の機能は、下位カウンタ回路３１４から上位カウンタ回路３１６への桁上げを転送する機能である。桁上げ転送信号ＣＡＵＰ１は、下位カウンタ回路３１４から上位カウンタ回路３１６への桁上げ動作を有効にする信号である。下位カウンタ回路３１４から上位カウンタ回路３１６への桁上げは、ＮＡＮＤゲートＮＤ１２に基づいて行われる。
　オーバーフローの結果を示す内部信号ＣＡＸ及び桁上げ転送信号ＣＡＵＰ１がＮＡＮＤゲートＮＤ１２に入力され、第２制御信号ＣＡＲＲＹＸ１がＮＡＮＤゲートＮＤ１２から出力される。第２制御信号ＣＡＲＲＹＸ１が、上位カウンタ回路３１６に入力される。下位カウンタ回路３１４において、オーバーフローが発生していない場合、桁上げ転送信号ＣＡＵＰ１がＬｏｗからＨｉｇｈへ変化することに基づき、第２制御信号ＣＡＲＲＹＸ１はＨｉｇｈからＬｏｗへ変化する。
　その結果、下位カウンタ回路３１４から上位カウンタ回路３１６への桁上げの伝搬がなされる。また、下位カウンタ回路３１４において、オーバーフローが発生した場合、桁上げ転送信号ＣＡＵＰ１がＬｏｗからＨｉｇｈへ変化しても、第２制御信号ＣＡＲＲＹＸ１はＨｉｇｈのままである。その結果、下位カウンタ回路３１４から上位カウンタ回路３１６への桁上げの伝搬はなされない
　上位カウンタ回路３１６及び下位カウンタ回路３１４に基づき、６ビットカウンタ回路３１８が構成される。６ビットカウンタ回路３１８は、初期化信号ＣＯＮＴＲＳＴＸ、及び初期化信号ＣＮＴＲＳＴＸに基づき、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］を７にする。
［カウンタ制御回路３１２Ａ、上位カウンタ回路３１６、及び下位カウンタ回路３１４の動作方法］
　図６Ａ～図６Ｄを用いて、カウンタ制御回路３１２Ａ、上位カウンタ回路３１６、及び下位カウンタ回路３１４の駆動方法について詳細に説明する。図６Ａは、本発明の一実施形態に係るカウンタ制御回路の動作の一例を示すタイミングチャートである。図６Ｂ～図６Ｄは、本発明の一実施形態に係る上位カウンタ及び下位カウンタの動作の一例を示すタイミングチャートである。なお、図６Ａ～図６Ｄにおいて、上部に記載されている数字は第１クロック信号ＣＬＫ１のサイクル数である。
　なお、詳細は後述するが、本発明の固体撮像装置のカウンタ回路部の動作方法は、リセットレベル期間、カウンタ反転期間、及びシグナルレベル期間を有する。リセットレベル期間は、画素回路が有する保持容量９０９（図９に図示）を初期化し出力回路９２０に読み出されたリセットレベルのアナログ信号がカウンタ回路部から出力される期間である。カウンタ反転期間は、出力されたリセットレベルのデジタル信号を反転する期間である。シグナルレベル期間は、読み出しタイミングまでに画素回路が有する光電変換素子が露光した光量を光電変換した信号レベルのアナログ信号がカウンタ回路部から出力される期間である。なお、図１～図５において説明された内容は、ここでの説明を省略することがある。
　図６Ａに示すように、カウンタ制御回路３１２Ａの動作方法は、初期化期間、上位カウント期間、及び下位カウント期間を有する。図６Ａは、固体撮像装置１０のリセットレベル期間におけるカウンタ制御回路３１２Ａの動作方法の例が示されている。
　シグナルレベル期間におけるカウンタ制御回路３１２Ａの動作方法も、リセットレベル期間におけるカウンタ制御回路３１２Ａの動作方法と概ね同様である。
　固体撮像装置１０は、一行（ロウ）単位で画素回路を読み出すとき、初めにカウンタ回路部３３０の初期化を行う。図６Ａに示すように、カウンタ制御回路３１２Ａの初期化期間において、初期化信号ＣＯＮＴＲＳＴＸが信号線３６０に供給される。初期化信号ＣＯＮＴＲＳＴＸがＨｉｇｈからＬｏｗへ変化すると、カウンタ制御回路３１２Ａの第１ラッチ回路Ｌ１、第２ラッチ回路Ｌ２、第３ラッチ回路Ｌ３、ＲＳ回路ＲＳ１、ＲＳ回路ＲＳ２、及びフリップフロップＦＦ１が初期化される。カウンタ制御回路３１２Ａの初期化に基づき、第１クロック信号ＣＬＫ１が信号線３５４に供給され、第２クロック信号ＣＬＫ２が信号線３５６に供給される。
　次に、第１クロック信号ＣＬＫ１が１～７サイクル、信号線３６０に供給されることに基づき、上位カウント期間が開始される。上述のように、上位カウント期間においては、第３制御信号ＣＬＫ２ＸＡは、第２クロック信号ＣＬＫ２と同等の信号となる。
　図６Ａでは、第１クロック信号ＣＬＫ１の１５サイクル目において、上述した三角波形の電圧と画素回路の出力であるアナログ信号の電圧とが一致する例を示す。つまり、第１クロック信号ＣＬＫ１の１５サイクル目において、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化する。出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＳＹＮＣがＬｏｗからＨｉｇｈに変化する。内部信号ＴＧ１Ｘは、内部信号ＳＹＮＣがＨｉｇｈでＣＬＫ１がＬｏｗでＨｉｇｈからＬｏｗへ変位してＲＳフリップフロップのＲＳ１のＳＸ端子へと供給される。
　内部信号ＣＬＫ１ＳＴＰＸがＬｏｗからＨｉｇｈへ変化することに基づき、内部信号ＣＬＫ２ＳＴＰはＨｉｇｈからＬｏｗへ変化する。内部信号ＣＬＫ２ＳＴＰがＨｉｇｈからＬｏｗになることに基づき、第３制御信号ＣＬＫ２ＸＡがＨｉｇｈに固定される。第３制御信号ＣＬＫ２ＸＡがＨｉｇｈに固定されることに基づき、第３制御信号ＣＬＫ２ＸＡは上位カウンタ回路３１６へ供給されなくなる。すなわち、内部信号ＣＬＫ２ＳＴＰは、第３制御信号ＣＬＫ２ＸＡを上位カウンタ回路３１６へ供給するか、停止するかを制御する信号である。
　出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＳＹＮＣがＬｏｗからＨｉｇｈに変化し、内部信号ＣＬＫ２ＳＴＰがＨｉｇｈからＬｏｗに変化し、内部信号ＣＬＫ１ＳＴＴがＬｏｗからＨｉｇｈに変化する。内部信号ＣＬＫ２ＳＴＰがＨｉｇｈからＬｏｗに変化することに基づき、第３制御信号ＣＬＫ２ＸＡがＨｉｇｈに固定される。第３制御信号ＣＬＫ２ＸＡがＨｉｇｈに固定されることに基づき、上位カウント期間が終了する。
　また、内部信号ＣＬＫ１ＳＴＴ及び内部信号ＣＬＫ１ＳＴＰが共にＨｉｇｈになっている期間において、内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化する。内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化することに基づき、第１制御信号ＣＬＫ１ＡがＨｉｇｈから、第１クロック信号ＣＬＫ１と同等の信号に変化する。内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化することに基づき、第１制御信号ＣＬＫ１Ａが第１クロック信号ＣＬＫ１と同等の信号に変化することによって、下位カウント期間が開始される。
　上位カウント期間が終了し、下位カウント期間が開始される。下位カウント期間では、第１クロック信号ＣＬＫ１の２４サイクル目において、第２クロックＣＬＫ２がＬｏｗからＨｉｇｈに変化する。第２クロックＣＬＫ２がＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＣＬＫ１ＳＴＰはＨｉｇｈからＬｏｗに変化する。内部信号ＣＬＫ１ＳＴＰがＨｉｇｈからＬｏｗに変化することに基づき、内部信号ＭＡＳＫはＬｏｗからＨｉｇｈに変化する。内部信号ＭＡＳＫがＬｏｗからＨｉｇｈに変化することに基づき、第１制御信号ＣＬＫ１ＡはＨｉｇｈ固定となる。第１制御信号ＣＬＫ１ＡがＨｉｇｈ固定となることに基づき、下位カウント期間が終了する。
　図６Ｂは、固体撮像装置１０のリセットレベル期間におけるカウンタ制御回路３１２Ａの動作方法の例が示されている。図６Ｂに示すように、上位カウンタ回路３１６及び下位カウンタ回路３１４の動作も、初期化期間、上位カウント期間、及び下位カウント期間を有する。
　図６Ｂに示すように、上位カウンタ回路３１６及び下位カウンタ回路３１４の初期化期間において、初期化信号ＣＮＴＲＳＴＸが信号線３６２に供給される。初期化信号ＣＮＴＲＳＴＸがＨｉｇｈからＬｏｗへ変化すると、上位カウンタ回路３１６のフリップフロップＦＦ２、フリップフロップＦＦ３、及びフリップフロップＦＦ４、下位カウンタ回路３１４のフリップフロップＦＦ５、フリップフロップＦＦ６、フリップフロップＦＦ７、及びフリップフロップＦＦ８が初期化される。初期化期間において、上位カウンタ回路３１６は、上位カウンタ出力信号ＣＤ［５：３］＝２’ｂ０００（１０進数の０）を出力し、下位カウンタ回路３１４は、下位カウンタ出力信号ＣＤＸ［２：０］＝２’ｂ１１１（１０進数の７）を出力する。初期化信号ＣＮＴＲＳＴＸがＨｉｇｈからＬｏｗへ変化したのち、ＬｏｗからＨｉｇｈに変化し、Ｈｉｇｈを維持する。
　図６Ｂに示す、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、出力信号ＴＲＩＧ、第３制御信号ＣＬＫ２ＸＡ、第１制御信号ＣＬＫ１Ａは、図６Ａの各信号と同等であり、ここでの各信号の説明は省略する。
　図６Ｂにおいては、カウンタ反転制御信号ＩＮＶＸ［５：０］は、全期間においてＨｉｇｈであり、オーバーフロー検出信号ＣＡＥＮ、及び桁上げ転送信号ＣＡＵＰ１は、全期間においてＬｏｗである。また、内部信号ＣＡＸ及び第２制御信号ＣＡＲＲＹＸ１は、全期間においてＨｉｇｈである。すなわち、図６Ｂにおいては、６ビットカウンタ回路３１８がオーバーフローを検出しない例を示している。
　ここでは、下位カウンタ回路３１４のオーバーフローの検出について説明する。内部信号ＳＹＮＣは、出力信号ＴＲＩＧを第１クロック信号ＣＬＫ１で同期させた信号である。内部信号ＳＹＮＣがＬｏｗからＨｉｇｈに変化し、第１クロック信号ＣＬＫ１が１サイクル経過することに基づき、内部信号ＣＬＫ１ＳＴＴがＬｏｗからＨｉｇｈに変化する。また、出力信号ＴＲＩＧのＬｏｗからＨｉｇｈへの変化と、第２クロック信号ＣＬＫ２のＬｏｗからＨｉｇｈへの変化との位相関係に応じて、内部信号ＣＬＫ１ＳＴＰがＨｉｇｈからＬｏｗに変化する。具体的には、出力信号ＴＲＩＧのＬｏｗからＨｉｇｈへの変化ののちに、第２クロック信号ＣＬＫ２がＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＣＬＫ１ＳＴＰがＨｉｇｈからＬｏｗに変化する。
　内部信号ＣＬＫ１ＳＴＴ及び内部信号ＣＬＫ１ＳＴＰが共にＨｉｇｈになっている期間において、内部信号ＭＡＳＫは、ＨｉｇｈからＬｏｗに変化し、さらに、ＬｏｗからＨｉｇｈに変化する。すなわち、内部信号ＣＬＫ１ＳＴＴ及び内部信号ＣＬＫ１ＳＴＰが共にＨｉｇｈになっている期間において、内部信号ＭＡＳＫはＬｏｗに固定される。内部信号ＭＡＳＫがＬｏｗのときにのみ、第１制御信号ＣＬＫ１ＡがＨｉｇｈから第１クロック信号ＣＬＫ１と同等の信号に変化する。すなわち、内部信号ＭＡＳＫがＨｉｇｈからＬｏｗに変化することに基づき、第１制御信号ＣＬＫ１Ａが第１クロック信号ＣＬＫ１と同等の信号に変化することによって、第１制御信号ＣＬＫ１Ａが下位カウンタ回路３１４に伝搬される。第１制御信号ＣＬＫ１Ａが下位カウンタ回路３１４に伝搬されることに基づき、下位カウント期間が開始される。
　出力信号ＴＲＩＧは、上述したように、三角波形の電圧と画素回路の出力であるアナログ信号の電圧とが一致すると、ＬｏｗからＨｉｇｈに変化する。よって、三角波形の電圧と画素回路の出力であるアナログ信号の電圧とが一致する位置が、図６Ａに示すような第１クロック信号ＣＬＫ１の１５サイクル目から、１６サイクル目、１７サイクル目とずれると、内部信号ＭＡＳＫのＬｏｗ期間は狭くなる。よって、第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗへの変化が、７回から０回まで変化する。すなわち、第１制御信号ＣＬＫ１Ａは７サイクルから０サイクルまで変化する。
　上述したように、初期化期間において、下位カウンタ回路３１４は、下位カウンタ出力信号ＣＤＸ［２：０］＝２’ｂ１１１（１０進数の７）を出力する。すなわち、下位カウンタ回路３１４のカウント値の初期値は０（１の補数で７）である。したがって、例えば、第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗへの変化が、最大の７サイクルであったとしても、下位カウンタ出力信号ＣＤＸ［２：０］は２’ｂ１１１（１０進数の７）から、７減算されて、２’ｂ０００（１０進数の０）となる。すなわち、下位カウンタ回路３１４のカウント値は０（１の補数で７）から７（１の補数で０）となる。よって、リセット期間において、下位カウンタ回路３１４はオーバーフローを検出しない。
　図６Ｂに示すように、上位カウント期間において、第３制御信号ＣＬＫ２ＸＡの供給が停止されるまでに、上位カウンタ回路３１６は第３制御信号ＣＬＫ２ＸＡのＨｉｇｈからＬｏｗへの変化が２回発生している。したがって、上位カウンタ出力信号ＣＤ［５：３］＝２’ｂ０１０（１０進数の１６）を出力する。
　次に、下位カウント期間において、第１制御信号ＣＬＫ１Ａの供給が停止されるまでに、下位カウンタ回路３１４は第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗへの変化が７回発生している。よって、下位カウンタ出力信号ＣＤＸ［２：０］は２’ｂ１１１（１０進数の７）から、７減算されて、２’ｂ０００（１０進数の０）となる。したがって、６ビットカウンタ回路３１８は、上位カウンタ回路３１６と下位カウンタ回路３１４の結果を加算し、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］を１６にする。リセットレベル期間完了後、６ビットカウンタ回路３１８は、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］＝１６を出力する。なお、６ビットカウンタ回路３１８が出力するカウント値が、ＡＤ変換器３００が変換したデジタル値となる。
　図６Ｃは、固体撮像装置１０のシグナルレベル期間におけるカウンタ制御回路３１２Ａの動作方法の例が示されている。上位カウンタ回路３１６及び下位カウンタ回路３１４の動作も、上位カウント期間、及び下位カウント期間を有する。
　リセットレベル期間においてすでに初期化が行われているため、図６Ｃに示すシグナルレベル期間においては、初期化は行われない。したがって、初期化信号ＣＮＴＲＳＴＸは、全期間において、Ｈｉｇｈが供給されている。
　図６Ｃに示す、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、出力信号ＴＲＩＧ、第３制御信号ＣＬＫ２ＸＡ、第１制御信号ＣＬＫ１Ａは、図６Ａの各信号と同等であり、ここでの各信号の説明は省略する。
　図６Ｃにおいては、カウンタ反転制御信号ＩＮＶＸ［５：０］は、全期間においてＨｉｇｈであり、オーバーフロー検出信号ＣＡＥＮは、全期間においてＨｉｇｈである。桁上げ転送信号ＣＡＵＰ１は、シグナルレベル期間終了後にＬｏｗからＨｉｇｈに変化する。また、内部信号ＣＡＸは、全期間においてＨｉｇｈである。第２制御信号ＣＡＲＲＹＸ１は、シグナルレベル期間終了後にＨｉｇｈからＬｏｗに変化する。すなわち、６ビットカウンタ回路３１８は、桁上げ転送を有効にし、桁上げが行われる設定となっている。なお、図６Ｃは、オーバーフローは検出されない例が示されている。また、図６Ｃに示す例では、リセットレベル期間及びカウンタ反転期間後のカウント値ＣＤ［５：３］＋ＣＤＸ［２：０］は４７である。上述のように、リセットレベル期間完了後に出力されたカウント値は１６であるから、カウンタ反転期間において、当該カウント値１６を反転し１の補数としたカウント値が４７である。前記カウント値が、ＡＤ変換器３００によってＡＤ変換されたデジタル値である。なお、カウント値４７を符号付きの２進数で表した値は、１０進数では－１７である。
　第１クロック信号ＣＬＫ１が１～７サイクル、信号線３６０に供給されることに基づき、上位カウント期間が開始される。上述のように、上位カウント期間においては、第３制御信号ＣＬＫ２ＸＡは、第２クロック信号ＣＬＫ２と同等の信号となる。
　図６Ｃでは、第１クロック信号ＣＬＫ１の２４サイクル目において、三角波形の電圧と画素回路の出力であるアナログ信号の電圧とが一致する例を示す。つまり、第１クロック信号ＣＬＫ１の２４サイクル目において、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化する。
　シグナルレベル期間において、出力信号ＴＲＩＧの電圧は、画素回路が露光した光量を光電変換した信号レベルのアナログ信号の電圧である。
　上位カウント期間において、第３制御信号ＣＬＫ２ＸＡの供給が停止されるまでに、上位カウンタ回路３１６は第３制御信号ＣＬＫ２ＸＡのＨｉｇｈからＬｏｗへの変化が３回発生している。したがって、上位カウンタ出力信号ＣＤ［５：３］＝２’ｂ０００（１０進数の０）を出力する。
　次に、下位カウント期間において、第１制御信号ＣＬＫ１Ａの供給が停止されるまでに、下位カウンタ回路３１４は第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗへの変化が６回発生している。よって、下位カウンタ出力信号ＣＤＸ［２：０］は２’ｂ１１１（１０進数の７）から、６減算されて、２’ｂ００１（１０進数の１）となる。したがって、６ビットカウンタ回路３１８は、上位カウンタ回路３１６と下位カウンタ回路３１４の結果を加算し、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］を１にする。
　なお、図示は省略するが、シグナルレベル期間終了後に、初期化信号ＣＯＮＴＲＳＴＸがＨｉｇｈからＬｏｗに変化することに基づき、カウンタ制御回路３１２Ａは初期化される。
　カウンタ制御回路３１２Ａは初期化された後に、桁上げ転送信号ＣＡＵＰ１がＬｏｗからＨｉｇｈに変化し、第２制御信号ＣＡＲＲＹＸ１がＨｉｇｈからＬｏｗに変化する。下位カウンタ回路３１４はオーバーフローが発生せず、内部信号ＣＡＸはＨｉｇｈのままである。第２制御信号ＣＡＲＲＹＸ１がＨｉｇｈからＬｏｗへと変化することに基づき、上位カウンタ回路３１６の上位カウンタ出力信号ＣＤ［５：３］＝２’ｂ０００（１０進数の０）は、上位カウンタ出力信号ＣＤ［５：３］＝２’ｂ００１（１０進数の８）に変化する。したがって、上位カウンタ回路３１６と下位カウンタ回路３１４の結果を加算することによって、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］の値は９となる。前記カウント値が、ＡＤ変換器３００によってＡＤ変換されたデジタル値である。なお、シグナルレベル期間終了後において、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］の値は２の補数となっている。シグナルレベル期間終了後に得られたカウント値がＣＤＳされたカウント値である。
　図６Ｄは、固体撮像装置１０のシグナルレベル期間におけるカウンタ制御回路３１２Ａの動作方法の例が示されている。図６Ｄは、上位カウンタ回路３１６がオーバーフローし、下位カウンタ回路３１４がオーバーフローし、桁上げ転送が行われない例を示す。図６Ｄは、図６Ｃと比較して、シグナルレベル期間の直前にオーバーフロー検出信号ＣＡＥＮがＬｏｗからＨｉｇｈに変化すること、及び内部信号ＣＡＸがＨｉｇｈからＬｏｗに変化することが異なる。図６Ｄは、それ以外は図６Ｃと同等であるから、図６Ｃにおいて説明された内容はここでの説明を省略する。
　図６Ｄに示す例では、リセットレベル期間及びカウンタ反転期間後のカウント値ＣＤ［５：３］＋ＣＤＸ［２：０］が４８である。リセットレベル期間完了後に出力されたカウント値を反転し１の補数としたカウント値が４８である。前記カウント値が、ＡＤ変換器３００によってＡＤ変換されたデジタル値である。なお、４８を符号付きの２進数で表した値は、１０進数では－１６である。
　第１クロック信号ＣＬＫ１が１～７サイクル、信号線３６０に供給されることに基づき、上位カウント期間が開始される。上述のように、上位カウント期間においては、第３制御信号ＣＬＫ２ＸＡは、第２クロック信号ＣＬＫ２と同等の信号となる。
　図６Ｄでは、第１クロック信号ＣＬＫ１の２４サイクル目において、三角波形の電圧と画素回路の出力であるアナログ信号の電圧とが一致する例を示す。つまり、第１クロック信号ＣＬＫ１の２４サイクル目において、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化する。シグナルレベル期間において、出力信号ＴＲＩＧの電圧は、画素回路が露光した光量を光電変換した信号レベルのアナログ信号の電圧である。
　上位カウント期間において、第３制御信号ＣＬＫ２ＸＡの供給が停止されるまでに、上位カウンタ回路３１６は第３制御信号ＣＬＫ２ＸＡのＨｉｇｈからＬｏｗへの変化が３回発生している。したがって、上位カウンタ出力信号ＣＤ［５：３］＝２’ｂ００１（１０進数の８）を出力する。
　次に、下位カウント期間において、第１制御信号ＣＬＫ１Ａの供給が停止されるまでに、下位カウンタ回路３１４は第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗへの変化が６回発生している。よって、下位カウンタ出力信号ＣＤＸ［２：０］は２’ｂ０００（１０進数の０）から、６減算されて、２’ｂ０１０（１０進数の２）となる。前記カウント値が、ＡＤ変換器３００によってＡＤ変換されたデジタル値である。シグナルレベル期間終了後に得られている、カウント値がＣＤＳされたカウント値である。
［カウンタ回路部３３０の動作方法］
　図７Ａ～図７Ｃ、及び図８Ａ～図８Ｃを用いて、本発明の一実施形態に係る固体撮像装置１０のカウンタ回路部３３０の駆動方法について詳細に説明する。図７Ａ～図７Ｃ、及び図８Ａ～図８Ｃは、本発明の一実施形態に係るカウンタ回路部３３０の動作を示すタイミングチャートである。図７Ａ～図７Ｃは、桁上げ動作が有る場合のカウンタ回路部３３０の動作方法を示すタイミングチャートである。図８Ａ～図８Ｃは、桁上げ動作が無い場合のカウンタ回路部３３０の動作方法を示すタイミングチャートである。図７Ａ及び図８Ａはリセットレベル期間の動作を示すタイミングチャートである。図７Ｂ及び図８Ｂはカウンタ反転期間の動作を示すタイミングチャートである。図７Ｃ及び図８Ｃはシグナルレベル期間の動作を示すタイミングチャートである。なお、図１～図６Ｄにおいて説明された内容は、ここでの説明を省略することがある。
　上述したように、本発明の一実施形態に係る固体撮像装置１０のカウンタ回路部３３０の駆動方法は、リセットレベル期間、カウンタ反転期間、及びシグナルレベル期間を有する。リセットレベル期間は、画素回路を初期化したリセットレベルのアナログ信号が出力される期間である。カウンタ反転期間は、出力されたリセットレベルのデジタル信号を反転する期間である。シグナルレベル期間は、読み出しタイミングまでに画素回路が露光した光量を光電変換した信号レベルのアナログ信号を出力する期間である。
　図７Ａは、桁上げ動作が有る場合のカウンタ回路部３３０のリセットレベル期間の動作を示すタイミングチャートである。図７Ａは、図６Ｂから内部信号ＣＡＸを削除し、図６Ａで説明したカウンタ制御回路３１２Ａの初期化信号ＣＯＮＴＲＳＴＸを追加している。したがって、図６Ｂで説明した内容と、図６Ａで説明した初期化信号ＣＯＮＴＲＳＴＸの内容は、図６Ｂ及び図６Ａを参照することができるため、ここでの説明は省略する。
　図７Ｂは、桁上げ動作が有る場合のカウンタ回路部３３０のカウンタ反転期間の動作を示すタイミングチャートである。図７Ｂに示すように、リセットレベル期間が終了後に、初期化信号ＣＯＮＴＲＳＴＸがＨｉｇｈからＬｏｗへ変化することに基づき、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２はＬｏｗを維持する。第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２はＬｏｗを維持し、出力信号ＴＲＩＧがＨｉｇｈからＬｏｗに変化することに基づき、カウンタ制御回路３１２Ａの第１ラッチ回路Ｌ１、第２ラッチ回路Ｌ２、第３ラッチ回路Ｌ３、ＲＳ回路ＲＳ１、ＲＳ回路ＲＳ２、及びフリップフロップＦＦ１が初期化される。
　第１制御信号ＣＬＫ１Ａ及び第３制御信号ＣＬＫ２ＸＡはＨｉｇｈを維持している。オーバーフロー検出信号ＣＡＥＮがＬｏｗからＨｉｇｈに変化することに基づき、下位カウンタ回路３１４はオーバーフローを検出可能な状態になっている。
　ここで、オーバーフロー検出信号ＣＡＥＮについて説明する。オーバーフロー検出信号ＣＡＥＮは、カウンタ反転期間の後に、ＬｏｗからＨｉｇｈへ変化することが好ましい。例えば、リセットレベル期間において、下位カウンタ回路３１４が下位カウンタ出力信号ＣＤ［２］のカウント値１を出力していると仮定する。また、オーバーフロー検出信号ＣＡＥＮがＨｉｇｈになっているとする。オーバーフロー検出信号ＣＡＥＮがＨｉｇｈになっているため、フリップフロップＦＦ７（図３に図示）は、下位カウンタ出力信号ＣＤ［２］のカウント値１を０に反転する。フリップフロップＦＦ７の出力０がフリップフロップＦＦ８に伝搬される。すなわち、オーバーフローが１回発生したものとして、誤ったオーバーフロー検出結果がフリップフロップＦＦ８に保持される。したがって、リセットレベル期間において、オーバーフロー検出信号ＣＡＥＮがＨｉｇｈになっていると、下位カウンタ回路３１４は、オーバーフローを誤って検出することになる。
　したがって、オーバーフロー検出信号ＣＡＥＮがカウンタ反転期間の後に、ＬｏｗからＨｉｇｈへ変化することによって、オーバーフロー検出信号ＣＡＥＮがカウンタ反転期間終了まではＬｏｗのままであるため、誤ったオーバーフローの検出を防止することができる。オーバーフロー検出信号ＣＡＥＮがカウンタ反転期間の後に、ＬｏｗからＨｉｇｈへ変化することに基づき、シグナルレベル期間において、下位カウンタ回路３１４は正しいオーバーフローを検出することができる。
　また、桁上げ転送信号ＣＡＵＰ１はＬｏｗを維持している。カウンタ反転制御信号ＩＮＶＸ［０］、カウンタ反転制御信号ＩＮＶＸ［１］、及びカウンタ反転制御信号ＩＮＶＸ［２］の順番で、カウンタ反転制御信号がＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈへ変化すると、上位カウンタ出力信号ＣＤ［３］、上位カウンタ出力信号ＣＤ［４］、及び上位カウンタ出力信号ＣＤ［５］の順に、カウント値が反転された値が出力される。
　リセットレベル期間の上位カウント期間において、上位カウンタ出力信号ＣＤ［５：３］は、２’ｂ０１０（１０進数の１６）であるから、出力信号ＣＤ［５：３］の反転信号は、２’ｂ１０１（１０進数の４０）となる。次に、下位カウント期間において、下位カウンタ出力信号ＣＤＸ［２：０］は２’ｂ０００（１０進数の０）であるから、下位カウンタ出力信号ＣＤＸ［２：０］の反転信号は２’ｂ１１１（１０進数の７）となる。よって、６ビットカウンタ回路３１８は、上位カウンタ回路３１６と下位カウンタ回路３１４の結果を加算し、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］の値は４７となる。リセットレベル期間完了後に出力された値を反転し１の補数としたカウント値が４７である。カウント値４７を符号付きの２進数で表した値は、１０進数では－１７となる。リセットレベル期間、及びカウンタ反転期間の後に、固体撮像装置１０が有するカウンタ回路部３３０は、１の補数を出力することができる。続いて、初期化信号ＣＯＮＴＲＳＴＸがＬｏｗからＨｉｇｈへ変化することに基づき、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２が供給され、シグナルレベル期間が開始される。
　図７Ｃは、桁上げ動作が有る場合のカウンタ回路部３３０のシグナルレベル期間の動作を示すタイミングチャートである。
　図７Ｃは、図６Ｃから内部信号ＣＡＸを削除し、図６Ｃで説明したカウンタ制御回路３１２Ａの初期化信号ＣＯＮＴＲＳＴＸを追加している。したがって、図６Ｃで説明した内容は、図６Ｃを参照することができるため、ここでの説明は省略する。
　リセットレベル期間、カウンタ反転期間、及びシグナルレベル期間の後に、固体撮像装置１０が有するカウンタ回路部３３０は、２の補数を出力することができる。
　シグナルレベル期間において、出力信号ＴＲＩＧが第１クロック信号ＣＬＫ１に同期されるサイクル数は２５であり、リセットレベル期間で得られたカウント値は１６である。シグナルレベル期間でのサイクル数２５から、リセットレベル期間で得られたカウント値１６を減算すると９となり、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］の値９と一致する。よって、リセットレベル期間と信号レベル期間の値の差分が、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］の値９となるため、ＣＤＳの結果が得られていることがわかる。したがって、シグナルレベル期間終了後に得られたカウント値がＣＤＳされたカウント値である。
　図８Ａは、桁上げ動作が無い場合のカウンタ回路部３３０のリセットレベル期間の動作を示すタイミングチャートである。図８Ａは、図７Ａ、図６Ｂ及び図６Ａと比較して、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化する位置が異なるため、上位カウント期間及び下位カウント期間が異なる。したがって、第１制御信号ＣＬＫ１Ａ、第３制御信号ＣＬＫ２ＸＡ、上位カウンタ出力信号ＣＤ［５：３］、下位カウンタ出力信号ＣＤＸ［２：０］、及びカウント値ＣＤ［５：３］＋ＣＤＸ［２：０］が異なる。図７Ａ、図６Ｂ及び図６Ａと同様の説明は、図７Ａ、図６Ｂ及び図６Ａを参照することができるため、ここでの説明は省略する。
　上位カウント期間において、第３制御信号ＣＬＫ２ＸＡの供給が停止されるまでに、上位カウンタ回路３１６は第３制御信号ＣＬＫ２ＸＡのＨｉｇｈからＬｏｗへの変化が１回発生している。したがって、上位カウンタ出力信号ＣＤ［５：３］＝２’ｂ００１（１０進数の８）を出力する。
　次に、下位カウント期間において、第１制御信号ＣＬＫ１Ａの供給が停止されるまでに、下位カウンタ回路３１４は第１制御信号ＣＬＫ１ＡのＨｉｇｈからＬｏｗへの変化がない。よって、下位カウンタ出力信号ＣＤＸ［２：０］は２’ｂ１１１（１０進数の７）のままである。したがって、６ビットカウンタ回路３１８は、上位カウンタ回路３１６と下位カウンタ回路３１４の結果を加算し、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］を１５にする。
　図８Ｂは、桁上げ動作が無い場合のカウンタ回路部３３０のカウンタ反転期間の動作を示すタイミングチャートである。図７Ｂとは、上位カウンタ出力信号ＣＤ［５：３］、下位カウンタ出力信号ＣＤＸ［２：０］、及びカウント値ＣＤ［５：３］＋ＣＤＸ［２：０］が異なる。図７Ｂと同様の説明は、図７Ｂを参照することができるため、ここでの説明は省略する。
　リセットレベル期間の上位カウント期間において、上位カウンタ出力信号ＣＤ［５：３］は、２’ｂ００１（１０進数の８）であるから、出力信号ＣＤ［５：３］の反転信号は、２’ｂ１１０（１０進数の４８）となる。
　次に、下位カウント期間において、下位カウンタ出力信号ＣＤＸ［２：０］は２’ｂ１１１（１０進数の７）であるから、下位カウンタ出力信号ＣＤＸ［２：０］の反転信号は２’ｂ０００（１０進数の０）となる。
　よって、６ビットカウンタ回路３１８は、上位カウンタ回路３１６と下位カウンタ回路３１４の結果を加算し、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］は４８となる。リセットレベル期間完了後に出力されたカウント値１５を反転し１の補数としたカウント値が４８である。カウント値４８を符号付きの２進数で表した値は、１０進数では－１６となる。リセットレベル期間、及びカウンタ反転期間の後に、固体撮像装置１０が有するカウンタ回路部３３０は、１の補数を出力することができる。続いて、初期化信号ＣＯＮＴＲＳＴＸがＬｏｗからＨｉｇｈへ変化することに基づき、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２が供給され、シグナルレベル期間が開始される。
　図８Ｃは、桁上げ動作が無い場合のカウンタ回路部３３０のシグナルレベル期間の動作を示すタイミングチャートである。図８Ｃは、図６Ｃ及び図７Ｃで説明した内容を参照することができるため、ここでの説明は省略する。
　リセットレベル期間、カウンタ反転期間、及びシグナルレベル期間の後に、固体撮像装置１０が有するカウンタ回路部３３０は、２の補数を出力することができる。また、固体撮像装置１０が有するＡＤ変換器３００はＣＤＳを行ったデジタル値を出力することができる。
　シグナルレベル期間において、出力信号ＴＲＩＧが第１クロック信号ＣＬＫ１に同期されるサイクル数は２５であり、リセットレベル期間で得られたカウント値は１５である。シグナルレベル期間でのサイクル数２５から、リセットレベル期間で得られたカウント値１５を減算すると１０となり、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］の値１０と一致する。よって、リセットレベル期間と信号レベル期間の値の差分が、カウント値ＣＤ［５：３］＋ＣＤＸ［２：０］の値１０となるため、ＣＤＳの結果が得られていることがわかる。したがって、シグナルレベル期間終了後に得られたカウント値がＣＤＳされたカウント値である。
［画素回路及び出力回路の回路構成］
　図９を用いて、本発明の一実施形態に用いられる画素回路及び出力回路の回路構成について説明する。図９は、本発明の一実施形態に係る固体撮像装置に用いられる画素回路の基本的な構成を示す回路図である。以下に詳細を示すが、図９に示す画素回路９００及び出力回路９２０は、本発明の一実施形態の有効画素回路１００の回路構成である。ただし、有効画素回路１００は画素回路９００の構成に限定されない。同様に、出力回路９２０は、図９に示す構成に限定されない。
　画素回路９００は、読み出しトランジスタ９０１、光電変換素子９０３、転送トランジスタ９０５、リセットトランジスタ９０７、保持容量９０９、及び選択トランジスタ９１３を有する。読み出しトランジスタ９０１のドレイン端子９０１ｄ（第１端子）は第１電源線１１０に接続されている。光電変換素子９０３の第１端子９０３ａは、転送トランジスタ９０５を介してゲート端子９０１ｇに接続されている。光電変換素子９０３の第２端子９０３ｂは第１電源線１１０とは異なる電圧が供給される第２電源線９９０に接続されている。リセットトランジスタ９０７はゲート端子９０１ｇと第１電源線１１０との間に配置されている。保持容量９０９はゲート端子９０１ｇと第２電源線９９０との間に配置されている。選択トランジスタ９１３は読み出しトランジスタ９０１のソース端子９０１ｓ（第２端子）に接続されている。換言すると、選択トランジスタ９１３は、読み出しトランジスタ９０１と出力端子９５０との間に配置されている。
　出力回路９２０は、読み出しトランジスタ９０１、選択トランジスタ９１３、及び定電流回路９２１を有する。読み出しトランジスタ９０１及び選択トランジスタ９１３は、画素回路９００及び出力回路９２０に共通するトランジスタである。定電流回路９２１は第２電源線９９０と出力端子９５０との間に配置されている。なお、出力端子９５０は、図１に示した垂直信号線３１０に電気的に接続されている。出力端子９５０及び垂直信号線３１０へは、リセットレベル期間におけるリセットレベルのアナログ信号に対応したアナログ信号（電圧）と、光電変換素子９０３によって生成された電力に対応したアナログ信号（電圧）と、が供給されてもよい。
　上記のように、光電変換素子９０３、保持容量９０９、及び定電流回路９２１は第２電源線９９０に接続されているが、これらは固定電圧が供給される電源線に接続されていればよく、必ずしも同じ電源線に接続されている必要はない。
　以上において説明したように、本発明の一実施形態に係るカウンタ回路部は、Ｋビットの下位カウンタ回路及びＬビットの上位カウンタ回路を有し、下位カウンタ回路は、Ｋ＋１個のフリップフロップを有することによって、下位カウンタ回路から上位カウンタ回路へ桁上げを行うことができる。
　本発明の一実施形態に係るカウンタ回路部は、Ｌビットの上位カウンタ回路を動作させる第１クロック信号の周波数を、Ｋビットの下位カウンタ回路を動作させる第２クロック信号の周波数よりも遅い周波数で動かすことができる。
　本発明の一実施形態に係るカウンタ回路部は、Ｌビットの上位カウンタ回路及びＫビットの下位カウンタ回路を有し、下位カウンタ回路は、Ｋ＋１個のフリップフロップを有することによって、下位カウンタ回路から上位カウンタ回路へ桁上げを行うことができる。
　本発明の一実施形態に係るＪビットカウンタ回路は、カウンタ回路を停止した後に、カウンタ回路に記憶されていた値を読み出すことができるため、非同期かつカウンタ回路の遅延の影響が少ないカウンタ回路である。
　また、本発明の一実施形態に係るカウンタ回路部に係る動作方法は、リセットレベル期間、カウンタ反転期間、及びシグナルレベル期間を有することによって、カウンタ反転期間ののちに、１の補数のデジタル値を出力することができ、シグナルレベル期間の後に２の補数のデジタル値を出力することができる。さらに、以上のような構成を有するカウンタ回路部を有するＡＤ変換器、及び固体撮像装置は、下位カウンタ回路と上位カウンタ回路でカウントする期間を分割しても、ＣＤＳが可能である。
　よって、以上のような構成を有するカウンタ回路部を有するＡＤ変換器、及び固体撮像装置は、遅いクロック信号によってカウンタ回路が動作する時間が、画素回路のアナログ信号をデジタル信号に変換する期間の大半を占めるため、消費電力を抑制可能である。また、以上のような構成を有するカウンタ回路部を有するＡＤ変換器、及び固体撮像装置は、コードを変換する回路、演算回路などの回路の追加をすることなくＣＤＳが可能であるから、回路規模の増大を抑制可能である。また、回路規模の増大を抑制可能であるため、低消費電力化が可能性である。したがって、以上のような構成を有するカウンタ回路部を有することによって、ＣＤＳを行うことができる低消費電力なＡＤ変換器、及び固体撮像装置を提供することができる。
〈第２実施形態〉
［カウンタ制御回路３１２Ｂ、及びカウンタ制御回路３１２Ｂの動作方法］
　図１０及び図１１を用いて、第２実施形態に係る固体撮像装置が有するカウンタ制御回路について説明する。図１０は、本発明の一実施形態に係るカウンタ制御回路の回路図である。図１１は、本発明の一実施形態に係るカウンタ制御回路のタイミングチャートである。なお、図１～図９において説明された内容は、ここでの説明を省略することがある。
　図１０に示すカウンタ制御回路３１２Ｂは、図３で説明したカウンタ制御回路３１２Ａと比べて、ＮＡＮＤゲートＮＤ１３、ＯＲゲートＯＲ２、ＮＡＮＤゲートＮＤ１４、ＮＡＮＤゲートＮＤ１５、及び遅延回路を追加し、ＮＡＮＤゲートＮＤ４をＯＲゲートＯＲ３に置き換えている。図１０に示すカウンタ制御回路３１２Ｂは、追加された回路以外は図３と同様である。図３で説明した内容は、ここでの説明は省略する。なお、カウンタ制御回路３１２Ｂは、第１実施形態で説明したカウンタ制御回路３１２Ａと置き換えることができる。
　ＮＡＮＤゲートＮＤ１３は、出力信号ＴＲＩＧ及び内部信号ＣＬＫ１ＳＴＰが供給されている。出力信号ＴＲＩＧ及び内部信号ＣＬＫ１ＳＴＰがＮＡＮＤゲートＮＤ１３に供給されることに基づき、内部信号ＣＬＫ１ＥＮＸが生成される。
　ＯＲゲートＯＲ２は、第１クロック信号ＣＬＫ１及び内部信号ＣＬＫ１ＥＮＸが供給されている。第１クロック信号ＣＬＫ１及び内部信号ＣＬＫ１ＥＮＸが供給されることに基づき、ＯＲゲートＯＲ２は、内部信号ＣＬＫ１＿０を出力する。
　以下においては、図１０及び図１１の両方を参照し、固体撮像装置１０が有するカウンタ制御回路３１２Ｂについて説明する。出力信号ＴＲＩＧがＬｏｗの場合、内部信号ＣＬＫ１ＥＮＸ及び内部信号ＣＬＫ１＿０はＨｉｇｈに固定される。内部信号ＣＬＫ１＿０がＨｉｇｈに固定されるため、内部信号ＣＬＫ１＿０が供給される回路（ラッチ回路Ｌ１、ラッチ回路Ｌ２、ラッチ回路Ｌ３、ＮＡＮＤゲートＮＤ１、ＮＡＮＤゲートＮＤ３、ＯＲゲートＯＲ１）は活性化しない。したがって、第１制御信号ＣＬＫ１ＡもＨｉｇｈ固定となることに基づき、下位カウンタ回路３１４を停止させることができる。
　出力信号ＴＲＩＧがＬｏｗからＨｉｇｈへ変化することに基づき、ＮＡＮＤゲートＮＤ１３が内部信号ＣＬＫ１ＥＮＸをＨｉｇｈからＬｏｗに変化する。内部信号ＣＬＫ１ＥＮＸをＨｉｇｈからＬｏｗに変化することに基づき、ＯＲゲートＯＲ２が内部信号ＣＬＫ１＿０を生成し、内部信号ＣＬＫ１＿０を活性化する。つまり、内部信号ＣＬＫ１＿０が、第１クロック信号ＣＬＫ１と同等の信号となる。内部信号ＣＬＫ１＿０、内部信号ＣＬＫ１ＳＴＴ、内部信号ＣＬＫ１ＳＴＰに基づき、第１制御信号ＣＬＫ１Ａが、カウンタ制御回路３１２Ｂから下位カウンタ回路３１４へ供給される。このとき、第１制御信号ＣＬＫ１Ａは内部信号ＣＬＫ１＿０と同等の信号であり、第１クロック信号ＣＬＫ１と同等の信号である。よって、下位カウンタ回路３１４は活性化し、カウント値を出力することができる。
　ＮＡＮＤゲートＮＤ１５は、出力信号ＴＲＩＧ及び内部信号ＣＬＫ２Ｘ＿０が供給されている。出力信号ＴＲＩＧ及び内部信号ＣＬＫ２Ｘ＿０が供給されることに基づき、ＮＡＮＤゲートＮＤ１５は、内部信号ＣＬＫ２＿０を生成し、内部信号ＣＬＫ２＿０を出力する。
　内部信号ＣＬＫ１＿０がＨｉｇｈからＬｏｗに変化することに基づき、フリップフロップＦＦ１へ供給される内部信号ＣＬＫ１ＳＴＰＸがＬｏｗからＨｉｇｈへ変化する。内部信号ＣＬＫ１ＳＴＰがＨｉｇｈからＬｏｗへ変化することに基づき、ＮＡＮＤゲートＮＤ１３が内部信号ＣＬＫ１ＥＮＸをＬｏｗからＨｉｇｈに変化する。内部信号ＣＬＫ１ＥＮＸがＬｏｗからＨｉｇｈに変化することに基づき、内部信号ＣＬＫ１＿０は、再び、Ｈｉｇｈへ固定される。すなわち、内部信号ＣＬＫ１＿０は停止する。したがって、内部信号ＣＬＫ１＿０が供給される回路（ラッチ回路Ｌ１、ラッチ回路Ｌ２、ラッチ回路Ｌ３、ＮＡＮＤゲートＮＤ１、ＮＡＮＤゲートＮＤ３、ＯＲゲートＯＲ１）は活性化しない。第１制御信号ＣＬＫ１ＡもＨｉｇｈ固定となることに基づき、下位カウンタ回路３１４は活性化しない。つまり、第１制御信号ＣＬＫ１ＡもＨｉｇｈ固定となることに基づき、下位カウンタ回路３１４を停止させることができる。
　以上説明したように、カウンタ制御回路３１２Ｂは、下位カウント期間においてのみ、出力信号ＴＲＩＧ、及び内部信号ＣＬＫ１ＳＴＰに基づき、第１クロック信号ＣＬＫ１をカウンタ制御回路３１２Ｂ内の回路に供給することができる。また、カウンタ制御回路３１２Ｂは、下位カウント期間においてのみ、出力信号ＴＲＩＧ、内部信号ＣＬＫ１ＳＴＰ、及び第１クロック信号ＣＬＫ１に基づき生成される内部信号ＣＬＫ１＿０を、カウンタ制御回路３１２Ｂ内の回路に供給することができる。換言すると、出力信号ＴＲＩＧ、及び内部信号ＣＬＫ１ＳＴＰは、第１クロック信号ＣＬＫ１を、カウンタ制御回路３１２Ｂ内の回路に供給するか否かを決定する信号である。また、出力信号ＴＲＩＧ、内部信号ＣＬＫ１ＳＴＰ、及び第１クロック信号ＣＬＫ１に基づき生成される内部信号ＣＬＫ１＿０は、第１クロック信号ＣＬＫ１の一部を選択した信号であるから、内部信号ＣＬＫ１＿０を第１クロック信号ＣＬＫ１がゲーティングされた信号と呼んでもよい。
　ＮＡＮＤゲートＮＤ１４は、第２クロック信号ＣＬＫ２及び内部信号ＣＬＫ１ＳＴＰが供給されている。第２クロック信号ＣＬＫ２及び内部信号ＣＬＫ１ＳＴＰが供給されることに基づき、ＮＡＮＤゲートＮＤ１４は、内部信号ＣＬＫ２Ｘ＿０を出力する。内部信号ＣＬＫ２Ｘ＿０は、第２クロック信号ＣＬＫ２を反転した信号である。
　出力信号ＴＲＩＧがＬｏｗの場合、内部信号ＣＬＫ２＿０はＨｉｇｈに固定される。よって、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化するまで、フリップフロップＦＦ１は活性化しない。また、出力信号ＴＲＩＧがＬｏｗの場合、内部信号ＣＬＫ１＿０がＨｉｇｈに固定されるため、内部信号ＣＬＫ１＿０が供給される回路（ラッチ回路Ｌ１、ラッチ回路Ｌ２、ラッチ回路Ｌ３、ＮＡＮＤゲートＮＤ１、ＮＡＮＤゲートＮＤ３、ＯＲゲートＯＲ１）は活性化しない。
　よって、内部信号ＣＬＫ１ＳＴＰＸはＬｏｗである。このとき、ＣＬＫ１ＳＴＰは、Ｈｉｇｈである。ＨｉｇｈであるＣＬＫ１ＳＰＴがＮＡＮＤゲートＮＤ１４に供給されることによって、ＮＡＮＤゲートＮＤ１４は内部信号ＣＬＫ２Ｘ＿０をＮＡＮＤゲートＮＤ１５及びＯＲゲートＯＲ３に供給し続ける。したがって、第３制御信号ＣＬＫ２ＸＡは内部信号ＣＬＫ２Ｘ＿０と同等の信号であり、第２クロック信号ＣＬＫ２を反転した信号である。よって、上位カウンタ回路３１６は活性化し、カウント値を出力することができる。
　出力信号ＴＲＩＧがＬｏｗからＨｉｇｈへ変化することに基づき、ＮＡＮＤゲートＮＤ１５が内部信号ＣＬＫ２＿０を活性化する。つまり、内部信号ＣＬＫ２＿０が、第２クロック信号ＣＬＫ２と同等の信号となる。内部信号ＣＬＫ１ＳＴＰがＨｉｇｈからＬｏｗへ変化することに基づき、ＮＡＮＤゲートＮＤ１４から出力される内部信号ＣＬＫ２Ｘ＿０がＬｏｗからＨｉｇｈに変化する。内部信号ＣＬＫ２Ｘ＿０はＨｉｇｈに固定される。すなわち、内部信号ＣＬＫ２Ｘ＿０は停止する。出力信号ＴＲＩＧ及び内部信号ＣＬＫ２Ｘ＿０はＨｉｇｈに固定されることに基づき、内部信号ＣＬＫ２＿０はＬｏｗに固定される。
　また、内部信号ＣＬＫ１ＳＴＰがＨｉｇｈからＬｏｗへ変化することに基づき、内部信号ＣＬＫ２＿０もＨｉｇｈからＬｏｗへ変化する。出力信号ＴＲＩＧがＬｏｗからＨｉｇｈへと変化し、内部信号ＣＬＫ１ＳＴＰＸがＬｏｗからＨｉｇｈへ変化することに基づき、ＯＲゲートＯＲ３、ＮＡＮＤゲートＮＤ１５、及びフリップフロップＦＦ１が活性化されない。よって、第３制御信号ＣＬＫ２ＸＡはＨｉｇｈに固定される。第３制御信号ＣＬＫ２ＸＡがＨｉｇｈに固定されることに基づき、上位カウンタ回路３１６は活性化しない。つまり、第３制御信号ＣＬＫ２ＸＡがＨｉｇｈ固定となることに基づき、上位カウンタ回路３１６を停止させることができる。
　なお、上述したように、内部信号ＣＬＫ１ＳＴＰＸは、フリップフロップＦＦ１のＤ端子へ供給される。よって、内部信号ＣＬＫ２＿０、または、第２クロック信号ＣＬＫ２がＬｏｗからＨｉｇｈへ変化することに基づき、内部信号ＣＬＫ１ＳＴＰＸの電圧はフリップフロップＦＦ１に保持される。すなわち、内部信号ＣＬＫ２＿０がＬｏｗからＨｉｇｈへ変化することに基づき、フリップフロップＦＦ１によって、内部信号ＣＬＫ１ＳＴＰＸのＨｉｇｈが保持されたのち、内部信号ＣＬＫ１ＳＴＰがＬｏｗに固定される。すなわち、内部信号ＣＬＫ２＿０は停止する。
　また、内部信号ＣＬＫ１ＳＴＰがＨｉｇｈからＬｏｗに変化するサイクル数よりも、内部信号ＣＬＫ１ＳＴＰＸがＬｏｗからＨｉｇｈへ変化するサイクル数の方が早い。すなわち、信号の確定順序は、内部信号ＣＬＫ１ＳＴＰＸ、内部信号ＣＬＫ１ＳＴＰの順である。よって、内部信号ＣＬＫ１ＳＴＰＸに基づき第３制御信号ＣＬＫ２ＸＡがＨｉｇｈに固定されたのちに、内部信号ＣＬＫ１ＳＴＰに基づき内部信号ＣＬＫ２Ｘ＿０がＨｉｇｈに固定される。すなわち、第３制御信号ＣＬＫ２ＸＡが停止したのちに、内部信号ＣＬＫ２Ｘ＿０は停止する。このとき、内部信号ＣＬＫ１ＳＴＰがＬｏｗに固定され、内部信号ＣＬＫ２Ｘ＿０がＨｉｇｈに固定され、内部信号ＣＬＫ２＿０がＬｏｗに固定されている。したがって、カウンタ制御回路内が停止する。ここで、停止するとは、活性化しないと言い換えてもよい。
　以上説明したように、カウンタ制御回路３１２Ｂは、出力信号ＴＲＩＧ、内部信号ＣＬＫ１ＳＴＰ、及び第２クロック信号ＣＬＫ２に基づき生成される内部信号ＣＬＫ２＿０及び内部信号ＣＬＫ２Ｘ＿０を、カウンタ制御回路３１２Ｂ内の回路に供給することができる。換言すると、内部信号ＣＬＫ２＿０及び内部信号ＣＬＫ２Ｘ＿０は、第２クロック信号ＣＬＫ２を、カウンタ制御回路３１２Ｂ内の回路に供給するか否かを決定する信号であり、第２クロック信号ＣＬＫ２がゲーティングされた信号と呼んでもよい。
　したがって、カウンタ制御回路３１２Ｂにおいて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２の伝搬が活性化する期間を、出力信号ＴＲＩＧが供給されてから、第１制御信号ＣＬＫ１ＸＡを下位カウンタ回路３１４に供給することを停止する期間に限定することができる。したがって、固体撮像装置１０は、カウンタ制御回路３１２ＢをＡＤ変換器３００に備えることによって、固体撮像装置１０の消費電流を大幅に削減することが可能となる。
［カウンタ制御回路３１２Ｂの遅延回路］
　図１２及び図１３を用いて、本発明の一実施形態に係る遅延回路の機能を説明する。図１２は、本発明の一実施形態に係る遅延回路が有するインバータの例である。図１３Ａは、本発明の一実施形態に係る遅延回路が無い場合の問題点を説明するためのカウンタ制御回路の動作を示すタイミングチャートである。図１３Ｂは、本発明の一実施形態に係る遅延回路の機能を説明するためのカウンタ制御回路の動作を示すタイミングチャートである。なお、図１～図１１において説明された内容は、ここでの説明を省略することがある。
　図１１に示すように、インバータ４００は、第１ｎ型トランジスタ９３０、第２ｎ型トランジスタ９３２、第３ｎ型トランジスタ９３４、第１ｐ型トランジスタ９３６、第２ｐ型トランジスタ９３８、及び第３ｐ型トランジスタ９４０を有する。第３ｐ型トランジスタ９４０の一方の端子は、第１電源線１１０に接続されている。第１ｎ型トランジスタ９３０の一方の端子は第１電源線１１０とは異なる電圧が供給される第２電源線９９０に接続されている。各トランジスタのゲート端子は互いに接続され、入力端子３８０を構成する。また、第３ｎ型トランジスタ９３４の他方の端子及び第１ｐ型トランジスタ９３６の他方の端子が接続され、出力端子３８２を構成する。インバータ４００を２つ接続することで、遅延回路が構成される。なお、遅延回路は、出力信号ＴＲＩＧが供給され、内部信号ＴＲＩＧ＿Ｄが出力される。
　図１１に示す回路は、出力インピーダンスを大きくすることができるため、遅延回路として有効である。
　なお、遅延回路の構成は、図１１に示す構成に限定されない。入力信号に対して、出力信号が遅延する回路であればよい。
　図１３Ａに、発明の一実施形態に係る遅延回路がない場合のタイミングチャートを示す。図１３Ａに示すように、出力信号ＴＲＩＧがＬｏｗからＨｉｇｈへ変化するときと、第１クロック信号ＣＬＫ１とは非同期の関係である。このとき、内部信号ＣＬＫ１＿０において、Ｌｏｗの期間が細いパルスＰ１が発生する。ラッチ回路Ｌ２は、出力信号ＴＲＩＧ＿Ｆが変化している途中でデータをラッチするため、出力信号ＴＲＩＧ＿Ｆはメタステーブルな状態となる。よって、第１クロック信号ＣＬＫ１のＬｏｗからＨｉｇｈへの変化に対して、ラッチ回路Ｌ３から供給される内部信号ＳＹＮＣが同期遅延を発生する。
　図１３Ｂには、本発明の一実施形態に係る遅延回路を有する場合のタイミングチャートを示す。図１１に示すように、本発明のカウンタ制御回路３１２Ｂが有する遅延回路は、出力信号ＴＲＩＧが供給される。出力信号ＴＲＩＧが供給されることに基づき、遅延回路は、内部信号ＴＲＩＧ＿Ｄを出力する。内部信号ＴＲＩＧ＿Ｄが同期回路に供給される。
　図１３Ｂに示すように、カウンタ制御回路３１２Ｂは遅延回路を有することによって、第１クロック信号ＣＬＫ１から内部信号ＣＬＫ１＿０への伝搬遅延以上に、内部信号ＴＲＩＧ＿Ｄは出力信号ＴＲＩＧに対して遅延する。出力信号ＴＲＩＧがＬｏｗからＨｉｇｈに変化し、内部信号ＣＬＫ１＿０がＨｉｇｈからＬｏｗに変化することに基づき、ラッチ回路Ｌ１の出力をラッチ回路Ｌ２がラッチするまで、内部信号ＴＲＩＧ＿ＤはＬｏｗを出力する。したがって、ラッチ回路Ｌ２は、出力信号ＴＲＩＧ＿Ｆが変化している途中でデータをラッチすることがないため、出力信号ＴＲＩＧ＿Ｆは安定して出力される。
　したがって、本発明の一実施形態に係るカウンタ制御回路は遅延回路を有することによって、パルスＰ１が発生しても、内部信号ＴＲＩＧ＿ＲはＬｏｗを維持しているため、ラッチ回路Ｌ２におけるメタステーブルの発生を抑制することができる。
　以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、各実施形態の固体撮像装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
　また、上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：固体撮像装置、　１００：有効画素回路、　１０１：撮像領域、　１０３：周辺領域、　１１０：第１電源線、　２００：行選択走査回路、　３００：ＡＤ変換器、　３１０：垂直信号線、　３１４：下位カウンタ回路、　３１６：上位カウンタ回路、　３１８：６ビットカウンタ回路、　３２０：比較回路、　３２１：ランプ波形発生回路、　３２３：ランプ波形、　３３０：カウンタ回路部、　３３１：クロック発生回路、　３３３：第１クロック波形、　３３５：第２クロック波形、　３４０：水平転送走査回路、　信号線：３５２、　信号線：３５４、　信号線：３５６、　信号線：３６０、　信号線：３６２、　信号線：３６４、　信号線：３６６、　信号線：３６８、　信号線：３７６、　信号線：３７８、　入力端子：３８０、　出力端子：３８２、　３９０：カウンタ制御回路、　４００：インバータ、　５００：信号処理回路、　９００：画素回路、　９０１：読み出しトランジスタ、　９０１ｄ：ドレイン端子、　９０１ｇ：ゲート端子、　９０１ｓ：ソース端子、　９０３：光電変換素子、　９０３ａ：第１端子、　９０３ｂ：第２端子、　９０５：転送トランジスタ、　９０７：リセットトランジスタ、　９０９：保持容量、　９１３：選択トランジスタ、　９２０：出力回路、　９２１：定電流回路、　９３０：第１ｎ型トランジスタ、　９３２：第２ｎ型トランジスタ、　９３４：第３ｎ型トランジスタ、　９３６：第１ｐ型トランジスタ、　９３８：第２ｐ型トランジスタ、　９４０：第３ｐ型トランジスタ、　９５０：出力端子、　９９０：第２電源線

Claims (16)

  1. 　アナログ信号に基づきトリガ信号を出力する比較器と、
    　Ｋ＋１段（Ｋは自然数）の第１論理回路を有する第１カウンタ回路、及び、前記第１カウンタ回路に接続されＬ段（Ｌ＝Ｊ－Ｋ、Ｌ及びＪは自然数）の第１論理回路を有する第２カウンタ回路を有するＪ（Ｊは自然数）ビットカウンタ回路、
    を有し、
    　前記第１カウンタ回路は、
    　　第１クロック信号に同期する第１制御信号が入力され、前記トリガ信号が変化するタイミング、かつ前記トリガ信号が変化したのち前記第１クロック信号と比較して周波数が低い第２クロック信号が一周期経過するまでに１段目からＫ段目の第１論理回路がカウンタ動作により第１カウント値を生成し、かつＫ＋１段目の第１論理回路を用いて前記第２カウンタ回路への桁上げを実行する第２制御信号を前記第２カウンタ回路に出力し、
    　前記第２カウンタ回路は、
    　　前記第２クロック信号に同期する第３制御信号、及び、前記第２制御信号が入力され、前記トリガ信号が変化するタイミングに基づき１段目からＬ段目の第１論理回路がカウンタ動作により第２カウント値を生成する、
    　ＡＤ変換器。
  2. 　前記第２クロック信号は、前記第１クロック信号を２K分周して生成される、請求項１に記載のＡＤ変換器。
  3. 　前記第１カウンタ回路は、前記Ｋ＋１段目の第１論理回路に接続される第２論理回路を有し、
    　前記Ｋ＋１段目の第１論理回路は、
    　　Ｋ段目の第１論理回路から出力された信号及び前記第１カウンタ回路のオーバーフローを検出するための第１入力信号が入力され、
    　前記第２論理回路は、
    　　前記Ｋ＋１段目の第１論理回路から出力された信号及び前記第１カウンタ回路から前記第２カウンタ回路への桁上げ動作を有効にする第２入力信号が入力され、前記第２制御信号を出力する、請求項１に記載のＡＤ変換器。
  4. 　前記第３制御信号が変化するタイミングで前記第２カウンタ回路から出力される第２カウント値と、前記第１制御信号に基づき前記第１カウンタ回路から出力される第１カウント値と、によって第１デジタル値が決定される第１の期間と、
    　前記第１デジタル値が決定されたのちに、前記第１デジタル値を反転する第３入力信号が変化するタイミングで、前記第１デジタル値が反転される第２の期間と、
    　前記第３制御信号が変化するタイミングで前記第２カウンタ回路から出力される第３カウント値と、前記第１制御信号に基づき前記第１カウンタ回路から出力される第４カウント値と、によって、第２デジタル値が決定される第３の期間と、
    を有し、
    　反転された前記第１デジタル値は、１の補数であって、前記第２デジタル値は２の補数である、
    請求項１に記載のＡＤ変換器。
  5. 　前記第１カウンタ回路及び前記第２カウンタ回路の動作を制御するカウンタ制御回路を有し、
    　前記カウンタ制御回路は、
    　　前記第２クロック信号、第２内部信号、及び前記トリガ信号を用いて、前記第２クロック信号がゲーティングされた第１内部信号を生成する第３論理回路と、
    　　前記トリガ信号、及び前記第１内部信号を用いて、前記第２クロック信号及び前記第１クロック信号のゲーティングを制御する前記第２内部信号を生成する第４論理回路と、
    　　前記トリガ信号、前記第２内部信号、及び前記第１クロック信号を用いて、前記第１クロック信号がゲーティングされた第３内部信号を生成する第５論理回路と、
    を含み、
    　前記第２内部信号及び前記第３内部信号を用いて生成された前記第１制御信号を前記第１カウンタ回路に出力し、
    　前記第２クロック信号及び前記第２内部信号を用いて生成された前記第３制御信号を前記第２カウンタ回路に出力する、
    請求項１に記載のＡＤ変換器。
  6. 　前記第５論理回路は、
    　　前記第２内部信号が定電位を保持し、かつ前記トリガ信号が変化するタイミングで、前記第３内部信号が前記第１クロック信号に同期し、
    　　前記トリガ信号が定電位を保持し、かつ前記第２内部信号が変化するタイミングで、前記第３内部信号が定電位を保持するように動作することによって、
    　　前記第１クロック信号がゲーティングされた前記第３内部信号を生成し、
    　前記第３論理回路は、
    　　前記第２内部信号が定電位を保持し、かつ前記トリガ信号が変化するタイミングで、前記第１内部信号が前記第２クロック信号に同期し、
    　　前記トリガ信号が定電位を保持し、かつ前記第２内部信号が変化するタイミングで、前記第１内部信号が定電位を保持するように動作することによって、前記第２クロック信号がゲーティングされた前記第１内部信号を生成する、
    請求項５に記載のＡＤ変換器。
  7. 　前記第１カウンタ回路及び前記第２カウンタ回路の動作を制御するカウンタ制御回路を有し、
    　前記カウンタ制御回路は、
    　　前記第２クロック信号がゲーティングされた第１内部信号を生成する第３論理回路と、前記第２クロック信号及び前記第１クロック信号のゲーティングを制御する第２内部信号を生成する第４論理回路と、前記第１クロック信号がゲーティングされた第３内部信号を生成する第５論理回路と、前記トリガ信号を遅延させた信号を生成する遅延回路と、前記第１クロック信号に同期する第４内部信号を生成する第６論理回路と、を含み、
    　　前記トリガ信号、第１クロック信号、及び前記第２クロック信号が入力され、
    　　前記第２内部信号、前記第３内部信号、及び前記第４内部信号を用いて生成される前記第１制御信号を前記第１カウンタ回路に出力し、前記第２クロック信号及び前記第２内部信号を用いて生成される前記第３制御信号を前記第２カウンタ回路に出力し、
    　　前記第３論理回路は、前記第２クロック信号、前記第２内部信号、及び前記トリガ信号を用いて、前記第１内部信号を生成し、
    　　前記第４論理回路は、前記トリガ信号、及び前記第１内部信号を用いて、前記第２内部信号を生成し、
    　　前記第５論理回路は、前記トリガ信号、前記第２内部信号、及び前記第１クロック信号を用いて、前記第３内部信号を生成し、
    　　前記遅延回路は、前記トリガ信号を用いて、前記トリガ信号を遅延させた信号を生成し、
    　　前記第６論理回路は、前記トリガ信号を遅延させた信号、及び前記第３内部信号を用いて、前記第４内部信号を生成する、
    請求項１に記載のＡＤ変換器。
  8. 　比較器が、アナログ信号に基づき生成されるトリガ信号を生成し、
    　Ｋ＋１段（Ｋは自然数）の第１論理回路を有する第１カウンタ回路に、第１クロック信号に同期する第１制御信号を入力し、
    　Ｋ＋１段目の第１論理回路を用いて前記第１カウンタ回路から第２カウンタ回路への桁上げを実行する第２制御信号を出力し、
    　前記トリガ信号が変化するタイミング、かつ前記トリガ信号が変化したのち前記第１クロック信号と比較して周波数が低い第２クロック信号が一周期経過するまでに１段目からＫ段目の第１論理回路がカウンタ動作により第１カウント値を生成し、
    　Ｌ段（Ｌは自然数）の第１論理回路を有する前記第２カウンタ回路に、前記第２制御信号と、前記第２クロック信号と同期する第３制御信号と、を入力し、及び
    　前記トリガ信号が変化するタイミングに基づき１段目からＬ段目の第１論理回路がカウンタ動作により第２カウント値を生成する、
    ことを含むＡＤ変換器の駆動方法。
  9. 　前記第２クロック信号は、前記第１クロック信号を２K分周して生成される、請求項８に記載のＡＤ変換器の駆動方法。
  10. 　前記第３制御信号が入力されることに伴い前記第２カウンタ回路が駆動されたあとに、
    　前記第１制御信号が入力されることに伴い前記第１カウンタ回路が駆動される、
    請求項８に記載のＡＤ変換器の駆動方法。
  11. 　前記第２カウンタ回路が有する前記Ｋ＋１段目の第１論理回路に、前記Ｋ段目の第１論理回路から出力された信号と、前記第１カウンタ回路のオーバーフローを検出するための第１入力信号と、を入力し、
    　前記第１カウンタ回路が有する第２論理回路に、前記Ｋ＋１段目の第１論理回路から出力された信号と、前記第１カウンタ回路から前記第２カウンタ回路への桁上げ動作を有効にする第２入力信号と、を入力し、
    　前記第２論理回路から前記第２制御信号が出力される、
    請求項８に記載のＡＤ変換器の駆動方法。
  12. 　第１の期間において、前記第２カウンタ回路が、前記第３制御信号が変化するタイミングで第２カウント値を生成し、前記第１カウンタ回路が、前記第１制御信号に基づき第１カウント値を生成し、第１デジタル値は、前記第２カウント値と前記第１カウント値とによって決定され、
    　第２の期間において、前記第１デジタル値は、前記第１デジタル値を反転する第３入力信号が変化するタイミングで反転され、
    　第３の期間において、前記第２カウンタ回路が、前記第３制御信号が変化するタイミングで第３カウント値を生成し、前記第１カウンタ回路が、前記第１制御信号に基づき第４カウント値を生成し、第２デジタル値は前記第３カウント値と前記第４カウント値とによって決定され、
    　反転された前記第１デジタル値は、１の補数であって、前記第２デジタル値は２の補数である、
    請求項８に記載のＡＤ変換器の駆動方法。
  13. 　第１の方向、及び前記第１の方向と交差する第２の方向に配列される複数の画素回路と、
    　前記複数の画素回路の一のアナログ信号に基づきトリガ信号を出力する比較器と、Ｋ＋１段（Ｋは自然数）の第１論理回路を有する第１カウンタ回路、及び、前記第１カウンタ回路に接続されＬ段（Ｌ＝Ｊ－Ｋ、Ｌ及びＪは自然数）の第１論理回路を有する第２カウンタ回路を有するＪ（Ｊは自然数）ビットカウンタ回路と、を有し、前記画素回路と電気的に接続されるＡＤ変換器と、
    を有し、
    　前記第１カウンタ回路は、
    　　第１クロック信号と同期する第１制御信号が入力され、前記トリガ信号が変化するタイミング、かつ前記トリガ信号が変化したのち前記第１クロック信号と比較して周波数が低い第２クロック信号が一周期経過するまでに１段目からＫ段目の第１論理回路を用いてカウンタ動作により第１カウント値を生成し、かつＫ＋１段目の第１論理回路が前記第２カウンタ回路への桁上げを実行する第２制御信号を前記第２カウンタ回路に出力し、
    　前記第２カウンタ回路は、
    　　前記第２クロック信号に同期する第３制御信号、及び、前記第２制御信号が入力され、前記トリガ信号が変化するタイミングに基づき１段目からＬ段目の第１論理回路がカウンタ動作により第２カウント値を生成する
    固体撮像装置。
  14. 　前記第２クロック信号は、前記第１クロック信号を２K分周して生成される、請求項１３に記載の固体撮像装置。
  15. 　前記第１カウンタ回路は、前記Ｋ＋１段目の第１論理回路に接続される第２論理回路を有し、
    　前記Ｋ＋１段目の第１論理回路は、
    　　Ｋ段目の第１論理回路から出力された信号及び前記第１カウンタ回路のオーバーフローを検出するための第１入力信号が入力され、
    　前記第２論理回路は、
    　前記Ｋ＋１段目の第１論理回路から出力された信号及び前記第１カウンタ回路から前記第２カウンタ回路への桁上げ動作を有効にする第２入力信号が入力され、前記第２制御信号を出力する
    請求項１３に記載の固体撮像装置。
  16. 　前記第３制御信号が変化するタイミングで前記第２カウンタ回路から出力される第２カウント値と、前記第１制御信号に基づき前記第１カウンタ回路から出力される第１カウント値と、によって第１デジタル値が決定される第１の期間と、
    　第１デジタル値が決定されたのちに、前記第１デジタル値を反転する第３入力信号が変化することに基づき、前記第１デジタル値が反転される第２の期間と、
    　前記第３制御信号が変化するタイミングで前記第２カウンタ回路から出力される第３カウント値と、前記第１制御信号に基づき前記第１カウンタ回路から出力される第４カウント値と、によって、第２デジタル値が決定される第３の期間と、
    を有し、
    　反転された前記第１デジタル値は、１の補数であって、前記第２デジタル値は２の補数である、
    請求項１３に記載の固体撮像装置。
PCT/JP2019/032259 2018-08-27 2019-08-19 Ａｄ変換器、ａｄ変換器の駆動方法、及び固体撮像装置 WO2020045140A1 (ja)

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011250395A (ja) * 2010-04-30 2011-12-08 Sony Corp Ａ／ｄ変換器、ａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP2013110683A (ja) * 2011-11-24 2013-06-06 Olympus Corp Ａｄ変換回路および撮像装置
WO2013175959A1 (ja) * 2012-05-21 2013-11-28 ソニー株式会社 Ａ／ｄ変換器、固体撮像装置および電子機器
JP2016184893A (ja) * 2015-03-26 2016-10-20 国立大学法人北海道大学 バイナリ値変換回路及びその方法、ａｄ変換器並びに固体撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011250395A (ja) * 2010-04-30 2011-12-08 Sony Corp Ａ／ｄ変換器、ａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP2013110683A (ja) * 2011-11-24 2013-06-06 Olympus Corp Ａｄ変換回路および撮像装置
WO2013175959A1 (ja) * 2012-05-21 2013-11-28 ソニー株式会社 Ａ／ｄ変換器、固体撮像装置および電子機器
JP2016184893A (ja) * 2015-03-26 2016-10-20 国立大学法人北海道大学 バイナリ値変換回路及びその方法、ａｄ変換器並びに固体撮像装置

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