CN113271097B - 锁存器电路、双倍数据速率环形计数器及相关器件 - Google Patents

Abstract

公开了锁存器电路、双倍数据速率环形计数器、混合型计数器件、模数转换器件和CMOS图像传感器，锁存器电路接收下一级锁存器电路的负输出作为反馈输入，双倍数据速率环形计数器用来对脉冲时段执行DDR计数并降低切换次数，混合型计数器件通过使用基于锁存器的DDR环形计数器对低比特位部分进行计数以及通过使用二进制计数器对高比特位部分进行计数。双倍数据速率环形计数器可以包括环型耦接的多个锁存器。多个锁存器可以包括正边沿触发锁存器和负边沿触发锁存器。当前级锁存器根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位以及如果检查到数据移位则下降至低电平。

Description

锁存器电路、双倍数据速率环形计数器及相关器件

本申请是申请日为2016年6月20日、申请号为201610446589.7、发明名称为“锁存器电路、双倍数据速率环形计数器及相关器件”的中国专利申请的分案申请。

相关申请的交叉引用

本申请要求2015年11月9日提交的申请号为10-2015-0156616的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本发明的各种实施例总体而言涉及一种互补型金属氧化物半导体(CMOS)图像传感器，更具体地，涉及一种锁存器电路、基于锁存器电路的双倍数据速率环形计数器、采用双倍数据速率环形计数器的混合型计数器件、采用混合型计数器件的模数转换器件以及采用模数转换器件的CMOS图像传感器。

背景技术

在例如CMOS图像传感器中通过使用参考时钟或计数器时钟来对脉冲信号(例如，比较器输出信号)的特定时段进行计数的计数器结构中，一般而言，功耗可以与计数器中切换次数成比例地增加。

例如，在10位二进制计数器(诸如典型的环形计数器)进行全计数(fullcounting)且计数器中的每个锁存器电路基于级联连接的两个触发器来设计的情况下，计数器可以具有2046个切换，这些切换包括第一最低有效位(LSB)中的512*2个切换、第二LSB中的256*2个切换、第三LSB中的128*2个切换、第四LSB中的64*2个切换、第五LSB中的32*2个切换、第六LSB中的16*2个切换、第七LSB中的8*2个切换、第八LSB中的4*2个切换、第九LSB中的2*2个切换以及最高有效位(MSB)中的1*2个切换。

由于低比特位部分中切换次数可以远大于高比特位部分中切换的次数(如此例如，2046个切换中的1792个切换可以集中在三个最低有效位的位置中)，因此在与低比特位部分相对应的级中可能消耗大量功率。

发明内容

本发明的各种实施例针对一种接收下一级的负输出作为反馈输入的锁存器电路。

此外，本发明的各种实施例针对一种基于锁存器电路来实施的双倍数据速率(DDR)环形计数器，该双倍数据速率环形计数器对脉冲时段执行DDR计数并降低切换次数。

此外，本发明的各种实施例针对一种混合型计数器件，在该混合型计数器件中，低比特位部分通过使用基于锁存器的DDR环形计数器来实施，而高比特位部分通过使用二进制计数器来实施。

另外，本发明的各种实施例针对一种采用混合型计数器件的模数转换器件和CMOS图像传感器。

根据本发明的一个实施例，一种锁存器电路可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。

当下一锁存器级的输出变成高电平时，反馈输入单元根据计数器时钟来接收下一锁存器级的负输出以将当前锁存器级的输出变成低电平。

在先前锁存器级与当前锁存器级之间以及在当前锁存器级与下一锁存器级之间，计数器时钟的相位被布置为彼此相反。

根据本发明的另一实施例，一种双倍数据速率环形计数器可以包括：环型耦接的多个锁存器，其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现则下降至低电平。

双倍数据速率环形计数器还可以包括：第一锁存器，具有设置输入端子，且适用于经由其时钟端子从时钟控制器接收计数器时钟，经由其第一输入端子接收第n锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；第(n-1)锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收计数器时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收计数器时钟，经由其第一输入端子接收第(n-1)锁存器的正输出，以及经由其第二输入端子接收第一锁存器的负输出。

所述多个锁存器中的每个可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。

当下一锁存器级的输出变成高电平时，反馈输入单元可以根据计数器时钟来接收下一锁存器级的负输出以及将当前锁存器级的输出变成低电平。

在先前锁存器级与当前锁存器级之间以及在当前锁存器级与下一锁存器级之间，计数器时钟的相位可以被布置为彼此相反。

根据本发明的另一实施例，一种混合型计数器件可以包括：基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对信号进行计数，以及以十进制码来输出计数结果的低比特位；以及二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出计数结果的高比特位。

混合型计数器件可以包括：解码器，适用于接收十进制码的计数结果的低比特位，以及将十进制码转换成二进制码以输出二进制码的计数结果的低比特位。

解码器可以包括：多个与门，所述多个与门中的每个适用于对来自基于锁存器的双倍数据速率环形计数器中的两个相邻锁存器的十进制码的正输出执行与运算，以将十进制码转换成二进制码，以及输出二进制码的计数结果的低比特位。

基于锁存器的双倍数据速率环形计数器可以包括：环型布置的多个锁存器，其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现就下降至低电平。

基于锁存器的双倍数据速率环形计数器还可以包括：第一锁存器，具有设置输入端子，且适用于经由其时钟端子从时钟控制器接收计数器时钟，经由其第一输入端子接收第n锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；第(n-1)锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收计数器时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收计数器时钟，经由其第一输入端子接收第(n-1)锁存器的正输出，以及经由其第二输入端子接收第一锁存器的负输出。

所述多个锁存器中的每个可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。

当下一锁存器级的输出变成高电平时，反馈输入单元可以根据计数器时钟来接收下一锁存器级的负输出，以及将当前锁存器级的输出变成低电平。

在基于锁存器的双倍数据速率环形计数器中，在先前锁存器级与当前级锁存器之间以及在当前级锁存器与下一级锁存器之间，计数器时钟的相位可以被布置为彼此相反。

根据本发明的另一实施例，一种模数转换器件可以包括：比较器，适用于将模拟信号与参考信号进行比较，以及产生比较器输出信号；以及混合型计数器，适用于对比较器输出信号执行计数操作以产生与模拟信号相对应的数字信号，其中，混合型计数器包括：基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对模拟信号进行计数，以及输出十进制码的数字信号的低比特位；以及二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出数字信号的高比特位。

混合型计数器还可以包括：解码器，适用于接收十进制码的数字信号的低比特位，以及将十进制码转换成二进制码以输出二进制码的数字信号的低比特位。

基于锁存器的双倍数据速率环形计数器可以包括：环型布置的多个锁存器，其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一级锁存器的数据移位，以及如果数据移位实现则下降至低电平。

所述多个锁存器中的每个可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。

根据本发明的另一实施例，一种CMOS图像传感器可以包括：像素阵列，适用于产生与入射光相对应的模拟信号；模数转换器，适用于将模拟信号与参考信号进行比较，以及通过使用混合型计数器来产生与模拟信号相对应的数字信号；以及控制器，适用于控制像素阵列和模数转换器，其中，混合型计数器包括：基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对模拟信号进行计数，以及输出十进制码数字信号的的低比特位；以及二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出数字信号的高比特位。

混合型计数器还可以包括：解码器，适用于接收十进制码的数字信号的低比特位，以及将十进制码转换成二进制码以输出二进制码的数字信号的低比特位。

基于锁存器的双倍数据速率环形计数器可以包括：环型布置的多个锁存器，其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现则下降至低电平。

所述多个锁存器中的每个可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。

根据本发明的实施例，由于环形计数器被实施为以双倍数据速率操作，因此可以提高计数器的数据速率。

此外，根据本发明的实施例，基于锁存器而非触发器来实施环形计数器，这可以降低计数器的大小和计数器中切换的次数。

此外，根据本发明的实施例，切换次数的降低可以引起环形计数器及采用环形计数器的其他类型器件中功耗的降低。

此外，根据本发明的实施例，锁存器电路可以接收下一级的负输出作为反馈输入。

此外，根据本发明的实施例，混合型计数器件被配置为使得低比特位部分通过使用基于锁存器的DDR环形计数器来实施，而高比特位部分通过使用二进制计数器来实施。

附图说明

图1是根据本发明的一个实施例的环形计数器的电路图。

图2是图1中的环形计数器的时序图。

图3是根据本发明的一个实施例的混合型计数器的示意图。

图4是根据本发明的一个实施例的基于锁存器的DDR环形计数器和解码器的电路图。

图5是根据本发明的一个实施例的混合型计数器和DDR环形计数器的时序图。

图6A至图6C是根据本发明的一个实施例的锁存器的详细电路图。

图7是根据本发明的一个实施例的CMOS图像传感器的框图。

具体实施方式

下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供以使得本公开将彻底且完整。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。

在本公开中，当一部分被称作“连接”至另一部分时，应当理解为前者可以“直接连接”至后者，或者经由中间部分“电连接”至后者。此外，术语“包含”、“包括”和“具有”等在本文中使用时应当被理解为除明确规定的那些元件之外，还允许存在其他未规定元件的包容性术语。此外，除非另外明确规定，否则单数术语可以包括复数形式。

现在参见图1，根据本发明的一个实施例，提供了环形计数器的电路图。用于例如单斜坡模数转换器的环形计数器120可以根据计数器时钟来对数据信号(例如，比较器输出信号)的特定脉冲时段进行计数。为了此操作，时钟控制器110可以接收比较器输出信号CDS_OUT和时钟输入信号CLK_IN，且可以产生与比较器输出信号CDS_OUT同步的计数器时钟CLK以输出给环形计数器120。时钟控制器110可以利用对比较器输出信号CDS_OUT与时钟输入信号CLK_IN执行“与”运算的“与”门来实施。

环形计数器120可以包括环型耦接的多个级，例如，第一级121至第四级124。第一级121可以包括具有设置端子SET、用于从第四级124接收输出信号Q的输入端子D以及用于从时钟控制器110接收计数器时钟CLK的时钟端子K的D触发器。第二级122可以包括具有复位端子RESET、用于接收第一级121的输出信号Q的输入端子D以及用于从时钟控制器110接收计数器时钟CLK的时钟端子K的D触发器。第三级123可以包括具有复位端子RESET、用于接收第二级122的输出信号Q的输入端子D以及用于从时钟控制器110接收计数器时钟CLK的时钟端子的D触发器。第四级124可以包括具有复位端子RESET、用于接收第三级123的输出信号Q的输入端子D以及用于从时钟控制器110接收计数器时钟CLK的时钟端子K的D触发器。

根据表示计数结果的数字信号的位数，环形计数器120还可以包括更多个级。虽然在图1中为了方便描述而示出环形计数器120可以包括仅第一级121至第四级124，但是环形计数器120中的级数可以根据数字信号或二进制码的位数而变化。图1图示了环形计数器120可以产生四位二进制码A至D的示例。

如图1中所示，基于触发器的环形计数器120可以在每个时钟周期处对脉冲进行移位，且在与级数相对应的时钟周期已经经过之后对新脉冲重复移位操作。例如，环形计数器120可以具有一体式时钟移位寄存器(one-clock shift register)的形式，在所述一体式时钟移位寄存器中，环形计数器120的多个级121至124中的每个级可以响应于经由时钟端子而接收到的计数器时钟来将一个脉冲顺序地移位至下一级。

图2是图1中的环形计数器的时序图。

例如，第一级121的输出A可以通过设置脉冲SET_PULSE而被设置为高电平，而第二级122至第四级124的输出B至D可以通过设置脉冲SET_PULSE而被复位为低电平。第一级121至第四级124中的每个级可以响应于经由各个时钟端子Qb而输入的计数器时钟CLK来将来自其先前级的输出A、B、C或D顺序地移位一个时钟。例如，在计数器时钟CLK的第一上升沿处，输出A的高电平可以从第一级121移位至第二级122，输出B的低电平可以从第二级122移位至第三级123，输出C的低电平可以从第三级123移位至第四级124，以及输出D的低电平可以从第四级124移位至第一级121。

随后，在输入至时钟端子Qb的计数器时钟CLK的第二上升沿处，每个级的输出A至D可以被移位至下一级。相应地，第三级123的输出C可以切换至高电平。接下来，在计数器时钟CLK的第三上升沿处，每个级的输出A至D可以移位至下一级。相应地，第四级124的输出D可以切换至高电平。之后，每个级的输出A至D可以移位至下一级。相应地，第一级121的输出A可以切换至高电平。

然而，在图1的环形计数器120中，在针对10位计数器结构的全计数的情况下可以存在2046个切换，且低比特位部分中的切换次数可以远大于高比特位部分中的切换次数。例如，2046个切换中的1792个切换集中在与三个最低有效位位置相对应的三个级中。结果，在与低比特位部分相对应的级中可能消耗大量功率。

因此，为了降低功耗，在根据本发明的计数器的实施例中，可以使用基于锁存器的双倍数据速率(DDR)环形计数器来实施经历大量切换的与例如较低八比特位相对应的低比特位部分，而可以使用波纹计数器(ripper counter)来实施经历少量切换的与例如较高两比特位相对应的高比特位部分。DDR环形计数器可以连同基于锁存器的DDR环形计数器来实施。

在一个实施例中，通过使用基于改进的锁存器结构的环型移位寄存器而非基于触发器的环形计数器来实施DDR环形计数器，以便使双倍数据速率计数成为可能，且可以将切换次数降低一半。

换言之，DDR环形计数器可以根据基于锁存器的DDR环型移位寄存器来实施，以使双倍数据速率计数成为可能，并且降低切换次数。如果使用基于锁存器的八位DDR环形计数器来实施与较低三比特位相对应的低比特位部分，则切换次数将降低为1024(＝128个切换×8级)，相比于图1的传统环形计数器中的切换次数1792，导致切换降低了43％。

如图3中所示，根据本发明的一个实施例的混合型计数器300可以包括：基于锁存器的DDR环形计数器310，被配置为根据计数器时钟CLK而以双倍数据速率对低比特位进行计数并按照十进制码来输出计数结果；解码器320，被配置为将来自基于锁存器的DDR环形计数器310的计数结果的十进制码解码成二进制码以输出二进制码的计数结果；以及二进制计数器330，被配置为从基于锁存器的DDR环形计数器310接收最高有效位并对其进行计数以输出高比特位。

混合型计数器300可以根据计数器时钟来对数据信号(例如，比较器输出信号)的特定脉冲时段进行计数。为了此操作，时钟控制器110可以接收比较器输出信号CDS_OUT和时钟CLK_IN，并产生与比较器输出信号CDS_OUT同步的计数器时钟CLK以输出给混合型计数器300。时钟控制器110可以利用对比较器输出信号CDS_OUT与时钟输入信号CLK_IN执行“与”运算的“与”门来实施。

在基于锁存器的DDR环形计数器310中，可以交替地布置正边沿触发锁存器和负边沿触发锁存器。当前锁存器级可以根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级。当前锁存器级可以接收下一级锁存器的输出以检查先前锁存器级的输出是否被移位至下一锁存器级。如果是，则当前锁存器级可以降低为低电平。因此，基于锁存器的DDR环形计数器310可以以双倍数据速率(DDR)来操作，下面参照图4和图5来对此进行详细描述。

解码器320可以为可选组件，该组件被配置为：从基于锁存器的DDR环形计数器310接收十进制码的计数结果，执行与运算以将十进制码转换成二进制码，以及输出二进制码的计数结果。下面参照图4来描述解码器320的细节。

二进制计数器330可以通过波纹计数器来实施，该波纹计数器被配置为：经由其计数器端子来接收来自基于锁存器的DDR环形计数器310的计数结果的最高有效位，对最高有效位进行计数，以及输出混合型计数器300的总的计数结果的高比特位。波纹计数器可以包括与对应于计数结果的数字信号的位数相对应的多个级。

波纹计数器可以具有级联结构，在级联结构中，多个级可以通过相应前级的输出来顺序地切换。例如，第一级可以响应于经由其时钟端子输入的信号而切换。第二级可以响应于经由其时钟端子输入的第一级的输出而切换，以及第n级可以响应于经由其时钟端子输入的第(n-1)级的输出而切换。通过第一级而输出的第一位信号MSB<0>可以在时钟CLK的上升沿处切换。通过第二级而输出的第二位信号MSB<1>可以在第一级的输出的下降沿处切换。结果，第一位信号至第n位信号的时段可以顺序地加倍。

如上所述，根据本发明的一个实施例，基于锁存器的DDR环形计数器310可以对脉冲时段进行计数，并将其计数结果按照十进制码输出作为混合型计数器300的计数结果的低比特位(例如，较低八位)。基于锁存器的DDR环形计数器310可以将其计数结果的最高有效位反馈给二进制计数器330的时钟端子，使得最高有效位可以用作用于操作二进制计数器330的时钟信号。结果，二进制计数器330可以对最高有效位进行计数，并将其计数结果输出作为混合型计数器300的计数结果的高比特位(例如，较高两比特位)。

下面是通过使用传统的二进制计数器和根据本发明的一个实施例的混合型计数器来对“62”计数的示例。

1.通过使用传统的10位二进制计数器对“62”进行计数：“0000111110”

2.通过使用根据本发明的一个实施例的混合型计数器(采用例如8级DDR环形计数器)来对“62”进行计数：

62＝8×7+6

即，当“62”除以8时，商是“7”，而余数是“6”。

余数“6”可以通过基于锁存器的DDR环形计数器310来计数，且可以以十进制形式“00100000”来输出。商“7”可以从基于锁存器的DDR环形计数器310的计数结果的最高有效位开始通过二进制计数器330计数，且以二进制形式“00000111”来输出。

如图4中所示，根据本发明的一个实施例的基于锁存器的DDR环形计数器310可以包括环型耦接的多个锁存器311-318。在多个锁存器311-318之中，锁存器311、313、315和317可以为正边沿触发锁存器，而锁存器312、314、316和318可以为负边沿触发锁存器。正边沿触发锁存器与负边沿触发锁存器可以交替布置。因此，当前锁存器级可以根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级。当前锁存器级可以接收下一锁存器级的输出以检查先前锁存器级的输出是否被移位至下一锁存器级。如果是，则当前锁存器级可以降低为低电平。结果，基于锁存器的DDR环形计数器310可以以双倍数据速率(DDR)来操作。

参见图4，基于锁存器的DDR环形计数器310可以包括环型耦接的第一锁存器311至第八锁存器318。第一锁存器311可以是具有时钟端子CLK和用于接收设置脉冲信号SET_PULSE的设置端子SET的正边沿触发锁存器。第三锁存器313、第五锁存器315和第七锁存器317可以为正边沿触发锁存器，其中的每个都具有时钟端子CLK和用于接收设置脉冲信号SET_PULSE的复位端子RESET。第二锁存器312、第四锁存器314、第六锁存器316和第八锁存器318可以为负边沿触发锁存器，其中的每个都具有反相时钟端子和用于接收设置脉冲信号SET_PULSE的复位端子RESET。

第一锁存器311可以经由其时钟端子从时钟控制器110接收计数器时钟CLK，经由其第一输入端子IN1接收第八锁存器318的正输出Q<7>，以及经由其第二输入端子IN2接收第二锁存器312的负输出QB。第二锁存器312可以经由其反相时钟端子接收计数器时钟CLK，经由其第一输入端子IN1接收第一锁存器311的正输出Q<0>，以及经由其第二输入端子IN2接收第三锁存器313的负输出QB。第三锁存器313可以经由其时钟端子接收计数器时钟CLK，经由其第一输入端子IN1接收第二锁存器312的正输出Q<1>，以及经由其第二输入端子IN2接收第四锁存器314的负输出QB。第四锁存器314可以经由其反相时钟端子接收计数器时钟CLK，经由其第一输入端子IN1接收第三锁存器313的正输出Q<2>，以及经由其第二输入端子IN2接收第五锁存器315的负输出QB。第五锁存器315可以经由其时钟端子接收计数器时钟CLK，经由其第一输入端子IN1接收第四锁存器314的正输出Q<3>，以及经由其第二输入端子IN2接收第六锁存器316的负输出QB。第六锁存器316可以经由其反相时钟端子接收计数器时钟CLK，经由其第一输入端子IN1接收第五锁存器315的正输出Q<4>，以及经由其第二输入端子IN2接收第七锁存器317的负输出QB。第七锁存器317可以经由其时钟端子接收计数器时钟CLK，经由其第一输入端子IN1接收第六锁存器316的正输出Q<5>，以及经由其第二输入端子IN2接收第八锁存器318的负输出QB。第八锁存器318可以经由其反相时钟端子接收计数器时钟CLK，经由其第一输入端子IN1接收第七锁存器317的正输出Q<6>，以及经由其第二输入端子IN2接收第一锁存器311的负输出QB。

基于锁存器的DDR环形计数器310中的级数可以根据与计数结果相对应的数字信号的位数而变化。虽然为了描述方便而在图4中示出了基于锁存器的DDR环形计数器310可以包括8个级，诸如第一锁存器311至第八锁存器318，但基于锁存器的DDR环形计数器310中的级数可以根据数字信号或十进制码(例如，Q<0>至Q<7>)的位数而变化。

如上所述，正边沿触发锁存器311、313、315和317与负边沿触发锁存器312、314、316和318可以交替地布置在基于锁存器的DDR环形计数器310中。此外，第一锁存器311可以具有设置端子，而其他锁存器(即，第二锁存器312至第八锁存器318)可以具有相应的复位输入端子。虽然在图4中示出了第一锁存器311可以从外部控制器(例如，时序发生器(未示出))接收设置脉冲信号SET_PULSE，且第二锁存器312至第八锁存器318可以接收设置脉冲信号SET_PULSE并将其内部地反相，但是第二锁存器312至第八锁存器318可以被实施为从外部控制器接收单独的复位脉冲信号。

在初始化或初始时序过程期间，第一锁存器311的输出可以被设置为高电平，而剩余的第二锁存器312至第八锁存器318的输出可以被设置为低电平。之后，如果从时钟发生器110接收到与比较器输出信号CDS_OUT同步的计数器时钟CLK，则每个锁存器可以接收其先前级的正输出Q，将来自先前级的高电平脉冲移位至下一级，以及在将脉冲移位至下一级通过下一级的负输出QB而实现时，将其自身的高电平输出改变为低电平。

同时，解码器320可以包括第一与门321至第八与门328。解码器320可以为适用于在解码器320需要输出二进制码数据而非十进制码数据时所使用的可选组件，从而可以根据接收解码器320的输出的数字模块的操作来选择性地采用。

第一与门321可以对第一锁存器311的输出与第二锁存器312的输出(它们可以是十进制码位)执行与运算，并将运算结果转换成二进制码位LSB<0>。第二与门322可以对第二锁存器312的输出与第三锁存器313的输出执行与运算，并将运算结果输出作为二进制码位LSB<1>。第三与门323可以对第三锁存器313的输出与第四锁存器314的输出执行与运算，并将运算结果输出作为二进制码位LSB<2>。第四与门324可以对第四锁存器314的输出与第五锁存器315的输出执行与运算，并将运算结果输出作为二进制码位LSB<3>。第五与门325可以对第五锁存器315的输出与第六锁存器316的输出执行与运算，并将运算结果输出作为二进制码位LSB<4>。第六与门326可以对第六锁存器316的输出与第七锁存器317的输出执行与运算，并将运算结果输出作为二进制码位LSB<5>。第七与门327可以对第七锁存器317的输出与第八锁存器318的输出执行与运算，并将运算结果输出作为二进制码位LSB<6>。第八与门328可以对第八锁存器318的输出与第一锁存器311的输出执行与运算，并将运算结果输出作为二进制码位LSB<7>。

图5是图3的混合型计数器以及图4的DDR环形计数器的时序图，且展示了在混合型计数器300可以包括由8个锁存器组成的DDR环形计数器310和由两个触发器组成的二进制计数器330的情况下，混合型计数器300的操作。

首先，可以输入设置脉冲信号SET_PULSE来初始化第一锁存器311至第八锁存器318。相应地，第一锁存器311的输出可以被设置为高电平，而剩余的第二锁存器312至第八锁存器318的输出可以被设置为低电平。

随后，第一锁存器311的正输出Q<0>可以由于反馈输入单元的操作、同步于计数器时钟信号CLK的下降沿而通过第二锁存器312的负输出QB<1>的低电平和计数器时钟信号CLK的低电平而从高电平改变为低电平，将参照图6A来描述反馈输入单元。第一锁存器311的输出可以维持低电平，直到第八锁存器318的正输出Q<7>和计数器时钟CLK通过将参照图6A来描述的输入单元的操作而达到高电平为止。

在此期间，第二锁存器312的正输出Q<1>可以通过第一锁存器311的正输出Q<0>和计数器时钟信号CLK二者的高电平而从低电平改变为高电平，以及可以通过第三锁存器313的负输出QB<2>和计数器时钟信号CLK二者的低电平而从高电平改变为低电平。此外，第二锁存器312可以维持正输出Q<1>，直到第一锁存器311的正输出Q<0>和计数器时钟CLK可以达到高电平为止。第三锁存器313至第八锁存器318的输出可以类似于上述的输出Q<0>和Q<1>。

图6A至图6C是根据本发明的一个实施例的锁存器的详细电路图。图6A图示了具有设置输入的正边沿触发锁存器。图6B图示了具有复位输入的正边沿触发锁存器及其时序图。图6C图示了具有复位输入的负边沿触发锁存器及其时序图。

用于具有设置输入的锁存器的初始化电压可以与用于具有复位输入的锁存器的初始化电压不同。例如，由于图4中的第一锁存器311的输出Q<0>可以从图5中所示的高电平开始，因此图6A中所示的其锁存单元63中的反相器的输入节点要被下拉至地电压电平。因此，初始输入至锁存器的设置端子的高电平的设置脉冲SET可以将锁存单元63中的反相器的输入节点下拉至地电压电平。

图4中的第二锁存器312至第八锁存器318的输出可以从图5中所示的低电平开始，以及他们的锁存单元63中的反相器的输入节点要被上拉至电源电压电平。因此，初始输入至图6B或图6C中所示的锁存单元63的复位端子的低电平的设置脉冲SET可以将锁存单元63中的反相器的输入节点上拉至电源电压电平。

如图6A至图6C中所示，根据本发明的一个实施例的锁存器可以包括：输入单元61，被配置为使用计数器时钟CLK和先前锁存器级的输出作为输入；反馈输入单元62，被配置为使用反相的计数器时钟CLK_N和下一锁存器级的负输出作为输入；以及锁存单元63，被配置为根据时钟状态来保持数据。

当先前锁存器级的输出和计数器时钟CLK(可选地，反相计数器时钟CLK_N)二者都处于高电平时，输入单元61可以被配置为使得当前锁存器级可以输出高电平。

当下一锁存器级的输出改变为高电平时，反馈输入单元62可以接收反相计数器时钟CLK_N和下一级的负输出以允许当前锁存器级的输出下降至低电平。由于反馈输入单元62可以通过使用PMOS输入级来实施，因此与NMOS输入级相反，当反相计数器时钟CLK_N(可选地，计数器时钟CLK)和下一级的负输出二者都被激活为低电平时，反馈输入单元62可以导通。

这里，锁存器可以被布置为使得在先前锁存器级与当前锁存器级之间以及当前锁存器级与下一锁存器级之间，时钟相位可以彼此相反。这种锁存器布置可以通过交替地布置正边沿触发锁存器和负边沿触发锁存器来完成。结果，相比于先前锁存器级，当前锁存器级的状态转变时序可以被移位半个移位时钟周期，从而启动双倍数据速率操作。

此外，锁存单元63的时钟相位可以被设置为与输入单元61的时钟相位相反，以防止某个间隔中锁存单元63的浮置状态，在所述某个间隔中，经由输入单元61中的第一输入端子IN1而输入的先前锁存器级的输出可以为低电平，而经由反馈输入单元62中的第二输入端子IN2而输入的下一锁存器级的输出可以为高电平。

参见图6B，在具有复位输入的正边沿触发锁存器中，当输入至输入单元61中的第一输入端子IN1的先前锁存器级的输出以及计数器时钟CLK二者都处于高电平时，锁存器的输出Q可以处于高电平。

此外，当输入至反馈输入单元62中的第二输入端子IN2的下一锁存器级的负输出可以处于低电平且反相计数器时钟CLK_N可以下降至低电平(即，计数器时钟CLK可以上升至高电平)时，锁存器的输出Q可以下降至低电平。

当计数器时钟CLK上升至高电平时，如果输入至第一输入端子IN1的先前锁存器级的输出处于高电平而输入至第二输入端子IN2的下一锁存器级的负输出处于低电平，则可以在锁存单元63的电源电压电平与地电压电平之间形成短路路径，使得锁存器的输出Q未知。然而，在正边沿触发锁存器和负边沿触发锁存器可以如上所述交替布置的结构中，高电平信号和低电平信号可以分别被同时输入至第一输入端子IN1和第二输入端子IN2是不可能的。

同时，在正边沿触发锁存器中计数器时钟CLK可以处于低电平时的间隔期间，当前锁存器级可以维持保持先前锁存器级的输出的状态。

参见图6C，在具有复位输入的负边沿触发锁存器中，当输入至第一输入端子IN1的先前锁存器级的输出可以处于高电平且反相计数器时钟CLK_N可以处于高电平(即，计数器时钟CLK可以下降至低电平)时，锁存器的输出Q可以处于高电平。

此外，当输入至第二输入端子IN2的下一锁存器级的负输出处于低电平且计数器时钟CLK可以下降至低电平时，锁存器的输出Q可以下降至低电平。

当计数器时钟CLK下降至低电平时，如果输入至第一输入端子IN1的先前锁存器级的输出处于高电平而输入至第二输入端子IN2的下一锁存器级的负输出处于低电平，则在电源电压电平与地电压电平之间可以形成短路路径，使得锁存器的输出Q未知。然而，在正边沿触发锁存器与负边沿触发锁存器可以如上所述交替布置的结构中，高电平信号和低电平信号可以分别被同时输入至第一输入端子IN1和第二输入端子IN2是不可能的。

同时，在负边沿触发锁存器中计数器时钟CLK可以处于高电平时的间隔期间，当前锁存器级可以维持保持先前锁存器级的输出的状态。

参见图7，根据本发明的一个实施例的CMOS图像传感器可以包括像素阵列710、驱动器/地址解码器720、控制器730、斜坡信号发生器740、比较器模块750和混合型计数器模块760。

像素阵列710可以包括被布置用来将入射光转换成电模拟信号的多个单位像素。驱动器/地址解码器720可以逐行地控制像素阵列710的操作。控制器730可以产生用于控制CMOS图像传感器的组件的操作时序的时钟和控制信号。通过控制器730产生的时钟和控制信号可以包括时钟CLK和初始化信号，例如，设置脉冲信号SET_PULSE。斜坡信号发生器740可以在控制器730的控制下产生要用作参考信号的斜坡信号，以输出给比较器模块750。

从像素阵列710读取的模拟像素信号可以通过包括比较器模块750和混合型计数器模块760的模数转换器而被转换成数字信号。可以逐列地检测和处理模拟像素信号。为了此操作，比较器模块750可以包括多个比较器751，所述多个比较器751中的每个可以为各个列而设置，且可以将模拟像素信号与参考信号(即，斜坡信号)进行比较。混合型计数器模块760可以包括多个混合型计数器761，所述多个混合型计数器761中的每个可以为各个列而设置。由于逐列设置的多个信号处理电路同时地并行处理与一行相对应的像素信号，因此CMOS传感器可以在带宽和噪声方面表现出提升的性能，且可以允许高速操作。

像素阵列710可以顺序地输出表示用于相关双采样(correlated doublesampling)的复位成分的第一模拟信号以及表示包括复位成分的图像信号成分的第二模拟信号。基于第一模拟信号和第二模拟信号，包括比较器模块750和混合型计数器模块760的模数转换器可以在数字域中执行相关双采样，即，数字双采样(DDS)。这里，可以采用DDS来消除列并行结构中的列之中的单斜坡ADC电路的偏差。

模数转换器可以对表示复位成分的第一模拟信号和表示图像信号成分的第二模拟信号进行计数。基于两个计数结果，可以产生与第一模拟信号和第二模拟信号之差相对应的数字信号。

虽然已经出于说明的目的而描述了各种实施例，但是对于本领域技术人员将明显的是，在不脱离所附权利要求中所限定的本发明的精神和/或范围的情况下，可以作出各种改变和修改。

Claims (13)

1.一种混合型计数器件，包括：

基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对信号进行计数，以及以十进制码来输出计数结果的低比特位；以及

二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出计数结果的高比特位，

其中，基于锁存器的双倍数据速率环形计数器包括：

环型布置的多个锁存器，

其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及

其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现则下降至低电平。

2.如权利要求1所述的混合型计数器件，还包括：

解码器，适用于接收十进制码的计数结果的低比特位，以及将十进制码转换成二进制码以输出二进制码的计数结果的低比特位。

3.如权利要求2所述的混合型计数器件，其中，解码器包括：

多个与门，所述多个与门中的每个适用于对来自基于锁存器的双倍数据速率环形计数器中的两个相邻锁存器的十进制码的正输出执行与运算，以将十进制码转换成二进制码，以及输出二进制码的计数结果的低比特位。

4.如权利要求1所述的混合型计数器件，其中，基于锁存器的双倍数据速率环形计数器还包括：

第一锁存器，具有设置输入端子，且适用于经由其时钟端子从时钟控制器接收计数器时钟，经由其第一输入端子接收第n锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；

第(n-1)锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收计数器时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及

第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收计数器时钟，经由其第一输入端子接收第(n-1)锁存器的正输出，以及经由其第二输入端子接收第一锁存器的负输出。

5.如权利要求1所述的混合型计数器件，其中，所述多个锁存器中的每个包括：

输入单元，适用于使用计数器时钟和先前锁存器级的输出；

反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及

锁存单元，适用于根据计数器时钟的状态来保持数据。

6.如权利要求5所述的混合型计数器件，其中，当下一锁存器级的输出变成高电平时，反馈输入单元根据计数器时钟来接收下一锁存器级的负输出，以及将当前锁存器级的输出变成低电平。

7.如权利要求5所述的混合型计数器件，其中，在基于锁存器的双倍数据速率环形计数器中，在先前锁存器级与当前级锁存器之间以及在当前级锁存器与下一级锁存器之间，计数器时钟的相位被布置为彼此相反。

8.一种模数转换器件，包括：

比较器，适用于将模拟信号与参考信号进行比较，以及产生比较器输出信号；以及

混合型计数器，适用于对比较器输出信号执行计数操作以产生与模拟信号相对应的数字信号，

其中，混合型计数器包括：

基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对模拟信号进行计数，以及输出十进制码的数字信号的低比特位；以及

二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出数字信号的高比特位，

其中，基于锁存器的双倍数据速率环形计数器包括：

环型布置的多个锁存器，

其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及

其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一级锁存器的数据移位，以及如果数据移位实现则下降至低电平。

9.如权利要求8所述的模数转换器件，其中，混合型计数器还包括：

解码器，适用于接收十进制码的数字信号的低比特位，以及将十进制码转换成二进制码以输出二进制码的数字信号的低比特位。

10.如权利要求8所述的模数转换器件，其中，所述多个锁存器中的每个包括：

输入单元，适用于使用计数器时钟和先前锁存器级的输出；

反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及

锁存单元，适用于根据计数器时钟的状态来保持数据。

11.一种CMOS图像传感器，包括：

像素阵列，适用于产生与入射光相对应的模拟信号；

模数转换器，适用于将模拟信号与参考信号进行比较，以及通过使用混合型计数器来产生与模拟信号相对应的数字信号；以及

控制器，适用于控制像素阵列和模数转换器，

其中，混合型计数器包括：

基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对模拟信号进行计数，以及输出十进制码的数字信号的低比特位；以及

二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出数字信号的高比特位，

其中，基于锁存器的双倍数据速率环形计数器包括：

环型布置的多个锁存器，

其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及

其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现则下降至低电平。

12.如权利要求11所述的CMOS图像传感器，其中，混合型计数器还包括：

解码器，适用于接收十进制码的数字信号的低比特位，以及将十进制码转换成二进制码以输出二进制码的数字信号的低比特位。

13.如权利要求11所述的CMOS图像传感器，其中，所述多个锁存器中的每个包括：

输入单元，适用于使用计数器时钟和先前锁存器级的输出；

反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及

锁存单元，适用于根据计数器时钟的状态来保持数据。