JP2013110683A - Ａｄ変換回路および撮像装置 - Google Patents

Abstract

【課題】エンコードエラーの発生を抑圧することができるAD変換回路および撮像装置を提供する。
【解決手段】VCO100aの出力信号CK0〜CK8のうち出力信号CK7が上位計数部101のカウントクロックとなる。演算部106は、出力信号CK7を基準として定義される出力信号CK0〜CK8の状態（状態0〜状態7）を検出するため、各出力信号の論理状態の変化位置を検出し、検出された変化位置に基づいて下位計数信号を生成する。演算部106がこの変化位置を検出する際の手順では、立下りエッジが略同時になる出力信号CK0と出力信号CK7の論理状態の比較は行われない。このため、エンコードエラーの発生を抑圧することができる。
【選択図】図１

Description

本発明は、AD変換回路、およびこのAD変換回路を備えた撮像装置に関する。

図25は、従来例に係るTDC型AD変換回路の構成の一部を抜粋して示している。以下では、TDC型AD変換回路を単にAD変換回路と呼称する。図25に示す回路は、VCO1100、ラッチ部1108、2進化部1106、およびカウント部1101で構成される。VCO1100は、9個の遅延ユニット（NAND回路NAND0〜NAND8）が接続された発振回路を有する。ラッチ部1108はVCO1100の出力信号CK0〜CK8（下位位相信号）を保持する。2進化部1106はラッチ部1108のデータ（VCO1100の出力信号CK0〜CK8の状態と等価）を2進化する。カウント部1101は、NAND回路NAND8の出力信号CK8をカウントクロックとしてカウント（計数）を行うカウンタ回路を有する。

VCO1100を構成するNAND回路NAND0の一方の入力端子にはスタートパルスStartPが入力され、他方の入力端子にはNAND回路NAND8の出力信号CK8が入力される。NAND回路NAND1〜NAND7の一方の入力端子には電源電圧VDDが入力され、他方の入力端子には前段のNAND回路の出力信号が入力される。AD変換回路の動作期間中、電源電圧VDDはハイレベルに設定される。NAND回路NAND8の一方の入力端子にはNAND回路NAND5の出力信号CK5が入力され、他方の入力端子には前段のNAND回路NAND7の出力信号CK7が入力される。NAND回路NAND5の出力信号CK5は、1段後のNAND回路NAND6に加えて、3段後のNAND回路NAND8に入力される。これにより、フィードフォワードループが形成され、所謂『非対称発振回路』が構成される。

次に、AD変換回路の動作について説明する。図26はスタートパルスStartPおよびVCO1100の出力信号CK0〜CK8の波形を示している。まず、スタートパルスStartPの論理状態がL（=Low）状態からH（=High）状態に変化することで、VCO1100が遷移動作を開始する。この遷移動作では、VCO1100を構成するそれぞれのNAND回路が出力する信号の論理状態が順に変化する。VCO1100が遷移動作を開始すると同時にカウント部1101がカウントを開始し、参照信号生成部（図示せず）がランプ波（参照信号）の生成を開始する。参照信号生成部が生成するランプ波は、時間の経過とともにレベルが一方向に変化（増加または減少）する信号である。

AD変換の対象となるアナログ信号と、VCO1100およびカウント部1101の動作と略同期して変化するランプ波とが比較部（図示せず）に入力される。これと並行して、VCO1100の出力信号CK0〜CK8はラッチ部1108に入力され、VCO1100の出力信号CK8はカウント部1101に入力される。比較部に入力される2つの入力信号の大小関係が入れ替わると、比較部の出力信号COが反転する。この時点で、ラッチ部1108はVCO1100の出力信号CK0〜CK8の論理状態を保持（ラッチ）し、カウント部1101はカウント値（計数値）を保持する。

比較部に入力されるランプ波とVCO1100の出力信号CK0〜CK8は略同期して動作しているので、AD変換の対象となるアナログ信号に対応したデジタルデータがラッチ部1108およびカウント部1101に保持される。その後、2進化部1106において、ラッチ部1108が保持している論理状態に基づくデータが2進化され、その2進化されたデータ（下位データ）と、カウント部1101が保持しているカウント値に基づくデータ（上位データ）とで構成されるデジタルデータがAD変換結果として出力される。

ラッチ部1108にラッチされた下位位相信号（VCO1100の出力信号CK0〜CK8と等価）の状態（VCO1100の出力信号CK0〜CK8のそれぞれの状態の組合せ）は、例えば状態0〜状態7の全8状態となる。この8状態におけるVCO1100の出力信号CK0〜CK8をエンコードすることで2進化が行われる。例えば、カウント部1101がVCO1100の出力信号CK8の立上りエッジでカウントを行う場合、カウント部1101が1カウントを行う期間（出力信号CK8の立上りエッジから次の立上りエッジまでの期間）を8等分した各期間における出力信号CK0〜CK8の論理状態の組合せが状態0〜状態7となる。

次に、上記従来例に係るAD変換回路をカラムADC型固体撮像装置（例えば、特許文献1参照）に適用する場合を考えてみる。画素の列に対応したカラム部の外部にはVCO1100が配置され、カラム部の内部には比較部、ラッチ部1108、2進化部1106、およびカウント部1101が配置される。画素から出力された画素信号が、AD変換の対象となるアナログ信号として比較部に入力される。比較部の出力信号COが反転した時点で、VCO1100の出力信号CK0〜CK8である下位位相信号はラッチ部1108にラッチされる。ラッチ部1108にラッチされた下位位相信号は、2進化部1106で2進化された後、カウント部1101のカウント値とともに、AD変換結果であるデジタルデータとして出力される。

特開2011−23887号公報

しかしながら、上述した従来のAD変換回路およびそれを用いた撮像装置には以下に示す課題がある。カラム部に配置されたラッチ部1108の下位位相信号の2進化は、フラッシュ型AD変換回路に用いられる、所謂、サーモメータコード（サーモコード、論理状態の変化位置）を検出する処理を時系列に実施する方法が好適である。しかし、非対称発振回路を用いたAD変換回路において、この方法で下位位相信号の2進化を行う場合、AD変換回路の構成に起因するエンコードエラーが発生する可能性がある。

以下、サーモメータコードを検出する処理の内容およびエンコードエラーについて説明する。図27は、図25の回路を含むAD変換回路における2進化手順を説明するためのタイミングチャートである。カウント部1101がVCO1100の出力信号CK8の立上りエッジでカウントを行う例を用いて説明する。

図27では、図26に示したVCO1100の出力信号が、所定の時間間隔で順に立ち上がる（L状態からH状態に変化する）信号群となるように並べられている。具体的には、出力信号CK1，CK3，CK5，CK7，CK0，CK2，CK4，CK6の順番で各出力信号が並べられている。図27に示すように、出力信号CK1がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK3がL状態からH状態に変化する。出力信号CK3がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK5がL状態からH状態に変化する。以降、同様に、出力信号CK7，CK0，CK2，CK4，CK6が順次L状態からH状態に変化する。

下位位相信号の2進化は、例えば出力信号CK8以外の出力信号を用いて行われる。具体的には、以下の<手順(1)>から<手順(7)>を時系列で実施することにより2進化が行われる。それぞれの手順では、ラッチ部1108にラッチされた出力信号CK1，CK3，CK5，CK7，CK0，CK2，CK4，CK6をこの順に並べた信号群（信号列）において論理状態がH状態からL状態に変化している位置、即ちサーモメータコードが検出され、検出されたサーモメータコードに応じて状態が判定される。この論理状態がH状態からL状態に変化しているというのは、上記の信号群を構成する各出力信号を順番に見たときに前側の出力信号がH状態であり後側の出力信号がL状態であることを指す。

例えば状態7の場合、出力信号CK1，CK3，CK5，CK7，CK0，CK2，CK4，CK6のそれぞれの論理状態をこの順に見ていくと、出力信号CK4と出力信号CK6との間で論理状態がH状態からL状態に変化している。他の状態0〜6についても、各状態に応じた2つの出力信号の間で論理状態がH状態からL状態に変化している。つまり、図27のように並べた出力信号の論理状態が変化している位置を検出することにより状態を判定することが可能となる。

以下、各手順について説明する。
<手順(1)>・・・『状態7』であるか否かの判定
出力信号CK6と出力信号CK4の論理状態が比較され、ここにサーモメータコードがあれば、『状態7』と判定される。
<手順(2)>・・・『状態6』であるかを判定
出力信号CK4と出力信号CK2の論理状態が比較され、ここにサーモメータコードがあれば、『状態6』と判定される。
<手順(3)>・・・『状態5』であるかを判定
出力信号CK2と出力信号CK0の論理状態が比較され、ここにサーモメータコードがあれば、『状態5』と判定される。
<手順(4)>・・・『状態4』であるかを判定
出力信号CK0と出力信号CK7の論理状態が比較され、ここにサーモメータコードがあれば、『状態4』と判定される。
<手順(5)>・・・『状態3』であるかを判定
出力信号CK7と出力信号CK5の論理状態が比較され、ここにサーモメータコードがあれば、『状態3』と判定される。
<手順(6)>・・・『状態2』であるかを判定
出力信号CK5と出力信号CK3の論理状態が比較され、ここにサーモメータコードがあれば、『状態2』と判定される。
<手順(7)>・・・『状態1』であるかを判定
出力信号CK3と出力信号CK1の論理状態が比較され、ここにサーモメータコードがあれば、『状態1』と判定される。

尚、<手順(1)>から<手順(7)>で、『状態７』〜『状態1』の何れでもないと判定された場合、その状態は『状態0』であるので、『状態0』であるか否かの判定は特に必要ない。

しかし、非対称発振回路（VCO1100）の出力信号CK0〜CK8のうち出力信号CK0と出力信号CK7の立下りエッジが略同時になるタイミングがある。例えば、出力信号CK0〜CK8の論理状態が、『状態0』に相当する状態であっても、出力信号CK0が若干進相していた場合、あるいは出力信号CK7が若干遅相していた場合、ラッチ部1108が出力信号CK0〜CK8をラッチしたタイミングによっては、出力信号CK0の論理状態がL状態かつ出力信号CK7の論理状態がH状態となっていることがある。出力信号CK0の論理状態がL状態かつ出力信号CK7の論理状態がH状態となっている場合、上記の<手順(1)>から<手順(7)>が実施されると、<手順(4)>の段階でサーモメータコードが検出され、状態が『状態4』であると誤判定されるエンコードエラーが発生する。

次に、エンコードエラーの別の例について説明する。以下では、カウント部1101がVCO1100の出力信号CK8の立下りエッジでカウントを行う例を用いて説明する。図28はスタートパルスStartPおよびVCO1100の出力信号CK0〜CK8の波形を示している。カウント部1101がVCO1100の出力信号CK8の立下りエッジでカウントを行う場合、図28に示すようにカウント部1101が1カウントを行う期間（出力信号CK8の立下りエッジから次の立下りエッジまでの期間）を8等分した各期間における出力信号CK0〜CK8の論理状態の組合せが状態0〜状態7となる。

図29は、図25の回路を含むAD変換回路における2進化手順を説明するためのタイミングチャートである。図29では、図28に示したVCO1100の出力信号が、所定の時間間隔で順に立ち下がる（H状態からL状態に変化する）信号群となるように並べられている。具体的には、出力信号CK1，CK3，CK5，CK0，CK2，CK4，CK6，CK8の順番で各出力信号が並べられている。図29に示すように、出力信号CK1がH状態からL状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK3がH状態からL状態に変化する。出力信号CK3がH状態からL状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK5がH状態からL状態に変化する。以降、同様に、出力信号CK0，CK2，CK4，CK6，CK8が順次H状態からL状態に変化する。

下位位相信号の2進化は、例えば出力信号CK7以外の出力信号を用いて行われる。具体的には、以下の<手順(1)>から<手順(7)>を時系列で実施することにより2進化が行われる。それぞれの手順では、ラッチ部1108にラッチされた出力信号CK1，CK3，CK5，CK0，CK2，CK4，CK6，CK8をこの順に並べた信号群（信号列）において論理状態がL状態からH状態に変化している位置、即ちサーモメータコードが検出され、検出されたサーモメータコードに応じて状態が判定される。この論理状態がL状態からH状態に変化しているというのは、上記の信号群を構成する各出力信号を順番に見たときに前側の出力信号がL状態であり後側の出力信号がH状態であることを指す。

例えば状態7の場合、出力信号CK1，CK3，CK5，CK0，CK2，CK4，CK6，CK8のそれぞれの論理状態をこの順に見ていくと、出力信号CK6と出力信号CK8との間で論理状態がL状態からH状態に変化している。他の状態0〜6についても、各状態に応じた2つの出力信号の間で論理状態がL状態からH状態に変化している。つまり、図29のように並べた出力信号の論理状態が変化している位置を検出することにより状態を判定することが可能となる。

以下、各手順について説明する。
<手順(1)>・・・『状態7』であるか否かの判定
出力信号CK8と出力信号CK6の論理状態が比較され、ここにサーモメータコードがあれば、『状態7』と判定される。
<手順(2)>・・・『状態6』であるかを判定
出力信号CK6と出力信号CK4の論理状態が比較され、ここにサーモメータコードがあれば、『状態6』と判定される。
<手順(3)>・・・『状態5』であるかを判定
出力信号CK4と出力信号CK2の論理状態が比較され、ここにサーモメータコードがあれば、『状態5』と判定される。
<手順(4)>・・・『状態4』であるかを判定
出力信号CK2と出力信号CK0の論理状態が比較され、ここにサーモメータコードがあれば、『状態4』と判定される。
<手順(5)>・・・『状態3』であるかを判定
出力信号CK0と出力信号CK5の論理状態が比較され、ここにサーモメータコードがあれば、『状態3』と判定される。
<手順(6)>・・・『状態2』であるかを判定
出力信号CK5と出力信号CK3の論理状態が比較され、ここにサーモメータコードがあれば、『状態2』と判定される。
<手順(7)>・・・『状態1』であるかを判定
出力信号CK3と出力信号CK1の論理状態が比較され、ここにサーモメータコードがあれば、『状態1』と判定される。

尚、<手順(1)>から<手順(7)>で、『状態７』〜『状態1』の何れでもないと判定された場合、その状態は『状態0』であるので、『状態0』であるか否かの判定は特に必要ない。

しかし、非対称発振回路（VCO1100）の出力信号CK0〜CK8のうち出力信号CK8と出力信号CK6の立下りエッジが略同時になるタイミングがある。例えば、出力信号CK0〜CK8の論理状態が、『状態3』に相当する状態であっても、出力信号CK8が若干進相していた場合、あるいは出力信号CK6が若干遅相していた場合、ラッチ部1108が出力信号CK0〜CK8をラッチしたタイミングによっては、出力信号CK6の論理状態がL状態かつ出力信号CK8の論理状態がH状態となっていることがある。出力信号CK6の論理状態がL状態かつ出力信号CK8の論理状態がH状態となっている場合、上記の<手順(1)>から<手順(7)>が実施されると、<手順(1)>の段階でサーモメータコードが検出され、状態が『状態7』であると誤判定されるエンコードエラーが発生する。

従来例に係るAD変換回路では、上記のようにエンコードエラーが発生する可能性が大きい。このため、AD変換精度が低下し、結果的に撮像装置の画質が劣化してしまう可能性があった。

本発明は、上述した課題に鑑みてなされたものであって、エンコードエラーの発生を抑圧することができるAD変換回路および撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、n個（nは3以上の奇数）の遅延ユニットで構成され、前記n個の遅延ユニットのそれぞれを信号が伝送する第1の経路と、前記n個の遅延ユニットの一部を迂回して信号が伝送する第2の経路とを含む発振回路を有し、複数の前記遅延ユニットから出力される複数の信号からなる下位位相信号を出力するクロック生成部と、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部と、前記第2の経路の両端に位置する2つの遅延ユニットの間に配置され、かつ、前記第1の経路上に配置される遅延ユニットの何れかから出力される信号をカウントクロックとしてカウントを行って上位計数値を取得する第1のカウンタ回路で構成される上位計数部と、前記第1のカウンタ回路のカウントクロックを基準として定義される前記下位位相信号の状態を検出するため、前記ラッチ部にラッチされた前記下位位相信号を構成する複数の信号からなる信号群における論理状態の変化位置を検出し、検出された前記変化位置に基づいて下位計数信号を生成する演算部と、前記下位計数信号をカウントクロックとしてカウントを行って下位計数値を取得する第2のカウンタ回路で構成される下位計数部と、を備え、前記アナログ信号に応じたデジタルデータを出力するAD変換回路である。

また、本発明のAD変換回路において、前記演算部は、前記第1のカウンタ回路がカウントクロックの立上りと立下りのどちらを基準にカウントを行うのかに応じて、前記比較処理の間に前記クロック生成部から出力される前記下位位相信号を構成する複数の信号を、所定の時間間隔で順に立ち上がる、または、所定の時間間隔で順に立ち下がる信号群となるように並べたときの当該信号群の順番と同じ順番になるように、前記ラッチ部にラッチされた前記下位位相信号を構成する複数の信号を並べた後の信号群における論理状態の変化位置を検出する。

また、本発明のAD変換回路において、前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、前記下位計数部は、前記第1の下位計数信号をカウントクロックとしてカウントを行うと共に第1の上位用カウントクロックを出力して第1の下位計数値を取得し、前記第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行うと共に第2の上位用カウントクロックを出力して第2の下位計数値を取得し、前記上位計数部は、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第1の上位用カウントクロックに基づいてカウントを行って第1の上位計数値を取得し、前記第1の上位計数値を構成する各ビットの値を反転した後、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第2の上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得することで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する。

また、本発明のAD変換回路において、前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、前記下位計数部は、前記第1の下位計数信号をカウントクロックとしてカウントを行って第1の下位計数値を取得し、前記第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行って第2の下位計数値を取得し、前記第2の下位計数値のフラグ用ビットに基づく上位用カウントクロックを出力し、前記上位計数部は、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行って第1の上位計数値を取得し、前記第1の上位計数値を構成する各ビットの値を反転した後、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得することで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する。

また、本発明のAD変換回路において、前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、前記下位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記第1の下位計数信号をカウントクロックとしてカウントを行うと共に第1の上位用カウントクロックを出力して第1の下位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記第2の下位計数信号をカウントクロックとしてカウントを行うと共に第2の上位用カウントクロックを出力して第2の下位計数値を取得し、前記上位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第1の上位用カウントクロックに基づいてカウントを行って第1の上位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第2の上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得することで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する。

また、本発明のAD変換回路において、前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、前記下位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記第1の下位計数信号をカウントクロックとしてカウントを行って第1の下位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記第2の下位計数信号をカウントクロックとしてカウントを行って第2の下位計数値を取得し、前記第2の下位計数値のフラグ用ビットに基づく上位用カウントクロックを出力し、前記上位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行って第1の上位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得することで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する。

また、本発明は、光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、前記画素信号に応じたアナログ信号が入力されるAD変換回路と、を有する撮像装置である。

また、本発明は、光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、リセットレベルに基づく第1の画素信号に応じた第1のアナログ信号と、前記光電変換素子に入射された電磁波の大きさに基づく第2の画素信号に応じた第2のアナログ信号とが入力されるAD変換回路と、を有する撮像装置である。

本発明では、第2の経路の両端に位置する2つの遅延ユニットの間に配置され、かつ、第1の経路上に配置される遅延ユニットの何れかから出力される下位位相信号に基づくクロック信号をカウントクロックとして上位計数部の第1のカウンタ回路がカウントを行う。また、演算部は、第1のカウンタ回路のカウントクロックを基準として定義される下位位相信号の状態を検出するため、ラッチ部にラッチされた下位位相信号を構成する複数の信号からなる信号群における論理状態の変化位置を検出し、検出された変化位置に基づいて下位計数信号を生成する。これにより、エンコードエラーの発生を抑圧することができる。

本発明の第1の実施形態に係るAD変換回路の一部の構成を示すブロック図である。 本発明の第1の実施形態に係るAD変換回路が有するVCOの構成を示す回路図である。 本発明の第1の実施形態に係るAD変換回路の動作を示すタイミングチャートである。 本発明の第1の実施形態に係るAD変換回路における2進化手順を説明するためのタイミングチャートである。 本発明の第1の実施形態に係るラッチ部および演算部の構成を示す回路図である。 本発明の第1の実施形態における下位計数信号生成時の動作を示すタイミングチャートである。 本発明の第2の実施形態に係るAD変換回路の一部の構成を示すブロック図である。 本発明の第2の実施形態に係るAD変換回路の動作を示すタイミングチャートである。 本発明の第2の実施形態に係るAD変換回路における2進化手順を説明するためのタイミングチャートである。 本発明の第3の実施形態に係るAD変換回路の一部の構成を示すブロック図である。 本発明の第3の実施形態に係るAD変換回路の動作を示すタイミングチャートである。 本発明の第3の実施形態に係るAD変換回路における2進化手順を説明するためのタイミングチャートである。 本発明の第4の実施形態に係るAD変換回路の一部の構成を示すブロック図である。 本発明の第4の実施形態に係るAD変換回路の動作を示すタイミングチャートである。 本発明の第4の実施形態に係るAD変換回路における2進化手順を説明するためのタイミングチャートである。 本発明の第5の実施形態に係る撮像装置の構成を示すブロック図である。 本発明の第5の実施形態に係る列AD変換部の一部の構成を示すブロック図である。 本発明の第5の実施形態における減算時の動作を示すタイミングチャートである。 本発明の第5の実施形態における減算時の動作を示すタイミングチャートである。 本発明の第5の実施形態におけるバイナリカウンタ回路の構成を示す回路図である。 本発明の第5の実施形態におけるバイナリカウンタ回路の動作を示すタイミングチャートである。 本発明の第6の実施形態に係る列AD変換部の一部の構成を示すブロック図である。 本発明の第6の実施形態における減算時の動作を示すタイミングチャートである。 本発明の第6の実施形態における減算時の動作を示すタイミングチャートである。 従来のAD変換回路の一部構成を示すブロック図である。 従来のAD変換回路の動作を示すタイミングチャートである。 従来のAD変換回路における2進化手順を説明するためのタイミングチャートである。 従来のAD変換回路の動作を示すタイミングチャートである。 従来のAD変換回路における2進化手順を説明するためのタイミングチャートである。

以下、図面を参照し、本発明の実施形態を説明する。

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図１は、本実施形態に係るAD変換回路の構成の一部を抜粋して示している。図1に示す回路は、VCO100a（クロック生成部）、ラッチ部108、演算部106、下位計数部103、および上位計数部101で構成される。VCO100aは、9個の遅延ユニット（NAND回路NAND0〜NAND8）が接続された発振回路を有する。ラッチ部108はVCO100aの出力信号CK0〜CK8（下位位相信号）を保持する。演算部106は、ラッチ部108のデータ（VCO100aの出力信号CK0〜CK8の状態と等価）に基づいてサーモメータコード（サーモコード、論理状態の変化位置）を検出し、検出したサーモメータコードに基づくカウントクロックである下位計数信号を生成する。下位計数部103は、演算部106からの下位計数信号をカウントクロックとしてカウント（計数）を行うカウンタ回路を有する。上位計数部101は、NAND回路NAND7の出力信号CK7をカウントクロックとしてカウント（計数）を行うカウンタ回路を有する。尚、上位計数部101は出力信号CK7の立上りエッジでカウントを行う。

図1のVCO100a、ラッチ部108、演算部106、下位計数部103、上位計数部101と、図示していないランプ部（例えば、図16に示すランプ部19に対応）と比較部（例えば、図16に示す比較部109に対応）とで構成される部分が本発明のAD変換回路の一例である。尚、図1ではラッチ部108にVCO100aの出力信号CK0〜CK8が入力されているが、後述するように演算部106は出力信号CK8以外の出力信号を用いてサーモメータコードの検出を行うため、ラッチ部108に出力信号CK8が入力されなくてもよい。

VCO100aを構成するNAND回路NAND0の一方の入力端子にはスタートパルスStartPが入力され、他方の入力端子にはNAND回路NAND8の出力信号CK8が入力される。NAND回路NAND1〜NAND7の一方の入力端子には電源電圧VDDが入力され、他方の入力端子には前段のNAND回路の出力信号が入力される。AD変換回路の動作期間中、電源電圧VDDはハイレベルに設定される。NAND回路NAND8の一方の入力端子にはNAND回路NAND5の出力信号CK5が入力され、他方の入力端子には前段のNAND回路NAND7の出力信号CK7が入力される。NAND回路NAND5の出力信号CK5は、1段後のNAND回路NAND6に加えて、3段後のNAND回路NAND8に入力される。

NAND回路NAND0に入力されたスタートパルスStartPに基づく信号は2種類の経路で伝送し、NAND回路NAND0〜NAND8を通過する。図2は、信号が伝送する経路を示している。経路R1は、各NAND回路の他方の入力端子とその前段のNAND回路の出力端子とを接続する信号線を信号が伝送する経路である。経路R2は、NAND回路NAND5から出力された信号が、NAND回路NAND5の出力端子とNAND回路NAND8の入力端子とを接続する信号線を伝送する経路（迂回経路）である。経路R2を伝送する信号は、経路R1上のNAND回路NAND6，NAND7を経由せず、これらのNAND回路NAND6，NAND7を迂回してNAND回路NAND8に到達する。

経路R1上のNAND回路のうち、経路R2の両端に位置するNAND回路NAND5，NAND8の間に配置されたNAND回路の何れかの出力信号が上位計数部101のカウントクロックとなる。このNAND回路NAND5，NAND8の間に配置されたNAND回路とは、NAND回路NAND5から出力された信号が経路R1をNAND回路NAND8に入力されるまでに経由する経路R1上のNAND回路（本実施形態ではNAND回路NAND6，NAND7）を指す。本実施形態では、NAND回路NAND7の出力信号CK7が上位計数部101のカウントクロックである。上記の構成により、フィードフォワードループが形成され、所謂『非対称発振回路』が構成される。

次に、AD変換回路の動作について説明する。図3はスタートパルスStartPおよびVCO100aの出力信号CK0〜CK8の波形を示している。まず、スタートパルスStartPの論理状態がL（=Low）状態からH（=High）状態に変化することで、VCO100aが遷移動作を開始する。この遷移動作では、VCO100aを構成するそれぞれのNAND回路が出力する信号の論理状態が順に変化する。VCO100aが遷移動作を開始すると同時に上位計数部101がカウントを開始し、参照信号生成部（図示せず）がランプ波（参照信号）の生成を開始する。参照信号生成部が生成するランプ波は、時間の経過とともにレベルが一方向に変化（増加または減少）する信号である。

AD変換の対象となるアナログ信号と、VCO100aおよび上位計数部101の動作と略同期して変化するランプ波とが比較部（図示せず）に入力される。これと並行して、VCO100aの出力信号CK0〜CK8はラッチ部108に入力され、VCO100aの出力信号CK7は上位計数部101に入力される。比較部に入力される2つの入力信号の大小関係が入れ替わると、比較部の出力信号COが反転する。この時点で、ラッチ部108はVCO100aの出力信号CK0〜CK8の論理状態を保持（ラッチ）し、上位計数部101はカウント値（計数値）を保持する。

比較部に入力されるランプ波とVCO100aの出力信号CK0〜CK8は略同期して動作しているので、AD変換の対象となるアナログ信号に対応したデジタルデータがラッチ部108および上位計数部101に保持される。その後、演算部106は、ラッチ部108が保持している論理状態に基づくデータのサーモメータコードを検出し、検出したサーモメータコードに基づく下位計数信号を生成する。尚、ラッチ部108および演算部106の構成および動作の詳細については後述する。下位計数部103は、演算部106が生成した下位計数信号をカウントクロックとしてカウントを行うことで2進化を行う。下位計数部103によって2進化されたデータ（下位データ）と、上位計数部101が保持しているカウント値に基づくデータ（上位データ）とで構成されるデジタルデータがAD変換結果として出力される。

ラッチ部108にラッチされた下位位相信号（VCO100aの出力信号CK0〜CK8と等価）の状態（VCO100aの出力信号CK0〜CK8のそれぞれの状態の組合せ）は、例えば状態0〜状態7の全8状態となる。この8状態におけるVCO100aの出力信号CK0〜CK8をエンコードすることで2進化が行われる。上位計数部101がVCO100aの出力信号CK7の立上りエッジでカウントを行う場合、上位計数部101が1カウントを行う期間（出力信号CK7の立上りエッジから次の立上りエッジまでの期間）を8等分した各期間における出力信号CK0〜CK8の論理状態の組合せが状態0〜状態7となる。

以下、演算部106がサーモメータコードを検出する処理の内容について説明する。図4は、図1の回路を含むAD変換回路における2進化手順を説明するためのタイミングチャートである。

図4では、図3に示したVCO100aの出力信号が、所定の時間間隔で順に立ち上がる（L状態からH状態に変化する）信号群となるように並べられている。具体的には、出力信号CK0，CK2，CK4，CK6，CK1，CK3，CK5，CK7の順番で各出力信号が並べられている。図4に示すように、出力信号CK0がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK2がL状態からH状態に変化する。出力信号CK2がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK4がL状態からH状態に変化する。以降、同様に、出力信号CK6，CK1，CK3，CK5，CK7が順次L状態からH状態に変化する。

下位位相信号の2進化は、例えば出力信号CK8以外の出力信号を用いて行われる。具体的には、以下の<手順(1)>から<手順(7)>を時系列で実施することにより2進化が行われる。それぞれの手順では、ラッチ部108にラッチされた出力信号CK0，CK2，CK4，CK6，CK1，CK3，CK5，CK7をこの順に並べた信号群（信号列）において論理状態がH状態からL状態に変化している位置、即ちサーモメータコードが検出され、検出されたサーモメータコードに応じて状態が判定される。この論理状態がH状態からL状態に変化しているというのは、上記の信号群を構成する各出力信号を順番に見たときに前側の出力信号がH状態であり後側の出力信号がL状態であることを指す。

例えば状態7の場合、出力信号CK0，CK2，CK4，CK6，CK1，CK3，CK5，CK7のそれぞれの論理状態をこの順に見ていくと、出力信号CK5と出力信号CK7との間で論理状態がH状態からL状態に変化している。他の状態0〜6についても、各状態に応じた2つの出力信号の間で論理状態がH状態からL状態に変化している。つまり、図4のように並べた出力信号の論理状態が変化している位置を検出することにより状態を判定することが可能となる。

以下、各手順について説明する。
<手順(1)>・・・『状態7』であるか否かの判定
出力信号CK7と出力信号CK5の論理状態が比較され、ここにサーモメータコードがあれば、『状態7』と判定される。
<手順(2)>・・・『状態6』であるかを判定
出力信号CK5と出力信号CK3の論理状態が比較され、ここにサーモメータコードがあれば、『状態6』と判定される。
<手順(3)>・・・『状態5』であるかを判定
出力信号CK3と出力信号CK1の論理状態が比較され、ここにサーモメータコードがあれば、『状態5』と判定される。
<手順(4)>・・・『状態4』であるかを判定
出力信号CK1と出力信号CK6の論理状態が比較され、ここにサーモメータコードがあれば、『状態4』と判定される。
<手順(5)>・・・『状態3』であるかを判定
出力信号CK6と出力信号CK4の論理状態が比較され、ここにサーモメータコードがあれば、『状態3』と判定される。
<手順(6)>・・・『状態2』であるかを判定
出力信号CK4と出力信号CK2の論理状態が比較され、ここにサーモメータコードがあれば、『状態2』と判定される。
<手順(7)>・・・『状態1』であるかを判定
出力信号CK2と出力信号CK0の論理状態が比較され、ここにサーモメータコードがあれば、『状態1』と判定される。

尚、<手順(1)>から<手順(7)>で、『状態７』〜『状態1』の何れでもないと判定された場合、その状態は『状態0』であるので、『状態0』であるか否かの判定は特に必要ない。

本実施形態では、VCO100aの出力信号CK0〜CK8のうち出力信号CK7が上位計数部101のカウントクロックとなる。また、演算部106は、出力信号CK7を基準として定義される出力信号CK0〜CK8の状態（状態0〜状態7）を検出するため、各出力信号の論理状態の変化位置を検出し、検出された変化位置に基づいて下位計数信号を生成する。演算部106がこの変化位置を検出する際の手順では、立下りエッジが略同時になる出力信号CK0と出力信号CK7の論理状態の比較は行われない。このため、エンコードエラーの発生を抑圧することができる。

次に、ラッチ部108および演算部106の詳細について説明する。図5は、ラッチ部108および演算部106の詳細構成の一例を示している。

ラッチ部108は、比較部からの出力信号COが反転した時点でのVCO100aの出力信号CK0〜CK7の論理状態をラッチするラッチ回路D_0〜D_7で構成される。ラッチ回路D_0〜D_7にラッチされた出力信号CK0〜CK7が下位位相信号を構成する。尚、上述したように演算部106は出力信号CK8以外の出力信号を用いてサーモメータコードの検出を行うため、図5では出力信号CK8をラッチするラッチ回路D_8は設けられていない。他の実施形態におけるラッチ部108では、演算部106がサーモメータコードの検出に用いる出力信号に応じて、ラッチ回路D_0〜D_8の中から必要なラッチ回路が設けられていればよい。制御信号SW0_1〜SW７_1および制御信号SW0_2〜SW７_2は、ラッチ回路D_0〜D_7にラッチされた出力信号CK0〜CK7から所望の出力信号を演算部106に出力するためのスイッチを制御する信号である。

演算部106は、AND回路AND0，AND1，AND2およびRSラッチRS1で構成される。AND回路AND0には、ラッチ回路D_0〜D_7の何れかの出力信号と、ラッチ回路D_0〜D_7の他の何れかの出力信号を反転した信号とが入力される。AND回路AND0は、入力された2つの信号のAND演算を行う。AND回路AND 1には、AND回路AND0の出力信号と制御信号LATSETが入力される。AND回路AND1は、入力された2つの信号のAND演算を行う。

RSラッチRS1にはAND回路AND1の出力信号と制御信号RSLRSTが入力される。RSラッチRS1は、制御信号RSLRSTによってリセットされた後、AND回路AND1の出力信号がL状態からH状態に変化するときに出力信号QがL状態からH状態に変化し、その後、制御信号RSLRSTによってリセットされるまで、AND回路AND1の出力信号の状態にかかわらず出力信号QをH状態に保つ。AND回路AND2には、RSラッチRS1の出力信号と計数信号LATCNTが入力される。AND回路AND2は、入力された2つの信号のAND演算を行う。AND回路AND2は、AND演算の結果を下位計数信号CNTとして下位計数部103に出力する。

次に、演算部106の動作について説明する。図6は、下位計数信号を生成する動作に係る各信号の波形を示している。尚、図6において、CLRSTは下位計数部103のカウント値をリセットする制御信号を示し、QはRSラッチRS1の出力信号を示す。VCO100aの出力信号CK0，CK2，CK4，CK6，CK1，CK3，CK5，CK7の状態は図4の状態0〜状態7の何れかとなる。

以下では、第1の下位位相信号から第1の下位計数信号を生成し、第2の下位位相信号から第2の下位計数信号を生成する具体例を説明する。第5〜第8の実施形態で説明するように2つのアナログ信号の減算を行う場合には、図6に示すように第1の下位計数信号と第2の下位計数信号が生成される。ここで、第1の下位位相信号に相当する状態は状態7とし、第2の下位位相信号に相当する状態は状態3とする。本例の場合、第1の下位位相信号から第1の下位計数信号は7パルス生成され、第2の下位位相信号から第2の下位計数信号は3パルス生成される。

まず、動作の概略を説明する。制御信号SW0_1〜SW７_1および制御信号SW0_2〜SW７_2により、VCO100aの出力信号CK0〜CK7が保持されているラッチ回路D_0〜D_7の中から選択されたラッチ回路の出力信号Qが演算部106に入力され、入力された出力信号Qに基づいてサーモメータコード（本例の場合、H状態からL状態へ変化するエッジ位置）が検出される。ラッチ回路D_*(*は、0〜7の何れか)の出力信号Qと、その出力信号Qを反転した信号とのAND演算の結果がH状態となった場合、そのH状態と制御信号LATSETとのAND演算の結果がRSラッチRS1に入力されることでサーモメータコードが検出される。また、RSラッチRS1の出力信号Qと計数信号LATCNTのAND演算の結果として下位計数信号CNTのパルスが生成される。

以下では、前述した<手順(1)>〜<手順(7)>に対応する詳細な動作を説明する。所定の条件を満足する第1のタイミングで比較部の出力信号COが変化することにより、VCO100aの出力信号CK0〜CK7の論理状態がラッチ部108に保持される。この時点でラッチ回路D_0〜D_7に保持されている論理状態が第1の下位位相信号に対応する。

続いて、第1の下位位相信号（状態7）に基づく下位計数信号の生成が開始される。まず、制御信号CLRSTにより下位計数部103のカウント値がリセットされると共に、制御信号RSLRSTによりRSラッチRS1がリセットされる。この時点のRSラッチRS1の出力信号QはL状態である。続いて、制御信号SW*_1（*：0〜7）および制御信号SW*_2（*：0〜7）が所定の順にH状態となる。

<手順(1)>
制御信号SW5_1および制御信号SW7_2がH状態となると、ラッチ回路D_5の出力信号（H状態）がAND回路AND0に入力されると共に、ラッチ回路D_7の出力信号（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。制御信号LATSETがL状態からH状態となると、AND回路AND1の出力信号がH状態となる。これにより、RSラッチRS1の出力信号QはH状態となる。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第1の下位計数信号が出力される。

<手順(2)>
制御信号SW5_1および制御信号SW7_2がL状態となると共に制御信号SW3_1および制御信号SW5_2がH状態となると、ラッチ回路D_3の出力信号（H状態）がAND回路AND0に入力されると共に、ラッチ回路D_5の出力信号（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態となるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第1の下位計数信号が出力される。

<手順(3)>
制御信号SW3_1および制御信号SW5_2がL状態となると共に制御信号SW1_1および制御信号SW3_2がH状態となると、ラッチ回路D_1の出力信号（H状態）がAND回路AND0に入力されると共に、ラッチ回路D_3の出力信号（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第1の下位計数信号が出力される。

<手順(4)>
制御信号SW1_1および制御信号SW3_2がL状態となると共に制御信号SW6_1および制御信号SW1_2がH状態となると、ラッチ回路D_6の出力信号（H状態またはL状態）がAND回路AND0に入力されると共に、ラッチ回路D_1の出力信号（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第1の下位計数信号が出力される。

<手順(5)>
制御信号SW6_1および制御信号SW1_2がL状態となると共に制御信号SW4_1および制御信号SW6_2がH状態となると、ラッチ回路D_4の出力信号（L状態）がAND回路AND0に入力されると共に、ラッチ回路D_6の出力信号（H状態またはL状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第1の下位計数信号が出力される。

<手順(6)>
制御信号SW4_1および制御信号SW6_2がL状態となると共に制御信号SW2_1および制御信号SW4_2がH状態となると、ラッチ回路D_2の出力信号（L状態）がAND回路AND0に入力されると共に、ラッチ回路D_4の出力信号（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第1の下位計数信号が出力される。

<手順(7)>
制御信号SW2_1および制御信号SW4_2がL状態となると共に制御信号SW0_1および制御信号SW2_2がH状態となると、ラッチ回路D_0の出力信号（L状態）がAND回路AND0に入力されると共に、ラッチ回路D_2の出力信号（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第1の下位計数信号が出力される。

この後、制御信号SW0_1および制御信号SW2_2はL状態となる。上記の動作により、下位計数部103のカウントクロックとなる第1の下位計数信号が合計で7パルス生成される。以上により、第1の下位計数信号の生成が終了する。

続いて、所定の条件を満足する第2のタイミングで比較部の出力信号COが変化することにより、VCO100aの出力信号CK0〜CK7の論理状態がラッチ部108に保持される。この時点でラッチ回路D_0〜D_7に保持されている論理状態が第2の下位位相信号に対応する。

続いて、第2の下位位相信号（状態3）に基づく下位計数信号の生成が開始される。まず、制御信号RSLRSTによりRSラッチRS1がリセットされる。ここでは、下位計数部103のリセットは行わない。この時点のRSラッチRS1の出力信号QはL状態である。続いて、制御信号SW*_1（*：0〜7）および制御信号SW*_2（*：0〜7）が所定の順にH状態となる。

<手順(1)>
制御信号SW5_1および制御信号SW7_2がH状態となると、ラッチ回路D_5の出力信号（H状態またはL状態）がAND回路AND0に入力されると共に、ラッチ回路D_7の出力信号（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号QはL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から第2の下位計数信号のパルスは出力されない。

<手順(2)>
制御信号SW5_1および制御信号SW7_2がL状態となると共に制御信号SW3_1および制御信号SW5_2がH状態となると、ラッチ回路D_3の出力信号（L状態）がAND回路AND0に入力されると共に、ラッチ回路D_5の出力信号（H状態またはL状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号QはL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から第2の下位計数信号のパルスは出力されない。

<手順(3)>
制御信号SW3_1および制御信号SW5_2がL状態となると共に制御信号SW1_1および制御信号SW3_2がH状態となると、ラッチ回路D_1の出力信号（L状態）がAND回路AND0に入力されると共に、ラッチ回路D_3の出力信号（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号QはL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から第2の下位計数信号のパルスは出力されない。

<手順(4)>
制御信号SW1_1および制御信号SW3_2がL状態となると共に制御信号SW6_1および制御信号SW1_2がH状態となると、ラッチ回路D_6の出力信号（L状態）がAND回路AND0に入力されると共に、ラッチ回路D_1の出力信号（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号QはL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から第2の下位計数信号のパルスは出力されない。

<手順(5)>
制御信号SW6_1および制御信号SW1_2がL状態となると共に制御信号SW4_1および制御信号SW6_2がH状態となると、ラッチ回路D_4の出力信号（H状態）がAND回路AND0に入力されると共に、ラッチ回路D_6の出力信号（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。制御信号LATSETがL状態からH状態となると、AND回路AND1の出力信号がH状態となる。これにより、RSラッチRS1の出力信号QはH状態となる。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第2の下位計数信号が出力される。

<手順(6)>
制御信号SW4_1および制御信号SW6_2がL状態となると共に制御信号SW2_1および制御信号SW4_2がH状態となると、ラッチ回路D_2の出力信号（H状態）がAND回路AND0に入力されると共に、ラッチ回路D_4の出力信号（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第2の下位計数信号が出力される。

<手順(7)>
制御信号SW2_1および制御信号SW4_2がL状態となると共に制御信号SW0_1および制御信号SW2_2がH状態となると、ラッチ回路D_0の出力信号（H状態）がAND回路AND0に入力されると共に、ラッチ回路D_2の出力信号（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号QはH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の第2の下位計数信号が出力される。

この後、制御信号SW0_1および制御信号SW2_2はL状態となる。上記の動作により、下位計数部103のカウントクロックとなる第1の下位計数信号が合計で3パルス生成される。以上により、第2の下位計数信号の生成が終了する。図6に示す構成により、下位位相信号から下位計数信号を生成する回路を簡易な回路構成で実現することができる。

上述したように、本実施形態によれば、エンコードエラーの発生を抑圧することができる。このため、AD変換回路において、クロックを生成する回路に非対称発振回路を用いても、高精度にAD変換を行うことができる。

また、図4に示すようにVCO100aの出力信号CK0〜CK8を並べた後の各信号の論理状態の変化位置を検出することによって、サーモメータコードを検出する回路を簡易な回路構成で実現することができる。

尚、本実施形態におけるVCO100aを構成するNAND回路の数は3個以上の奇数個であればよい。また、図1では、信号が一部のNAND回路を迂回する経路を形成するためにNAND回路NAND5の出力端子とNAND回路NAND8の入力端子とが接続され、NAND回路NAND7の出力信号CK7が上位計数部101のカウントクロックとなるが、これに限らない。図1において、第1のNAND回路（NAND回路NAND0〜NAND8の何れか）の出力端子と、その第1のNAND回路の3段後にある第2のNAND回路の入力端子とが接続され、第1のNAND回路の1段後、あるいは、2段後にある第3のNAND回路の出力信号が上位計数部101のカウントクロックとなればよい。尚、第1のNAND回路の1段後にある第3のNAND回路の出力信号が上位計数部101のカウントクロックとなる場合、第3のNAND回路の出力信号を反転する構成（例えばインバータ）を適宜設ければよい。

例えば、NAND回路NAND3の出力端子とNAND回路NAND6の入力端子とが接続され、NAND回路NAND4の出力信号CK4、あるいは、NAND回路NAND5の出力信号CK5が上位計数部101のカウントクロックとなってもよい。あるいは、NAND回路NAND7の出力端子とNAND回路NAND1の入力端子とが接続され、NAND回路NAND8の出力信号CK8、あるいは、NAND回路NAND0の出力信号CK0が上位計数部101のカウントクロックとなってもよい。

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図7は、本実施形態に係るAD変換回路の構成の一部を抜粋して示している。図7に示す回路は、VCO100b（クロック生成部）、ラッチ部108、演算部106、下位計数部103、および上位計数部101で構成される。図7に示す構成のうち図1に示した構成と同様の構成については説明を省略する。本実施形態では、上位計数部101のカウントクロックとなる信号が第1の実施形態と異なり、NAND回路NAND6の出力信号CK6が上位計数部101のカウントクロックとなる。また、本実施形態の上位計数部101は出力信号CK6の立下りエッジでカウントを行う。

図7のVCO100b、ラッチ部108、演算部106、下位計数部103、上位計数部101と、図示していないランプ部（例えば、図16に示すランプ部19に対応）と比較部（例えば、図16に示す比較部109に対応）とで構成される部分が本発明のAD変換回路の一例である。尚、図7ではラッチ部108にVCO100bの出力信号CK0〜CK8が入力されているが、後述するように演算部106は出力信号CK0以外の出力信号を用いてサーモメータコードの検出を行うため、ラッチ部108に出力信号CK0が入力されなくてもよい。

次に、AD変換回路の動作について説明する。第1の実施形態に係るAD変換回路の動作と同様の動作については、説明を省略する。図8はスタートパルスStartPおよびVCO100bの出力信号CK0〜CK8の波形を示している。第2の実施形態では、ラッチ部108にラッチされた下位位相信号（VCO100bの出力信号CK0〜CK8と等価）の状態（VCO100bの出力信号CK0〜CK8のそれぞれの状態の組合せ）は、例えば状態0〜状態7の全8状態となる。この8状態におけるVCO100bの出力信号CK0〜CK8をエンコードすることで2進化が行われる。上位計数部101がVCO100bの出力信号CK6の立下りエッジでカウントを行う場合、上位計数部101が1カウントを行う期間（出力信号CK6の立下りエッジから次の立下りエッジまでの期間）を8等分した各期間における出力信号CK0〜CK8の論理状態の組合せが状態0〜状態7となる。

以下、演算部106がサーモメータコードを検出する処理の内容について説明する。図9は、図7の回路を含むAD変換回路における2進化手順を説明するためのタイミングチャートである。

図9では、図8に示したVCO100bの出力信号が、所定の時間間隔で順に立ち下がる（H状態からL状態に変化する）信号群となるように並べられている。具体的には、出力信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6の順番で各出力信号が並べられている。図9に示すように、出力信号CK8がH状態からL状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK1がH状態からL状態に変化する。出力信号CK1がH状態からL状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、出力信号CK3がH状態からL状態に変化する。以降、同様に、出力信号CK5，CK7，CK2，CK4，CK6が順次H状態からL状態に変化する。

下位位相信号の2進化は、例えば出力信号CK0以外の出力信号を用いて行われる。具体的には、以下の<手順(1)>から<手順(7)>を時系列で実施することにより2進化が行われる。それぞれの手順では、ラッチ部108にラッチされた出力信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6をこの順に並べた信号群（信号列）において論理状態がL状態からH状態に変化している位置、即ちサーモメータコードが検出され、検出されたサーモメータコードに応じて状態が判定される。この論理状態がL状態からH状態に変化しているというのは、上記の信号群を構成する各出力信号を順番に見たときに前側の出力信号がL状態であり後側の出力信号がH状態であることを指す。

例えば状態7の場合、出力信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6のそれぞれの論理状態をこの順に見ていくと、出力信号CK4と出力信号CK6との間で論理状態がL状態からH状態に変化している。他の状態0〜6についても、各状態に応じた2つの出力信号の間で論理状態がL状態からH状態に変化している。つまり、図9のように並べた出力信号の論理状態が変化している位置を検出することにより状態を判定することが可能となる。

以下、各手順について説明する。
<手順(1)>・・・『状態7』であるか否かの判定
出力信号CK6と出力信号CK4の論理状態が比較され、ここにサーモメータコードがあれば、『状態7』と判定される。
<手順(2)>・・・『状態6』であるかを判定
出力信号CK4と出力信号CK2の論理状態が比較され、ここにサーモメータコードがあれば、『状態6』と判定される。
<手順(3)>・・・『状態5』であるかを判定
出力信号CK2と出力信号CK7の論理状態が比較され、ここにサーモメータコードがあれば、『状態5』と判定される。
<手順(4)>・・・『状態4』であるかを判定
出力信号CK7と出力信号CK5の論理状態が比較され、ここにサーモメータコードがあれば、『状態4』と判定される。
<手順(5)>・・・『状態3』であるかを判定
出力信号CK5と出力信号CK3の論理状態が比較され、ここにサーモメータコードがあれば、『状態3』と判定される。
<手順(6)>・・・『状態2』であるかを判定
出力信号CK3と出力信号CK1の論理状態が比較され、ここにサーモメータコードがあれば、『状態2』と判定される。
<手順(7)>・・・『状態1』であるかを判定
出力信号CK1と出力信号CK8の論理状態が比較され、ここにサーモメータコードがあれば、『状態1』と判定される。

尚、<手順(1)>から<手順(7)>で、『状態７』〜『状態1』の何れでもないと判定された場合、その状態は『状態0』であるので、『状態0』であるか否かの判定は特に必要ない。ラッチ部108および演算部106の構成は、図5に示した構成と同様でよい。演算部106がサーモメータコードを検出する際には、上記の2進化手順が実現されるように制御信号SW*_1（*：0〜7）および制御信号SW*_2（*：0〜7）が制御される。

本実施形態では、VCO100bの出力信号CK0〜CK8のうち出力信号CK6が上位計数部101のカウントクロックとなる。また、演算部106は、出力信号CK6を基準として定義される出力信号CK0〜CK8の状態（状態0〜状態7）を検出するため、各出力信号の論理状態の変化位置を検出し、検出された変化位置に基づいて下位計数信号を生成する。演算部106がこの変化位置を検出する際の手順では、立上りエッジが略同時になる出力信号CK8と出力信号CK6の論理状態の比較は行われない。このため、エンコードエラーの発生を抑圧することができる。したがって、AD変換回路において、クロックを生成する回路に非対称発振回路を用いても、高精度にAD変換を行うことができる。

また、図9に示すようにVCO100bの出力信号CK0〜CK8を並べた後の各信号の論理状態の変化位置を検出することによって、サーモメータコードを検出する回路を簡易な回路構成で実現することができる。

尚、本実施形態におけるVCO100bを構成するNAND回路の数は3個以上の奇数個であればよい。また、図7では、信号が一部のNAND回路を迂回する経路を形成するためにNAND回路NAND5の出力端子とNAND回路NAND8の入力端子とが接続され、NAND回路NAND6の出力信号CK6が上位計数部101のカウントクロックとなるが、これに限らない。図7において、第1のNAND回路（NAND回路NAND0〜NAND8の何れか）の出力端子と、その第1のNAND回路の3段後にある第2のNAND回路の入力端子とが接続され、第1のNAND回路の1段後、あるいは、2段後にある第3のNAND回路の出力信号が上位計数部101のカウントクロックとなればよい。尚、第1のNAND回路の2段後にある第3のNAND回路の出力信号が上位計数部101のカウントクロックとなる場合、第3のNAND回路の出力信号を反転する構成（例えばインバータ）を適宜設ければよい。

例えば、NAND回路NAND3の出力端子とNAND回路NAND6の入力端子とが接続され、NAND回路NAND4の出力信号CK4、あるいは、NAND回路NAND5の出力信号CK5が上位計数部101のカウントクロックとなってもよい。あるいは、NAND回路NAND7の出力端子とNAND回路NAND1の入力端子とが接続され、NAND回路NAND8の出力信号CK8、あるいは、NAND回路NAND0の出力信号CK0が上位計数部101のカウントクロックとなってもよい。

（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図10は、本実施形態に係るAD変換回路の構成の一部を抜粋して示している。図10に示す回路は、VCO100c（クロック生成部）、ラッチ部108、演算部106、下位計数部103、および上位計数部101で構成される。図10に示す構成のうち図1に示した構成と同様の構成については説明を省略する。

VCO100cは、9個の遅延ユニット（NOR回路NOR0〜NOR8）が接続された発振回路を有する。VCO100cを構成するNOR回路NOR0の一方の入力端子にはスタートパルスStartPが入力され、他方の入力端子にはNOR回路NOR8の出力信号CK8が入力される。NOR回路NOR1〜NOR7の一方の入力端子にはグランド電圧GNDが入力され、他方の入力端子には前段のNOR回路の出力信号が入力される。AD変換回路の動作期間中、グランド電圧GNDはローレベルに設定される。NOR回路NOR8の一方の入力端子にはNOR回路NOR5の出力信号CK5が入力され、他方の入力端子には前段のNOR回路NOR7の出力信号CK7が入力される。NOR回路NOR5の出力信号CK5は、1段後のNOR回路NOR6に加えて、3段後のNOR回路NOR8に入力される。

NOR回路NOR0に入力されたスタートパルスStartPに基づく信号は、NOR回路NOR6，NOR7を経由せずにNOR回路NOR6，NOR7を迂回してNOR回路NOR8に到達する迂回経路を含む2種類の経路でNOR回路NOR0〜NOR8を伝送する。上記の構成により、フィードフォワードループが形成され、所謂『非対称発振回路』が構成される。

本実施形態ではNOR回路NOR6の出力信号CK6が上位計数部101のカウントクロックとなる。また、本実施形態の上位計数部101は出力信号CK6の立上りエッジでカウントを行う。

図10のVCO100c、ラッチ部108、演算部106、下位計数部103、上位計数部101と、図示していないランプ部（例えば、図16に示すランプ部19に対応）と比較部（例えば、図16に示す比較部109に対応）とで構成される部分が本発明のAD変換回路の一例である。尚、図10ではラッチ部108にVCO100cの出力信号CK0〜CK8が入力されているが、後述するように演算部106は出力信号CK0以外の出力信号を用いてサーモメータコードの検出を行うため、ラッチ部108に出力信号CK0が入力されなくてもよい。

次に、AD変換回路の動作について説明する。第1の実施形態に係るAD変換回路の動作と同様の動作については、説明を省略する。図11はスタートパルスStartPおよびVCO100cの出力信号CK0〜CK8の波形を示している。第3の実施形態では、ラッチ部108にラッチされた下位位相信号（VCO100cの出力信号CK0〜CK8と等価）の状態（VCO100cの出力信号CK0〜CK8のそれぞれの状態の組合せ）は、例えば状態0〜状態7の全8状態となる。この8状態におけるVCO100cの出力信号CK0〜CK8をエンコードすることで2進化が行われる。上位計数部101がVCO100cの出力信号CK6の立上りエッジでカウントを行う場合、上位計数部101が1カウントを行う期間（出力信号CK6の立上りエッジから次の立上りエッジまでの期間）を8等分した各期間における出力信号CK0〜CK8の論理状態の組合せが状態0〜状態7となる。

以下、演算部106がサーモメータコードを検出する処理の内容について説明する。図12は、図10の回路を含むAD変換回路における2進化手順を説明するためのタイミングチャートである。

図12では、図11に示したVCO100cの出力信号が、所定の時間間隔で順に立ち上がる（L状態からH状態に変化する）信号群となるように並べられている。具体的には、出力信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6の順番で各出力信号が並べられている。図12に示すように、出力信号CK8がL状態からH状態に変化してから所定の時間（NOR回路2個分の遅延時間に相当）が経過すると、出力信号CK1がL状態からH状態に変化する。出力信号CK1がL状態からH状態に変化してから所定の時間（NOR回路2個分の遅延時間に相当）が経過すると、出力信号CK3がL状態からH状態に変化する。以降、同様に、出力信号CK5，CK7，CK2，CK4，CK6が順次L状態からH状態に変化する。

下位位相信号の2進化は、例えば出力信号CK0以外の出力信号を用いて行われる。具体的には、以下の<手順(1)>から<手順(7)>を時系列で実施することにより2進化が行われる。それぞれの手順では、ラッチ部108にラッチされた出力信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6をこの順に並べた信号群（信号列）において論理状態がH状態からL状態に変化している位置、即ちサーモメータコードが検出され、検出されたサーモメータコードに応じて状態が判定される。この論理状態がH状態からL状態に変化しているというのは、上記の信号群を構成する各出力信号を順番に見たときに前側の出力信号がH状態であり後側の出力信号がL状態であることを指す。

例えば状態7の場合、出力信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6のそれぞれの論理状態をこの順に見ていくと、出力信号CK4と出力信号CK6との間で論理状態がH状態からL状態に変化している。他の状態0〜6についても、各状態に応じた2つの出力信号の間で論理状態がH状態からL状態に変化している。つまり、図12のように並べた出力信号の論理状態が変化している位置を検出することにより状態を判定することが可能となる。

以下、各手順について説明する。
<手順(1)>・・・『状態7』であるか否かの判定
出力信号CK6と出力信号CK4の論理状態が比較され、ここにサーモメータコードがあれば、『状態7』と判定される。
<手順(2)>・・・『状態6』であるかを判定
出力信号CK4と出力信号CK2の論理状態が比較され、ここにサーモメータコードがあれば、『状態6』と判定される。
<手順(3)>・・・『状態5』であるかを判定
出力信号CK2と出力信号CK7の論理状態が比較され、ここにサーモメータコードがあれば、『状態5』と判定される。
<手順(4)>・・・『状態4』であるかを判定
出力信号CK7と出力信号CK5の論理状態が比較され、ここにサーモメータコードがあれば、『状態4』と判定される。
<手順(5)>・・・『状態3』であるかを判定
出力信号CK5と出力信号CK3の論理状態が比較され、ここにサーモメータコードがあれば、『状態3』と判定される。
<手順(6)>・・・『状態2』であるかを判定
出力信号CK3と出力信号CK1の論理状態が比較され、ここにサーモメータコードがあれば、『状態2』と判定される。
<手順(7)>・・・『状態1』であるかを判定
出力信号CK1と出力信号CK8の論理状態が比較され、ここにサーモメータコードがあれば、『状態1』と判定される。

尚、<手順(1)>から<手順(7)>で、『状態７』〜『状態1』の何れでもないと判定された場合、その状態は『状態0』であるので、『状態0』であるか否かの判定は特に必要ない。ラッチ部108および演算部106の構成は、図5に示した構成と同様でよい。演算部106がサーモメータコードを検出する際には、上記の2進化手順が実現されるように制御信号SW*_1（*：0〜7）および制御信号SW*_2（*：0〜7）が制御される。

本実施形態では、VCO100cの出力信号CK0〜CK8のうち出力信号CK6が上位計数部101のカウントクロックとなる。また、演算部106は、出力信号CK6を基準として定義される出力信号CK0〜CK8の状態（状態0〜状態7）を検出するため、各出力信号の論理状態の変化位置を検出し、検出された変化位置に基づいて下位計数信号を生成する。演算部106がこの変化位置を検出する際の手順では、立下りエッジが略同時になる出力信号CK8と出力信号CK6の論理状態の比較は行われない。このため、エンコードエラーの発生を抑圧することができる。したがって、AD変換回路において、クロックを生成する回路に非対称発振回路を用いても、高精度にAD変換を行うことができる。

また、図12に示すようにVCO100cの出力信号CK0〜CK8を並べた後の各信号の論理状態の変化位置を検出することによって、サーモメータコードを検出する回路を簡易な回路構成で実現することができる。

尚、本実施形態におけるVCO100cを構成するNOR回路の数は3個以上の奇数個であればよい。また、図10では、信号が一部のNOR回路を迂回する経路を形成するためにNOR回路NOR5の出力端子とNOR回路NOR8の入力端子とが接続され、NOR回路NOR6の出力信号CK6が上位計数部101のカウントクロックとなるが、これに限らない。図10において、第1のNOR回路（NOR回路NOR0〜NOR8の何れか）の出力端子と、その第1のNOR回路の3段後にある第2のNOR回路の入力端子とが接続され、第1のNOR回路の1段後、あるいは、2段後にある第3のNOR回路の出力信号が上位計数部101のカウントクロックとなればよい。尚、第1のNOR回路の2段後にある第3のNOR回路の出力信号が上位計数部101のカウントクロックとなる場合、第3のNOR回路の出力信号を反転する構成（例えばインバータ）を適宜設ければよい。

例えば、NOR回路NOR3の出力端子とNOR回路NOR6の入力端子とが接続され、NOR回路NOR4の出力信号CK4、あるいは、NOR回路NOR5の出力信号CK5が上位計数部101のカウントクロックとなってもよい。あるいは、NOR回路NOR7の出力端子とNOR回路NOR1の入力端子とが接続され、NOR回路NOR8の出力信号CK8、あるいは、NOR回路NOR0の出力信号CK0が上位計数部101のカウントクロックとなってもよい。

（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図13は、本実施形態に係るAD変換回路の構成の一部を抜粋して示している。図13に示す回路は、VCO100d（クロック生成部）、ラッチ部108、演算部106、下位計数部103、および上位計数部101で構成される。図13に示す構成のうち図10に示した構成と同様の構成については説明を省略する。本実施形態では、上位計数部101のカウントクロックとなる信号が第3の実施形態と異なり、NOR回路NOR6の出力信号CK7が上位計数部101のカウントクロックとなる。また、本実施形態の上位計数部101は出力信号CK7の立下りエッジでカウントを行う。

図13のVCO100d、ラッチ部108、演算部106、下位計数部103、上位計数部101と、図示していないランプ部（例えば、図16に示すランプ部19に対応）と比較部（例えば、図16に示す比較部109に対応）とで構成される部分が本発明のAD変換回路の一例である。尚、図7ではラッチ部108にVCO100dの出力信号CK0〜CK8が入力されているが、後述するように演算部106は出力信号CK8以外の出力信号を用いてサーモメータコードの検出を行うため、ラッチ部108に出力信号CK8が入力されなくてもよい。

次に、AD変換回路の動作について説明する。第1の実施形態に係るAD変換回路の動作と同様の動作については、説明を省略する。図14はスタートパルスStartPおよびVCO100ｄの出力信号CK0〜CK8の波形を示している。第4の実施形態では、ラッチ部108にラッチされた下位位相信号（VCO100dの出力信号CK0〜CK8と等価）の状態（VCO100dの出力信号CK0〜CK8のそれぞれの状態の組合せ）は、例えば状態0〜状態7の全8状態となる。この8状態におけるVCO100dの出力信号CK0〜CK8をエンコードすることで2進化が行われる。上位計数部101がVCO100dの出力信号CK7の立下りエッジでカウントを行う場合、上位計数部101が1カウントを行う期間（出力信号CK7の立下りエッジから次の立下りエッジまでの期間）を8等分した各期間における出力信号CK0〜CK8の論理状態の組合せが状態0〜状態7となる。

以下、演算部106がサーモメータコードを検出する処理の内容について説明する。図15は、図13の回路を含むAD変換回路における2進化手順を説明するためのタイミングチャートである。

図15では、図14に示したVCO100dの出力信号が、所定の時間間隔で順に立ち下がる（H状態からL状態に変化する）信号群となるように並べられている。具体的には、出力信号CK0，CK2，CK4，CK6，CK1，CK3，CK5，CK7の順番で各出力信号が並べられている。図15に示すように、出力信号CK0がH状態からL状態に変化してから所定の時間（NOR回路2個分の遅延時間に相当）が経過すると、出力信号CK2がH状態からL状態に変化する。出力信号CK2がH状態からL状態に変化してから所定の時間（NOR回路2個分の遅延時間に相当）が経過すると、出力信号CK4がH状態からL状態に変化する。以降、同様に、出力信号CK6，CK1，CK3，CK5，CK7が順次H状態からL状態に変化する。

下位位相信号の2進化は、例えば出力信号CK8以外の出力信号を用いて行われる。具体的には、以下の<手順(1)>から<手順(7)>を時系列で実施することにより2進化が行われる。それぞれの手順では、ラッチ部108にラッチされた出力信号CK0，CK2，CK4，CK6，CK1，CK3，CK5，CK7をこの順に並べた信号群（信号列）において論理状態がL状態からH状態に変化している位置、即ちサーモメータコードが検出され、検出されたサーモメータコードに応じて状態が判定される。この論理状態がL状態からH状態に変化しているというのは、上記の信号群を構成する各出力信号を順番に見たときに前側の出力信号がL状態であり後側の出力信号がH状態であることを指す。

例えば状態7の場合、出力信号CK0，CK2，CK4，CK6，CK1，CK3，CK5，CK7のそれぞれの論理状態をこの順に見ていくと、出力信号CK5と出力信号CK7との間で論理状態がL状態からH状態に変化している。他の状態0〜6についても、各状態に応じた2つの出力信号の間で論理状態がL状態からH状態に変化している。つまり、図15のように並べた出力信号の論理状態が変化している位置を検出することにより状態を判定することが可能となる。

以下、各手順について説明する。
<手順(1)>・・・『状態7』であるか否かの判定
出力信号CK7と出力信号CK5の論理状態が比較され、ここにサーモメータコードがあれば、『状態7』と判定される。
<手順(2)>・・・『状態6』であるかを判定
出力信号CK5と出力信号CK3の論理状態が比較され、ここにサーモメータコードがあれば、『状態6』と判定される。
<手順(3)>・・・『状態5』であるかを判定
出力信号CK3と出力信号CK1の論理状態が比較され、ここにサーモメータコードがあれば、『状態5』と判定される。
<手順(4)>・・・『状態4』であるかを判定
出力信号CK1と出力信号CK6の論理状態が比較され、ここにサーモメータコードがあれば、『状態4』と判定される。
<手順(5)>・・・『状態3』であるかを判定
出力信号CK6と出力信号CK4の論理状態が比較され、ここにサーモメータコードがあれば、『状態3』と判定される。
<手順(6)>・・・『状態2』であるかを判定
出力信号CK4と出力信号CK2の論理状態が比較され、ここにサーモメータコードがあれば、『状態2』と判定される。
<手順(7)>・・・『状態1』であるかを判定
出力信号CK2と出力信号CK0の論理状態が比較され、ここにサーモメータコードがあれば、『状態1』と判定される。

尚、<手順(1)>から<手順(7)>で、『状態７』〜『状態1』の何れでもないと判定された場合、その状態は『状態0』であるので、『状態0』であるか否かの判定は特に必要ない。ラッチ部108および演算部106の構成は、図5に示した構成と同様でよい。演算部106がサーモメータコードを検出する際には、上記の2進化手順が実現されるように制御信号SW*_1（*：0〜7）および制御信号SW*_2（*：0〜7）が制御される。

本実施形態では、VCO100dの出力信号CK0〜CK8のうち出力信号CK7が上位計数部101のカウントクロックとなる。また、演算部106は、出力信号CK7を基準として定義される出力信号CK0〜CK8の状態（状態0〜状態7）を検出するため、各出力信号の論理状態の変化位置を検出し、検出された変化位置に基づいて下位計数信号を生成する。演算部106がこの変化位置を検出する際の手順では、立上りエッジが略同時になる出力信号CK0と出力信号CK7の論理状態の比較は行われない。このため、エンコードエラーの発生を抑圧することができる。したがって、AD変換回路において、クロックを生成する回路に非対称発振回路を用いても、高精度にAD変換を行うことができる。

また、図15に示すようにVCO100dの出力信号CK0〜CK8を並べた後の各信号の論理状態の変化位置を検出することによって、サーモメータコードを検出する回路を簡易な回路構成で実現することができる。

尚、本実施形態におけるVCO100dを構成するNOR回路の数は3個以上の奇数個であればよい。また、図13では、信号が一部のNOR回路を迂回する経路を形成するためにNOR回路NOR5の出力端子とNOR回路NOR8の入力端子とが接続され、NOR回路NOR7の出力信号CK７が上位計数部101のカウントクロックとなるが、これに限らない。図13において、第1のNOR回路（NOR回路NOR0〜NOR8の何れか）の出力端子と、その第1のNOR回路の3段後にある第2のNOR回路の入力端子とが接続され、第1のNOR回路の1段後、あるいは、2段後にある第3のNOR回路の出力信号が上位計数部101のカウントクロックとなればよい。尚、第1のNOR回路の1段後にある第3のNOR回路の出力信号が上位計数部101のカウントクロックとなる場合、第3のNOR回路の出力信号を反転する構成（例えばインバータ）を適宜設ければよい。

例えば、NOR回路NOR3の出力端子とNOR回路NOR6の入力端子とが接続され、NOR回路NOR4の出力信号CK4、あるいは、NOR回路NOR5の出力信号CK5が上位計数部101のカウントクロックとなってもよい。あるいは、NOR回路NOR7の出力端子とNOR回路NOR1の入力端子とが接続され、NOR回路NOR8の出力信号CK8、あるいは、NOR回路NOR0の出力信号CK0が上位計数部101のカウントクロックとなってもよい。

（第5の実施形態）
次に、本発明の第5の実施形態を説明する。図16は、本実施形態による（C）MOS撮像装置の構成の一例を示している。図16に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、クロック生成部18、ランプ部19（参照信号生成部）、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。

撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。クロック生成部18は所定の周波数のクロック信号を生成して出力する。ランプ部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。

図16では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。

以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。

読出電流源部5は、撮像部2からの信号を電圧信号として読み出すための電流源で構成されている。

カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段を構成している。このカラム処理部15、特に列AD変換部16の詳細については後述する。

ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部109の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。

水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。

クロック生成部18はVCO100で構成される。このVCO100は、例えば図7のVCO100bである。VCO100bを構成する遅延ユニットであるNAND回路が9段接続されているので、VCO100は8相クロックである出力信号CK1，CK2，CK3，CK4，CK5，CK6，CK7，CK8を出力する。本例の場合、出力信号CK0はサーモメータコードの検出に用いられない。

出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。

制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。

次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル（基準レベル）や信号レベルの各大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。

以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列ごとに設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部109、ラッチ部108、演算部106、下位計数部103、切換え部MUX、上位計数部101で構成される。ここで、下位計数部103および上位計数部101は、カウント値（計数値）を保持するラッチ機能を合わせ持つバイナリカウンタ回路を想定している。

比較部109は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波のランプ電圧とを比較することによって、画素信号の大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部109の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。

ラッチ部108は、比較部109の比較出力を受けて、この比較出力が反転するタイミングで、クロック生成部18で生成された論理状態（下位位相信号）をラッチ（保持／記憶）する。演算部106は、ラッチ部108にラッチされた下位位相信号に基づいて、下位計数部103のカウントクロックとなる下位計数信号を生成する。下位計数部103は、下位計数信号をカウントクロックとしてカウントを行う。これによって、デジタルデータの下位ビットを構成する下位計数値が得られる。

上位計数部101は、クロック生成部18から出力されラッチ部108を通して入力されるクロック信号（上位計数信号）をカウントクロックとしてカウントを行う。また、上位計数部101は、下位計数部103の出力信号をカウントクロック（上位用カウントクロック）として、下位計数値の桁上りまたは桁下りに基づくカウントを行う。これによって、デジタルデータの上位ビットを構成する上位計数値が得られる。切換え部MUXは、上位計数部101に入力されるカウントクロックを、ラッチ部108を介して出力されるVCO100の出力信号CK6と、下位計数部103の出力信号との間で切り換える。

ここで、ラッチ部108にラッチされた下位位相信号は8ビットのデータである。その場合、下位計数部103は3ビットのカウンタ回路である。また、上位計数部101は、例えば9ビットのカウンタ回路である。尚、これらは一例であって、これに限る必要はない。

次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。

AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルの各電圧とランプ波（ランプ電圧）とが一致するまでの期間を、ラッチ部108を介して出力されるVCO100の出力信号CK6によりカウントするとともに、一定の位相差を有する多相クロック（CK1〜CK8）の論理状態で計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。

ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。説明を容易にするため、上位計数部101および下位計数部103のカウントモードはダウンカウントモードであるものとし、上位計数部101および下位計数部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。

<1回目の読出し>
最初に、上位計数部101および下位計数部103がリセットされる。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。尚、VCO100の出力信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。

比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位計数部101はカウント動作を停止することで、カウントした値を第1の上位計数値として保持する。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。

続いて、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位計数部103の3ビット目の出力信号である。尚、誤カウントの発生を抑制するため、上位計数部101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。

その後、演算部106は、ラッチ部108に保持されている第1の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第1の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103は、第1の下位計数信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。下位計数部103がカウントを行っている間、上位計数部101は下位計数部103の3ビット目の出力信号の変化に応じてカウントを行う。

続いて、下位計数部103が保持している第1の下位計数値および上位計数部101が保持している第1の上位計数値を構成する各ビットの値が反転される。その後、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、VCO100の出力信号CK6である。尚、誤カウントの発生を抑制するため、上位計数部101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。尚、VCO100のクロック信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。

比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位計数部101はカウント動作を停止することで、カウントしたカウント値を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。

続いて、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位計数部103の3ビット目の出力信号である。尚、誤カウントの発生を抑制するため、上位計数部101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。

その後、演算部106は、ラッチ部108に保持されている第2の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第2の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103は、第2の下位計数信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。下位計数部103がカウントを行っている間、上位計数部101は下位計数部103の3ビット目の出力信号の変化に応じてカウントを行う。

上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。最後に、下位計数部103が保持している第2の下位計数値および上位計数部101が保持している第2の上位計数値を構成する各ビットの値が反転され、第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。

本例では、2の補数を用いた2進数の減算により、第1の画素信号とそれに続く第2の画素信号との減算（CDS処理）が行われる。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、求める減算結果はB-Aである。

本例では、下位計数部103および上位計数部101はダウンカウントモードでカウントを行うため、1回目の読出し時に下位計数部103および上位計数部101が第1の画素信号に基づくカウントを行い、さらに反転を行った後の下位計数値および上位計数値からなる計数値はデジタル値Aに対応する。ただし、2の補数を用いているため、計数値に1加算が必要である。続いて、2回目の読出し時に下位計数部103および上位計数部101が第2の画素信号に基づくカウントを行い、さらに反転を行った後の下位計数値および上位計数値からなる計数値はデジタル値B-Aに対応する。ただし、2の補数を用いているため、計数値に1加算が必要である。1回目の読出し時の反転後に必要な1加算と、2回目の読出し時の反転後に必要な1加算とによる値の変化が相殺されるため、反転後の1加算は行われない。

次に、列AD変換部16の各構成の詳細について説明する。図17は、図16の列AD変換部16について更に説明するために、比較部109を除いて一部を抜粋した詳細構成の一例を示している。以下では、図17に示す構成について説明する。図17に示す各構成は、図16に示した列AD変換部16内の各構成に対応しており、ラッチ部108、演算部106、下位計数部103、切換え部MUX、上位計数部101が設けられている。図16のランプ部19、VCO100、比較部109と図17に示す各構成とで構成される部分が本発明のAD変換回路の一例である。

ラッチ部108は、比較部109からの比較出力に相当する出力信号COにより、VCO100の出力信号CK0〜CK8の所定のタイミングでの論理状態（下位位相信号）をラッチするラッチ回路D_1〜D_8を有する。各ラッチ回路D_1〜D_8の論理状態は、制御信号LRSTによりリセットされる。ラッチ部108がラッチした下位位相信号は演算部106に出力される。また、ラッチ部108のラッチ回路D_6に入力されるVCO100の出力信号CK6は、上位計数部101がカウントを行うためのカウントクロックとして切換え部MUXに出力される。尚、演算部106は出力信号CK0以外の出力信号を用いてサーモメータコードの検出を行うため、図17ではVCO100の出力信号CK0をラッチするラッチ回路D_0は設けられていない。

演算部106は、制御信号CTLにより、ラッチ部108から出力された下位位相信号に基づいて下位計数信号を生成する演算回路106a（例えば図5のAND回路AND0，AND1，AND2、RS回路RS1）で構成される。下位計数部103および上位計数部101はそれぞれ、ダウンカウントモードでカウントを行うバイナリカウンタである下位カウンタ103aおよび上位カウンタ101aで構成されている。切換え部MUXは、上位計数部101に入力されるカウントクロックを切り換える。

下位計数部103／上位計数部101には、制御信号CLRST／CHRST、制御信号CLMODE／CHMODE、および制御信号REVが入力される。制御信号CLRST／CHRSTは、下位計数部103／上位計数部101の下位計数値／上位計数値をリセットする信号である。制御信号CLMODE／CHMODEは、下位計数部103／上位計数部101の動作をカウントモードとデータ保護モードの間で切り換える信号である。制御信号REVは、下位計数部103／上位計数部101の下位計数値／上位計数値を反転する信号である。本例においては、上位計数部101を構成するカウンタ回路には、正／負を判断するためのフラグ用カウンタ回路を設けても構わない。下位計数部103および上位計数部101の詳細については、図20を参照して後述する。

切換え部MUXには、制御信号SELが入力される。制御信号SELは、上位計数部101に入力されるカウントクロックの切換えを行うための信号である。制御信号SELがL状態に設定されている場合、上位計数部101にはラッチ回路D_6からの信号（VCO100の出力信号CK6）が入力され、制御信号SELがH状態に設定されている場合、上位計数部101には下位計数部103からの信号が入力される。

次に、図17に示した構成の動作について具体例を用いて説明する。前述したように、下位計数部103および上位計数部101のカウントモードはダウンカウントモードであるものとし、下位計数部103および上位計数部101はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。本説明では、下位計数部103として3ビットのダウンカウンタ回路、上位計数部101として9ビットのダウンカウンタ回路を用いた場合で説明する。VCO100の8個の出力信号CK1〜CK8に基づく下位位相信号の状態数は全8状態（状態0〜7）となる。ダウンカウントモードで計数した場合、例えば状態0であれば計数値は3’b000、例えば状態7であれば計数値は3’b001となる。

上記の計数値の表記について説明する。“3’b”は計数値が3ビットの2進数であることを示す。“000”は下位計数部103の出力を示す。上位計数部101の計数値についても同様の表記を使用する。

図18および図19は、本例の動作に係る各信号の波形を示している。図18は1回目の読出し時の各信号の波形を示し、図19は2回目の読出し時の各信号の波形を示している。尚、図18および図19において、OUT[0]、OUT[1]、OUT[2]は下位計数部103の出力信号を示し、OUT[2:0]は、12ビットのデジタルデータを構成する下位ビット（0ビット目から2ビット目まで）を示し、OUT[11:3]は、デジタルデータを構成する上位ビット（3ビット目から11ビット目まで）を示す。

ここで、第1の画素信号の下位位相信号に相当する状態は状態2、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は26（=2+8×3）、第2の画素信号は63（=7+8×7）にそれぞれ対応し、第2の画素信号から第1の画素信号を減算（CDS処理）した値は37となる。

<<1回目の読出し>>
最初に、制御信号CLMODE／CHMODEがL状態となり、下位計数部103および上位計数部101の動作モードがカウントモードに設定される。続いて、制御信号LRSTにより、ラッチ回路D_1〜D_8がリセットされる。同時に、制御信号CLRST／CHRSTにより、下位計数部103および上位計数部101の計数値がリセットされる。制御信号SELはL状態に設定されているので、上位計数部101のカウントクロックはラッチ部108のラッチ回路D_6の出力に設定される。したがって、比較処理の終了時点まで、出力信号CK6がラッチ回路D_6および切換え部MUXを介して上位計数部101に入力され、上位計数部101は出力信号CK6をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位計数部103が保持している値は3’b000、上位計数部101が保持している値は9’b0000_0000_0である。これらの値を12ビットで表現すると、12’b0000_0000_0000となる。

所定の条件を満足する第1のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミング）で、比較部109の出力信号COが反転し、その時点のVCO100の論理状態である出力信号CK1〜CK8の状態が保持される（第1の下位位相信号）。同時に、上位計数部101はカウント動作を停止する。この時点で、下位計数部103が保持している値は3’b000、上位計数部101が保持している値は9’b1111_1110_1（-3に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_1000となる。

続いて、制御信号CLMODE／CHMODEがH状態となる。これにより、下位計数部103および上位計数部101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位計数部101のカウントクロックは下位計数部103の3ビット目の出力信号である。尚、本例では下位計数部103の3ビット目の反転出力が上位計数部101に入力される。この時点で、下位計数部103が保持している値は3’b000、上位計数部101が保持している値は9’b1111_1110_1（-3に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_1000となる。

続いて、制御信号CLMODE／CHMODEがL状態となる。これにより、下位計数部103および上位計数部101の動作モードがカウントモードとなる。その後、第1の下位位相信号の2進化処理が行われる。第1の下位位相信号の2進化処理によって演算部106から下位計数部103にカウントクロック（第1の下位計数信号）が出力され、下位計数部103はカウントを行う。

下位計数部103の3ビット目の出力が“0”から“1”に変化するタイミングで、下位計数部103の3ビット目の反転出力が“1”から“0”に変化し、この変化により上位計数部101の計数値が1だけ減算される。第1の下位位相信号の2進化処理が終了した時点で、下位計数部103が保持している値は3’b110（-2に相当）、上位計数部101が保持している値は9’b1111_1110_0（-4に相当）である。12ビットで表現すると、12’b1111_1110_0110となる。

続いて、下位計数部103および上位計数部101の計数値が反転される。この時点で、下位計数部103が保持している値は3’b001（1に相当）、上位計数部101が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1001となる。

続いて、制御信号CLMODE／CHMODEがH状態となる。これにより、下位計数部103および上位計数部101の動作モードがデータ保護モードとなる。その後、制御信号SELがL状態に設定され、上位計数部101のカウントクロックはラッチ部108のラッチ回路D_6の出力に設定される。この時点で、下位計数部103が保持している値は3’b001（1に相当）、上位計数部101が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1001となる。

<<2回目の読出し>>
続いて、制御信号LRSTにより、ラッチ回路D_1〜D_8がリセットされる。ここでは、制御信号CLRST／CHRSTによる下位計数部103および上位計数部101の計数値のリセットは行われない。その後、制御信号CLMODE／CHMODEがL状態となる。これにより、下位計数部103および上位計数部101の動作モードがカウントモードとなる。この時点で、下位計数部103が保持している値は3’b001（1に相当）、上位計数部101が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1001となる。

所定の条件を満足する第2のタイミング（前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミング）で比較部109の出力信号COが反転し、その時点のVCO100の論理状態である出力信号CK1〜CK8の状態が保持される（第2の下位位相信号）。同時に、上位計数部101はカウント動作を停止する。この時点で、下位計数部103が保持している値は3’b001（1に相当）、上位計数部101が保持している値は9’b1111_1110_0（-4に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_0001となる。

続いて、制御信号CLMODE／CHMODEがH状態となる。これにより、下位計数部103および上位計数部101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位計数部101のカウントクロックは下位計数部103の3ビット目の出力信号である。尚、本例では下位計数部103の3ビット目の反転出力が上位計数部101に入力される。この時点で、下位計数部103が保持している値は3’b001（1に相当）、上位計数部101が保持している値は9’b1111_1110_0（-4に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_0001となる。

続いて、制御信号CLMODE／CHMODEがL状態となる。これにより、下位計数部103および上位計数部101の動作モードがカウントモードとなる。その後、第2の下位位相信号の2進化処理が行われる。第2の下位位相信号の2進化処理によって演算部106から下位計数部103にカウントクロック（第2の下位計数信号）が出力され、下位計数部103はカウントを行う。

下位計数部103の3ビット目の出力が“0”から“1”に変化するタイミングで、下位計数部103の3ビット目の反転出力が“1”から“0”に変化し、この変化により上位計数部101の計数値が1だけ減算される。第2の下位位相信号の2進化処理が終了した時点で、下位計数部103が保持している値は3’b010（-6に相当）、上位計数部101が保持している値は9’b1111_1101_1（-5に相当）である。12ビットで表現すると、12’b1111_1101_1010となる。

最後に、下位計数部103および上位計数部101の計数値が反転される（図19では省略）。この時点で、下位計数部103が保持している値は3’b101（5に相当）、上位計数部101が保持している値は9’b0000_0010_0（4に相当）である。これらの値を12ビットで表現すると、12’b0000_0010_0101（37に相当）となる。

第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。尚、2回目の読出し時におけるデジタルデータの反転は、デジタルデータが出力部17に転送された後でも構わない。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。

次に、下位計数部103および上位計数部101に使用されるカウンタ回路の詳細を説明する。図20は、1ビット分のカウンタ回路Bit[m]（m：0〜n-1）の構成の一例を示している。図20に示すカウンタ回路Bit[m]は、フリップフロップDFF、AND回路AND1、OR回路OR1、切換えスイッチSWで構成されている。

フリップフロップ回路DFFはDフリップフロップで構成されている。AND回路AND1は、前段のカウンタ回路Bit[m-1]の出力信号CK[m-1]と制御信号CNTENのAND演算を行うことにより、カウントクロックを有効／無効にするためのパルスを出力する。OR回路OR1は、AND回路AND1の出力信号と制御信号REVのOR演算を行うことにより、ビットを反転するためのパルスを生成する。切換えスイッチSWは、ビット値を保護するため、制御信号CKS（図18および図19の制御信号CLMODE／CHMODEに対応）に基づいて、入力端子Dと出力端子Qが接続された状態と、入力端子Dと反転出力端子QBが接続された状態とを切り換える。カウンタ回路Bit[m]がn個接続されるとnビットのカウンタ回路が構成される。尚、カウンタ回路を構成する各ビットは略同様な構成が望ましいが、これに限らない。

次に、カウンタ回路Bit[m]の動作、特にビットの反転動作について説明する。図21はカウンタ回路Bit[m]の動作に係る各信号の波形を示している。図21は特に、ビットの反転動作を中心とした動作に係る各信号の波形を示している。尚、カウント動作時の制御信号CKSはL状態、制御信号CNTENはH状態、制御信号REVはL状態である。

カウント動作後に、制御信号CKSがH状態となる。これにより、カウンタ回路Bit[m]の出力端子Qと入力端子Dが接続されるため、カウンタ回路Bit[m]の出力は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTENがL状態となる。これにより、カウントクロックの入力が無効となる。

続いて、制御信号CKSがL状態となり、カウンタ回路Bit[m]の反転出力端子QBと入力端子Dが接続される。これにより、入力端子Dに入力される信号の状態が反転する。その後、制御信号REVがL状態からH状態に変化し、さらにL状態に変化する。制御信号REVがH状態からL状態に変化した時点でフリップフロップ回路DFFは、入力端子Dに入力される信号を保持し、出力端子Qから出力する。上記のように、制御信号CKSがL状態となった時点で入力端子Dに入力される信号の状態が反転しているため、制御信号REVがH状態からL状態に変化することにより、カウンタ回路Bit[m]の出力、即ち各ビット値が反転される。

その後、制御信号CKSがH状態となる。これにより、カウンタ回路Bit[m]の出力端子Qと入力端子Dが接続されるため、カウンタ回路Bit[m]の出力は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTENがH状態となる。これにより、カウントクロックの入力が有効となる。最後に、制御信号CKSがL状態となり、カウンタ回路Bit[m]の反転出力端子QBと入力端子Dが接続される。上記の動作により、各ビット値を反転した値を初期値として、再びカウント動作を行うことが可能となる。尚、上位計数部101に入力されるカウントクロックの切換えを行う際のデータ保護モードの動作は、図21において“データ保護モード”と記載されている期間の動作と同様である。

上述したように、本実施形態によれば、TDC型AD変換回路を用いた撮像装置において、エンコードエラーを抑圧した減算（CDS処理）を行うことができる。したがって、高画質な画像信号を得ることができる。また、第1の画素信号に基づく第1のアナログ信号と、第2の画素信号に基づく第2のアナログ信号との減算（CDS処理）をデジタル領域で行うことができる。

また、下位計数部103および上位計数部101は1種類のカウントモード（本実施形態ではダウンカウントモード）のみを備えていればよいので、簡易な回路構成でAD変換回路を実現することができる。

（第6の実施形態）
次に、本発明の第6の実施形態を説明する。本実施形態による撮像装置の構成は、列AD変換部16を除いて、図16に示した構成と同様である。それ以外は、略同様であるので説明を省略する。

図22は、図16の列AD変換部16について更に説明するために、比較部109を除いて一部を抜粋した詳細構成の一例を示している。以下では、図22に示す構成について説明する。図22に示すように、ラッチ部108、演算部106、下位計数部103、切換え部MUX、上位計数部101が設けられている。下位計数部103以外の構成は、図17に示す構成と同様であるので、説明を省略する。

下位計数部103は下位カウンタ103a，103bおよび判定部103cで構成される。下位カウンタ103a，103bは4ビットのバイナリカウンタ回路を構成する。下位カウンタ103aが1ビット目〜3ビット目の計数値をカウントし、下位カウンタ103bが4ビット目（フラグ用ビット）の計数値をカウントする。下位カウンタ103bは、下位カウンタ103aがカウントを行ったときに発生する桁上りまたは桁下りに応じてカウントを行うフラグ用カウンタである。尚、本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。

判定部103cは、制御信号FLAGで指定される期間において、下位カウンタ103bの出力信号に基づいて、上位計数値の調整が必要であるか否かを判定する。上位計数値の調整が必要であると判定される場合、判定部103cは、上位計数値の調整を行うためのカウントクロックを切換え部MUXに出力する。図1のランプ部19、VCO100、比較部109と図22に示す各構成とで構成される部分が本発明のAD変換回路の一例である。

次に、本例の動作について説明する。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。説明を容易にするため、上位計数部101のカウントモードはアップカウントモード、下位計数部103のカウントモードはダウンカウントモードであるものとし、上位計数部101および下位計数部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。第5の実施形態では、1回目の読出し時と2回目の読出し時のそれぞれにおいてカウントクロックの切換えが行われているが、第6の実施形態では2回目の読出し時のみカウントクロックの切換えが行われる。

<1回目の読出し>
最初に、上位計数部101および下位計数部103がリセットされる。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。

比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位計数部101はカウント動作を停止することで、論理状態を第1の上位計数値として保持する。続いて、ランプ部19は、ランプ波の生成を停止する。

その後、演算部106は、ラッチ部108に保持されている第1の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第1の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103の下位カウンタ103aは、第1の下位計数信号をカウントクロックとしてカウントを行い、下位カウンタ103bは、下位カウンタ103aの3ビット目の出力信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。続いて、下位計数部103が保持している第1の下位計数値および上位計数部101が保持している第1の上位計数値を構成する各ビットの値が反転される。

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。

比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位計数部101はカウント動作を停止することで、論理状態を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。続いて、ランプ部19は、ランプ波の生成を停止する。

その後、演算部106は、ラッチ部108に保持されている第2の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第2の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103の下位カウンタ103aは、第2の下位計数信号をカウントクロックとしてカウントを行い、下位カウンタ103bは、下位カウンタ103aの3ビット目の出力信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。

続いて、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103bの出力信号に基づく判定部103cの出力信号である。尚、誤カウントの発生を抑制するため、上位計数部101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。判定部103cは、下位カウンタ103bの出力信号がH状態である場合にはカウントクロックを出力し、下位カウンタ103bの出力信号がL状態である場合にはカウントクロックを出力しない。判定部103cからカウントクロックが出力された場合、上位計数部101の上位計数値が1だけ加算される。

上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。最後に、下位計数部103が保持している第2の下位計数値を構成する各ビットの値のみが反転され、第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。

本例では、2の補数を用いた2進数の減算により、第1の画素信号とそれに続く第2の画素信号との減算（CDS処理）が行われる。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、求める減算結果はB-Aである。本例では、下位計数部103および上位計数部101がそれぞれ別々にカウントを行い、下位計数部103のカウント結果である下位計数値と、上位計数部101のカウント結果である上位計数値とからなるデジタルデータが得られる。

本例では、下位計数部103はダウンカウントモードでカウントを行うため、1回目の読出し時に下位計数部103が第1の画素信号に基づくカウントを行い、さらに反転を行った後の下位計数値はデジタル値Aの下位ビットに対応する。ただし、2の補数を用いているため、下位計数値に1加算が必要である。続いて、2回目の読出し時に下位カウンタ下位計数部103が第2の画素信号に基づくカウントを行い、さらに反転を行った後の下位計数値はデジタル値B-Aの下位ビットに対応する。ただし、2の補数を用いているため、下位計数値に1加算が必要である。1回目の読出し時の反転後に必要な1加算と、2回目の読出し時の反転後に必要な1加算とによる値の変化が相殺されるため、反転後の1加算は行われない。

一方、本例では、上位計数部101はアップカウントモードでカウントを行うため、1回目の読出し時に上位計数部101が第1の画素信号に基づくカウントを行い、さらに反転を行った後の上位計数値はデジタル値-Aの上位ビットに対応する。ただし、2の補数を用いているため、上位計数値に1加算が必要である。続いて、2回目の読出し時に上位計数部101が第2の画素信号に基づくカウントを行った後の上位計数値はデジタル値B-Aの上位ビットに対応する。ただし、1回目の読出し時の反転後に必要な1加算と、下位計数値の桁上り／桁下りによる上位計数値の調整とが必要である。下位計数部103が下位計数信号に基づくカウントを行う際、上位計数部101はカウントを行っていないので、下位計数値の桁上り／桁下りによる上位計数値の調整が必要となる。本例の場合、カウントクロックの切換え時に、2の補数を用いた2進数の減算を行うことによる上位計数値の調整と、下位計数値の桁上り／桁下りによる上位計数値の調整とを兼ねて行う。

次に、図22に示した構成の動作について具体例を用いて説明する。前述したように、上位計数部101のカウントモードはアップカウントモード、下位計数部103のカウントモードはダウンカウントモードであるものとし、上位計数部101および下位計数部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。本説明では、下位計数部103として4ビットのダウンカウンタ回路、上位計数部101として9ビットのアップカウンタ回路を用いた場合で説明する。VCO100の8個の出力信号CK1〜CK8に基づく下位位相信号の状態数は全8状態（状態0〜7）となる。ダウンカウントモードで計数した場合、例えば状態0であれば計数値は3’b[0]000、例えば状態7であれば計数値は3’b[1]001となる。

上記の計数値の表記について説明する。“3’b”は計数値が3ビットの2進数であることを示す。下位計数部103の出力を例えば“[0]000”のように表記する。“[0]”は下位カウンタ103bの出力を示し、“000”は下位カウンタ103aの出力を示す。上位計数部101の計数値についても略同様の表記を使用する。

図23および図24は、本例の動作に係る各信号の波形を示している。図23は1回目の読出し時の各信号の波形を示し、図24は2回目の読出し時の各信号の波形を示している。尚、図23および図24において、OUT[0]、OUT[1]、OUT[2]は下位計数部103の出力信号を示し、OUT[2:0]は、12ビットのデジタルデータを構成する下位ビット（0ビット目から2ビット目まで）を示し、OUT[11:3]は、デジタルデータを構成する上位ビット（3ビット目から11ビット目まで）を示す。

ここで、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は31（=7+8×3）、第2の画素信号は63（=7+8×7）にそれぞれ対応し、第2の画素信号から第1の画素信号を減算（CDS処理）した値は32となる。

<<1回目の読出し>>
最初に、制御信号CLMODE／CHMODEがL状態となり、下位計数部103および上位計数部101の動作モードがカウントモードに設定される。続いて、制御信号LRSTにより、ラッチ回路D_1〜D_8がリセットされる。同時に、制御信号CLRST／CHRSTにより、下位計数部103および上位計数部101の計数値がリセットされる。制御信号SELはL状態に設定されているので、上位計数部101のカウントクロックはラッチ部108のラッチ回路D_6の出力に設定される。したがって、比較処理の終了時点まで、出力信号CK6がラッチ回路D_6および切換え部MUXを介して上位計数部101に入力され、上位計数部101は出力信号CK6をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位計数部103が保持している値は3’b[0]000、上位計数部101が保持している値は9’b0000_0000_0である。これらの値を12ビットで表現すると、12’b0000_0000_0000となる。

所定の条件を満足する第1のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミング）で、比較部109の出力信号COが反転し、その時点のVCO100の論理状態である出力信号CK1〜CK8の状態が保持される（第1の下位位相信号）。同時に、上位計数部101はカウント動作を停止する。この時点で、下位計数部103が保持している値は3’b[0]000、上位計数部101が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1000となる。

続いて、第1の下位位相信号の2進化処理が行われる。第1の下位位相信号の2進化処理によって演算部106から下位カウンタ103aにカウントクロック（第1の下位計数信号）が出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が“0”から“1”に変化するタイミングで、下位カウンタ103aの3ビット目の反転出力が“1”から“0”に変化する。この変化により下位カウンタ103bの計数値が1だけ減算される。第1の下位位相信号の2進化処理が終了した時点で、下位計数部103が保持している値は3’b[1]001（-7に相当）、上位計数部101が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1001となる。

続いて、下位計数部103および上位計数部101の計数値が反転される。この時点で、下位計数部103が保持している値は3’b[0]110（6に相当）、上位計数部101が保持している値は9’b1111_1110_0（-4に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_0110となる。本例では、第5の実施形態と同様に、値を反転した後に1を加算していない。

続いて、制御信号CLMODE／CHMODEがH状態となる。これにより、下位計数部103および上位計数部101の動作モードがデータ保護モードとなる。

<<2回目の読出し>>
続いて、制御信号LRSTにより、ラッチ回路D_1〜D_8がリセットされる。ここでは、制御信号CLRST／CHRSTによる下位計数部103および上位計数部101の計数値のリセットは行われない。その後、制御信号CLMODE／CHMODEがL状態となる。これにより、下位計数部103および上位計数部101の動作モードがカウントモードとなる。この時点で、下位計数部103が保持している値は3’b[0]110（6に相当）、上位計数部101が保持している値は9’b1111_1110_0（-4に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_0110となる。

所定の条件を満足する第2のタイミング（前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミング）で比較部109の出力信号COが反転し、その時点のVCO100の論理状態である出力信号CK1〜CK8の状態が保持される（第2の下位位相信号）。同時に、上位計数部101はカウント動作を停止する。この時点で、下位計数部103が保持している値は3’b[0]110（6に相当）、上位計数部101が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1110となる。

その後、第2の下位位相信号の2進化処理が行われる。第2の下位位相信号の2進化処理によって演算部106から下位カウンタ103aにカウントクロック（第2の下位計数信号）が出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が“0”から“1”に変化するタイミングで、下位カウンタ103aの3ビット目の反転出力が“1”から“0”に変化する。この変化により下位カウンタ103bの計数値が1だけ減算される。第2の下位位相信号の2進化処理が終了した時点で下位計数部103が保持している値は3’b[1]111（-1に相当）、上位計数部101が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1111となる。

この後、下位計数部103の計数値に応じて上位計数値の調整を行う必要がある。本例では、下位カウンタ103bの計数値が1である場合には、上位計数部101の計数値に1を加算する必要がある。また、下位カウンタ103bの計数値が0である場合には、上位計数部101の計数値を調整する必要はない。

上記に従って、判定部103cによる判定と上位計数値の加算が行われる。まず、制御信号CLMODE／CHMODEがH状態となる。これにより、下位計数部103および上位計数部101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位計数部101のカウントクロックは判定部103cの出力信号である。

続いて、制御信号CLMODE／CHMODEがL状態となる。これにより、下位計数部103および上位計数部101の動作モードがカウントモードとなる。その後、制御信号FLAGがH状態となる。これにより、判定部103cは下位カウンタ103bの計数値の判定と、判定結果に応じたカウントクロックの出力とを行う。判定部103cは、下位カウンタ103bの計数値が1である場合には加算のためのカウントクロックを出力し、下位カウンタ103bの計数値が0である場合にはカウントクロックを出力しない。

本例の場合、下位カウンタ103bの計数値が1であるため、判定部103cはカウントクロックを出力する。このため、上位計数部101の計数値が1だけ増加する。この時点で、下位計数部103が保持している値は3’b[1]111（-1に相当）、上位計数部101が保持している値は9’b0000_0010_0（4に相当）である。これらの値を12ビットで表現すると、12’b0000_0010_0111となる。

本実施形態では、下位計数部103のみ計数値が反転される（図24では省略）。この時点で、下位計数部103が保持している値は3’b[0]000（0に相当）、上位計数部101が保持している値は9’b0000_0010_0（4に相当）である。これらの値を12ビットで表現すると、12’b0000_0010_0000（32に相当）となる。2進数の減算では、値を反転した後、1を加算する必要があるが、前述したように、1回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、下位計数値に関しては、値を反転した後に1を加算していない。

第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。尚、2回目の読出し時における第2の下位計数値の反転は、デジタルデータが出力部17に転送された後でも構わない。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。

上述したように、本実施形態によれば、TDC型AD変換回路を用いた撮像装置において、エンコードエラーを抑圧した減算（CDS処理）を行うことができる。したがって、高画質な画像信号を得ることができる。また、第1の画素信号に基づく第1のアナログ信号と、第2の画素信号に基づく第2のアナログ信号との減算（CDS処理）をデジタル領域で行うことができる。

また、下位計数部103および上位計数部101は1種類のカウントモード（本実施形態では下位計数部103はダウンカウントモード、上位計数部101はアップカウントモード）のみを備えていればよいので、簡易な回路構成でAD変換回路を実現することができる。

（第7の実施形態）
次に、本発明の第7の実施形態を説明する。本実施形態による撮像装置の構成は、図16に示した構成と同様であり、列AD変換部16の構成は、図17に示した構成と同様であるので説明を省略する。

次に、本例の動作について説明する。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。説明を容易にするため、上位計数部101および下位計数部103のカウントモードは、1回目の読出し動作ではダウンカウントモード、2回目の読出し動作ではアップカウントモードであるものとし、上位計数部101および下位計数部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。

<1回目の読出し>
最初に、上位計数部101および下位計数部103がリセットされる。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。

比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位計数部101はカウント動作を停止することで、論理状態を第1の上位計数値として保持する。続いて、ランプ部19は、ランプ波の生成を停止する。

続いて、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位計数部103の3ビット目の出力信号である。その後、演算部106は、ラッチ部108に保持されている第1の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第1の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103は、第1の下位計数信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。下位計数部103がカウントを行っている間、上位計数部101は下位計数部103の3ビット目の出力信号の変化に応じてカウントを行う。

その後、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、VCO100の出力信号CK6である。

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。

比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位計数部101はカウント動作を停止することで、論理状態を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。続いて、ランプ部19は、ランプ波の生成を停止する。

続いて、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位計数部103の3ビット目の出力信号である。その後、演算部106は、ラッチ部108に保持されている第2の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第2の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103は、第2の下位計数信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。下位計数部103がカウントを行っている間、上位計数部101は下位計数部103の3ビット目の出力信号の変化に応じてカウントを行う。

上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。最後に、第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。

本例では、カウントモードを切り換えてカウントを行うことにより、第1の画素信号とそれに続く第2の画素信号との減算（CDS処理）が行われる。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、求める減算結果はB-Aである。

本例では、1回目の読出し時に下位計数部103および上位計数部101はダウンカウントモードでカウントを行うため、1回目の読出し時に下位計数部103および上位計数部101が第1の画素信号に基づくカウントを行った後の下位計数値および上位計数値からなる計数値はデジタル値-Aに対応する。続いて、2回目の読出し時に下位計数部103および上位計数部101はアップカウントモードでカウントを行うため、2回目の読出し時に下位計数部103および上位計数部101が第2の画素信号に基づくカウントを行った後の下位計数値および上位計数値からなる計数値はデジタル値B-Aに対応する。

上述したように、本実施形態によれば、TDC型AD変換回路を用いた撮像装置において、エンコードエラーを抑圧した減算（CDS処理）を行うことができる。したがって、高画質な画像信号を得ることができる。また、第1の画素信号に基づく第1のアナログ信号と、第2の画素信号に基づく第2のアナログ信号との減算（CDS処理）をデジタル領域で行うことができる。

（第8の実施形態）
次に、本発明の第8の実施形態を説明する。本実施形態による撮像装置の構成は、図16に示した構成と同様であり、列AD変換部16の構成は、図22に示した構成と同様であるので説明を省略する。

次に、本例の動作について説明する。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。説明を容易にするため、上位計数部101および下位計数部103のカウントモードは、1回目の読出し動作ではダウンカウントモード、2回目の読出し動作ではアップカウントモードであるものとし、上位計数部101および下位計数部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。第7の実施形態では、1回目の読出し時と2回目の読出し時のそれぞれにおいてカウントクロックの切換えが行われているが、第8の実施形態では2回目の読出し時のみカウントクロックの切換えが行われる。

<1回目の読出し>
最初に、上位計数部101および下位計数部103がリセットされる。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。

比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位計数部101はカウント動作を停止することで、論理状態を第1の上位計数値として保持する。続いて、ランプ部19は、ランプ波の生成を停止する。

その後、演算部106は、ラッチ部108に保持されている第1の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第1の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103の下位カウンタ103aは、第1の下位計数信号をカウントクロックとしてカウントを行い、下位カウンタ103bは、下位カウンタ103aの3ビット目の出力信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、上位計数部101は、VCO100の出力信号CK6をカウントクロックとしてカウントを行う。

比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位計数部101はカウント動作を停止することで、論理状態を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。続いて、ランプ部19は、ランプ波の生成を停止する。

その後、演算部106は、ラッチ部108に保持されている第2の下位位相信号のサーモメータコードを検出し、検出されたサーモメータコードに基づいて第2の下位計数信号を生成し、下位計数部103へ出力する。下位計数部103の下位カウンタ103aは、第2の下位計数信号をカウントクロックとしてカウントを行い、下位カウンタ103bは、下位カウンタ103aの3ビット目の出力信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。

続いて、上位計数部101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103bの出力信号に基づく判定部103cの出力信号である。判定部103cは、下位カウンタ103bの出力信号がH状態である場合にはカウントクロックを出力し、下位カウンタ103bの出力信号がL状態である場合にはカウントクロックを出力しない。判定部103cからカウントクロックが出力された場合、上位計数部101の上位計数値が1だけ減算される。

上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。最後に、第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。

本例では、カウントモードを切り換えてカウントを行うことにより、第1の画素信号とそれに続く第2の画素信号との減算（CDS処理）が行われる。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、求める減算結果はB-Aである。本例では、下位計数部103および上位計数部101がそれぞれ別々にカウントを行い、下位計数部103のカウント結果である下位計数値と、上位計数部101のカウント結果である上位計数値とからなるデジタルデータが得られる。

本例では、1回目の読出し時に下位計数部103はダウンカウントモードでカウントを行うため、1回目の読出し時に下位計数部103が第1の画素信号に基づくカウントを行った後の下位計数値はデジタル値-Aの下位ビットに対応する。続いて、2回目の読出し時に下位計数部103はアップカウントモードでカウントを行うため、2回目の読出し時に下位計数部103が第2の画素信号に基づくカウントを行った後の下位計数値はデジタル値B-Aの下位ビットに対応する。

一方、本例では、1回目の読出し時に上位計数部101はダウンカウントモードでカウントを行うため、1回目の読出し時に上位計数部101が第1の画素信号に基づくカウントを行った後の上位計数値はデジタル値-Aの上位ビットに対応する。続いて、2回目の読出し時に上位計数部101はアップカウントモードでカウントを行うため、2回目の読出し時に上位計数部101が第2の画素信号に基づくカウントを行った後の上位計数値はデジタル値B-Aの上位ビットに対応する。ただし、下位計数部103が下位計数信号に基づくカウントを行う際、上位計数部101はカウントを行っていないので、下位計数値の桁上り／桁下りによる上位計数値の調整が必要である。本例の場合、カウントクロックの切換え時に、下位計数値の桁上り／桁下りによる上位計数値の調整を行う。

次に、図22に示した構成の動作について具体例を用いて説明する。前述したように、上位計数部101および下位計数部103のカウントモードは、1回目の読出し動作ではダウンカウントモード、2回目の読出し動作ではアップカウントモードであるものとし、上位計数部101および下位計数部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。本説明では、下位計数部103として4ビットのダウンカウンタ回路、上位計数部101として9ビットのアップカウンタ回路を用いた場合で説明する。VCO100の8個の出力信号CK1〜CK8に基づく下位位相信号の状態数は全8状態（状態0〜7）となる。上位計数部101および下位計数部103の計数値の表記については、第6の実施形態で使用した表記と同様である。

ここで、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は31（=7+8×3）、第2の画素信号は63（=7+8×7）にそれぞれ対応し、第2の画素信号から第1の画素信号を減算（CDS処理）した値は32となる。

<<1回目の読出し>>
最初に、制御信号CLMODE／CHMODEがL状態となり、下位計数部103および上位計数部101の動作モードがカウントモードに設定される。尚、下位計数部103および上位計数部101のカウントモードはダウンカウントモードである。続いて、制御信号LRSTにより、ラッチ回路D_1〜D_8がリセットされる。同時に、制御信号CLRST／CHRSTにより、下位計数部103および上位計数部101の計数値がリセットされる。制御信号SELはL状態に設定されているので、上位計数部101のカウントクロックはラッチ部108のラッチ回路D_6の出力に設定される。したがって、比較処理の終了時点まで、出力信号CK6がラッチ回路D_6および切換え部MUXを介して上位計数部101に入力され、上位計数部101は出力信号CK6をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位計数部103が保持している値は3’b[0]000、上位計数部101が保持している値は9’b0000_0000_0である。これらの値を12ビットで表現すると、12’b0000_0000_0000となる。

所定の条件を満足する第1のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミング）で、比較部109の出力信号COが反転し、その時点のVCO100の論理状態である出力信号CK1〜CK8の状態が保持される（第1の下位位相信号）。同時に、上位計数部101はカウント動作を停止する。この時点で、下位計数部103が保持している値は3’b[0]000、上位計数部101が保持している値は9’b1111_1110_1（-3に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_1000となる。

続いて、第1の下位位相信号の2進化処理が行われる。第1の下位位相信号の2進化処理によって演算部106から下位カウンタ103aにカウントクロック（第1の下位計数信号）が出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が“0”から“1”に変化するタイミングで、下位カウンタ103aの3ビット目の反転出力が“1”から“0”に変化する。この変化により下位カウンタ103bの計数値が1だけ減算される。第1の下位位相信号の2進化処理が終了した時点で、下位計数部103が保持している値は3’b[1]001（-7に相当）、上位計数部101が保持している値は9’b1111_1110_1（-3に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_1001となる。

続いて、制御信号CLMODE／CHMODEがH状態となる。これにより、下位計数部103および上位計数部101の動作モードがデータ保護モードとなる。

<<2回目の読出し>>
続いて、制御信号LRSTにより、ラッチ回路D_1〜D_8がリセットされる。ここでは、制御信号CLRST／CHRSTによる下位計数部103および上位計数部101の計数値のリセットは行われない。その後、制御信号CLMODE／CHMODEがL状態となる。これにより、下位計数部103および上位計数部101の動作モードがカウントモードとなる。尚、下位計数部103および上位計数部101のカウントモードはアップカウントモードである。この時点で、下位計数部103が保持している値は3’b[1]001（-7に相当）、上位計数部101が保持している値は9’b1111_1110_1（-3に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_1001となる。

所定の条件を満足する第2のタイミング（前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミング）で比較部109の出力信号COが反転し、その時点のVCO100の論理状態である出力信号CK1〜CK8の状態が保持される（第2の下位位相信号）。同時に、上位計数部101はカウント動作を停止する。この時点で、下位計数部103が保持している値は3’b[1]001（-7に相当）、上位計数部101が保持している値は9’b0000_0010_0（4に相当）である。これらの値を12ビットで表現すると、12’b0000_0010_0001となる。

その後、第2の下位位相信号の2進化処理が行われる。第2の下位位相信号の2進化処理によって演算部106から下位カウンタ103aにカウントクロック（第2の下位計数信号）が出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が“1”から“0”に変化するタイミングで、下位カウンタ103bの計数値が1だけ加算される。第2の下位位相信号の2進化処理が終了した時点で下位計数部103が保持している値は3’b[0]000（0に相当）、上位計数部101が保持している値は9’b0000_0010_0（4に相当）である。これらの値を12ビットで表現すると、12’b0000_0010_0000となる。

この後、下位計数部103の計数値に応じて上位計数値の調整を行う必要がある。本例では、下位カウンタ103bの計数値が1である場合には、上位計数部101の計数値から1を減算する必要がある。また、下位カウンタ103bの計数値が0である場合には、上位計数部101の計数値を調整する必要はない。

上記に従って、判定部103cによる判定と上位計数値の減算が行われる。まず、制御信号CLMODE／CHMODEがH状態となる。これにより、下位計数部103および上位計数部101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位計数部101のカウントクロックは判定部103cの出力信号である。

続いて、制御信号CLMODE／CHMODEがL状態となる。これにより、下位計数部103および上位計数部101の動作モードがカウントモードとなる。尚、下位計数部103および上位計数部101のカウントモードはダウンカウントモードである。その後、制御信号FLAGがH状態となる。これにより、判定部103cは下位カウンタ103bの計数値の判定と、判定結果に応じたカウントクロックの出力とを行う。判定部103cは、下位カウンタ103bの計数値が1である場合には減算のためのカウントクロックを出力し、下位カウンタ103bの計数値が0である場合にはカウントクロックを出力しない。

本例の場合、下位カウンタ103bの計数値が0であるため、判定部103cはカウントクロックを出力しない。このため、上位計数部101の計数値は変化しない。この時点で、下位計数部103が保持している値は3’b[0]000（0に相当）、上位計数部101が保持している値は9’b0000_0010_0（4に相当）である。これらの値を12ビットで表現すると、12’b0000_0010_0000（32に対応）となる。

第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。

上述したように、本実施形態によれば、TDC型AD変換回路を用いた撮像装置において、エンコードエラーを抑圧した減算（CDS処理）を行うことができる。したがって、高画質な画像信号を得ることができる。また、第1の画素信号に基づく第1のアナログ信号と、第2の画素信号に基づく第2のアナログ信号との減算（CDS処理）をデジタル領域で行うことができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

2・・・撮像部、5・・・読出電流源部、12・・・垂直選択部、14・・・水平選択部、15・・・カラム処理部、16・・・列AD変換部、17・・・出力部、18・・・クロック生成部、19・・・ランプ部、20・・・制御部、100，100a，100b，100c，100d，1100・・・VCO、101・・・上位計数部、101a・・・上位カウンタ、103・・・下位計数部、103a，103b・・・下位カウンタ、103c・・・判定部、106・・・演算部、106a・・・演算回路、108，1108・・・ラッチ部、109・・・比較部、1101・・・カウント部、1106・・・2進化部、MUX・・・切換え部

Claims (8)

1. 時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
   AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、
   n個（nは3以上の奇数）の遅延ユニットで構成され、前記n個の遅延ユニットのそれぞれを信号が伝送する第1の経路と、前記n個の遅延ユニットの一部を迂回して信号が伝送する第2の経路とを含む発振回路を有し、複数の前記遅延ユニットから出力される複数の信号からなる下位位相信号を出力するクロック生成部と、
   前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部と、
   前記第2の経路の両端に位置する2つの遅延ユニットの間に配置され、かつ、前記第1の経路上に配置される遅延ユニットの何れかから出力される信号をカウントクロックとしてカウントを行って上位計数値を取得する第1のカウンタ回路で構成される上位計数部と、
   前記第1のカウンタ回路のカウントクロックを基準として定義される前記下位位相信号の状態を検出するため、前記ラッチ部にラッチされた前記下位位相信号を構成する複数の信号からなる信号群における論理状態の変化位置を検出し、検出された前記変化位置に基づいて下位計数信号を生成する演算部と、
   前記下位計数信号をカウントクロックとしてカウントを行って下位計数値を取得する第2のカウンタ回路で構成される下位計数部と、
   を備え、前記アナログ信号に応じたデジタルデータを出力するAD変換回路。
2. 前記演算部は、前記第1のカウンタ回路がカウントクロックの立上りと立下りのどちらを基準にカウントを行うのかに応じて、前記比較処理の間に前記クロック生成部から出力される前記下位位相信号を構成する複数の信号を、所定の時間間隔で順に立ち上がる、または、所定の時間間隔で順に立ち下がる信号群となるように並べたときの当該信号群の順番と同じ順番になるように、前記ラッチ部にラッチされた前記下位位相信号を構成する複数の信号を並べた後の信号群における論理状態の変化位置を検出する請求項1に係るAD変換回路。
3. 前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、
   前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、
   前記下位計数部は、前記第1の下位計数信号をカウントクロックとしてカウントを行うと共に第1の上位用カウントクロックを出力して第1の下位計数値を取得し、前記第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行うと共に第2の上位用カウントクロックを出力して第2の下位計数値を取得し、
   前記上位計数部は、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第1の上位用カウントクロックに基づいてカウントを行って第1の上位計数値を取得し、前記第1の上位計数値を構成する各ビットの値を反転した後、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第2の上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する
   ことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する請求項1または請求項2に係るAD変換回路。
4. 前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、
   前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、
   前記下位計数部は、前記第1の下位計数信号をカウントクロックとしてカウントを行って第1の下位計数値を取得し、前記第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行って第2の下位計数値を取得し、前記第2の下位計数値のフラグ用ビットに基づく上位用カウントクロックを出力し、
   前記上位計数部は、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行って第1の上位計数値を取得し、前記第1の上位計数値を構成する各ビットの値を反転した後、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する
   ことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する請求項1または請求項2に係るAD変換回路。
5. 前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、
   前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、
   前記下位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記第1の下位計数信号をカウントクロックとしてカウントを行うと共に第1の上位用カウントクロックを出力して第1の下位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記第2の下位計数信号をカウントクロックとしてカウントを行うと共に第2の上位用カウントクロックを出力して第2の下位計数値を取得し、
   前記上位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第1の上位用カウントクロックに基づいてカウントを行って第1の上位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記第2の上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する
   ことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する請求項1または請求項2に係るAD変換回路。
6. 前記ラッチ部は、第1のアナログ信号に応じた第1の比較処理の終了に係るタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に応じた第2の比較処理の終了に係るタイミングで第2の下位位相信号をラッチし、
   前記演算部は、前記ラッチ部にラッチされた前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部にラッチされた前記第2の下位位相信号に応じて第2の下位計数信号を生成し、
   前記下位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記第1の下位計数信号をカウントクロックとしてカウントを行って第1の下位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記第2の下位計数信号をカウントクロックとしてカウントを行って第2の下位計数値を取得し、前記第2の下位計数値のフラグ用ビットに基づく上位用カウントクロックを出力し、
   前記上位計数部は、アップカウントモードおよびダウンカウントモードの何れか一方のモードで、前記クロック生成部から出力される前記第1の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行って第1の上位計数値を取得した後、アップカウントモードおよびダウンカウントモードの何れか他方のモードで、前記クロック生成部から出力される前記第2の下位位相信号を構成する複数の信号の1つをカウントクロックとしてカウントを行い、更に前記上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する
   ことで、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力する請求項1または請求項2に係るAD変換回路。
7. 光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、
   前記画素信号に応じたアナログ信号が入力される請求項1または請求項2に係るAD変換回路と、
   を有する撮像装置。
8. 光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、
   リセットレベルに基づく第1の画素信号に応じた第1のアナログ信号と、前記光電変換素子に入射された電磁波の大きさに基づく第2の画素信号に応じた第2のアナログ信号とが入力される請求項3〜請求項6の何れか一項に係るAD変換回路と、
   を有する撮像装置。

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