JPH06216721A - リングオシレータ及びパルス位相差符号化回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 偶数個の反転回路をリング状に連結し、安定
してパルスエッジを周回させ、このリングオシレータで
パルス位相差の検出分解能を低下させず、検出速度を向
上する。 【構成】 偶数段リングオシレータは、２つのナンドゲ
ートと３０個のインバータとをリング状に連結して構成
されており、ナンドゲートＮＡＮＤ１の他方の入力端子
には外部からのスタートパルスＰＡが入力され、ナンド
ゲートＮＡＮＤ３２の他方の入力端子にはインバータＩ
ＮＶ１８の出力信号が直接入力されている。そして、Ｐ
ＡをLow からHighに変化させると、奇数段目の反転回路
（ナンドゲート，インバータ）において立ち下がりエッ
ジとして現れるメインエッジと、このメインエッジがイ
ンバータＩＮＶ１８から直接ナンドゲートＮＡＮＤ３２
に入力されて発生し奇数段目の反転回路における立ち上
がりエッジとして現れるリセットエッジとの２つパルス
エッジが同一周回上に周回する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リング状に連結した複
数個の反転回路上にパルスエッジを周回させるリングオ
シレータ、及び該リングオシレータを用いて２つのパル
ス信号の位相差を２進デジタル信号に符号化するパルス
位相差符号化回路に関する。

【０００２】

【従来の技術】従来より、２つのパルス間の位相差を検
出し、その検出した位相差を２進デジタル信号に符号化
するパルス位相差符号化回路としては、例えば、特開平
３−２２０８１４号公報に開示されているように、入力
信号を反転して出力する反転回路を奇数個リング状に連
結し、そのリング上でパルスエッジを周回させる奇数段
リングオシレータを利用したものが知られている。

【０００３】そして、このパルス位相差符号化回路は、
一方のパルス信号ＰＡが入力されたときに上述のリング
オシレータ上にパルスエッジを周回させ、他方のパルス
信号ＰＢが入力されたときに、パルス信号ＰＡにより起
動されたパルスエッジがリングオシレータ上を何周周回
したか、及びリングオシレータ上の何れの反転回路にま
で到達したかを検出することにより、２つのパルス信号
ＰＡ，ＰＢ間の位相差を検出するようにされている。

【０００４】

【発明が解決しようとする課題】ところが、上記従来の
奇数段リングオシレータを利用するパルス位相差符号化
回路においては、リングオシレータに反転回路の数が奇
数個のものを使用していたため、パルス信号ＰＡが入力
されてからパルス信号ＰＢが入力されるまでの間の、リ
ングオシレータ上でのパルスエッジの周回回数と、パル
スエッジが到達した反転回路のリングオシレータ上での
位置とを単に２進符号化しただけでは、パルス信号Ｐ
Ａ，ＰＢ間の位相差を２進デジタル信号に符号化すると
コード欠けが生じることから、正確な上位ビットを得る
ためには、検出したパルスエッジの周回回数を減算器等
を用いて演算しなければならなかった。これは、２ⁿ
個、即ち偶数個の反転回路でリングオシレータを構成す
ると、各反転回路の入・出力信号が互いに異なるレベル
となって回路全体が安定してしまい、パルスエッジを周
回させることができず、結局、奇数個の反転回路でリン
グオシレータを構成するしかなかったためである。

【０００５】従って、上記従来のパルス位相差符号化回
路においては、上述のような減算器等の追加により回路
規模が大きくなってしまったり、また、検出したパルス
位相差を出力するまでに時間がかかることから連続して
パルス位相差を検出して符号化する場合には、符号化す
る処理速度に限界が生ずるという問題があった。

【０００６】また、上記従来のパルス位相差符号化回路
において、上述のように減算器等を使用するのではな
く、リングオシレータを構成する反転回路中の１個の反
転回路の出力を用いず、その他の偶数個の反転回路の出
力からパルス位相差を検出することにより、パルスエッ
ジのリングオシレータ上での周回回数とパルスエッジが
到達した反転回路の位置とを、夫々上位ビットと下位ビ
ットとに直接対応させてパルス位相差を符号化するとい
う構成も提案されているが、この場合では、リングオシ
レータ上の何れか１箇所だけに反転回路２個分のパルス
エッジの遅延時間が生じることからパルス位相差の検出
精度が低下してしまい、結局、他の反転回路の遅延時間
を故意に２倍に設定する等してリングオシレータ全体の
バランスをとらなければならず、パルス位相差検出の分
解能を低下させてしまうという問題があった。

【０００７】本発明は、こうした問題に鑑みなされたも
ので、偶数個の反転回路をリング状に連結した構成にも
関わらず、安定してパルスエッジを周回させることがで
きるリングオシレータを提供すると共に、この偶数段オ
シレータを用いることにより、回路構成を簡素化し、か
つ、パルス位相差の検出分解能を低下させることなく、
その検出速度を向上させることができるパルス位相差符
号化回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】かかる問題を解決するた
めになされた請求項１に記載の本発明は、入力信号を反
転して出力する反転回路を偶数個リング状に連結してな
り、同一周回上に二種類のパルスエッジを周回させるリ
ングオシレータであって、前記反転回路の一つを、外部
からの第１の制御信号により入力信号の反転動作を開始
する第１の起動用反転回路として構成し、更に、該第１
の起動用反転回路及び該第１の起動用反転回路の次段に
接続される反転回路以外の前記反転回路の一つを、第２
の制御信号により入力信号の反転動作を開始する第２の
起動用反転回路として構成すると共に、外部から前記第
１の起動用反転回路に前記第１の制御信号が入力され、
該第１の起動用反転回路が反転動作を開始してから、該
第１の起動用反転回路の反転動作開始により最初に発生
し前記反転回路により順次反転されて伝達するパルスの
エッジが前記第２の起動用反転回路に入力されるまでの
間に、前記第２の起動用反転回路に前記第２の制御信号
を入力する制御信号入力手段を設けたこと、を特徴とす
るリングオシレータを要旨としている。

【０００９】また、請求項２に記載の発明は、請求項１
に記載のリングオシレータにおいて、前記制御信号入力
手段が、前記第２の起動用反転回路の前記第１の起動用
反転回路側からみて全反転回路数の半分以下の偶数個だ
け前に接続された所定の反転回路の出力信号を前記第２
の制御信号として前記第２の起動用反転回路に入力し、
前記第２の起動用反転回路が、前記第２の制御信号と当
該第２の起動用反転回路の前段に接続された反転回路か
らの入力信号との２つの信号レベルが同じときには、当
該信号レベルを反転して出力し、かつ前記２つの信号レ
ベルが異なるときには、前記第１の起動用反転回路が反
転動作を開始していないときに前記所定の反転回路から
入力される前記第２の制御信号の信号レベルと同じ信号
レベルの方を優先的に反転して出力するように構成した
こと、を特徴とするリングオシレータを要旨としてい
る。

【００１０】また更に、請求項３に記載の発明は、請求
項２に記載のリングオシレータにおいて、前記反転回路
の入力信号が反転してから出力が反転するまでの応答時
間を、前記第１の起動用反転回路の反転動作開始により
最初に発生し当該リングオシレータ上を順次反転して周
回するパルスのエッジに対する応答時間よりも、該エッ
ジと反対レベルに反転するパルスのエッジに対する応答
時間の方が、小さくなるように設定してなること、を特
徴とするリングオシレータを要旨としている。

【００１１】そして、請求項４に記載の発明は、２ⁿ 個
の反転回路からなる請求項１ないし請求項３に記載のリ
ングオシレータにおける前記第１の起動用反転回路に、
外部からの第１の入力信号を前記第１の制御信号として
入力することにより該第１の起動用反転回路の反転動作
を開始させ、当該第１の入力信号と該第１の入力信号に
対して任意のタイミングで入力される外部からの第２の
入力信号との位相差を２進符号化するパルス位相差符号
化回路であって、前記リングオシレータ内の各反転回路
の出力信号を外部に取り出すための出力端子と、該出力
端子のうち所定の出力端子からの出力信号を取り込み、
前記第１の入力信号により前記リングオシレータの第１
の起動用反転回路が反転動作を開始してから前記第２の
入力信号が入力されるまでの間に、前記第１の起動用反
転回路の反転動作開始により最初に発生したパルスのエ
ッジが前記リングオシレータ内を周回した回数をカウン
トすると共に、該カウント数を表わす２進デジタル信号
を出力するカウント手段と、前記各出力端子からの出力
信号を取り込み、前記第２の入力信号が入力されたとき
に、前記第１の起動用反転回路の反転動作開始により最
初に発生したパルスのエッジが前記リングオシレータ内
の何れの反転回路に到達しているかを検出するパルスエ
ッジ検出手段と、前記第１の起動用反転回路から前記パ
ルスエッジ検出手段により前記パルスのエッジが到達し
ていると検出された反転回路までの反転回路の数を２進
デジタル信号として出力するエンコーダと、を備え、前
記カウント手段からの２進デジタル信号を上位ビットと
し、かつ前記エンコーダからの２進デジタル信号を下位
ビットとして、前記第１の入力信号と前記第２の入力信
号との位相差を表わす２進デジタル信号を出力するよう
に構成してなること、を特徴とするパルス位相差符号化
回路を要旨としている。

【００１２】

【作用及び発明の効果】以上のように構成された請求項
１に記載のリングオシレータにおいては、まず、第１及
び第２の制御信号によって、夫々第１及び第２の起動用
反転回路の反転動作が強制的に停止させられているとき
には、第１及び第２の起動用反転回路が前段の反転回路
出力と同じレベルの信号を出力する。従って、この初期
状態においては、第１及び第２の起動用反転回路以外の
反転回路は偶数個であるために、各反転回路の入・出力
が互いに異なるレベルとなって、当該リングオシレータ
全体が安定状態となる。

【００１３】次に、外部から第１の起動用反転回路に第
１の制御信号が入力され、第１の起動用反転回路が入力
信号の反転動作を開始すると、例えば、その時の入力信
号がHighレベルであれば出力がLow レベルに変化して、
次段の反転回路の出力がLowレベルからHighレベルとな
り、更にその次の反転回路出力がHighレベルからLowレ
ベルとなるというように、反転回路出力が順次反転して
いくため、当該リングオシレータ上をこのようなパルス
のエッジが順次伝達していくこととなる。

【００１４】そして、このように第１の制御信号が入力
されて第１の起動用反転回路が反転動作を開始してか
ら、この第１の起動用反転回路の反転動作開始により最
初に発生し各反転回路により順次反転されて伝達するパ
ルスのエッジ（以下、このパルスのエッジをメインエッ
ジという）が第２の起動用反転回路に入力されるまでの
間に、制御信号入力手段が、第２の起動用反転回路に第
２の制御信号を入力してこの第２の起動用反転回路の反
転動作を開始させる。

【００１５】ここで、第２の起動用反転回路が反転動作
を開始したときには、未だ前述のメインエッジがこの第
２の起動用反転回路に到達していないため、第２の起動
用反転回路の入力レベルは未だ反転しておらず初期状態
のままであり、第２の起動用反転回路はこの初期状態の
入力信号のレベルを反転した出力を行う。

【００１６】そして、このように第２の起動用反転回路
が反転動作を開始すると、当該リングオシレータ上を、
上述のメインエッジと、この第２の起動用反転回路の反
転動作開始により最初に発生したパルスのエッジ（以
下、このパルスのエッジをリセットエッジという）とが
同時に周回することとなる。

【００１７】つまり、通常、偶数個の反転回路をリング
状に連結すると、各反転回路の入・出力が異なるレベル
となって回路全体が安定してしまうのであるが、本発明
のリングオシレータでは、同一周回上に発生タイミング
の異なる２つのパルスエッジを周回させるため、第１の
起動用反転回路は、自己が発生させたメインエッジが戻
ってくる前にリセットエッジによって出力が反転し、第
２の起動用反転回路は、自己が発生させたリセットエッ
ジが戻ってくる前にメインエッジによって出力が反転す
るというように、回路全体が安定状態になることなく、
永遠に２つのパルスエッジが周回することとなる。

【００１８】従って、本発明のリングオシレータによれ
ば、偶数段の反転回路をリング状に連結することによっ
て構成されているにも関わらず、安定状態になることな
く、パルスのエッジを周回させることができるため、例
えば、特定の反転回路の出力信号を取り出せば、反転回
路の動作遅延時間の偶数倍の周期を持ったクロック信号
を得ることができるようになる。

【００１９】次に、請求項２に記載のリングオシレータ
においては、 （１）．まず、第１の制御信号によって第１の起動用反
転回路の反転動作が強制的に停止させられているときに
は、第１の起動用反転回路が前段の反転回路出力と同じ
レベルの信号を出力する。

【００２０】またこの初期状態のとき、第２の起動用反
転回路については、その前段に接続された反転回路から
の入力信号と、所定の反転回路からの第２の制御信号と
しての入力信号とは互いに異なるレベルとなっている。
これは、この所定の反転回路が、第２の起動用反転回路
の第１の起動用反転回路側からみて全反転回路数の半分
以下の偶数個だけ前に接続されているため、この所定の
反転回路と第２の起動用反転回路との間には奇数個の反
転回路が接続されているからである。

【００２１】そして、第２の起動用反転回路は、この初
期状態において上述の所定の反転回路側から入力される
第２の制御信号の信号レベル（以下、この信号レベル
を、優先レベルという）の方を優先的に反転して出力す
るように構成されているため、第２の起動用反転回路
は、この初期状態では、前段の反転回路からの入力信号
の信号レベル（以下、この信号レベルを、非優先レベル
という）と同じレベルの信号を出力することとなり、上
述の請求項１に記載のリングオシレータの場合と同様
に、当該リングオシレータ全体が安定状態となる。

【００２２】（２）．次に、外部からの第１の制御信号
により、第１の起動用反転回路が反転動作を開始する
と、上述の請求項１に記載のリングオシレータの場合と
同様に、メインエッジが当該リングオシレータ上を順次
伝達していく。 （３）．そして、このメインエッジが上述の所定の反転
回路へ到達すると、第２の制御信号のレベルが反転し
て、第２の起動用反転回路の前段の反転回路出力と同一
の非優先レベルになるため、第２の起動用反転回路がそ
の信号レベルを反転して出力して反転動作を開始し、上
述の請求項１に記載のリングオシレータの場合と同様の
リセットエッジを発生させる。そして、このリセットエ
ッジが、第１の起動用反転回路により発生したメインエ
ッジと共に、当該リングオシレータ上を周回する。

【００２３】（４）．また、その後のメインエッジは、
所定の反転回路から第２の起動用反転回路までの奇数個
の反転回路により順次反転されて伝達する正規ルートを
経由して第２の起動用反転回路にまで到達するが、この
とき、第２の制御信号は非優先レベルとなっているた
め、メインエッジはそのまま第２及び第１の起動用反転
回路を含む各反転回路によって順次反転されて当該リン
グオシレータ上を伝達していく。

【００２４】尚、このようにメインエッジが上述の正規
ルートで第２の起動用反転回路に到達したときに、第２
の制御信号が未だ非優先レベルであるのは、上述の所定
の反転回路から第２の起動用反転回路までの奇数個の反
転回路の数が、当該リングオシレータを構成する全反転
回路の数の半分以下であるためであり、これにより、第
２の起動用反転回路により発生したリセットエッジが、
この第２の起動用反転回路から所定の反転回路まで伝達
するよりも早く、メインエッジが所定の反転回路から上
述の正規のルートで第２の起動用反転回路に入力される
からである。

【００２５】また、このとき、メインエッジによって、
第２の起動用反転回路の前段の反転回路からの入力信号
は、非優先レベルから優先レベルに反転する。 （５）．一方、第２の起動用反転回路によって発生した
リセットエッジは、所定の反転回路から第２の起動用反
転回路までの奇数個の反転回路以外の、第１の起動用反
転回路を含む各反転回路を経由して、再び所定の反転回
路に到達し、第２の制御信号を非優先レベルから優先レ
ベルへ反転させるが、このときは、第２の起動用反転回
路の前段の反転回路からの入力信号が、既にメインエッ
ジによって優先レベルとなっているため、第２の起動用
反転回路の出力は変化せず、リセットエッジは、この所
定の反転回路から上述の正規ルートで順次第２起動用反
転回路へ伝達される。

【００２６】（６）．そして、リセットエッジが、正規
ルートで第２の起動用反転回路の前段の反転回路に到達
すると、第２の起動用反転回路の前段からの入力信号
が、優先レベルから非優先レベルへと反転するが、これ
と全く同時に、メインエッジが上述の所定の反転回路に
到達して、第２の制御信号も優先レベルから非優先レベ
ルに反転する。

【００２７】これは、メインエッジが、第１の起動用反
転回路から始まり、当該リングオシレータを正規ルート
で一周してから、再び第１の起動用反転回路から所定の
反転回路へ到達するのに対し、リセットエッジは、メイ
ンエッジが第１の起動用反転回路から所定の反転回路へ
到達してから、第２の起動用反転回路により発生され、
その後、当該リングオシレータを正規ルートで一周する
というように、両エッジが第２の起動用反転回路へ到達
するまでに経由する反転回路の延べ総数が、全く同一で
あるからである。

【００２８】そして、このように、第２の起動用反転回
路の前段からの入力信号及び第２の制御信号が共に非優
先レベルとなると、第２の起動用反転回路は出力を反転
するが、これは、第２の起動用反転回路が、メインエッ
ジによって反転された第２の制御信号により、その出力
を反転するという点で、上述の（３）と全く同じ動作と
なる。

【００２９】即ち、リセットエッジは、メインエッジに
よって再発生されて、第２の起動用反転回路から第１の
起動用反転回路へ向けて伝達していき、メインエッジ
は、所定の反転回路から正規ルートで第２の起動用反転
回路へ向けて伝達していくというように、再び、メイン
エッジとリセットエッジとが当該リングオシレータ上を
周回する。

【００３０】（７）．そして以後は、（４）〜（６）の
動作が繰り返され、リセットエッジがメインエッジ一周
毎に再発生されることとなる。このように、請求項２に
記載のリングオシレータによれば、制御信号入力手段と
して、特別の回路を設けなくても、外部から第１の制御
信号を第１の起動用反転回路に入力するだけで、第１の
起動用反転回路が反転動作を開始してから、メインエッ
ジが第２の起動用反転回路に入力されるまでの間に、第
２の制御信号が第２の起動用反転回路に入力されて、当
該リングオシレータの発振動作を確実に開始させること
ができるようになる。

【００３１】ここで、この請求項２に記載のリングオシ
レータにおいては、（６）で説明したように、メインエ
ッジが第２の制御信号として所定の反転回路から第２の
起動用反転回路に入力されるタイミングと、リセットエ
ッジが第２の起動用反転回路の前段の反転回路から第２
の起動用反転回路に入力されるタイミングとが同時とな
るが、これは、理想的な反転回路を使用した場合であっ
て、現実の反転回路の、入力信号が反転してから出力が
反転するまでの応答時間は、例えば、出力がHighレベル
からLow レベルへ反転するときよりも、出力がLow レベ
ルからHighレベルへ反転するときの方が速かったり、ま
た、その逆であったりする。

【００３２】従って、請求項２に記載のリングオシレー
タにおいて、上述の（６）の場合で、リセットエッジよ
りもメインエッジの方が、若干速く第２の起動用反転回
路に到達すると、第２の起動用反転回路は、最後に非優
先レベルとなるリセットエッジの入力タイミングで、そ
の出力が反転することになるため、当該リングオシレー
タ上をメインエッジとリセットエッジとが何周か周回す
るうちに、メインエッジがリセットエッジに追いついて
しまい、最終的に回路全体が安定状態となって発振が停
止してしまう虞がある。

【００３３】そこで次に、請求項３に記載のリングオシ
レータにおいては、当該リングオシレータを構成する一
つ又は複数の反転回路の、入力信号が反転してから出力
が反転するまでの応答時間を、メインエッジに対する応
答時間よりも、このメインエッジと反対レベルに反転す
るパルス、即ちリセットエッジに対する応答時間の方
が、小さくなるように故意に設定することによって、メ
インエッジが第２の制御信号として所定の反転回路から
第２の起動用反転回路に入力され、リセットエッジが第
２の起動用反転回路の前段の反転回路から第２の起動用
反転回路に入力される場合に、常に、メインエッジより
もリセットエッジの方が速く第２の起動用反転回路に入
力されるようにして、一旦完全にリセットエッジを消滅
させてから、メインエッジによってリセットエッジを再
発生させるようにしている。

【００３４】従って、請求項３に記載のリングオシレー
タによれば、当該リングオシレータを構成する反転回路
の応答時間のばらつきの影響を受けることなく、常に安
定して、メインエッジをリセットエッジと共に周回させ
ることができるようになる。次に、請求項４に記載のパ
ルス位相差符号化回路では、２ⁿ 個の反転回路によって
構成された請求項１ないし請求項３に記載のリングオシ
レータを使用して、まず、このリングオシレータの第１
の起動用反転回路に、外部からの第１の入力信号を、上
述の第１の制御信号として入力することにより、この第
１の起動用反転回路の反転動作を開始させて、上述した
ように、メインエッジとリセットエッジとを、リングオ
シレータ内で周回させる。

【００３５】そして、リングオシレータ内の各反転回路
の出力信号を外部に取り出すための出力端子のうち、所
定の出力端子からの出力信号を取り込んだカウント手段
が、上述の第１の入力信号によりリングオシレータの第
１の起動用反転回路が反転動作を開始してから、この第
１の入力信号に対して任意のタイミングで入力される外
部からの第２の入力信号が入力されるまでの間に、メイ
ンエッジが、リングオシレータ内を周回した回数をカウ
ントすると共に、そのカウント数を表わす２進デジタル
信号を出力する。

【００３６】一方、リングオシレータ内の各反転回路の
出力信号を外部に取り出すための各出力端子からの出力
信号を取り込んだパルスエッジ検出手段が、第２の入力
信号が入力されたときに、メインエッジが、リングオシ
レータ内の何れの反転回路に到達しているかを検出し、
エンコーダが、第１の起動用反転回路からパルスエッジ
検出手段により、メインエッジが到達していると検出さ
れた反転回路までの反転回路の数を２進デジタル信号と
して出力する。

【００３７】そして、請求項４に記載のパルス位相差符
号化回路においては、２ⁿ 個の反転回路によって構成さ
れたリングオシレータを使用しているため、カウント手
段からの２進デジタル信号を上位ビットとし、かつ、エ
ンコーダからの２進デジタル信号を下位ビットとして、
直接的に第１の入力信号と第２の入力信号との位相差を
表わす２進デジタル信号を出力する。

【００３８】例えば、リングオシレータが、２⁵ （ｎ＝
５）個の反転回路によって構成されている場合に、第１
の入力信号が入力されてから第２の入力信号が入力され
るまでの間に、メインエッジがリングオシレータを３周
し、かつ、第２の入力信号が入力されたときに、メイン
エッジが第１の起動用反転回路を１段目として数えて２
６段目の反転回路に到達していたとすると、カウント手
段からは２進デジタル信号（１１）が出力され、エンコ
ーダからは２進デジタル信号（１１００１）が出力され
る。そして、第１の入力信号と第２の入力信号との位相
差は、前者を上位ビットとし、後者を下位ビットとし
て、直接的に得られる２進デジタル信号（１１，１１０
０１）で表される。

【００３９】従って、請求項４に記載のパルス位相差符
号化回路によれば、前述の従来の奇数段リングオシレー
タを使用したパルス位相差符号化回路のように、カウン
ト手段からの２進デジタル信号に対して演算を加えるた
めの減算器等を設ける必要がないため、回路構成を簡素
化して回路全体を小型化でき、また、検出したパルス位
相差を出力するまでに時間がかからず、その検出速度を
向上させることができる。

【００４０】そして、このような効果は、前述の従来の
奇数段リングオシレータを使用したパルス位相差符号化
回路のように、故意に奇数段リングオシレータを構成す
る反転回路中の１個の反転回路の出力を用いず、その他
の偶数個の反転回路の出力から、２つの信号間の位相差
を検出するといった細工をしなくても得ることができる
ため、２つの信号間の位相差の検出分解能を低下させる
こともない。

【００４１】

【実施例】以下に、本発明の実施例について図面と共に
説明する。図１は、請求項２及び請求項３に記載の本発
明が適用された偶数段リングオシレータ２の構成を表わ
す構成図である。

【００４２】図１に示す如く、本実施例の偶数段リング
オシレータ２は、起動用反転回路としての２入力ナンド
ゲート（以下、単にナンドゲートという）ＮＡＮＤ１
と、３０個のインバータＩＮＶ２〜３１と、制御用反転
回路としてのナンドゲートＮＡＮＤ３２と、からなる合
計３２個の反転回路を順次リング状に連結することによ
り構成されている。

【００４３】そして、ナンドゲートＮＡＮＤ１のナンド
ゲートＮＡＮＤ３２に接続されない方の入力端子（以
下、この入力端子を起動用端子という）には、外部から
の第１の制御信号としてのスタートパルスＰＡが入力さ
れ、更に、ナンドゲートＮＡＮＤ３２のインバータＩＮ
Ｖ３１に接続されない方の入力端子（以下、この入力端
子を制御用端子という）には第２の制御信号としてイン
バータＩＮＶ１８の出力信号が入力されている。

【００４４】また、図１において斜線で示すインバータ
ＩＮＶ１９〜３１において、その偶数段目のインバータ
の反転応答時間は、立ち上がり出力よりも立ち下がり出
力の方が速く、逆に、奇数段目のインバータの反転応答
時間は、立ち下がり出力よりも立ち上がり出力の方が速
くなるように調整されている。

【００４５】以下、このように構成された偶数段リング
オシレータ２の動作について、図２を用いて説明する。 （ａ）．まず最初に初期状態、即ちスタートパルスＰＡ
がLow レベルであるときは、ナンドゲートＮＡＮＤ１の
出力Ｐ０１はHighレベルとなるため、ナンドゲートＮＡ
ＮＤ１から数えて偶数段目のインバータの出力はLow レ
ベルとなり、奇数段目のインバータの出力はHighレベル
となって安定する。

【００４６】また、この初期状態において、ナンドゲー
トＮＡＮＤ３２の制御用端子に入力された、インバータ
ＩＮＶ１８の出力信号はLow レベルであるため、ナンド
ゲートＮＡＮＤ３２だけは、偶数段目に接続されている
にも関わらずHighレベルを出力する。

【００４７】つまり、このように構成することにより、
ナンドゲートＮＡＮＤ１の入・出力信号が、共にHighレ
ベルとなるようにして、次にスタートパルスＰＡがLow
からHighに変化したときに、ナンドゲートＮＡＮＤ１が
反転動作を開始して、その出力Ｐ０１がHighレベルから
Low レベルに反転するようにしている。

【００４８】（ｂ）．次に、スタートパルスＰＡがLow
からHighに変化すると、ナンドゲートＮＡＮＤ１の出力
Ｐ０１は、HighレベルからLow レベルに反転するため、
後続のインバータの出力が順次反転して、奇数段目のイ
ンバータの出力はHighレベルからLow レベルに変化し、
偶数段目のインバータの出力はLow レベルからHighレベ
ルに変化していく。尚、以下、このようにスタートパル
スＰＡの変化によって発生し、偶数段リングオシレータ
２上を、奇数段目のナンドゲート及びインバータの立ち
下がり出力として、及び偶数段目のナンドゲート及びイ
ンバータの立ち上がり出力として順次周回するパルスの
エッジをメインエッジと言い、図２においては点印で表
わす。

【００４９】（ｃ）．そして、このメインエッジがイン
バータＩＮＶ１８に到達して、インバータＩＮＶ１８の
出力Ｐ１８がLow レベルからHighレベルに反転すると、
インバータＩＮＶ３１の出力レベルは未だHighレベルで
あるために、ナンドゲートＮＡＮＤ３２の２つの入力信
号は、共にHighレベルとなって、ナンドゲートＮＡＮＤ
３２が反転動作を開始し、その出力がHighレベルからLo
w レベルに反転する。尚、以下、このようにメインエッ
ジが制御用端子からナンドゲートＮＡＮＤ３２に入力さ
れ、このナンドゲートＮＡＮＤ３２によって反転され
て、偶数段リングオシレータ２上を、奇数段目のナンド
ゲート及びインバータの立ち上がり出力として、及び偶
数段目のナンドゲート及びインバータの立ち下がり出力
として順次周回するパルスのエッジをリセットエッジと
言い、図２においては×印で表わす。

【００５０】そして、このリセットエッジが、ナンドゲ
ートＮＡＮＤ１により発生したメインエッジと共に、偶
数段リングオシレータ２上を周回する。 （ｄ）．また、その後のメインエッジは、インバータＩ
ＮＶ１８からの後続の各インバータにより順次反転され
て伝達し、インバータＩＮＶ３１の出力がHighレベルか
らLow レベルに反転することにより、ナンドゲートＮＡ
ＮＤ３２に入力されるが、このときナンドゲートＮＡＮ
Ｄ３２の制御用端子の入力信号、即ちインバータＩＮＶ
１８の出力信号は、Highレベルとなっているため、メイ
ンエッジはそのままナンドゲートＮＡＮＤ３２及びナン
ドゲートＮＡＮＤ１以後の各インバータによって順次反
転されて、偶数段リングオシレータ２上を伝達してい
く。

【００５１】尚、このようにメインエッジが、インバー
タＩＮＶ１９〜３１を経由して、ナンドゲートＮＡＮＤ
３２に到達したときに、インバータＩＮＶ１８の出力信
号が未だHighレベルであるのは、インバータＩＮＶ１９
からインバータＩＮＶ３１までのインバータの数が１３
個であるのに対して、ナンドゲートＮＡＮＤ３２からイ
ンバータＩＮＶ１８までのナンドゲートを含むインバー
タの数が１９個であるためであり、これにより、リセッ
トエッジが、ナンドゲートＮＡＮＤ３２からインバータ
ＩＮＶ１８まで伝達するよりも早く、メインエッジがナ
ンドゲートＮＡＮＤ３２に入力されるからである。

【００５２】（ｅ）．一方、ナンドゲートＮＡＮＤ３２
によって発生したリセットエッジは、ナンドゲートＮＡ
ＮＤ１を含む各インバータを経由して、再びインバータ
ＩＮＶ１８に到達し、ナンドゲートＮＡＮＤ３２の制御
用端子の信号レベルをHighレベルからLow レベルに反転
させるが、このときは、ナンドゲートＮＡＮＤ３２のイ
ンバータＩＮＶ３１からの入力信号が、既にメインエッ
ジによってLow レベルとなっているため、ナンドゲート
ＮＡＮＤ３２の出力は変化せず、リセットエッジは、イ
ンバータＩＮＶ１８からインバータＩＮＶ１９〜３１の
正規ルートで順次ナンドゲートＮＡＮＤ３２へ伝達され
る。

【００５３】（ｆ）．そして、リセットエッジが、イン
バータＩＮＶ３１に到達すると、ナンドゲートＮＡＮＤ
３２のインバータＩＮＶ３１からの入力信号が、Low レ
ベルからHighレベルへと反転する。また、これとほぼ同
時に、メインエッジがインバータＩＮＶ１８に到達し
て、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号
もLow レベルからHighレベルへと反転する。

【００５４】これは、メインエッジが、ナンドゲートＮ
ＡＮＤ１から始まり、偶数段リングオシレータ２を正規
ルートで一周してから、再びナンドゲートＮＡＮＤ１を
通過してインバータＩＮＶ１８へ到達するのに対し、リ
セットエッジは、メインエッジがナンドゲートＮＡＮＤ
１からインバータＩＮＶ１８へ到達してから、ナンドゲ
ートＮＡＮＤ３２の反転動作開始により発生され、その
後、偶数段リングオシレータ２を正規ルートで一周する
というように、両エッジがナンドゲートＮＡＮＤ３２へ
到達するまでに経由するナンドゲートを含むインバータ
の延べ総数が、５０個と全く同一であるからである。

【００５５】しかし、ここで、本実施例の偶数段リング
オシレータ２では、インバータＩＮＶ１９〜３１におい
て、その偶数段目のインバータの反転応答時間は、立ち
上がり出力よりも立ち下がり出力の方が速く、逆に、奇
数段目のインバータの反転応答時間は、立ち下がり出力
よりも立ち上がり出力の方が速くなるように調整されて
いため、リセットエッジの方が、メインエッジよりも若
干速くナンドゲートＮＡＮＤ３２に到達する。

【００５６】即ち、リセットエッジによって、インバー
タＩＮＶ３１の出力がLow レベルからHighレベルに反転
しても、ナンドゲートＮＡＮＤ３２の制御用端子の入力
信号は、未だLow レベルのままであるため、ナンドゲー
トＮＡＮＤ３２の出力は反転せず、やや遅れてメインエ
ッジがインバータＩＮＶ１８に到達し、ナンドゲートＮ
ＡＮＤ３２の制御用端子の入力信号のレベルがLow レベ
ルからHighレベルに反転したときに、ナンドゲートＮＡ
ＮＤ３２の出力HighレベルからLow レベルに反転する、
というように、リセットエッジは、ここで一旦消滅し、
メインエッジによって再発生される。

【００５７】そして、このように、ナンドゲートＮＡＮ
Ｄ３２の出力が、その制御用端子から入力されるメイン
エッジによって反転するという点は、上述の（ｃ）と全
く同じ動作である。つまり、本実施例の偶数段リングオ
シレータ２では、リセットエッジは、メインエッジによ
って再発生されて、ナンドゲートＮＡＮＤ３２からナン
ドゲートＮＡＮＤ１へ伝達し、メインエッジは、インバ
ータＩＮＶ１８から正規ルートでナンドゲートＮＡＮＤ
３２へ向けて伝達していくというように、再び、メイン
エッジとリセットエッジとが偶数段リングオシレータ２
上を周回する。

【００５８】（ｇ）．そして以後は、（ｄ）〜（ｆ）の
動作が繰り返され、リセットエッジがメインエッジ一周
毎に再発生されて、メインエッジと共に、偶数段リング
オシレータ２上を周回することとなる。また、このよう
な一連の動作を停止させたいときには、スタートパルス
ＰＡをHighレベルからLow レベルにすれば、上述の
（ａ）の初期状態へ戻ることとなる。

【００５９】以上のように、通常、偶数個の反転回路を
リング状に連結すると、各反転回路の入・出力が異なる
レベルとなって回路全体が安定してしまうのであるが、
本実施例の偶数段リングオシレータ２においては、同一
周回上に発生タイミングの異なる２つのパルスエッジを
周回させるため、ナンドゲートＮＡＮＤ１は、自己が発
生させたメインエッジが戻ってくる前にリセットエッジ
によって出力が反転され、ナンドゲートＮＡＮＤ３２
は、自己が発生させたリセットエッジが戻ってくる前に
メインエッジによって出力が反転するというように、回
路全体が安定状態になることなく、永遠に２つのパルス
エッジが周回することとなる。しかも、本実施例の偶数
段リングオシレータ２では、インバータＩＮＶ１９〜イ
ンバータＩＮＶ３１において、その偶数段目のインバー
タの反転応答時間は、立ち上がり出力よりも立ち下がり
出力の方が速く、逆に、奇数段目のインバータの反転応
答時間は、立ち下がり出力よりも立ち上がり出力の方が
速くなるように調整しているため、メインエッジがイン
バータＩＮＶ１８からナンドゲートＮＡＮＤ３２に入力
され、リセットエッジがインバータＩＮＶ３１からナン
ドゲートＮＡＮＤ３２に入力される場合に、常に、メイ
ンエッジよりもリセットエッジの方が速くナンドゲート
ＮＡＮＤ３２に入力されるようにして、一旦完全にリセ
ットエッジを消滅させてから、メインエッジによってリ
セットエッジを再発生させるようにしている。

【００６０】これは、上述の（ｆ）の場合で、リセット
エッジよりもメインエッジの方が、若干速くナンドゲー
トＮＡＮＤ３２に到達すると、ナンドゲートＮＡＮＤ３
２は、最後にHighレベルとなるリセットエッジの入力タ
イミングで、その出力が反転することになるため、偶数
段リングオシレータ２上をメインエッジとリセットエッ
ジとが何周か周回するうちに、メインエッジがリセット
エッジに追いついてしまい、最終的に回路全体が安定状
態となって発振が停止してしまう虞があるからである。

【００６１】従って、本実施例の偶数段リングオシレー
タ２によれば、２つのナンドゲートと３０個のインバー
タからなる合計３２個の反転回路をリング状に連結する
ことによって構成されているにも関わらず、安定状態に
なることなく、パルスのエッジを周回させることがで
き、しかも、リングオシレータを構成する反転回路の応
答時間のばらつきに影響を受けることなく、常に安定し
て、メインエッジをリセットエッジと共に周回させるこ
とができるようになるため、例えば、ナンドゲートＮＡ
ＮＤ１の出力信号を取り出せば、各反転回路の動作遅延
時間の３２倍の周期を持った正確なクロック信号を得る
ことができるようになる。

【００６２】尚、本実施例の偶数段リングオシレータ２
においては、第１の起動用反転回路としてのナンドゲー
トＮＡＮＤ１から数えて最終の３２段目に、第２の起動
用反転回路としてのナンドゲートＮＡＮＤ３２を設ける
と共に、インバータＩＮＶ１８の出力信号を第２の制御
信号としてナンドゲートＮＡＮＤ３２に入力するように
構成したが、本発明の構成はこれに限られるものではな
く、例えば、第２の起動用反転回路としてのナンドゲー
トを２０段目に設け、インバータＩＮＶ１６の出力信号
を第２の制御信号として、その２０段目のナンドゲート
に入力する等の構成としてもよい。

【００６３】また、本実施例の偶数段リングオシレータ
２においては、第１及び第２の起動用反転回路として、
共にナンドゲートを使用したが、例えば、共にノアゲー
トを使用してもよい。但しこの場合は、スタートパルス
ＰＡが、Highレベルのときに初期状態となり、Low レベ
ルに反転させたときに回路の動作が開始される点と、メ
インエッジ及びリセットエッジのエッジ方向が逆になる
点のみ異なる。

【００６４】また更に、第１及び第２の起動用反転回路
としては、両方共にナンドゲート又はノアゲートを使用
する必要もなく、例えば、第１の起動用反転回路をナン
ドゲートで構成し、このナンドゲートから数えて３１段
目の反転回路を第２の起動用反転回路としてのノアゲー
トとして、このノアゲートにインバータＩＮＶ１７の出
力信号を第２の制御信号として入力する等、種々の構成
が考えられる。

【００６５】つまり、第２の起動用反転回路と、この第
２の起動用反転回路へ第２の制御信号を出力する所定の
反転回路との間に接続される反転回路の数が、全反転回
路数の半分以下の奇数個であり、また、第１の起動用反
転回路は、第２の起動用反転回路から第２の制御信号を
出力する所定の反転回路までの間に位置すればよいので
ある。

【００６６】そして更に、本実施例の偶数段リングオシ
レータ２においては、メインエッジよりもリセットエッ
ジの方が速く伝達させるために、インバータＩＮＶ１９
〜３１の応答時間を故意に調節したが、このように応答
時間を調節する反転回路の配置は、これに限らず適宜選
択すればよい。

【００６７】一方、上述の偶数段リングオシレータ２に
おいて、ナンドゲートＮＡＮＤ３２の制御用端子にイン
バータＩＮＶ１８の出力信号を入力せずに、例えば、イ
ンバータを１８個連結してなる制御信号入力手段として
の遅延回路を追加して設け、この遅延回路によりスター
トパルスＰＡを遅延させた、第２の制御信号としての遅
延信号をナンドゲートＮＡＮＤ３２の制御用端子に入力
するように構成すれば、請求項１に記載の発明が適用さ
れた偶数段リングオシレータを得ることができる。

【００６８】そして、このように構成された偶数段リン
グオシレータにおいても、ナンドゲートＮＡＮＤ１によ
って最初に発生したメインエッジと、ナンドゲートＮＡ
ＮＤ３２によって発生したリセットエッジとを、同一周
回上に周回させることができる。

【００６９】また、このように構成された偶数段リング
オシレータにおいて、各ナンドゲート及びインバータの
反転応答時間のばらつきがある場合には、両パルスエッ
ジが周回を重ねるうちに消滅する可能性がある。これ
は、メインエッジがリセットエッジに、又はリセットエ
ッジがメインエッジに追いついてしまうからである。

【００７０】そこで、スタートパルスＰＡを入力して当
該回路の動作を開始させてから、メインエッジが消滅す
るまでの時間を測定すれば、この偶数段リングオシレー
タを構成する各ナンドゲート及びインバータの反転応答
時間のばらつきの評価が可能となる。よって、例えば、
この偶数段リングオシレータを、ＬＳＩのチップ内に形
成すると共に、このＬＳＩのパッケージに、スタートパ
ルスＰＡを入力するための入力端子と、特定のインバー
タからの出力信号を検出するための出力端子とを、テス
ト用端子として設け、スタートパルスＰＡを入力したか
らメインエッジが消滅するまでの時間を測定すれば、Ｌ
ＳＩテスタ等の高価な装置を用いることなく、このＬＳ
Ｉチップ内のトランジスタの特性ばらつきを評価するこ
とができるようになる。

【００７１】次に、上述の偶数段リングオシレータ２を
使用して構成した、パルス位相差符号化回路４について
説明する。まず、図３は、本実施例のパルス位相差符号
化回路４の構成を表わす構成図である。

【００７２】図３に示すように、本実施例のパルス位相
差符号化回路４は、第１の制御信号かつ第１の入力信号
としてのスタートパルスＰＡにより動作を開始して、メ
インエッジとリセットエッジとの２つのパルスエッジを
周回させる上述の偶数段リングオシレータ２と、偶数段
リングオシレータ２のナンドゲート及びインバータから
なる各反転回路の出力信号（Ｐ０１〜Ｐ３２）が入力さ
れ、外部からの第２の入力信号としてのラッチパルスＰ
Ｂが入力されたときに、偶数段リングオシレータ２上に
おいてメインエッジが、何れの反転回路に到達している
かを検出する、パルス位置検出手段としてのパルスセレ
クタ６と、パルスセレクタ６からの出力信号（Ｅ００〜
Ｅ３１）が入力され、偶数段リングオシレータ２のナン
ドゲートＮＡＮＤ１から数えて、パルスセレクタ６によ
り検出された反転回路が何段目に位置しているかを示す
５ビットの２進デジタル信号（Ｄ０〜Ｄ４）として出力
するエンコーダ８と、偶数段リングオシレータ２のナン
ドゲートＮＡＮＤ３２の出力信号Ｐ３２が入力され、メ
インエッジがナンドゲートＮＡＮＤ３２を何回通過した
かをカウントする第１のカウンタ１０と、ラッチパルス
ＰＢの入力タイミングで第１のカウンタ１０からの５ビ
ット出力（Ｃ１０〜Ｃ１４）をラッチする第１のラッチ
回路１２と、偶数段リングオシレータ２のインバータＩ
ＮＶ１６の出力信号Ｐ１６が入力され、メインエッジが
インバータＩＮＶ１６を何回通過したかをカウントする
第２のカウンタ１４と、ラッチパルスＰＢの入力タイミ
ングで第２のカウンタ１４からの５ビット出力（Ｃ２０
〜Ｃ２４）をラッチする第２のラッチ回路１６と、第１
のラッチ回路１２からの５ビット出力（Ｌ１０〜Ｌ１
４）及び第２のラッチ回路１６からの５ビット出力（Ｌ
２０〜Ｌ２４）が夫々入力され、エンコーダ８から出力
される５ビットの２進デジタル信号（Ｄ０〜Ｄ４）のＭ
ＳＢ（Ｄ４：最上位ビット）の値に基づき、第１のラッ
チ回路１２又は第２のラッチ回路１６の出力のうち、何
れか一方の出力を選択して５ビットの２進デジタル信号
（Ｄ５〜Ｄ９）を出力するマルチプレクサ１８とから構
成されている。

【００７３】また、パルスセレクタ６は、図４に示すよ
うに、偶数段リングオシレータ２の各反転回路の出力信
号（Ｐ０１〜Ｐ３２）がデータとして夫々入力されると
共にラッチパルスＰＢがクロックとして入力された３２
個のＤフリップフロップＤ−ＦＦと、４８個のインバー
タＩＮＶと、３２個のナンドゲートＮＡＮＤとからな
り、偶数段リングオシレータ２の奇数段目の反転回路の
出力信号Ｐｎ（ｎは奇数とする）をデータ入力とするＤ
フリップフロップＤ−ＦＦからの出力信号を反転した信
号と、その次段の偶数段目の反転回路の出力信号Ｐｎ+1
をデータ入力とするＤフリップフロップＤ−ＦＦからの
出力信号を反転した信号との否定論理積をとると共に、
偶数段リングオシレータ２の偶数段目の反転回路出力Ｐ
ｎ+1をデータ入力とするＤフリップフロップＤ−ＦＦの
出力信号と、その次段の奇数段目の反転回路出力Ｐｎ+2
をデータ入力とするＤフリップフロップＤ−ＦＦの出力
信号との否定論理積を夫々とって、エンコーダ８へ出力
するように構成されている。

【００７４】そして、エンコーダ８は、Low レベルをア
クティブとして認識するようになっている。以下、この
ように構成された本実施例のパルス位相差符号化回路４
の動作について図５を併用して説明する。

【００７５】まず、既に説明したように、スタートパル
スＰＡがLow レベルのときには、偶数段リングオシレー
タ２は安定状態となってその動作を停止し、スタートパ
ルスＰＡをLow レベルからHighレベルに変化させると、
偶数段リングオシレータ２上をメインエッジが周回す
る。

【００７６】そして、図５に示すように、メインエッジ
が偶数段リングオシレータ２の第１６段目のインバータ
ＩＮＶ１６を通過すると、まず第２のカウンタ１４がカ
ウントアップし、更に、メインエッジが偶数段リングオ
シレータ２の第３２段目のナンドゲートＮＡＮＤ３２を
通過すると、第１のカウンタ１０がカウントアップす
る。

【００７７】つまり、図５に示すように、第１のカウン
タ１０の出力（Ｃ１０〜Ｃ１４）と第２のカウンタ１４
の出力（Ｃ２０〜Ｃ２４）とは、メインエッジが偶数段
リングオシレータ２を半周する時間だけずれたタイミン
グで変化する。そして、このようにメインエッジが、偶
数段リングオシレータ２上を周回しているときに、外部
からラッチパルスＰＢが入力されると、第１のラッチ回
路１２が、そのときの第１のカウンタ１０の出力（Ｃ１
０〜Ｃ１４）をラッチすると共に、第２のラッチ回路１
６が、そのときの第２のカウンタ１４の出力（Ｃ２０〜
Ｃ２４）をラッチする。また、このラッチのタイミング
に僅かに遅れて、第１及び第２のカウンタ１０，１４
は、ラッチパルスＰＢによって０にリセットされる。

【００７８】一方、このようにラッチパルスＰＢが入力
されると、パルスセレクタ６では、各Ｄフリップフロッ
プＤ−ＦＦにクロックが供給され、各Ｄフリップフロッ
プＤ−ＦＦは、そのときの偶数段リングオシレータ２の
各反転回路の出力信号のレベルをラッチして出力する。

【００７９】そして、例えば、ラッチパルスＰＢが、図
５に示すｔ１のタイミング、即ちメインエッジが第３１
段目のインバータＩＮＶ３１の位置にあるときに入力さ
れたときは、インバータＩＮＶ３１の出力信号はメイン
エッジによって既にLow レベルに変化しているが、ナン
ドゲートＮＡＮＤ３２の出力信号は未だLow レベルのま
まであるため、図４に示すナンドゲートＮＡＮＤの出力
Ｅ００〜Ｅ３１のうち、一番右のナンドゲートＮＡＮＤ
の出力Ｅ３０だけがLow レベルとなって、エンコーダ８
に出力される。

【００８０】つまり、メインエッジは、偶数段リングオ
シレータ２の奇数段目の反転回路では、Highレベルから
Low レベルへの立ち下がりエッジとして伝達し、逆に、
偶数段目の反転回路では、Low レベルからHighレベルへ
の立ち上がりエッジとして伝達すること、また、メイン
エッジが奇数段目の反転回路からその次段の偶数段目の
反転回路に伝達するときには、両方の反転回路出力がLo
w レベルとなり、逆に、メインエッジが偶数段目の反転
回路からその次段の奇数段目の反転回路に伝達するとき
には、両方の反転回路出力がHighレベルとなることか
ら、本実施例のパルスセレクタ６では、偶数段リングオ
シレータ２の奇数段目の反転回路の出力信号をラッチす
るＤフリップフロップＤ−ＦＦの出力と、その次段の偶
数段目の反転回路の出力信号をラッチするＤフリップフ
ロップＤ−ＦＦの出力信号とは、共に反転させてからナ
ンドゲートＮＡＮＤに入力し、逆に、偶数段目の反転回
路の出力信号をラッチするＤフリップフロップＤ−ＦＦ
の出力と、その次段の奇数段目の反転回路の出力信号を
ラッチするＤフリップフロップＤ−ＦＦの出力信号と
は、反転せずにそのままの信号レベルでナンドゲートＮ
ＡＮＤに入力することによって、パルスセレクタ６が、
偶数段リングオシレータ２上を周回するメインエッジの
位置だけを検出するようにしているのである。

【００８１】そして、このように、メインエッジが到達
している反転回路の位置が特定されると、エンコーダ８
が、その反転回路の位置を示す２進デジタル信号（Ｄ０
〜Ｄ４）を出力する。例えば、上述の例においては、パ
ルスセレクタ６の出力信号（Ｅ３０〜Ｅ３１）のうち、
Ｅ３０がLow レベルであるため、エンコーダ８からは、
３０を２進コード化した（１１１１０）が出力されるこ
ととなる。

【００８２】次に、本実施例のパルス位相差符号化回路
４においては、このようにエンコーダ８から出力される
２進デジタル信号（Ｄ０〜Ｄ４）のＭＳＢ、即ちＤ４が
マルチプレクサ１８に入力されており、このマルチプレ
クサ１８は、Ｄ４の値が１のときには、第１のラッチ回
路１２の５ビット出力（Ｃ１０〜Ｃ１４）を、そのまま
５ビットの２進デジタル信号（Ｄ５〜Ｄ９）として出力
し、逆にＤ４の値が０のときには、第２のラッチ回路１
６の５ビット出力（Ｃ２０〜Ｃ２４）を、そのまま５ビ
ットの２進デジタル信号（Ｄ５〜Ｄ９）として出力す
る。

【００８３】例えば、図５に示すｔ１のタイミングでラ
ッチパルスＰＢが入力されたときは、メインエッジは、
偶数段リングオシレータ２の第３１段目のインバータＩ
ＮＶ３１に到達しているので、エンコーダ８から出力さ
れるＤ４の値は１となり、この場合は、第１のラッチ回
路１２の５ビット出力（Ｃ１０〜Ｃ１４）が選択され
て、マルチプレクサ１８からは（００００１）が出力さ
れる。また、図５に示すｔ２のタイミングでラッチパル
スＰＢが入力されたときは、メインエッジは、偶数段リ
ングオシレータ２の第３２段目のナンドゲートＮＡＮＤ
３２を既に通過して第１６段目のインバータＩＮＶ１６
に到達する前であるため、エンコーダ８から出力される
Ｄ４の値は０となり、この場合は、第２のラッチ回路１
６の５ビット出力（Ｃ２０〜Ｃ２４）が選択されて、マ
ルチプレクサ１８からは（０００１０）が出力される。

【００８４】尚、本実施例のパルス位相差符号化回路４
において、このように２つのカウンタ１０，１４と２つ
のラッチ回路１２，１６とを夫々設けると共に、マルチ
プレクサ１８によって、メインエッジが偶数段リングオ
シレータ２の第１段目のナンドゲートＮＡＮＤ１から第
１６段目のインバータＩＮＶ１６までの間にあるときに
は、第２のラッチ回路１６の出力を選択し、メインエッ
ジが第１７段目のインバータＩＮＶ１７から第３２段目
のナンドゲートＮＡＮＤ３２までの間にあるときには、
第１のラッチ回路１２の出力を選択して出力するように
しているのは、クロック入力がなされて各カウンタ１
０，１４の出力が安定するまでには、ある程度の遅れが
あるためであり、ラッチパルスＰＢが入力されたときの
メインエッジの位置から、少なくとも偶数段リングオシ
レータ２の半周分だけ前の反転回路の出力信号をクロッ
ク入力とするカウンタの方を選択するすることによっ
て、常に、安定状態となっている正確なカウント値が常
にマルチプレクサ１８から出力されるようにしているの
である。

【００８５】そして、このようにマルチプレクサ１８か
ら出力された２進デジタル信号（Ｄ５〜Ｄ９）を上位５
ビットとし、かつエンコーダ８から出力された２進デジ
タル信号（Ｄ０〜Ｄ４）を下位５ビットとして、１０ビ
ットの２進デジタル信号を形成し、この値に偶数段リン
グオシレータ２を構成する反転回路の１個当りの動作遅
延時間を積算すれば、スタートパルスＰＡとラッチパル
スＰＢとの入力タイミングの時間差、即ち位相差が検出
されることとなる。

【００８６】以上説明したように、本実施例のパルス位
相差符号化回路４によれば、マルチプレクサ１８から出
力される、２進デジタル信号（Ｄ５〜Ｄ９）を直接、ス
タートパルスＰＡとラッチパルスＰＢとの位相差を表わ
す２進デジタル信号の上位ビットとして使用することが
できるため、従来の奇数段リングオシレータを使用した
パルス位相差符号化回路のように、この上位ビットに演
算を加えるための減算器等を設ける必要が全くない。よ
って、回路構成を簡素化して回路全体を小型化でき、ま
た、検出した位相差を出力するまでに時間がかからず、
その検出速度を向上させることができる。そして、この
ような効果は、従来の奇数段リングオシレータを使用し
たパルス位相差符号化回路のように、故意に奇数段リン
グオシレータを構成する反転回路中の１個の反転回路の
出力を用いず、その他の偶数個の反転回路の出力から、
２つの信号間の位相差を検出するといった細工をしなく
ても得ることができるため、２つの信号間の位相差の検
出分解能を低下させることもない。

【００８７】ここで、上述のパルス位相差符号化回路４
においては、メインエッジの周回回数をカウントするた
めのカウント手段として、２つのカウンタ１０，１４を
設け、出力が安定している方のカウンタを選択すること
により、常に正確なカウント値が得られるように構成し
たが、例えば、パルス位相差符号化回路を図６に示すよ
うに構成してもよい。

【００８８】図６に示すように、このパルス位相差符号
化回路２０は、上述のパルス位相差符号化回路４に比べ
て、第２のカウンタ１４を削除すると共に、第１のカウ
ンタ１０出力（Ｃ１０〜Ｃ１４）を第２のラッチ回路１
６へ入力し、インバータを１６個を連結して形成した遅
延回路ＤＬにより、ラッチパルスＰＢがインバータ１６
個分、即ち偶数段リングオシレータ２の半周分だけ遅延
して第２のラッチ回路１６に入力されるように構成した
点のみ異なっている。

【００８９】そして、このように構成されたパルス位相
差符号化回路２０においては、ラッチパルスＰＢが入力
されたときに、メインエッジが第１７段目のインバータ
ＩＮＶ１７から第３２段目のナンドゲートＮＡＮＤ３２
までの間にあるときには、第１のラッチ回路１２の出力
が選択されて、パルス位相差符号化回路４の場合と全く
同様に、ラッチパルスＰＢが入力されたときのメインエ
ッジの位置から、少なくとも偶数段リングオシレータ２
の半周分だけ前の反転回路の出力信号をクロック入力と
するカウンタのカウント値が使用されることとなり、逆
に、ラッチパルスＰＢが入力されたときに、メインエッ
ジが偶数段リングオシレータ２の第１段目のナンドゲー
トＮＡＮＤ１から第１６段目のインバータＩＮＶ１６ま
での間にあるときには、第２のラッチ回路１６の出力が
選択されて、ラッチパルスＰＢが入力されてから偶数段
リングオシレータ２の半周分だけ待った後のカウンタの
カウント値を使用することができるため、上述のパルス
位相差符号化回路４と全く同様に、常に安定状態となっ
たカウント値を用いて、正確に位相差が検出できるよう
になる。

【図面の簡単な説明】

【図１】 実施例の偶数段リングオシレータ２の構成を
表わす構成図である。

【図２】 偶数段リングオシレータ２の動作を説明する
ためのタイムチャートである。

【図３】 実施例のパルス位相差符号化回路４の構成を
表わす構成図である。

【図４】 パルス位相差符号化回路４内のパルスセレク
タ６の構成を表わす構成図である。

【図５】 パルス位相差符号化回路４の動作を説明する
ためのタイムチャートである。

【図６】 実施例のパルス位相差符号化回路２０の構成
を表わす構成図である。

【符号の説明】

２…偶数段リングオシレータ ４，２０…パルス
位相差符号化回路 ６…パルスセレクタ ８…エンコーダ １０…第１のカウンタ １２…第１のラッチ回路 １４…第２のカウンタ １６…第２のラッチ回路 １８
…マルチプレクサ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号を反転して出力する反転回路を
   偶数個リング状に連結してなり、同一周回上に二種類の
   パルスエッジを周回させるリングオシレータであって、 前記反転回路の一つを、外部からの第１の制御信号によ
   り入力信号の反転動作を開始する第１の起動用反転回路
   として構成し、 更に、該第１の起動用反転回路及び該第１の起動用反転
   回路の次段に接続される反転回路以外の前記反転回路の
   一つを、第２の制御信号により入力信号の反転動作を開
   始する第２の起動用反転回路として構成すると共に、 外部から前記第１の起動用反転回路に前記第１の制御信
   号が入力され、該第１の起動用反転回路が反転動作を開
   始してから、該第１の起動用反転回路の反転動作開始に
   より最初に発生し前記反転回路により順次反転されて伝
   達するパルスのエッジが前記第２の起動用反転回路に入
   力されるまでの間に、前記第２の起動用反転回路に前記
   第２の制御信号を入力する制御信号入力手段を設けたこ
   と、 を特徴とするリングオシレータ。
2. 【請求項２】 請求項１に記載のリングオシレータにお
   いて、 前記制御信号入力手段が、 前記第２の起動用反転回路の前記第１の起動用反転回路
   側からみて全反転回路数の半分以下の偶数個だけ前に接
   続された所定の反転回路の出力信号を前記第２の制御信
   号として前記第２の起動用反転回路に入力し、 前記第２の起動用反転回路が、 前記第２の制御信号と当該第２の起動用反転回路の前段
   に接続された反転回路からの入力信号との２つの信号レ
   ベルが同じときには、当該信号レベルを反転して出力
   し、かつ前記２つの信号レベルが異なるときには、前記
   第１の起動用反転回路が反転動作を開始していないとき
   に前記所定の反転回路から入力される前記第２の制御信
   号の信号レベルと同じ信号レベルの方を優先的に反転し
   て出力するように構成したこと、 を特徴とするリングオシレータ。
3. 【請求項３】 請求項２に記載のリングオシレータにお
   いて、 前記反転回路の入力信号が反転してから出力が反転する
   までの応答時間を、 前記第１の起動用反転回路の反転動作開始により最初に
   発生し当該リングオシレータ上を順次反転して周回する
   パルスのエッジに対する応答時間よりも、該エッジと反
   対レベルに反転するパルスのエッジに対する応答時間の
   方が、小さくなるように設定してなること、 を特徴とするリングオシレータ。
4. 【請求項４】 ２ⁿ 個の反転回路からなる請求項１ない
   し請求項３に記載のリングオシレータにおける前記第１
   の起動用反転回路に、外部からの第１の入力信号を前記
   第１の制御信号として入力することにより該第１の起動
   用反転回路の反転動作を開始させ、当該第１の入力信号
   と該第１の入力信号に対して任意のタイミングで入力さ
   れる外部からの第２の入力信号との位相差を２進符号化
   するパルス位相差符号化回路であって、 前記リングオシレータ内の各反転回路の出力信号を外部
   に取り出すための出力端子と、 該出力端子のうち所定の出力端子からの出力信号を取り
   込み、前記第１の入力信号により前記リングオシレータ
   の第１の起動用反転回路が反転動作を開始してから前記
   第２の入力信号が入力されるまでの間に、前記第１の起
   動用反転回路の反転動作開始により最初に発生したパル
   スのエッジが前記リングオシレータ内を周回した回数を
   カウントすると共に、該カウント数を表わす２進デジタ
   ル信号を出力するカウント手段と、 前記各出力端子からの出力信号を取り込み、前記第２の
   入力信号が入力されたときに、前記第１の起動用反転回
   路の反転動作開始により最初に発生したパルスのエッジ
   が前記リングオシレータ内の何れの反転回路に到達して
   いるかを検出するパルスエッジ検出手段と、 前記第１の起動用反転回路から前記パルスエッジ検出手
   段により前記パルスのエッジが到達していると検出され
   た反転回路までの反転回路の数を２進デジタル信号とし
   て出力するエンコーダと、 を備え、前記カウント手段からの２進デジタル信号を上
   位ビットとし、かつ前記エンコーダからの２進デジタル
   信号を下位ビットとして、前記第１の入力信号と前記第
   ２の入力信号との位相差を表わす２進デジタル信号を出
   力するように構成してなること、 を特徴とするパルス位相差符号化回路。