JPH08307247A - Ｎ＋１周波数分周カウンタおよび方法 - Google Patents
Ｎ＋１周波数分周カウンタおよび方法Info
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- JPH08307247A JPH08307247A JP8126449A JP12644996A JPH08307247A JP H08307247 A JPH08307247 A JP H08307247A JP 8126449 A JP8126449 A JP 8126449A JP 12644996 A JP12644996 A JP 12644996A JP H08307247 A JPH08307247 A JP H08307247A
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- counter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/10—Output circuits comprising logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/588—Combination of a synchronous and an asynchronous counter
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 すべてのカウント値Ｎに対し５０パーセント
のデューティサイクルを有しかつ余分の回路を必要とす
ることなくＮがゼロの場合に適用できるＮ＋１周波数分
周カウンタ２０を実現する。 【解決手段】 Ｎ＋１周波数分周カウンタ２０は２進カ
ウンタ２２、論理１検出回路２６、制御論理２４、およ
び出力フリップフロップ２８を有する。２進カウンタ２
２は出力クロック信号の各ハーフに対し初期値から最終
値までカウントする。Ｎ＋１が偶数であれば、出力クロ
ック信号の各ハーフサイクルに１つの全サイクルが加え
られる。Ｎ＋１が奇数であれば、出力クロック信号の各
ハーフサイクルに対し２分の１サイクルが加えられる。
最終カウント値において、制御論理２４は出力クロック
信号を入力クロック信号の立上りエッジまたは立下りエ
ッジに際して遷移させる。
のデューティサイクルを有しかつ余分の回路を必要とす
ることなくＮがゼロの場合に適用できるＮ＋１周波数分
周カウンタ２０を実現する。 【解決手段】 Ｎ＋１周波数分周カウンタ２０は２進カ
ウンタ２２、論理１検出回路２６、制御論理２４、およ
び出力フリップフロップ２８を有する。２進カウンタ２
２は出力クロック信号の各ハーフに対し初期値から最終
値までカウントする。Ｎ＋１が偶数であれば、出力クロ
ック信号の各ハーフサイクルに１つの全サイクルが加え
られる。Ｎ＋１が奇数であれば、出力クロック信号の各
ハーフサイクルに対し２分の１サイクルが加えられる。
最終カウント値において、制御論理２４は出力クロック
信号を入力クロック信号の立上りエッジまたは立下りエ
ッジに際して遷移させる。
Description
【０００１】
【発明の属する技術分野】この発明は一般的にはカウン
タに関し、かつより特定的には、Ｎ＋１周波数分周カウ
ンタおよびその方法に関する。
タに関し、かつより特定的には、Ｎ＋１周波数分周カウ
ンタおよびその方法に関する。
【０００２】
【従来の技術】周波数分周カウンタは一般に入力クロッ
ク信号の周波数より低い周波数を有する出力クロック信
号を提供する。周波数分周カウンタは通常システムクロ
ック周波数よりも低い動作周波数を必要とするシステム
におけるある回路のためにシステムクロック周波数を低
減させるために使用される。
ク信号の周波数より低い周波数を有する出力クロック信
号を提供する。周波数分周カウンタは通常システムクロ
ック周波数よりも低い動作周波数を必要とするシステム
におけるある回路のためにシステムクロック周波数を低
減させるために使用される。
【０００３】周波数分周カウンタはある所定の値でスタ
ートする一連の２進数を受けかつ所定の最終値に到達す
るまで１だけカウントアップまたはカウントダウンす
る。いくつかのＮ＋１周波数分周カウンタにおいては、
該カウンタが奇数サイクルの入力クロック信号をカウン
トしておれば、ステップダウンされた出力クロック信号
は５０パーセントのデューティサイクルを持たないであ
ろう。例えば、もしＮ＋１が１１に等しければ、出力ク
ロック信号の一方のフェーズは入力クロック信号の６ク
ロックサイクルを含み、かつ出力クロック信号の他方の
フェーズは入力クロック信号の５クロックサイクルを含
むであろう。これは出力クロック信号に対して所望の５
０パーセントのデューティサイクルと異なるデューティ
サイクルを生じる結果となる。
ートする一連の２進数を受けかつ所定の最終値に到達す
るまで１だけカウントアップまたはカウントダウンす
る。いくつかのＮ＋１周波数分周カウンタにおいては、
該カウンタが奇数サイクルの入力クロック信号をカウン
トしておれば、ステップダウンされた出力クロック信号
は５０パーセントのデューティサイクルを持たないであ
ろう。例えば、もしＮ＋１が１１に等しければ、出力ク
ロック信号の一方のフェーズは入力クロック信号の６ク
ロックサイクルを含み、かつ出力クロック信号の他方の
フェーズは入力クロック信号の５クロックサイクルを含
むであろう。これは出力クロック信号に対して所望の５
０パーセントのデューティサイクルと異なるデューティ
サイクルを生じる結果となる。
【０００４】
【発明が解決しようとする課題】いくつかの用途におい
ては、ステップダウンされたクロック信号を受ける回路
を適切に動作させるためには５０パーセントのデューテ
ィサイクルが必要とされる。奇数値のＮ＋１に対して５
０パーセントのデューティサイクルを持つＮ＋１周波数
分周カウンタにおいては、Ｎがゼロに等しい場合に余分
の複雑さが必要とされる。
ては、ステップダウンされたクロック信号を受ける回路
を適切に動作させるためには５０パーセントのデューテ
ィサイクルが必要とされる。奇数値のＮ＋１に対して５
０パーセントのデューティサイクルを持つＮ＋１周波数
分周カウンタにおいては、Ｎがゼロに等しい場合に余分
の複雑さが必要とされる。
【０００５】従って、本発明の目的は、簡単な回路構成
により、Ｎを正の数またはゼロとしたとき、Ｎのすべて
のカウント値に対し５０パーセントのデューティサイク
ルを提供できるＮ＋１周波数分周カウンタを実現するこ
とにある。
により、Ｎを正の数またはゼロとしたとき、Ｎのすべて
のカウント値に対し５０パーセントのデューティサイク
ルを提供できるＮ＋１周波数分周カウンタを実現するこ
とにある。
【０００６】
【課題を解決するための手段】一般に、本発明は２進カ
ウンタ、１検出回路（ｏｎｅｓ ｄｅｔｅｃｔ ｃｉｒ
ｃｕｉｔ）、制御論理回路、および出力フリップフロッ
プを有するＮ＋１周波数分周カウンタを提供する。前記
２進カウンタは２進カウント値Ｎの最上位ビット（ＭＳ
Ｂ）によって決定される初期値からカウントアップを開
始する。前記制御論理は前記カウント値Ｎの最下位ビッ
ト（ＬＳＢ）を受ける。前記２進カウント値から前記Ｌ
ＳＢを除去することは算術的右シフト、すなわちカウン
ト値Ｎを２で除算すること、と実質的に同じ効果を有す
る。もし前記ＬＳＢの論理状態が“１”であり、Ｎ＋１
が偶数であることを示していれば、２進カウンタは前記
ＭＳＢによって決定される数のクロックサイクルだけカ
ウントし、かつＮ＋１カウンタの出力クロック信号のお
のおのの半分（ハーフ）に１つの全クロックサイクルが
加えられる。もし前記ＬＳＢの論理状態が“０”であ
り、Ｎ＋１が奇数であることを示していれば、２進カウ
ンタはＭＳＢによって決定される数のサイクルだけカウ
ントしかつＮ＋１カウンタ出力クロック信号のおのおの
の半分（ハーフ）に１つの半サイクルが加えられる。出
力クロック信号の論理ハイのフェーズの終りに、制御論
理回路は前記ＬＳＢが論理“１”である場合に入力クロ
ック信号の立上りエッジに際して、あるいは前記ＬＳＢ
が論理“０”である場合は入力クロック信号の立下りエ
ッジに際して、出力信号を遷移させる。
ウンタ、１検出回路（ｏｎｅｓ ｄｅｔｅｃｔ ｃｉｒ
ｃｕｉｔ）、制御論理回路、および出力フリップフロッ
プを有するＮ＋１周波数分周カウンタを提供する。前記
２進カウンタは２進カウント値Ｎの最上位ビット（ＭＳ
Ｂ）によって決定される初期値からカウントアップを開
始する。前記制御論理は前記カウント値Ｎの最下位ビッ
ト（ＬＳＢ）を受ける。前記２進カウント値から前記Ｌ
ＳＢを除去することは算術的右シフト、すなわちカウン
ト値Ｎを２で除算すること、と実質的に同じ効果を有す
る。もし前記ＬＳＢの論理状態が“１”であり、Ｎ＋１
が偶数であることを示していれば、２進カウンタは前記
ＭＳＢによって決定される数のクロックサイクルだけカ
ウントし、かつＮ＋１カウンタの出力クロック信号のお
のおのの半分（ハーフ）に１つの全クロックサイクルが
加えられる。もし前記ＬＳＢの論理状態が“０”であ
り、Ｎ＋１が奇数であることを示していれば、２進カウ
ンタはＭＳＢによって決定される数のサイクルだけカウ
ントしかつＮ＋１カウンタ出力クロック信号のおのおの
の半分（ハーフ）に１つの半サイクルが加えられる。出
力クロック信号の論理ハイのフェーズの終りに、制御論
理回路は前記ＬＳＢが論理“１”である場合に入力クロ
ック信号の立上りエッジに際して、あるいは前記ＬＳＢ
が論理“０”である場合は入力クロック信号の立下りエ
ッジに際して、出力信号を遷移させる。
【０００７】前記Ｎ＋１周波数分周カウンタは、Ｎが正
の数またはゼロである場合に、Ｎのすべてのカウント値
に対し５０パーセントのデューティサイクルを提供する
という利点を有する。また、前記Ｎ＋１カウンタはＮが
ゼロである場合に適用するための比較器またはゼロ検出
回路のような、余分の回路を必要としない。前記Ｎ＋１
カウンタは複雑さが低減されているから、前記Ｎ＋１カ
ウンタは高速動作と低い電力消費とを組み合わせること
ができる。
の数またはゼロである場合に、Ｎのすべてのカウント値
に対し５０パーセントのデューティサイクルを提供する
という利点を有する。また、前記Ｎ＋１カウンタはＮが
ゼロである場合に適用するための比較器またはゼロ検出
回路のような、余分の回路を必要としない。前記Ｎ＋１
カウンタは複雑さが低減されているから、前記Ｎ＋１カ
ウンタは高速動作と低い電力消費とを組み合わせること
ができる。
【０００８】
【発明の実施の形態】本発明は図１〜図４を参照するこ
とによりさらに完全に説明できる。図１は、部分的ブロ
ック図形式および部分的論理図形式で、本発明に係わる
Ｎ＋１周波数分周カウンタ２０を示す。Ｎ＋１カウンタ
２０は２進カウンタ２２、制御論理回路２４、１検出回
路２６、出力フリップフロップ２８、およびＯＲ論理ゲ
ート２９を含む。２進カウンタ２２はフリップフロップ
３１〜３５を含む。制御論理２４は第１の論理回路３７
および第２の論理回路３８を含む。１検出回路２６はＮ
ＡＮＤ論理ゲート４０および４１、およびＮＯＲ論理ゲ
ート４２を含む。
とによりさらに完全に説明できる。図１は、部分的ブロ
ック図形式および部分的論理図形式で、本発明に係わる
Ｎ＋１周波数分周カウンタ２０を示す。Ｎ＋１カウンタ
２０は２進カウンタ２２、制御論理回路２４、１検出回
路２６、出力フリップフロップ２８、およびＯＲ論理ゲ
ート２９を含む。２進カウンタ２２はフリップフロップ
３１〜３５を含む。制御論理２４は第１の論理回路３７
および第２の論理回路３８を含む。１検出回路２６はＮ
ＡＮＤ論理ゲート４０および４１、およびＮＯＲ論理ゲ
ート４２を含む。
【０００９】２進カウンタ２２においては、フリップフ
ロップ３１〜３５のおのおのは“Ｄ”と名付けられた第
１の入力端子、“ＣＬＫ”と名付けられた第２の入力端
子、「ロード（ＬＯＡＤ）」と名付けられた第３の入力
端子、および“Ｑ”と名付けられた出力端子を有する。
フリップフロップ３１は所定の周波数を有する「クロッ
ク（ＣＬＯＣＫ）」と名付けられた周期的なクロック信
号を前記ＣＬＫ入力端子に受け、“Ｄ１”と名付けられ
た第１のデータ信号を前記Ｄ入力端子に受け、「リセッ
ト（ＲＥＳＥＴ）」と名付けられたリセット信号を前記
「ロード」入力端子に受け、かつ“Ｑ１”と名付けられ
た出力信号をＱ出力端子に提供する。フリップフロップ
３２はフリップフロップ３１のＱ出力端子に接続された
ＣＬＫ入力端子を有し、Ｄ入力端子は“Ｄ２”と名付け
られた第２のデータ信号を受け、前記「ロード」入力端
子はリセット信号「リセット」を受け、かつＱ出力端子
は“Ｑ２”と名付けられた出力信号を提供する。フリッ
プフロップ３３はフリップフロップ３２のＱ出力端子に
接続されたＣＬＫ入力端子を有し、Ｄ入力端子は
“Ｄ３”と名付けられた第２のデータ信号を受け、「ロ
ード」入力端子はリセット信号「リセット」を受け、か
つＱ出力端子は“Ｑ３”と名付けられた出力信号を提供
する。フリップフロップ３４はフリップフロップ３３の
Ｑ出力端子に接続されたＣＬＫ入力端子を有し、Ｄ入力
端子は“Ｄ４”と名付けられた第２のデータ信号を受
け、「ロード」入力端子はリセット信号「リセット」を
受け、かつＱ出力端子は“Ｑ４”と名付けられた出力信
号を提供する。フリップフロップ３５はフリップフロッ
プ３４のＱ出力端子に接続されたＣＬＫ入力端子を有
し、Ｄ入力端子は“Ｄ５”と名付けられた第２のデータ
信号を受け、「ロード」入力端子はリセット信号「リセ
ット」を受け、かつＱ出力端子は“Ｑ５”と名付けられ
た出力信号を提供する。
ロップ３１〜３５のおのおのは“Ｄ”と名付けられた第
１の入力端子、“ＣＬＫ”と名付けられた第２の入力端
子、「ロード（ＬＯＡＤ）」と名付けられた第３の入力
端子、および“Ｑ”と名付けられた出力端子を有する。
フリップフロップ３１は所定の周波数を有する「クロッ
ク（ＣＬＯＣＫ）」と名付けられた周期的なクロック信
号を前記ＣＬＫ入力端子に受け、“Ｄ１”と名付けられ
た第１のデータ信号を前記Ｄ入力端子に受け、「リセッ
ト（ＲＥＳＥＴ）」と名付けられたリセット信号を前記
「ロード」入力端子に受け、かつ“Ｑ１”と名付けられ
た出力信号をＱ出力端子に提供する。フリップフロップ
３２はフリップフロップ３１のＱ出力端子に接続された
ＣＬＫ入力端子を有し、Ｄ入力端子は“Ｄ２”と名付け
られた第２のデータ信号を受け、前記「ロード」入力端
子はリセット信号「リセット」を受け、かつＱ出力端子
は“Ｑ２”と名付けられた出力信号を提供する。フリッ
プフロップ３３はフリップフロップ３２のＱ出力端子に
接続されたＣＬＫ入力端子を有し、Ｄ入力端子は
“Ｄ３”と名付けられた第２のデータ信号を受け、「ロ
ード」入力端子はリセット信号「リセット」を受け、か
つＱ出力端子は“Ｑ３”と名付けられた出力信号を提供
する。フリップフロップ３４はフリップフロップ３３の
Ｑ出力端子に接続されたＣＬＫ入力端子を有し、Ｄ入力
端子は“Ｄ４”と名付けられた第２のデータ信号を受
け、「ロード」入力端子はリセット信号「リセット」を
受け、かつＱ出力端子は“Ｑ４”と名付けられた出力信
号を提供する。フリップフロップ３５はフリップフロッ
プ３４のＱ出力端子に接続されたＣＬＫ入力端子を有
し、Ｄ入力端子は“Ｄ５”と名付けられた第２のデータ
信号を受け、「ロード」入力端子はリセット信号「リセ
ット」を受け、かつＱ出力端子は“Ｑ５”と名付けられ
た出力信号を提供する。
【００１０】制御論理回路２４においては、「奇数（Ｏ
ＤＤ）」と名付けられた、第１の論理回路３７はクロッ
ク信号「クロック」を受けるためのＣＬＫ入力端子、
“Ｄ０”と名付けられたＬＳＢデータ信号を受けるため
の“ＬＳＢ”と名付けられた入力端子、“ＲＳ
ＴＯＤＤ”と名付けられたリセット信号を提供するため
の“ＲＳＴ”と名付けられた出力端子、“ＰＵＬ”と名
付けられたパルスを受けるための“ＰＵＬ”と名付けら
れた入力端子、そして出力クロック信号ＯＵＴを受ける
ための“ＯＵＴ”と名付けられた入力端子を有する。
「偶数（ＥＶＥＮ）」と名付けられた、第２の論理回路
はクロック信号「クロック」を受けるためのＣＬＫ入力
端子、ＬＳＢデータ信号Ｄ０を受けるための“ＬＳＢ”
と名付けられた入力端子、“ＲＳＴＥＶＥＮ”と名付け
られたリセット信号を提供するための“ＲＳＴ”と名付
けられた出力端子、パルスＰＵＬを受けるための“ＰＵ
Ｌ”と名付けられた入力端子、および出力クロック信号
ＯＵＴを受けるための“ＯＵＴ”と名付けられた入力端
子を有する。
ＤＤ）」と名付けられた、第１の論理回路３７はクロッ
ク信号「クロック」を受けるためのＣＬＫ入力端子、
“Ｄ０”と名付けられたＬＳＢデータ信号を受けるため
の“ＬＳＢ”と名付けられた入力端子、“ＲＳ
ＴＯＤＤ”と名付けられたリセット信号を提供するため
の“ＲＳＴ”と名付けられた出力端子、“ＰＵＬ”と名
付けられたパルスを受けるための“ＰＵＬ”と名付けら
れた入力端子、そして出力クロック信号ＯＵＴを受ける
ための“ＯＵＴ”と名付けられた入力端子を有する。
「偶数（ＥＶＥＮ）」と名付けられた、第２の論理回路
はクロック信号「クロック」を受けるためのＣＬＫ入力
端子、ＬＳＢデータ信号Ｄ０を受けるための“ＬＳＢ”
と名付けられた入力端子、“ＲＳＴＥＶＥＮ”と名付け
られたリセット信号を提供するための“ＲＳＴ”と名付
けられた出力端子、パルスＰＵＬを受けるための“ＰＵ
Ｌ”と名付けられた入力端子、および出力クロック信号
ＯＵＴを受けるための“ＯＵＴ”と名付けられた入力端
子を有する。
【００１１】１検出回路２６は本質的に出力信号Ｑ１〜
Ｑ５がすべて論理“１”であることを検出するためのデ
コーダ回路である。論理１検出回路２６においては、Ｎ
ＡＮＤ論理ゲート４８は出力信号Ｑ１を受けるためのフ
リップフロップ３１のＱ出力端子に接続された第１の入
力端子、出力信号Ｑ２を受けるためのフリップフロップ
３２のＱ出力端子に接続された第２の入力端子、および
出力端子を有する。ＮＡＮＤ論理ゲート４０は出力信号
Ｑ３を受けるためのフリップフロップ３３のＱ出力端子
に接続された第１の入力端子、出力信号Ｑ４を受けるた
めのフリップフロップ３４のＱ出力端子に接続された第
２の入力端子、出力信号Ｑ５を受けるためのフリップフ
ロップ３５のＱ出力端子に接続された第３の出力端子、
および出力端子を有する。ＮＯＲ論理ゲート４２はＮＡ
ＮＤ論理ゲート４１の出力端子に接続された第１の入力
端子、ＮＡＮＤ論理ゲート４０の出力端子に接続された
第２の入力端子、および第１の制御論理３７および第２
の論理回路３８のＰＵＬ入力端子に接続され“ＰＵＬ”
と名付けられた制御信号、またはパルス、を発生する出
力端子を有する。図１および図２に示された論理ゲート
は論理動作を例示するものであり特定の論理ゲートを意
図したものではないことに注意を要する。
Ｑ５がすべて論理“１”であることを検出するためのデ
コーダ回路である。論理１検出回路２６においては、Ｎ
ＡＮＤ論理ゲート４８は出力信号Ｑ１を受けるためのフ
リップフロップ３１のＱ出力端子に接続された第１の入
力端子、出力信号Ｑ２を受けるためのフリップフロップ
３２のＱ出力端子に接続された第２の入力端子、および
出力端子を有する。ＮＡＮＤ論理ゲート４０は出力信号
Ｑ３を受けるためのフリップフロップ３３のＱ出力端子
に接続された第１の入力端子、出力信号Ｑ４を受けるた
めのフリップフロップ３４のＱ出力端子に接続された第
２の入力端子、出力信号Ｑ５を受けるためのフリップフ
ロップ３５のＱ出力端子に接続された第３の出力端子、
および出力端子を有する。ＮＯＲ論理ゲート４２はＮＡ
ＮＤ論理ゲート４１の出力端子に接続された第１の入力
端子、ＮＡＮＤ論理ゲート４０の出力端子に接続された
第２の入力端子、および第１の制御論理３７および第２
の論理回路３８のＰＵＬ入力端子に接続され“ＰＵＬ”
と名付けられた制御信号、またはパルス、を発生する出
力端子を有する。図１および図２に示された論理ゲート
は論理動作を例示するものであり特定の論理ゲートを意
図したものではないことに注意を要する。
【００１２】ＯＲ論理ゲート２９は第１の出力論理３７
のＲＳＴ出力端子に接続された第１の入力端子、第２の
入力端子、第２の論理回路３８のＲＳＴ出力端子に接続
された第３の入力端子、およびフリップフロップ３１〜
３５の「ロード」入力端子に接続された出力端子を有す
る。フリップフロップ２８はＯＲ論理ゲート２９の出力
端子に接続されたＤ入力端子、ＯＲ論理ゲート２９の第
２の入力端子に結合されたＲＳＴ出力端子、および第１
の制御論理３７および第２の制御論理３８のＯＵＴ入力
端子に接続され“ＯＵＴ”と名付けられたクロック出力
信号を提供するためのＱ出力端子を有する。
のＲＳＴ出力端子に接続された第１の入力端子、第２の
入力端子、第２の論理回路３８のＲＳＴ出力端子に接続
された第３の入力端子、およびフリップフロップ３１〜
３５の「ロード」入力端子に接続された出力端子を有す
る。フリップフロップ２８はＯＲ論理ゲート２９の出力
端子に接続されたＤ入力端子、ＯＲ論理ゲート２９の第
２の入力端子に結合されたＲＳＴ出力端子、および第１
の制御論理３７および第２の制御論理３８のＯＵＴ入力
端子に接続され“ＯＵＴ”と名付けられたクロック出力
信号を提供するためのＱ出力端子を有する。
【００１３】前記カウント値Ｎは正の数またはゼロとす
ることができ、かつＮ＋１カウンタ２０によってカウン
トされるサイクルの数を決定する。カウント値ＮはＮ＋
１カウンタ２０に対しデータ信号Ｄ０〜Ｄ５の形式で６
ビットの２進数として提供される。図示された実施形態
では、データ信号Ｄ１〜Ｄ５は前記６ビットの２進数の
５つの最上位ビット（ＭＳＢ）を表す。データ信号Ｄ０
は前記６ビットの２進数の最下位ビット（ＬＳＢ）であ
る。Ｎ＋１カウンタ２０は前記５つのＭＳＢデータ信号
Ｄ１〜Ｄ５によって決定される所定の初期値から最終値
までカウントする。ＬＳＢデータ信号Ｄ０はカウントさ
れないが、出力クロック信号ＯＵＴのおのおののハーフ
フェーズにクロックサイクルの半分を加えるか（Ｎ＋１
は奇数の整数）、あるいは出力クロック信号ＯＵＴのお
のおののフェーズに１つの全クロックサイクルを加える
か（Ｎ＋１は偶数整数）を決定するために使用される。
２進カウンタ２２は図示された実施形態ではカウントア
ップ型のカウンタであるから、ＭＳＢデータ信号Ｄ１〜
Ｄ５として提供される初期カウント値はカウント値Ｎの
反転数（ｉｎｖｅｒｓｅ）である。奇数および偶数のカ
ウント値に対しＮ＋１カウンタ２０の動作をよりよく説
明するためにいくつかの例を以下に示す。
ることができ、かつＮ＋１カウンタ２０によってカウン
トされるサイクルの数を決定する。カウント値ＮはＮ＋
１カウンタ２０に対しデータ信号Ｄ０〜Ｄ５の形式で６
ビットの２進数として提供される。図示された実施形態
では、データ信号Ｄ１〜Ｄ５は前記６ビットの２進数の
５つの最上位ビット（ＭＳＢ）を表す。データ信号Ｄ０
は前記６ビットの２進数の最下位ビット（ＬＳＢ）であ
る。Ｎ＋１カウンタ２０は前記５つのＭＳＢデータ信号
Ｄ１〜Ｄ５によって決定される所定の初期値から最終値
までカウントする。ＬＳＢデータ信号Ｄ０はカウントさ
れないが、出力クロック信号ＯＵＴのおのおののハーフ
フェーズにクロックサイクルの半分を加えるか（Ｎ＋１
は奇数の整数）、あるいは出力クロック信号ＯＵＴのお
のおののフェーズに１つの全クロックサイクルを加える
か（Ｎ＋１は偶数整数）を決定するために使用される。
２進カウンタ２２は図示された実施形態ではカウントア
ップ型のカウンタであるから、ＭＳＢデータ信号Ｄ１〜
Ｄ５として提供される初期カウント値はカウント値Ｎの
反転数（ｉｎｖｅｒｓｅ）である。奇数および偶数のカ
ウント値に対しＮ＋１カウンタ２０の動作をよりよく説
明するためにいくつかの例を以下に示す。
【００１４】１例として、Ｎが１０に等しければ、出力
クロック信号ＯＵＴはクロック信号「クロック」の周波
数の１／１１である。もしＮが６ビットの２進数００１
０１０（１０進数１０）に等しければ、前記５つのＭＳ
Ｂは００１０１（１０進数５）であり、かつ００１０１
の反転数は１１０１０の初期値である。ＭＳＢデータ信
号Ｄ１〜Ｄ５は１１０１０（１０進数２６）の初期値を
受け、かつＬＳＢデータ信号Ｄ０はもとの６ビットの２
進数００１０１０のＬＳＢ、または論理“０”を受け
る。２進カウンタ２２は次に出力クロック信号ＯＵＴの
論理ハイのフェーズに対し２進数１１０１０から１１１
１１へとカウントする。１１１１１に到達したとき、ク
ロック信号「クロック」のクロックサイクルの半分が出
力クロック信号ＯＵＴの論理ハイのフェーズの終りに加
えられ、パルスＰＵＬは論理ハイでありかつ制御論理２
４に提供される。制御論理２４はリセット信号ＲＳＴ
ＯＤＤをＯＲ論理ゲート２９に提供し、該ＯＲ論理ゲー
ト２９は論理ハイのリセット信号「リセット」をフリッ
プフロップ３１〜３５の「ロード」端子に提供する。リ
セット信号「リセット」は前記初期値１１０１０を２進
カウンタ２２へ再ロードさせ、かつクロック信号「クロ
ック」の次のクロックサイクルで、２進カウンタ２２は
２進数１１０１０からカウントを開始する。また、リセ
ット信号「リセット」は出力フリップフロップ２８のＤ
端子に提供されて出力クロック信号ＯＵＴをクロック信
号「クロック」の立下りエッジに際して論理ローへと遷
移させ（データ信号Ｄ０がゼロであるから）、かつクロ
ックサイクルの半分が出力クロック信号ＯＵＴの論理ロ
ーのフェーズの始めに加えられる。出力クロック信号Ｏ
ＵＴは制御論理回路２４によって監視されいつクロック
サイクルの半分を出力クロック信号ＯＵＴに加えるかを
決定する。半クロックサイクルは出力クロック信号ＯＵ
Ｔの論理ハイから論理ローへの遷移の両側で加えられ
る。図３はＮが１０に等しい場合に対するタイミング図
を示しかつ後に説明する。
クロック信号ＯＵＴはクロック信号「クロック」の周波
数の１／１１である。もしＮが６ビットの２進数００１
０１０（１０進数１０）に等しければ、前記５つのＭＳ
Ｂは００１０１（１０進数５）であり、かつ００１０１
の反転数は１１０１０の初期値である。ＭＳＢデータ信
号Ｄ１〜Ｄ５は１１０１０（１０進数２６）の初期値を
受け、かつＬＳＢデータ信号Ｄ０はもとの６ビットの２
進数００１０１０のＬＳＢ、または論理“０”を受け
る。２進カウンタ２２は次に出力クロック信号ＯＵＴの
論理ハイのフェーズに対し２進数１１０１０から１１１
１１へとカウントする。１１１１１に到達したとき、ク
ロック信号「クロック」のクロックサイクルの半分が出
力クロック信号ＯＵＴの論理ハイのフェーズの終りに加
えられ、パルスＰＵＬは論理ハイでありかつ制御論理２
４に提供される。制御論理２４はリセット信号ＲＳＴ
ＯＤＤをＯＲ論理ゲート２９に提供し、該ＯＲ論理ゲー
ト２９は論理ハイのリセット信号「リセット」をフリッ
プフロップ３１〜３５の「ロード」端子に提供する。リ
セット信号「リセット」は前記初期値１１０１０を２進
カウンタ２２へ再ロードさせ、かつクロック信号「クロ
ック」の次のクロックサイクルで、２進カウンタ２２は
２進数１１０１０からカウントを開始する。また、リセ
ット信号「リセット」は出力フリップフロップ２８のＤ
端子に提供されて出力クロック信号ＯＵＴをクロック信
号「クロック」の立下りエッジに際して論理ローへと遷
移させ（データ信号Ｄ０がゼロであるから）、かつクロ
ックサイクルの半分が出力クロック信号ＯＵＴの論理ロ
ーのフェーズの始めに加えられる。出力クロック信号Ｏ
ＵＴは制御論理回路２４によって監視されいつクロック
サイクルの半分を出力クロック信号ＯＵＴに加えるかを
決定する。半クロックサイクルは出力クロック信号ＯＵ
Ｔの論理ハイから論理ローへの遷移の両側で加えられ
る。図３はＮが１０に等しい場合に対するタイミング図
を示しかつ後に説明する。
【００１５】他の例として、Ｎが９に等しい場合、Ｎ＋
１は偶数でありかつ出力クロック信号ＯＵＴはクロック
信号「クロック」の周波数の約１／１０で提供される。
Ｎは００１００１（１０進数９）に等しい。前記５つの
ＭＳＢは００１００（１０進数４）でありかつ前記ＬＳ
Ｂは論理“１”である。従って、２進カウンタ２２はク
ロック信号「クロック」の４つのクロックサイクルをカ
ウントする。ＭＳＢデータ信号Ｄ１〜Ｄ５は２進数１１
０１１（１０進数２７）の初期値を受け、これは００１
００の反転数である。出力クロック信号ＯＵＴは、論理
ハイとして始まり、２進カウンタ２２はクロック信号
「クロック」の４クロックサイクルをカウントする。４
クロックサイクルの後、制御論理２４は出力クロック信
号ＯＵＴの論理ハイのフェーズの終りに１つの全クロッ
クサイクルを加える。出力クロック信号ＯＵＴは論理ロ
ーに遷移し、前記初期値１１０１１が再ロードされ、か
つ制御論理２４は１つの全クロックサイクルを出力クロ
ック信号ＯＵＴの論理ローのフェーズの始めに加える。
２進カウンタ２２は次に出力クロック信号ＯＵＴの論理
ローのフェーズの残りに対して４クロックサイクルカウ
ントし、おのおののハーフフェーズを５クロックサイク
ルに等しくする。図４はＮが９に等しい場合のタイミン
グ図を示しかつ後に説明する。
１は偶数でありかつ出力クロック信号ＯＵＴはクロック
信号「クロック」の周波数の約１／１０で提供される。
Ｎは００１００１（１０進数９）に等しい。前記５つの
ＭＳＢは００１００（１０進数４）でありかつ前記ＬＳ
Ｂは論理“１”である。従って、２進カウンタ２２はク
ロック信号「クロック」の４つのクロックサイクルをカ
ウントする。ＭＳＢデータ信号Ｄ１〜Ｄ５は２進数１１
０１１（１０進数２７）の初期値を受け、これは００１
００の反転数である。出力クロック信号ＯＵＴは、論理
ハイとして始まり、２進カウンタ２２はクロック信号
「クロック」の４クロックサイクルをカウントする。４
クロックサイクルの後、制御論理２４は出力クロック信
号ＯＵＴの論理ハイのフェーズの終りに１つの全クロッ
クサイクルを加える。出力クロック信号ＯＵＴは論理ロ
ーに遷移し、前記初期値１１０１１が再ロードされ、か
つ制御論理２４は１つの全クロックサイクルを出力クロ
ック信号ＯＵＴの論理ローのフェーズの始めに加える。
２進カウンタ２２は次に出力クロック信号ＯＵＴの論理
ローのフェーズの残りに対して４クロックサイクルカウ
ントし、おのおののハーフフェーズを５クロックサイク
ルに等しくする。図４はＮが９に等しい場合のタイミン
グ図を示しかつ後に説明する。
【００１６】Ｎ＋１カウンタ２０は、Ｎがゼロに等しい
場合に適用するために比較器またはゼロ検出回路のよう
な付加的な回路を必要としない。もしＮがゼロ（０００
０００）に等しければ、Ｎ＋１は１に等しく、前記５つ
のＭＳＢは０００００であり、かつ前記ＬＳＢはゼロで
ある。前記５つのＭＳＢは反転されて１１１１１の初期
値に等しくされ、かつデータ信号Ｄ１〜Ｄ５として提供
される。論理ゼロのＬＳＢはクロック信号「クロック」
のクロックサイクルの半分が出力クロック信号ＯＵＴの
おのおののフェーズに加えられることを示す。データ信
号Ｄ１〜Ｄ５は１１１１１の初期値を有するから、１検
出回路２６はクロック信号「クロック」のおのおのの半
クロックサイクルに際してパルスＰＵＬを提供し、かつ
初期値１１１１１がおのおのの半サイクルに際して再ロ
ードされ、従って入力クロック信号「クロック」と同じ
周波数を有する出力クロック信号ＯＵＴを提供する。
場合に適用するために比較器またはゼロ検出回路のよう
な付加的な回路を必要としない。もしＮがゼロ（０００
０００）に等しければ、Ｎ＋１は１に等しく、前記５つ
のＭＳＢは０００００であり、かつ前記ＬＳＢはゼロで
ある。前記５つのＭＳＢは反転されて１１１１１の初期
値に等しくされ、かつデータ信号Ｄ１〜Ｄ５として提供
される。論理ゼロのＬＳＢはクロック信号「クロック」
のクロックサイクルの半分が出力クロック信号ＯＵＴの
おのおののフェーズに加えられることを示す。データ信
号Ｄ１〜Ｄ５は１１１１１の初期値を有するから、１検
出回路２６はクロック信号「クロック」のおのおのの半
クロックサイクルに際してパルスＰＵＬを提供し、かつ
初期値１１１１１がおのおのの半サイクルに際して再ロ
ードされ、従って入力クロック信号「クロック」と同じ
周波数を有する出力クロック信号ＯＵＴを提供する。
【００１７】図示された実施形態にはおいては、２進カ
ウンタ２２は５つのフリップフロップを有する５ビット
のカウンタである。しかしながら、２進カウンタ２２の
フリップフロップの数は本発明を説明する上で重要では
なく、かつ他の実施形態では異なってもよい。また、図
示された実施形態では、２進カウンタ２２はカウントア
ップするものである。他の実施形態では、２進カウンタ
２２はカウントダウンしてもよく、これは前記２進数Ｎ
を反転する必要をなくしかつ１検出回路２６をゼロ検出
回路と置き換えることを必要とする。
ウンタ２２は５つのフリップフロップを有する５ビット
のカウンタである。しかしながら、２進カウンタ２２の
フリップフロップの数は本発明を説明する上で重要では
なく、かつ他の実施形態では異なってもよい。また、図
示された実施形態では、２進カウンタ２２はカウントア
ップするものである。他の実施形態では、２進カウンタ
２２はカウントダウンしてもよく、これは前記２進数Ｎ
を反転する必要をなくしかつ１検出回路２６をゼロ検出
回路と置き換えることを必要とする。
【００１８】Ｎ＋１カウンタ２０はＮのすべてのカウン
ト値に対して５０パーセントのデューティサイクルを提
供するという利点を有する。また、Ｎ＋１カウンタ２０
は低い電力消費を高い動作速度と組み合わせることがで
きる。さらに、Ｎ＋１カウンタはＮがゼロに等しい場合
に適用するために比較器またはゼロ検出回路のような余
分の回路を必要としない。出力クロック信号ＯＵＴの両
方のフェーズはＮの任意の値に対し等しい持続時間を有
し、従って５０パーセントのデューティサイクルを提供
する。
ト値に対して５０パーセントのデューティサイクルを提
供するという利点を有する。また、Ｎ＋１カウンタ２０
は低い電力消費を高い動作速度と組み合わせることがで
きる。さらに、Ｎ＋１カウンタはＮがゼロに等しい場合
に適用するために比較器またはゼロ検出回路のような余
分の回路を必要としない。出力クロック信号ＯＵＴの両
方のフェーズはＮの任意の値に対し等しい持続時間を有
し、従って５０パーセントのデューティサイクルを提供
する。
【００１９】図２は、論理図形式で、図１のＮ＋１周波
数分周カウンタの制御論理２４を示す。制御論理回路２
４は第１の論理回路３７および第２の論理回路３８を含
む。第１の論理回路３７はインバータ６３および６５、
ＮＡＮＤ論理ゲート６２、ＡＮＤ論理ゲート６７、伝送
ゲート６４、およびＮチャネルトランジスタ６６を含
む。第２の論理ゲート３８はＮＡＮＤ論理ゲート５０、
ＡＮＤ論理ゲート５３および５５、インバータ５２，５
６，５８および５９、伝送ゲート５１および５４、そし
てＯＲ論理ゲート６０を含む。
数分周カウンタの制御論理２４を示す。制御論理回路２
４は第１の論理回路３７および第２の論理回路３８を含
む。第１の論理回路３７はインバータ６３および６５、
ＮＡＮＤ論理ゲート６２、ＡＮＤ論理ゲート６７、伝送
ゲート６４、およびＮチャネルトランジスタ６６を含
む。第２の論理ゲート３８はＮＡＮＤ論理ゲート５０、
ＡＮＤ論理ゲート５３および５５、インバータ５２，５
６，５８および５９、伝送ゲート５１および５４、そし
てＯＲ論理ゲート６０を含む。
【００２０】第１の論理回路３７においては、インバー
タ６３はＬＳＢデータ信号Ｄ０を受けるための入力端
子、および出力端子を有する。ＮＡＮＤ論理ゲート６２
はクロック信号「クロック（ＣＬＯＣＫ）」を受けるた
めの第１の入力端子、インバータ６３の出力端子に結合
された第２の入力端子、および出力端子を有する。伝送
ゲート６４はクロック信号「クロック（ＣＬＯＣＫ）」
を受けるための入力端子、出力端子、ＮＡＮＤ論理ゲー
ト６２の出力端子に接続された第１の制御端子、および
第２の制御端子を有する。インバータ６５はＮＡＮＤ論
理ゲート６２の出力端子に接続された入力端子、および
伝送ゲート６４の第２の制御端子に接続された出力端子
を有する。ＡＮＤ論理ゲート６７は伝送ゲート６４の出
力端子に接続された第１の入力端子、パルスＰＵＬを受
けるための第２の入力端子、およびリセット信号ＲＳＴ
ＯＤＤを提供するための出力端子を有する。
タ６３はＬＳＢデータ信号Ｄ０を受けるための入力端
子、および出力端子を有する。ＮＡＮＤ論理ゲート６２
はクロック信号「クロック（ＣＬＯＣＫ）」を受けるた
めの第１の入力端子、インバータ６３の出力端子に結合
された第２の入力端子、および出力端子を有する。伝送
ゲート６４はクロック信号「クロック（ＣＬＯＣＫ）」
を受けるための入力端子、出力端子、ＮＡＮＤ論理ゲー
ト６２の出力端子に接続された第１の制御端子、および
第２の制御端子を有する。インバータ６５はＮＡＮＤ論
理ゲート６２の出力端子に接続された入力端子、および
伝送ゲート６４の第２の制御端子に接続された出力端子
を有する。ＡＮＤ論理ゲート６７は伝送ゲート６４の出
力端子に接続された第１の入力端子、パルスＰＵＬを受
けるための第２の入力端子、およびリセット信号ＲＳＴ
ＯＤＤを提供するための出力端子を有する。
【００２１】第２の論理回路３８においては、ＮＡＮＤ
論理ゲート５０はクロック信号「クロック（ＣＬＯＣ
Ｋ）」を受けるための第１の入力端子、ＬＳＢデータＤ
０を受けるための第２の入力端子、および出力端子を有
する。伝送ゲート５１はパルスＰＵＬを受けるための入
力端子、出力端子、ＮＡＮＤ論理ゲート５０の出力端子
に接続された第１の制御端子、および第２の制御端子を
有する。インバータ５２はＮＡＮＤ論理ゲート５０の出
力端子に接続された入力端子、および伝送ゲート５１の
第２の制御端子に接続された出力端子を有する。インバ
ータ５８および５９はラッチ５７を形成する。インバー
タ５９は伝送ゲート５１の出力端子に接続された入力端
子、および出力端子を有する。インバータ５８はインバ
ータ５９の出力端子に接続された入力端子、およびイン
バータ５９の入力端子に接続された出力端子を有する。
ＯＲ論理ゲート６０はインバータ５９の出力端子に接続
された第１の入力端子、クロック信号「クロック」を受
けるための第２の入力端子、およびリセット信号ＲＳＴ
ＥＶＥＮを提供するための出力端子を有する。ＡＮＤ論
理ゲート５３はクロック信号「クロック」を受けるため
の第１の入力端子、パルスＰＵＬを受けるための第２の
入力端子、および出力端子を有する。ＡＮＤ論理ゲート
５５はＬＳＢデータ信号Ｄ０を受けるための第１の入力
端子、出力クロック信号ＯＵＴを受けるための第２の入
力端子、および出力端子を有する。インバータ５６はＡ
ＮＤ論理ゲート５５の出力端子に接続された入力端子、
および出力端子を有する。伝送ゲート５４はＡＮＤ論理
ゲート５３の出力端子に接続された入力端子、ＡＮＤ論
理ゲート５５の出力端子に接続された第１の制御端子、
インバータ５６の出力端子に接続された第２の制御端
子、およびインバータ５９の入力端子に接続された出力
端子を有する。
論理ゲート５０はクロック信号「クロック（ＣＬＯＣ
Ｋ）」を受けるための第１の入力端子、ＬＳＢデータＤ
０を受けるための第２の入力端子、および出力端子を有
する。伝送ゲート５１はパルスＰＵＬを受けるための入
力端子、出力端子、ＮＡＮＤ論理ゲート５０の出力端子
に接続された第１の制御端子、および第２の制御端子を
有する。インバータ５２はＮＡＮＤ論理ゲート５０の出
力端子に接続された入力端子、および伝送ゲート５１の
第２の制御端子に接続された出力端子を有する。インバ
ータ５８および５９はラッチ５７を形成する。インバー
タ５９は伝送ゲート５１の出力端子に接続された入力端
子、および出力端子を有する。インバータ５８はインバ
ータ５９の出力端子に接続された入力端子、およびイン
バータ５９の入力端子に接続された出力端子を有する。
ＯＲ論理ゲート６０はインバータ５９の出力端子に接続
された第１の入力端子、クロック信号「クロック」を受
けるための第２の入力端子、およびリセット信号ＲＳＴ
ＥＶＥＮを提供するための出力端子を有する。ＡＮＤ論
理ゲート５３はクロック信号「クロック」を受けるため
の第１の入力端子、パルスＰＵＬを受けるための第２の
入力端子、および出力端子を有する。ＡＮＤ論理ゲート
５５はＬＳＢデータ信号Ｄ０を受けるための第１の入力
端子、出力クロック信号ＯＵＴを受けるための第２の入
力端子、および出力端子を有する。インバータ５６はＡ
ＮＤ論理ゲート５５の出力端子に接続された入力端子、
および出力端子を有する。伝送ゲート５４はＡＮＤ論理
ゲート５３の出力端子に接続された入力端子、ＡＮＤ論
理ゲート５５の出力端子に接続された第１の制御端子、
インバータ５６の出力端子に接続された第２の制御端
子、およびインバータ５９の入力端子に接続された出力
端子を有する。
【００２２】第１の論理回路３７はパルスＰＵＬが論理
ハイとして提供されかつＬＳＢデータ信号Ｄ０が論理
“０”である場合にクロック信号「クロック」の立下り
エッジにおいて出力クロック信号ＯＵＴを論理“１”か
ら論理“０”に遷移させるための論理回路を含む。Ｎチ
ャネルトランジスタ６６はＮＡＮＤ論理ゲート６２の出
力端子が論理ハイになり、伝送ゲート６４を実質的に非
導通にしたときにＡＮＤ論理ゲート６７の第１の入力端
子における電圧を迅速に低下させるために使用される。
ハイとして提供されかつＬＳＢデータ信号Ｄ０が論理
“０”である場合にクロック信号「クロック」の立下り
エッジにおいて出力クロック信号ＯＵＴを論理“１”か
ら論理“０”に遷移させるための論理回路を含む。Ｎチ
ャネルトランジスタ６６はＮＡＮＤ論理ゲート６２の出
力端子が論理ハイになり、伝送ゲート６４を実質的に非
導通にしたときにＡＮＤ論理ゲート６７の第１の入力端
子における電圧を迅速に低下させるために使用される。
【００２３】第２の論理回路３８はパルスＰＵＬが論理
ハイとして提供されかつＬＳＢデータ信号Ｄ０が論理
“１”である場合にクロック信号「クロック」の立上り
エッジに際して出力クロック信号ＯＵＴを論理“１”か
ら論理“０”に遷移させるための論理回路を含む。第２
の論理回路３８はまたパルスＰＵＬが論理ハイとして提
供されかつＬＳＢデータ信号Ｄ０が論理“１”または論
理“０”である場合にクロック信号「クロック」の立上
りエッジに際して出力クロック信号ＯＵＴを論理“０”
から論理“１”に遷移させる。インバータ５８および５
９はＯＲ論理ゲート６０の第１の入力端子の論理状態を
維持するために比較的弱いラッチ５７を形成する。
ハイとして提供されかつＬＳＢデータ信号Ｄ０が論理
“１”である場合にクロック信号「クロック」の立上り
エッジに際して出力クロック信号ＯＵＴを論理“１”か
ら論理“０”に遷移させるための論理回路を含む。第２
の論理回路３８はまたパルスＰＵＬが論理ハイとして提
供されかつＬＳＢデータ信号Ｄ０が論理“１”または論
理“０”である場合にクロック信号「クロック」の立上
りエッジに際して出力クロック信号ＯＵＴを論理“０”
から論理“１”に遷移させる。インバータ５８および５
９はＯＲ論理ゲート６０の第１の入力端子の論理状態を
維持するために比較的弱いラッチ５７を形成する。
【００２４】図３は、Ｎが１０に等しい場合の図１のＮ
＋１カウンタ２０の動作の例を説明するためのタイミン
グ図である。クロック信号「クロック」のおのおののク
ロックサイクルは“ｔ”とそれに続く番号によって示さ
れている。図１および図３の双方を参照すると、Ｎが１
０に等しい場合、Ｎ＋１カウンタ２０は出力クロック信
号ＯＵＴの１つのクロックサイクルに対して１１サイク
ルのクロック信号「クロック」をカウントする。クロッ
クサイクルｔ０は前の２進数のカウントシーケンスの終
りを示す。出力信号Ｑ１〜Ｑ５は２進カウンタ２２の最
後のカウントシーケンスの終りに対してそれぞれ１１１
１１である。データ信号Ｄ０は論理ローであり、Ｎ＋１
カウンタ２０が奇数をカウントしていることを示し、か
つ出力クロック信号ＯＵＴは該出力クロック信号ＯＵＴ
の論理ハイのフェーズの終りにおけるクロック信号「ク
ロック」の立下りエッジに際して論理ハイから論理ロー
に遷移することになる。制御論理２４は出力信号ＯＵＴ
の論理状態を監視しかつもし出力信号ＯＵＴが論理ロー
であればクロック信号「クロック」の立下りエッジに際
して出力信号ＯＵＴを遷移させない。クロックサイクル
ｔ１からクロックサイクルｔ５までに対し、２進カウン
タは順次１１０１０から１１１１１までカウントする。
＋１カウンタ２０の動作の例を説明するためのタイミン
グ図である。クロック信号「クロック」のおのおののク
ロックサイクルは“ｔ”とそれに続く番号によって示さ
れている。図１および図３の双方を参照すると、Ｎが１
０に等しい場合、Ｎ＋１カウンタ２０は出力クロック信
号ＯＵＴの１つのクロックサイクルに対して１１サイク
ルのクロック信号「クロック」をカウントする。クロッ
クサイクルｔ０は前の２進数のカウントシーケンスの終
りを示す。出力信号Ｑ１〜Ｑ５は２進カウンタ２２の最
後のカウントシーケンスの終りに対してそれぞれ１１１
１１である。データ信号Ｄ０は論理ローであり、Ｎ＋１
カウンタ２０が奇数をカウントしていることを示し、か
つ出力クロック信号ＯＵＴは該出力クロック信号ＯＵＴ
の論理ハイのフェーズの終りにおけるクロック信号「ク
ロック」の立下りエッジに際して論理ハイから論理ロー
に遷移することになる。制御論理２４は出力信号ＯＵＴ
の論理状態を監視しかつもし出力信号ＯＵＴが論理ロー
であればクロック信号「クロック」の立下りエッジに際
して出力信号ＯＵＴを遷移させない。クロックサイクル
ｔ１からクロックサイクルｔ５までに対し、２進カウン
タは順次１１０１０から１１１１１までカウントする。
【００２５】クロックサイクルｔ６において、２進カウ
ンタ２２が１１１１１に到達したことに応じて、ＮＯＲ
論理ゲート４２はパルスＰＵＬを第１の論理回路３７お
よび第２の論理回路３８のＰＵＬ端子に提供する。出力
信号ＯＵＴは論理ハイでありかつデータ信号Ｄ０は論理
ローであるから、第１の論理回路３７はＲＳＴ端子から
ＯＲ論理ゲート２９の第１の入力端子に論理ハイの信号
を提供する。ＯＲ論理ゲート２９はリセット信号「リセ
ット」をフリップフロップ３１〜３５の「ロード」端子
にかつ出力フリップフロップ２８のＤ端子に提供する。
１１０１０の初期カウント値が２進カウンタ２２に再ロ
ードされ、かつフリップフロップ２８は出力クロック信
号ＯＵＴをクロック信号「クロック」の立下りエッジに
際して論理ローに遷移させる。クロックサイクルｔ６か
らｔ１１までで、２進カウンタ２２は再び１１０１０か
ら１１１１１までカウントする。
ンタ２２が１１１１１に到達したことに応じて、ＮＯＲ
論理ゲート４２はパルスＰＵＬを第１の論理回路３７お
よび第２の論理回路３８のＰＵＬ端子に提供する。出力
信号ＯＵＴは論理ハイでありかつデータ信号Ｄ０は論理
ローであるから、第１の論理回路３７はＲＳＴ端子から
ＯＲ論理ゲート２９の第１の入力端子に論理ハイの信号
を提供する。ＯＲ論理ゲート２９はリセット信号「リセ
ット」をフリップフロップ３１〜３５の「ロード」端子
にかつ出力フリップフロップ２８のＤ端子に提供する。
１１０１０の初期カウント値が２進カウンタ２２に再ロ
ードされ、かつフリップフロップ２８は出力クロック信
号ＯＵＴをクロック信号「クロック」の立下りエッジに
際して論理ローに遷移させる。クロックサイクルｔ６か
らｔ１１までで、２進カウンタ２２は再び１１０１０か
ら１１１１１までカウントする。
【００２６】クロックサイクルｔ１２において、２進カ
ウンタ２２が出力クロック信号ＯＵＴの論理ローの位相
に対する他のカウントサイクルを完了したとき、すなわ
ち、出力信号Ｑ１〜Ｑ５がすべて論理“１”である場
合、ＮＯＲ論理ゲート４２はパルスＰＵＬを第１の制御
論理３７および第２の論理回路３８のＰＵＬ入力端子に
提供する。出力クロック信号ＯＵＴは論理ローであるか
ら、リセット信号ＲＳＴＯＤＤがクロック信号「クロッ
ク」の立上りエッジに際して提供される。ＯＲ論理ゲー
ト２９は論理ハイのリセット信号「リセット」をフリッ
プフロップ３１〜３５のロード端子にかつ出力フリップ
フロップ２８のＤ端子に提供して出力クロック信号ＯＵ
Ｔを論理ハイに遷移させる。
ウンタ２２が出力クロック信号ＯＵＴの論理ローの位相
に対する他のカウントサイクルを完了したとき、すなわ
ち、出力信号Ｑ１〜Ｑ５がすべて論理“１”である場
合、ＮＯＲ論理ゲート４２はパルスＰＵＬを第１の制御
論理３７および第２の論理回路３８のＰＵＬ入力端子に
提供する。出力クロック信号ＯＵＴは論理ローであるか
ら、リセット信号ＲＳＴＯＤＤがクロック信号「クロッ
ク」の立上りエッジに際して提供される。ＯＲ論理ゲー
ト２９は論理ハイのリセット信号「リセット」をフリッ
プフロップ３１〜３５のロード端子にかつ出力フリップ
フロップ２８のＤ端子に提供して出力クロック信号ＯＵ
Ｔを論理ハイに遷移させる。
【００２７】図４は、Ｎが９に等しい場合の図１のＮ＋
１カウンタ２０の動作の例を説明するためのタイミング
図である。クロック信号「クロック」の各クロックサイ
クルは“ｔ”とそれに続く番号で示されている。
１カウンタ２０の動作の例を説明するためのタイミング
図である。クロック信号「クロック」の各クロックサイ
クルは“ｔ”とそれに続く番号で示されている。
【００２８】図１および図４の双方を参照すると、Ｎが
９に等しい場合、Ｎ＋１カウンタ２０は出力クロック信
号ＯＵＴの１つのクロックサイクルに対して１０サイク
ルのクロック信号「クロック」をカウントする。クロッ
クサイクルｔ０はカウントシーケンスの終りを示す。出
力信号Ｑ１〜Ｑ５は２進カウンタ２２の最後のカウント
シーケンスの終りに対してそれぞれ１１１１１である。
データ信号Ｄ０は論理ハイであり、Ｎ＋１カウンタ２０
が偶数をカウントしていることを示し、かつ出力クロッ
ク信号ＯＵＴは該出力クロック信号ＯＵＴの論理ハイの
フェーズの終りにおけるクロック信号「クロック」の立
上りエッジに際して論理ハイから論理ローへと遷移する
ことになる。クロックサイクルｔ１からクロックサイク
ルｔ４までで、２進カウンタ２２は順次１１０１１から
１１１１１までカウントする。
９に等しい場合、Ｎ＋１カウンタ２０は出力クロック信
号ＯＵＴの１つのクロックサイクルに対して１０サイク
ルのクロック信号「クロック」をカウントする。クロッ
クサイクルｔ０はカウントシーケンスの終りを示す。出
力信号Ｑ１〜Ｑ５は２進カウンタ２２の最後のカウント
シーケンスの終りに対してそれぞれ１１１１１である。
データ信号Ｄ０は論理ハイであり、Ｎ＋１カウンタ２０
が偶数をカウントしていることを示し、かつ出力クロッ
ク信号ＯＵＴは該出力クロック信号ＯＵＴの論理ハイの
フェーズの終りにおけるクロック信号「クロック」の立
上りエッジに際して論理ハイから論理ローへと遷移する
ことになる。クロックサイクルｔ１からクロックサイク
ルｔ４までで、２進カウンタ２２は順次１１０１１から
１１１１１までカウントする。
【００２９】クロックサイクルｔ５において、２進カウ
ンタ２２が１１１１１に到達したことに応じて、ＮＯＲ
ゲート４２はパルスＰＵＬを第１の論理回路３７および
第２の論理回路３８のＰＵＬ端子に提供する。出力クロ
ック信号ＯＵＴは論理ハイでありかつＬＳＢデータ信号
Ｄ０は論理ハイであるから、第２の論理回路３８は論理
ハイのリセット信号ＲＳＴＥＶＥＮをＲＳＴ端子からＯ
Ｒ論理ゲート２９の第３の入力端子に提供することによ
って応答する。ＯＲ論理ゲート２９はリセット信号「リ
セット」をフリップフロップ３１〜３５の「ロード」端
子にかつ出力フリップフロップ２８のＤ端子に提供す
る。１１０１１の初期カウント値が２進カウンタ２２に
おいて再ロードされかつ出力フリップフロップ２８は出
力クロック信号ＯＵＴをクロック信号「クロック」の立
上りエッジに際して論理ローに遷移させる。クロックサ
イクルｔ６からｔ１０で、２進カウンタ２２は再び１１
０１１から１１１１１までカウントする。
ンタ２２が１１１１１に到達したことに応じて、ＮＯＲ
ゲート４２はパルスＰＵＬを第１の論理回路３７および
第２の論理回路３８のＰＵＬ端子に提供する。出力クロ
ック信号ＯＵＴは論理ハイでありかつＬＳＢデータ信号
Ｄ０は論理ハイであるから、第２の論理回路３８は論理
ハイのリセット信号ＲＳＴＥＶＥＮをＲＳＴ端子からＯ
Ｒ論理ゲート２９の第３の入力端子に提供することによ
って応答する。ＯＲ論理ゲート２９はリセット信号「リ
セット」をフリップフロップ３１〜３５の「ロード」端
子にかつ出力フリップフロップ２８のＤ端子に提供す
る。１１０１１の初期カウント値が２進カウンタ２２に
おいて再ロードされかつ出力フリップフロップ２８は出
力クロック信号ＯＵＴをクロック信号「クロック」の立
上りエッジに際して論理ローに遷移させる。クロックサ
イクルｔ６からｔ１０で、２進カウンタ２２は再び１１
０１１から１１１１１までカウントする。
【００３０】クロックサイクルｔ１１において、リセッ
ト信号ＲＳＴＥＶＥＮが第２の論理回路３８によってＯ
Ｒ論理ゲート２９の第３の入力端子に提供される。ＯＲ
論理ゲート２９は初期値１１０１１を２進カウンタ２２
に再ロードするため論理ハイをフリップフロップ３１〜
３５の「ロード」端子に提供する。２進カウンタ２２が
出力クロック信号ＯＵＴの論理ローのフェーズの間のカ
ウントサイクルを完了したとき、すなわち、出力信号Ｑ
１〜Ｑ５がすべて論理“１”である場合、ＮＯＲ論理ゲ
ート４２はパルスＰＵＬを第１の制御論理３７および第
２の論理回路３８のＰＵＬ入力端子に提供する。出力ク
ロック信号ＯＵＴは論理ローであるから、リセット信号
ＲＳＴＥＶＥＮがクロック信号「クロック」の立上りエ
ッジに際して提供される。ＯＲ論理ゲート２９は論理ハ
イのリセット信号「リセット」をフリップフロップ３１
〜３５の「ロード」端子にかつ出力フリップフロップ２
８のＤ端子に提供して出力クロック信号ＯＵＴを論理ハ
イに遷移させ出力クロック信号ＯＵＴの他の論理ハイの
フェーズを開始させる。
ト信号ＲＳＴＥＶＥＮが第２の論理回路３８によってＯ
Ｒ論理ゲート２９の第３の入力端子に提供される。ＯＲ
論理ゲート２９は初期値１１０１１を２進カウンタ２２
に再ロードするため論理ハイをフリップフロップ３１〜
３５の「ロード」端子に提供する。２進カウンタ２２が
出力クロック信号ＯＵＴの論理ローのフェーズの間のカ
ウントサイクルを完了したとき、すなわち、出力信号Ｑ
１〜Ｑ５がすべて論理“１”である場合、ＮＯＲ論理ゲ
ート４２はパルスＰＵＬを第１の制御論理３７および第
２の論理回路３８のＰＵＬ入力端子に提供する。出力ク
ロック信号ＯＵＴは論理ローであるから、リセット信号
ＲＳＴＥＶＥＮがクロック信号「クロック」の立上りエ
ッジに際して提供される。ＯＲ論理ゲート２９は論理ハ
イのリセット信号「リセット」をフリップフロップ３１
〜３５の「ロード」端子にかつ出力フリップフロップ２
８のＤ端子に提供して出力クロック信号ＯＵＴを論理ハ
イに遷移させ出力クロック信号ＯＵＴの他の論理ハイの
フェーズを開始させる。
【００３１】本発明が好ましい実施例に関して説明され
たが、当業者には本発明は数多くの方法で変更を行うこ
とができかつ特に上に示しかつ述べたもの以外に数多く
の実施形態を取り得ることは明らかであろう。例えば、
カウンタ２０は示された実施形態ではＮ＋１カウンタで
ある。他の実施形態では、Ｎ＋１カウンタ２０はＮのク
ロックサイクルをカウントするためのＮカウンタとする
ことができる。従って、添付の特許請求の範囲により本
発明の真の精神および範囲内に入る本発明のすべての変
更をカバーするものと考えている。
たが、当業者には本発明は数多くの方法で変更を行うこ
とができかつ特に上に示しかつ述べたもの以外に数多く
の実施形態を取り得ることは明らかであろう。例えば、
カウンタ２０は示された実施形態ではＮ＋１カウンタで
ある。他の実施形態では、Ｎ＋１カウンタ２０はＮのク
ロックサイクルをカウントするためのＮカウンタとする
ことができる。従って、添付の特許請求の範囲により本
発明の真の精神および範囲内に入る本発明のすべての変
更をカバーするものと考えている。
【００３２】
【発明の効果】以上のように、本発明によれば、すべて
のカウント値Ｎに対して５０パーセントのデューティサ
イクルを提供できるＮ＋１周波数分周カウンタが実現で
きる。また、該Ｎ＋１周波数分周カウンタはＮがゼロに
等しい場合に適用するために比較器あるいはゼロ検出回
路のような余分の回路を必要としない。Ｎ＋１カウンタ
は構成が簡単であるため、低消費電力と高速動作とを組
み合わせて得ることができる。
のカウント値Ｎに対して５０パーセントのデューティサ
イクルを提供できるＮ＋１周波数分周カウンタが実現で
きる。また、該Ｎ＋１周波数分周カウンタはＮがゼロに
等しい場合に適用するために比較器あるいはゼロ検出回
路のような余分の回路を必要としない。Ｎ＋１カウンタ
は構成が簡単であるため、低消費電力と高速動作とを組
み合わせて得ることができる。
【図１】本発明の一実施形態に係わるＮ＋１周波数分周
カウンタを示す論理ブロック回路図である。
カウンタを示す論理ブロック回路図である。
【図２】図１のＮ＋１周波数分周カウンタの制御論理を
示す論理回路図である。
示す論理回路図である。
【図３】Ｎが１０に等しい場合の図１のＮ＋１カウンタ
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
【図４】Ｎが９に等しい場合の図１のＮ＋１カウンタの
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
２０ Ｎ＋１周波数分周カウンタ ２２ ２進カウンタ ２４ 制御論理回路 ２６ １検出回路 ２８ 出力フリップフロップ ２９ ＯＲ論理ゲート ３１，…，３５ フリップフロップ ３７ 第１の論理回路 ３８ 第２の論理回路 ４０，４１ ＮＡＮＤ論理ゲート ４２ ＮＯＲ論理ゲート
Claims (3)
- 【請求項１】 Ｎ＋１周波数分周カウンタ（２０）であ
って、 所定の周波数を有する周期的クロック信号に応答して所
定の初期値から最終値までカウントを行うカウンタ（２
２）、 該カウンタ（２２）に結合され、前記最終値を受け、か
つそれに応じて第１の制御信号を提供する第１の論理回
路（２６）、そして前記第１の論理回路（２６）に結合
され、前記第１の制御信号を受けかつそれに応じてＮ＋
１が偶数整数である場合に前記周期的クロック信号の立
上りエッジにおいて出力クロック信号を遷移させる制御
論理回路（２４）であって、該制御論理回路（２４）は
Ｎ＋１が奇数整数である場合に前記周期的クロック信号
の立下りエッジにおいて前記出力クロック信号を遷移さ
せるもの、 を具備することを特徴とするＮ＋１周波数分周カウンタ
（２０）。 - 【請求項２】 Ｎ＋１周波数分周カウンタ（２０）であ
って、 所定の周波数を有する周期的クロック信号に応答して所
定の初期値から最終値までカウントを行う２進カウンタ
（２２）、 前記カウンタ（２２）に結合され、前記最終値を受け、
かつそれに応じて、第１の制御信号を提供する１検出回
路（２６）、 前記１検出回路（２６）に結合され、前記第１の制御信
号を受け、かつそれに応じて、Ｎ＋１が偶数整数の場合
に前記周期的クロック信号の立上りエッジにおいて出力
クロック信号を遷移させる制御論理回路（２４）であっ
て、該制御論理回路（２４）はＮ＋１が奇数整数である
場合に前記周期的クロック信号の立下りエッジにおいて
前記出力クロック信号を遷移させるもの、そして前記制
御論理回路（２４）に結合され、前記所定の周波数に等
しいかあるいはそれより低い周波数を有する出力クロッ
ク信号を提供する出力フリップフロップ（２８）、 を具備することを特徴とするＮ＋１周波数分周カウンタ
（２０）。 - 【請求項３】 Ｎ＋１周波数分周カウンタ（２０）にお
ける、入力クロック信号の周波数より低い周波数を有す
る出力クロック信号を提供する方法であって、 初期値をカウンタ（２２）にロードする段階、 前記入力クロック信号によって決定される周波数で前記
初期値から最終値までカウントを行う段階、 前記カウンタ（２２）が前記最終値に到達したことに応
じて制御信号を発生する段階、 前記カウンタ（２２）を前記初期値にリセットする段
階、 Ｎ＋１が偶数整数であれば前記制御信号に応答して前記
入力クロック信号の立上りエッジにおいて第１の論理状
態から第２の論理状態に前記出力クロック信号を遷移さ
せる段階、そしてＮ＋１が奇数整数である場合に前記制
御信号に応答して前記入力クロック信号の立下りエッジ
において前記出力クロック信号を第１の論理状態から第
２の論理状態に遷移させる段階、 を具備することを特徴とするＮ＋１周波数分周カウンタ
（２０）における、入力クロック信号の周波数より低い
周波数を有する出力クロック信号を提供する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/431,000 US5526391A (en) | 1995-04-28 | 1995-04-28 | N+1 frequency divider counter and method therefor |
| US08/431,000 | 1995-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307247A true JPH08307247A (ja) | 1996-11-22 |
Family
ID=23710002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8126449A Pending JPH08307247A (ja) | 1995-04-28 | 1996-04-22 | Ｎ＋１周波数分周カウンタおよび方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5526391A (ja) |
| EP (1) | EP0740420A3 (ja) |
| JP (1) | JPH08307247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657161B1 (ko) * | 2001-06-30 | 2006-12-12 | 매그나칩 반도체 유한회사 | 글리치가 적은 엔-분주 클럭 발생기 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748949A (en) * | 1996-07-02 | 1998-05-05 | Motorola Inc. | Counter having programmable periods and method therefor |
| US5987089A (en) * | 1997-08-04 | 1999-11-16 | Rockwell Science Center, Inc. | Programmable divider with controlled duty cycle |
| DE19734930C2 (de) * | 1997-08-12 | 1999-08-19 | Siemens Ag | Frequenzteileranordnung |
| FR2797120B1 (fr) | 1999-07-30 | 2001-09-14 | St Microelectronics Sa | Minuterie numerique a declenchement rapide |
| US6469549B2 (en) * | 2000-11-30 | 2002-10-22 | Infineon Technologies Ag | Apparatus and method for odd integer signal division |
| US6597246B2 (en) * | 2001-05-14 | 2003-07-22 | Dsp Group, Inc. | Methods and apparatus for alteration of terminal counts of phase-locked loops |
| US7197104B1 (en) * | 2004-02-18 | 2007-03-27 | National Semiconductor Corporation | Minimum gate delay edge counter |
| WO2006016310A2 (en) * | 2004-08-06 | 2006-02-16 | Koninklijke Philips Electronics N.V. | Frequency divider |
| US20070041487A1 (en) * | 2005-08-16 | 2007-02-22 | Karapet Khanoyan | Method and system for a digital frequency divider |
| US20070041484A1 (en) * | 2005-08-16 | 2007-02-22 | Karapet Khanoyan | Method and system for a digital frequency divider |
| US8126415B2 (en) * | 2008-06-19 | 2012-02-28 | Broadcom Corporation | Method and system for clock synchronization in a global navigation satellite system (GNSS) receiver |
| CN101399540B (zh) * | 2008-10-10 | 2010-06-23 | 东南大学 | 一种50%占空比的高速宽范围多模可编程分频器 |
| US8644447B2 (en) * | 2008-11-26 | 2014-02-04 | Stmicroelectronics International N.V. | System and a method for generating time bases in low power domain |
| JP5920564B2 (ja) * | 2011-12-05 | 2016-05-18 | セイコーエプソン株式会社 | タイマー装置及び電子機器 |
| US9257991B2 (en) * | 2014-01-21 | 2016-02-09 | Telefonaktiebolaget L M Ericsson (Publ) | High-speed frequency divider |
| TWI538402B (zh) * | 2014-06-04 | 2016-06-11 | 新唐科技股份有限公司 | 計數器 |
| CN108111164B (zh) * | 2016-11-25 | 2020-12-08 | 深圳市中兴微电子技术有限公司 | 一种可编程分频器 |
| US10320395B2 (en) * | 2017-01-24 | 2019-06-11 | Intel Corporation | Cascaded counter circuit with pipelined reload of variable ratio determined values |
| CN115037431B (zh) * | 2022-06-03 | 2023-07-21 | 深圳市纽瑞芯科技有限公司 | 一种二进制数字调制中的码元同步方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4807266A (en) * | 1987-09-28 | 1989-02-21 | Compaq Computer Corporation | Circuit and method for performing equal duty cycle odd value clock division and clock synchronization |
| US4891825A (en) * | 1988-02-09 | 1990-01-02 | Motorola, Inc. | Fully synchronized programmable counter with a near 50% duty cycle output signal |
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| FI88567C (fi) * | 1991-07-04 | 1993-05-25 | Nokia Mobile Phones Ltd | En generell synkronisk 2N+1 -divisor |
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| US5371772A (en) * | 1993-09-14 | 1994-12-06 | Intel Corporation | Programmable divider exhibiting a 50/50 duty cycle |
| US5425074A (en) * | 1993-12-17 | 1995-06-13 | Intel Corporation | Fast programmable/resettable CMOS Johnson counters |
-
1995
- 1995-04-28 US US08/431,000 patent/US5526391A/en not_active Expired - Fee Related
-
1996
- 1996-04-22 EP EP96106280A patent/EP0740420A3/en not_active Withdrawn
- 1996-04-22 JP JP8126449A patent/JPH08307247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657161B1 (ko) * | 2001-06-30 | 2006-12-12 | 매그나칩 반도체 유한회사 | 글리치가 적은 엔-분주 클럭 발생기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5526391A (en) | 1996-06-11 |
| EP0740420A3 (en) | 1997-08-06 |
| EP0740420A2 (en) | 1996-10-30 |
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