KR100657161B1 - 글리치가 적은 엔-분주 클럭 발생기 - Google Patents

Abstract

본 발명은 글리치 발생을 감소시키는 클럭 발생기에 관한 것으로 이를 위한 본 발명은, 기준클럭을 이용하는 n분주 클럭 발생기에 있어서, 기준클럭을 n단위로 나누어 그중 하나의 기준클럭의 상승에지에 동기하여 활성화 되고, 다음 기준클럭의 상승에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제1 스테이트 머신; 상기 제1 스테이트 머신에서 사용되는 기준클럭의 하강에지에 동기하여 활성화 되고, 다음 기준클럭의 하강에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제2 스테이트 머신; 상기 제1 스테이트 머신과 제2 스테이트 머신에서 출력되는 다수의 클럭을 논리조합하여 n개의 기준클럭당 2개의 클럭을 생성하는 중간 클럭 생성부; 및 상기 중간 클럭 생성부의 출력 클럭을 입력으로 하여 2분주하는 2분주기를 포함하여 이루어진다.

글리치, 2분주기, 클럭 발생기, 듀티비

Description

글리치가 적은 엔-분주 클럭 발생기{N-divided clock generator with low glitch}

도 1은 본 발명의 블럭 개념도.

도 2는 본 발명에 따른 글리치가 적은 n분주 클럭 발생기의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 제1 스테이트 머신 200 : 제2 스테이트 머신

300 : 중간 클럭 생성부 400 : 2분주기

본 발명은 클럭 발생기에 관한 것으로, 특히 글리치 발생을 감소시키는 클럭 발생기에 관한 것이다.

일반적으로, 비동기 회로는 클럭을 사용하지 않으므로 별도의 타이밍을 잡기위한 기준클럭을 생성하지 않아도 되므로 동기 회로에 비하여 전력소모가 적은 반 면, 집적회로화시 지원하는 캐드 툴(CAD TOOL)이 거의 없는 관계로 실제로 응용하는 경우는 적은 편이다.

현제 사용되는 동기식 반도체 소자는 동작 주파수가 점차로 증가함에 따라 많은 문제점이 발생하는데 그중 하나가 반도체 소자 내에서 다양한 주파수(주로 분주된 주파수)를 갖는 클럭이 필요하게 되는 경우가 증가하는 것과, 높은 주파수에서 동작함에 따라 글리치가 증가하여 반도체 소자가 오동작을 일으키는 것이다.

상기 글리치는 단시간내에 발생하는 임펄스(impulse)의 일종으로 반도체 소자 내부의 논리소자에 잘못된 입력값을 인가함으로서 오동작을 일으키는 원인이 되며, 클럭 발생기 또한 상기 글리치의 영향에서 안전하지 못하다.

따라서, 범용의 반도체 소자나 기기에서도 널리 사용될수 있도록 50%의 듀티비를 가지면서도 글리치의 발생이 적은 클럭 발생기가 필요하게 되었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로 글리치가 적게 발생하면서도 50%의 듀티비를 갖는 n분주 클럭 발생기를 제공함에 그 목적이 있다.

본 발명은 글리치 발생을 감소시키는 클럭 발생기에 관한 것으로 이를 위한 본 발명은, 기준클럭을 이용하는 n분주 클럭 발생기에 있어서, 기준클럭을 n단위로 나누어 그중 하나의 기준클럭의 상승에지에 동기하여 활성화 되고, 다음 기준클럭의 상승에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제1 스테이트 머신; 상기 제1 스테이트 머신에서 사용되는 기준클럭의 하강에지에 동기하여 활성화 되고, 다음 기준클럭의 하강에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제2 스테이트 머신; 상기 제1 스테이트 머신과 제2 스테이트 머신에서 출력되는 다수의 클럭을 논리조합하여 n개의 기준클럭당 2개의 클럭을 생성하는 중간 클럭 생성부; 및 상기 중간 클럭 생성부의 출력 클럭을 입력으로 하여 2분주하는 2분주기를 포함하여 이루어진다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명에 따른 n분주 클럭 발생기의 일실시예를 나타낸다.

도 1을 참조하면, 기준클럭(CLK)을 이용하는 n분주 클럭 발생기에 있어서, 기준클럭(CLK)을 n 단위로 나누어 그중 하나의 기준클럭(CLK)의 상승에지에 동기하여 활성화 되고, 다음 기준클럭의 상승에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제1 스테이트 머신(100)과, 상기 제1 스테이트 머신(100)에서 사용되는 기준클럭(CLK)의 하강에지에 동기하여 활성화 되고, 다음 기준클럭(CLK)의 하강에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제2 스테이트 머신(200)과, 상기 제1 스테이트 머신(100)과 제2 스테이트 머신(200)에서 출력되 는 다수의 클럭(m0 ∼ m[n-1], k0 ∼ k[n-1])을 논리조합하여 n개의 기준클럭당 2개의 클럭을 생성하는 중간 클럭 생성부(300)와, 상기 중간 클럭 생성부(300)의 출력 클럭(클럭 C)을 입력으로 하여 2분주하는 2분주기(400)를 포함하여 이루어진다.

이하, 도 1과 도 2를 참조하여 본 발명의 동작에 대하여 상세히 설명하기로 한다.

먼저, 도 1과 도 2는 3분주 클럭 발생기에 대한 일실시예로 본 발명의 n분주 클럭 발생기는 3분주 이상에서 동작됨을 밝혀둔다.

도 2에 도시된 바와같이, 3분주 클럭 발생기인 경우, 제1 스테이트 머신(100)에서는 기준클럭(CLK)를 n분주 하기 위하여 m[0], m[1] 같은 2가지의 클럭을 생성하며, 상기 스테이트 머신에서 생성되는 클럭의 갯수(x)는

을 만족하는 최소 정수가 된다.

상기 도 2의 클럭 타이밍도를 참조하여 본 발명을 설명하면 다음과 같다.

먼저, 클럭 CK1의 상승에지시 클럭 m[0]가 하이 레벨로 상승하고, 클럭 CK2의 상승에지에서는 클럭 m[0]가 하이 레벨로 상승하게 되며, 상기 m[0]는 상기 클럭 CK2의 상승에지시 로우 레벨로 천이되도록 상기 제1 스테이트 머신을 설계하고, 상기 클럭 CK1의 하강에지시 클럭 k[0]가 하이 레벨로 상승하고, 클럭 CK2의 하강에지에서 클럭 k[1]이 하이 레벨로 천이하며, 상기 k[0]은 상기 클럭 CK2의 하강에지시 로우 레벨로 천이하고 클럭 k[1]은 클럭 CK3의 하강에지시 로우 레벨로 천이되도록 제2 스테이트 머신(200)을 설계한다.

또한, 상기 중간클럭 생성부(300)는, 아래의 수학식 1과 같은 논리식을 만족 하는 논리 조합 회로(310)를 내장한다.

제1 스테이트 머신의 출력 = (/m[0] ·/m[1]) ·k[1]

제2 스테이트 머신의 출력 = m[0] ·k[0]

따라서, 상기 논리조합 회로(310)에서는 상기 제1 스테이트 머신(100)의 출력 클럭을 입력받아 클럭 A를 생성하고 상기 제2 스테이트 머신(200)의 출력을 입력받아 클럭 B를 생성한다.

이어서, 상기 중간클럭 생성부(300)에서는 상기 클럭 A와 클럭 B를 논리합하므로 도 2에 도시된 바와 같이, 일정한 듀티비를 갖는 클럭 C를 생성하게 된다.

여기서, 상기 기준클럭(CLK)은 플립플롭으로 구성된 제1 스테이트 머신(100)과 제2 스테이트 머신(200)을 동작시키는 클럭으로만 사용하도록 하여 글리치가 발생하지 않도록 한다.

즉, 기준클럭(CLK)을 직접 분주하는 것이 아니라, 래치나 플립플롭을 사용하여 구성되는 스테이트 머신의 동작여부만 결정하도록 하는 것으로 플립플롭의 입력단자에 전원전압을 인가하고 활성화 신호로서 클럭을 인가함으로서 외부 노이즈에 의한 글리치의 발생을 상당히 감소시킬 수 있다.

이어서, 상기 중간클럭 생성부(300)에서 기준클럭(CLK)3개당 2개의 클럭C가 생성되는 2/3분주 클럭을 통상적인 2분주기(400)에서 2분주 하면 클럭 D와 같이 듀 티비가 50%인 클럭이 생성된다.

여기서, 상기 일실시예로서 3분주 클럭 발생기를 예시하였는데, 3분주 클럭 발생기인 경우 중간 클럭 생성부(300)에서는 상기 제1 스테이트 머신(100)과 제2 스테이트 머신(200)의 출력(m[0], m[1], k[0], k[1])을 조합하여 2/3분주 클럭을 생성함으로서 2분주기(400)를 통하여 완전한 3분주 클럭 발생기가 됨을 볼수 있다.

마찬가지로, 5분주 클럭 발생기인 경우에는 중간 클럭 발생부(300)에서 2/n분주, 즉 기준클럭(CLK) 5개당 2개의 클럭C가 생성되는 2/5분주 클럭을 생성하도록 상기 제1 스테이트 머신(100)의 출력(m[0] ∼ m[4])과 제2 스테이트 머신(200)의 출력(k[0] ∼ k[4])을 논리 조합하여 설계하면 된다.

즉, 몇분주의 클럭 발생기를 설계하든지간에 상기 중간클럭 생성부(300)는 항상 2개의 클럭만을 생성함으로서 상기 2분주기의 출력이 하나가 되도록 한다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명은 상기한 바와 같이, 기준클럭을 n분주시 플립플롭으로 구성된 스테이트 머신을 사용하여 글리치의 발생을 줄이고, 상기 스테이트 머신을 이용한 n-1개의 클럭을 조합하여 2/n개의 클럭을 발생시킨후 통상적인 2분주 회로를 사용함으 로서 범용의 집적회로나 반도체 회로에서 많이 사용되는 50%의 듀티비를 가지는 클럭을 발생시킬수 있다.

Claims (2)

1. 기준클럭을 이용하는 n분주 클럭 발생기에 있어서,

   기준클럭을 n단위로 나누어 그중 하나의 기준클럭의 상승에지에 동기하여 활성화 되고, 다음 기준클럭의 상승에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제1 스테이트 머신;

   상기 제1 스테이트 머신에서 사용되는 기준클럭의 하강에지에 동기하여 활성화 되고, 다음 기준클럭의 하강에지에 동기하여 비활성화 되는 n-1개의 클럭을 생성하는 제2 스테이트 머신;

   상기 제1 스테이트 머신과 제2 스테이트 머신에서 출력되는 다수의 클럭을 논리조합하여 n개의 기준클럭당 2개의 클럭을 생성하는 중간 클럭 생성부;

   상기 중간 클럭 생성부의 출력 클럭을 입력으로 하여 2분주하는 2분주기

   를 포함하여 이루어지는 것을 특징으로 하는 글리치가 적은 n분주 클럭 발생기.
2. 제 1 항에 있어서,

   상기 중간 클럭 생성부는,

   상기 제1 스테이스 머신과 제2 스테이트 머신의 출력을 입력으로 하여 상기 제1 스테이트 머신에서 출력되는 클럭과 제2 스테이트 머신에서 출력되는 클럭간의 간격이 일정하도록 논리조합하여 각각 출력하는 논리조합 회로부; 및

   상기 논리조합 회로부의 출력을 논리합하는 논리합 게이트를 포함하여 구성되는것을 특징으로 하는 글리치가 적은 n분주 클럭 발생기.

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