KR100194578B1 - 디지털 회로로 구성된 2.5 분주장치 - Google Patents
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Abstract
본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는 데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 되어 있다.
Description
본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다.
일반적으로, 하나의 클럭소스에서 정수배의 분주 클럭이 아닌 2.5 분주 클럭을 생성하기 위해서는 다음의 두 가지 방법이 사용될 수 있다.
첫째 방법으로는 집적회로 외부에 2.5 분주 클럭용으로 오실레이터나 크리스탈 등의 별도 디바이스 등을 추가하고, 집적회로 내에도 별도 클럭소스를 입력시키기 위한 추가 핀을 두는 것이다. 그러나, 집적회로의 사양에 기존 칩과의 호환성 때문에 핀을 추가하지 못하는 경우에는 적용할 수 없다는 문제점이 있었다.
둘째 방법으로는 원래의 클럭소스를 두배로 빨리하여 2.5 분주 대신에 정수배인 5배 분주 클럭을 사용하는 방법이다. 그러나, 집적회로 내의 클럭소스를 입력시키기 위한 크리스탈 패드의 성능에 제한이 된다는 문제점이 있었다. 즉, 요즘 널리 사용되는 ASIC 라이브러리의 크리스탈 패드의 경우에 고주파수용으로 60MHz까지 사용할 수 있는데, 만일 원래의 클럭소스가 50MHz이고, 2.5 분주한 클럭으로 20MHz를 원하면, 두 배 빠른 클럭소스인 100MHz를 입력시켜야 하나 크리스탈 패드 성능에 제한이 되어 문제가 발생한다는 것이다.
다시 말해서, 위의 종래의 두 가지 방법에서 집적회로의 사양에 기존 칩과의 호환성 때문에 핀을 추가하지 못하는 경우나 두 배 빠른 클럭소스를 입력시켜야 하나 크리스탈 패드 성능에 제한이 되는 경우 2.5 분주 클럭을 사용하지 못하고 2분주 클럭 또는 3분주 클럭을 사용하여야 한다. 3분주 클럭을 사용하는 경우 속도가 느려 2.5 분주 클럭을 사용하는 블럭의 성능을 저하시키고, 2분주 클럭을 사용하는 경우 속도가 빨라 2.5 분주 클럭을 사용하는 블럭이 불안해져서 전체 시스템의 성능을 저하시킨다.
상기 문제점들을 해결하기 위하여 안출된 본 발명은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는 데에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 특징은 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 상기 카운팅 수단을 리셋하거나 상기 카운팅 수단이 소정의 조건을 만족하면 상기 카운팅 수단을 리셋하는 리셋수단과, 상기 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단과, 상기 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 상기 제1클럭과 상기 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 구성되는 데에 있다.
본 발명은 카운터 및 간단한 디지털 논리 소자를 사용한 2.5 분주 회로를 집적회로 내에 구현함으로서 상기의 모든 문제점을 해결할 수 있다.
제1a도∼제1b도는 본 발명에 따른 2.5 분주장치의 구성도.
제2도는 본 발명에 따른 2.5 분주장치의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 4비트 카운터 2 : 카운터 리셋 회로
3 : 제1클럭(CP1) 생성 회로 4 : 입력 클럭의 1/4 주기 지연 회로
5 : 2개의 D-FF 6 : XOR(Exclusive-OR Gate)
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들 중의 하나를 상세히 설명한다.
아래의 설명에서는 이해를 쉽게 하기 위해 원래의 클럭소스인(CLKIN에 50MHz(주기 20nsec), 2.5 분주 클럭인 CLKOUT에 20MHz(주기 50nsec)를 예로서 사용하였다.
제1a도∼제1b도는 본 발명에 따른 2.5 분주장치의 구성도이고, 제2도는 본 발명에 따른 2.5 분주장치의 동작 파형도이다. 제1a도∼제1b도와 제2도를 참조하여 본 발명에 따른 2.5 분주장치를 설명하면 다음과 같다.
먼저, 도면상의 약어를 간단히 서술한다. dff_c는 리셋이 가능한 데이터 플립플롭이고, dfflx는 데이터 플립플롭이다. REG_2는 2비트 레지스터이며, MUX_4는 4×1 다중화기이다. DEL_5NS는 5nsec 직렬 게이트 지연 인버팅 회로이며, DEL_3NS는 3nsec 직렬 게이트 지연 인버팅 회로이다. DEL_4NS는 4nsec 직렬 게이트 지연 인버팅 회로이고, DEL_6NS는 6nsec 직렬 게이트 지연 인버팅 회로이다.
본 실시예는 4비트 카운터(1), 카운터 리셋 회로(2), 카운터의 출력을 사용하여 원하는 클럭 라이징인 CP1을 생성하기 위한 회로(3), CP1을 입력 클럭의 1/4 주기만큼 지연시켜 CP1_D를 생성하기 위한 직렬게이트 지연회로와 직렬 게이트 지연선택을 위한 MUX와 제어 레지스터, CP1과 CP1_D를 클럭으로 사용하는 2개의 D-FF(5) 및 이들의 출력을 XOR하기 위한 XOR(6)등으로 구성된다.
4비트 카운터(1)는 카운터 리셋에 의해 리셋되고 CK로 카운팅하는 일반적인 구조를 갖는다. 카운터 리셋 회로(2)는 파워-온(Power-On) 리세인 RESETB이 로우(low)로 떨어지고 난 다음 클럭에 동기시켜 카운터(1)를 리셋시키기 위한 신호(R1)와 카운터 출력이 원하는 조건인 C0, C1B, C2B, C3가 모두 하이(high)인 경우 카운터를 리셋시키기 위한 신호(COUT)를 생성한다.
CP1을 생성하기 위한 회로(3)에서는 아래의 4가지 경우의 조건이 더해져 CP1이 생성된다.
CASE1 : C0B C1B C2B C3B(CKB에 의해 지연됨)
CASE2 : C0B C1 C2B C3B(CK에 의해 지연됨)
CASE3 : C0 C1B C2 C3B(CKB에 의해 지연됨)
CASE4 : C0 C1 C2 C3B(CK에 의해 지연됨)
CP1_D는 CP1을 직렬 게이트 지연 회로를 사용하여 CLKIN의 1/4 주기(5nsec)만큼 지연시키며 인버팅된 신호로서, 5nsec만큼 정확히 지연시키기 위하여 약 1nsec 만큼의 지연 차이를 갖는 4개의 직렬 게이트 지연 회로셋을 포스트 시뮬레이션 결과로서 준비하고, 실제 공정이 끝난 후에 CLKOUT의 정확한 50% duty cycle을 형성하는 직렬 게이트 지연 회로 셋을 제어 레지스트와 4 비트 MUX를 사용하여 선택한다. 예로서 DEL_5NS 회로는 0.6㎛ 디자인 규칙을 갖는 ASIC 라이브러리의 경우에 5 입력 NAND게이트 5개 정도로 구성할 수 있다. CP1과 CP1_D를 클럭으로 사용하는 2개의 D-FF(5)에 의해 CLK1과 CLK2가 생성되며 이들을 XOR(6)하여 최종 2.5 분주 클럭(20MHz, 주기 50nsec)인 CLKOUT을 생성한다.
상술한 바와 같은 본 발명은 집적도가 높아지고 여러 개의 클럭소스를 필요로 하는 현재의 집적회로 내에서 정수배의 분주 클럭이 아닌 2,5 분주 클럭이 필요한 경우에 카운터 및 간단한 디지털 논리 소자를 사용한 2.5 분주회로를 집적회로 내에 구현함으로써 원하는 2.5 분주 클럭을 얻음으로써 전체 시스템이 안정화된다는 데에 그 효과가 있다.
Claims (3)
- 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과; 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 상기 카운팅 수단을 리셋하거나 상기 카운팅 수단이 소정의 조건을 만족하면 상기 카운팅 수단을 리셋하는 리셋수단; 상기 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단; 상기 제1클럭을 입력클럭의1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단; 및 상기 제1클럭과 상기 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 구성되는 것을 특징을 하는 디지털 회로로 구성된 2.5 분주장치.
- 상기 제2클럭생성 수단이, 입력되는 클럭을 지연시키는 직렬 게이트 지연기; 직렬 게이트 지연을 선택하는 다중화기; 상기 다중화 수단을 제어하기 위한 신호를 저장하는 제어 저장기로 구성되는 것을 특징으로 하는 디지털 회로로 구성된 2.5 분주장치.
- 제1항에 있어서, 상기 클럭수단이, 두 클럭을 입력받아 각각을 따로따로 분주하는 분주기; 상기 분주기의 두 개의 분주된 클럭을 배타적하는 배타적기로 구성되는 것을 특징으로 하는 디지털 회로로 구성된 2.5 분주장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960061528A KR100194578B1 (ko) | 1996-12-04 | 1996-12-04 | 디지털 회로로 구성된 2.5 분주장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960061528A KR100194578B1 (ko) | 1996-12-04 | 1996-12-04 | 디지털 회로로 구성된 2.5 분주장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980043601A KR19980043601A (ko) | 1998-09-05 |
| KR100194578B1 true KR100194578B1 (ko) | 1999-06-15 |
Family
ID=66475728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960061528A KR100194578B1 (ko) | 1996-12-04 | 1996-12-04 | 디지털 회로로 구성된 2.5 분주장치 |
Country Status (1)
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| KR (1) | KR100194578B1 (ko) |
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1996
- 1996-12-04 KR KR1019960061528A patent/KR100194578B1/ko not_active IP Right Cessation
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| KR19980043601A (ko) | 1998-09-05 |
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