FI88837C - Frekvensdividering med udda tal och decimaltal - Google Patents

Frekvensdividering med udda tal och decimaltal Download PDF

Info

Publication number
FI88837C
FI88837C FI913862A FI913862A FI88837C FI 88837 C FI88837 C FI 88837C FI 913862 A FI913862 A FI 913862A FI 913862 A FI913862 A FI 913862A FI 88837 C FI88837 C FI 88837C
Authority
FI
Finland
Prior art keywords
frequency
signal
output
gate
divider
Prior art date
Application number
FI913862A
Other languages
English (en)
Swedish (sv)
Other versions
FI88837B (fi
FI913862A0 (fi
Inventor
Raimo Kivari
Original Assignee
Nokia Mobile Phones Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nokia Mobile Phones Ltd filed Critical Nokia Mobile Phones Ltd
Priority to FI913862A priority Critical patent/FI88837C/fi
Publication of FI913862A0 publication Critical patent/FI913862A0/fi
Priority to GB9217037A priority patent/GB2259620A/en
Priority to US07/928,982 priority patent/US5365119A/en
Application granted granted Critical
Publication of FI88837B publication Critical patent/FI88837B/fi
Publication of FI88837C publication Critical patent/FI88837C/fi

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006Changing the frequency
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/502Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
    • H03K23/505Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two with a base which is an odd number

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Description

1 88837
Taajuuden jakaminen parittomilla luvuilla ja desimaaliluvuilla - Frekvensdividering med udda tai och decimaltai 5 Keksinnön kohteena on menetelmä digitaalisen signaalin taajuuden jakamiseksi parittomilla luvuilla ja desimaaliluvuilla jopa 50 % pulssisuhteella. Keksintö liittyy digitaalitekniikkaan ja pulssitekniikkaan sekä niiden soveltamiseen tietoliikennetekniikassa.
10
Taajuuden jakamiseen parillisilla luvuilla tunnetaan yleisesti monenlaisia tapoja. Näillä tavoilla saavutetaan myös haluttu 50 % pulssisuhde (duty cycle). Taajuuden jakaminen parittomilla luvuilla on tunnettua ja siihen löytyy monen-15 laisia toteutustapoja. Kuitenkin aikaisemmin tunnetuilla tavoilla on useimmiten se rajoitus, että lähtösignaali ei ole pulssisuhteeltaan 50 %, vaan vähintäänkin yhden tulotaa-juutta vastaavan kellonjakson verran alle tai sen yli tai jakaja on asynkroninen. Eräs ratkaisu, jossa lähtö ei ole 20 symmetrinen, on esitetty julkaisussa EP-247 769. Desimaaliluvuilla jakamiseen on usein tarvetta. Eräs toteutus on esitetty patentissa US-4 935 944, jossa tosin on haittana, että kytkentä sisältää takaisinkytkentöjä, jotka aiheuttavat viiveitä.
25
Jos tulokeIlotaajuuden ja lähtökellotaajuuden välinen suhde R on suhteellisen pieni (< 11...15), voidaan taajuuden jakamiseen käyttää ohjelmoitavaa laskuria, jonka pulssisuhde on 1/R, kun tulokellotaajuus on pienempi kuin 10 MHz. Jos suh-30 deluku R on suuri, tulokellotaajuuden on oltava suhteellisen pieni, korkeintaan 1...2 MHz. Molemmissa tapauksissa pulssi-: suhde on l/R, jos lisänä ei käytetä dekoodauslogiikkaa.
Kun suhdeluku R on suuri, voidaan taajuuden jakamiseen käyt-35 tää useita peräkkäisiä laskureita. Jos laskurit toimivat synkronisesti eli laskureiden kiikkujen kellotulot on kytketty suoraan samaan kelloon, jolloin ei synny etenemisvii-veitä, pulssisuhde on aina 1/R. Haluttu taajuus voidaan ge-
o p p r 7 O
neroida myös lisäämällä järjestelmään kokonaan uusi taajuus. Tämä kuitenkin vaatii ylimääräisen paikallisoskillaattorin.
Yleisesti tunnetaan tapoja tehdä jako parittomalla luvulla, 5 mutta lähtösignaalin pulssisuhde ei useimmiten ole 50 % tai jakaja on usein asynkroninen. Useimmiten kuitenkin lähtösig-naalista halutaan symmetristä ja esim. vaihevärinän tai muun särön välttämiseksi ainakin nousevien reunojen on esiinnyttävä keskenään tasavälein kuten vastaavasti myös laskevien 10 reunojen. Tähän ei ole yleisesti tunnettuja hyviä tapoja.
Parittomilla luvuilla jakamisesta on yleensä luovuttu. On otettu käyttöön useampia eritaajuisia oskillaattoreita. Tästä aiheutuu ylimääräisiä komponenttikuluja.
15
Yleisessä tiedossa ei ole ollut hyviä tapoja signaalin puls-sisuhteen mielivaltaiseen muokkaamiseen, mutta parittomilla luvuilla jakamisen periaatetta yleistäen löydetään tähän systemaattinen ja selväpiirteinen ratkaisu.
20
Keksinnön tavoitteena on saada aikaan taajuudenjako parittomalla luvulla pulssisuhteen ollessa 50 %. Jos pulssisuhde on 50 %, piirin ulostuloa voidaan käyttää suurten piirien kellotaajuutena sekä nousevalla että laskevalla reunalla 25 eikä aiheudu ongelmia nousevien reunojen ja laskevien reunojen poikkeavuuksista. Esillä olevan keksinnön tarkoituksena on siten aikaansaada pariton taajuus tulotaajuudesta pulssisuhteen ollessa olennaisesti 50 %. Tämän saavuttamiseksi on keksinnölle tunnusomaista se, että jaetaan signaalin taa-30 juus aluksi epäsymmetrisesti parittomalla kokonaisluvulla Y*n+l, jossa n on positiivinen kokonaisluku ja Y on positiivinen kahdella jaollinen kokonaisluku, ja yhdistetään digitaalisella portilla mainittu taajuusjaettu signaali ja siitä muodostettu samantaajuinen viivästetty signaali lopullisen 35 taajuusjaetun signaalin muodostamiseksi.
Keksinnön mukaisen ratkaisun avulla tulotaajuus voidaan jakaa parittomalla luvulla. Lähtevä aaltomuoto on symmetrinen o p r. 7 '-· eli pulssisuhde (duty cycle) on 50 %. Keksinnön avulla saadaan tulokellotaajuudesta järjestelmän kellotaajuus, kun tulokellotaajuuden ja lähtökellotaajuuden välinen suhde R on pariton kokonaisluku. Aikaisemmin on pystytty ohjelmoitavan 5 synkronisen laskurin avulla saamaan aikaan sama tulo- ja lähtösignaalin suhde, mutta pulssisuhde ei ole ollut lähellä 50 %, varsinkaan suurilla suhdeluvuilla. Jos suhdeluku R on parillinen kokonaisluku, ohjelmoitavan laskurin ulostulo voidaan aina jakaa kahdella siten, että pulssisuhde pysyy 10 samana.
Keksintöä selostetaan seuraavassa yksityiskohtaisesti viitaten oheisiin kuviin. Kuva 1 esittää keksinnön mukaisen menetelmän toteuttavan laitteen piirikaaviota ja kuvat 2 ja 3 15 esittävät pulssikuvioita esimerkistä, jossa on tehty symmetrinen jako 3:11a. Kuva 4 esittää toista keksinnön mukaista suoritusmuotoa ja kuva 5 pulssikuvioita esimerkistä, jossa on tehty symmetrinen jako 5:llä. Kuva 6 esittää erästä keksinnön mukaista suoritusmuotoa sekä kuvat 7 ja 8 esittävät 20 pulssikuvioita esimerkistä, jossa on tehty jako luvuilla 1,5 ja 2,5.
Kuvassa 1 on esitetty piirikaavio keksinnön mukaisen menetelmän symmetrisestä jaosta 3:11a toteuttavasta laitteesta. 25 Tuleva kellotaajuus A jaetaan ensin epäsymmetriseksi lähtö-signaaliksi 3-jakajan 1 avulla. Jakajasta 1 tuleva signaali B viivästetään kiikussa 2, josta saadaan lähtönä samanlainen eri vaiheessa oleva signaali C kytkemällä kiikun 2 kellotulo invertterin 3 avulla invertoituun kellosignaaliin. Saadut 30 signaalit B ja C yhdistetään TAI-elimen 4 avulla, jolloin saadaan 3:11a jaettu symmetrinen lähtötaajuus D.
Koska parittomilla luvuilla ei voida tehdä symmetristä jakoa käyttäen pelkästään yhtä tulokellon reunaa, kuten esimerkik-35 si nousevaa reunaa, vaihesiirretty signaali C täytyy ajastaa tulokellon toisen, tässä tapauksessa laskevan, reunan kohdalle invertterin 3 avulla.
, Γ ri r, 7 r-, 4 <0^0/
Epäsymmetrinen jako on yleensä mielekkäintä tehdä siten, että jo epäsymmetrisen jakajan lähdössä pulssisuhde on mahdollisimman lähellä 50 prosenttia, jolloin vaihesiirto on yksinkertaisesti siirto toiselle tulokellon reunalle.
5
Kuvassa 2 on esitetty pulssikuviot kuvan l mukaisesta symmetrisestä jaosta 3:11a, kun jakajan 1 pulssisuhde on 1/3.
AI on tuleva kellotaajuus, Bl jakajan lähtösignaali, Cl viivästetty jakajan signaali ja Dl lähtötaajuus.
10
Vastaavasti kuvassa 3 on esitetty pulssikuviot symmetrisestä jaosta 3:11a, kun jakajan 1 pulssisuhde on 2/3. Tällöin pii-rikaavio on kuvan 1 mukainen, mutta TAI-elimen 4 tilalla käytetään JA-elintä. A2 on tuleva kellotaajuus, B2 jakajan 15 lähtösignaali, C2 viivästetty jakajan signaali ja D2 lähtö-taajuus .
Kun epäsymmetrisen jakajan 1 jakoluvuksi valitaan 3, 5, 7, 9 jne. eli siis mikä tahansa pariton luku, voidaan sen lähtö 20 muuttaa symmetriseksi vaihesiirron ja signaalien yhdistämisen avulla. Jos alkuperäinen pulssisuhde on sopiva, voidaan käyttää eri pituisia vaihesiirtoja ja lähtösignaalien yhdis-tämistapoja.
25 Keksinnön mukaista periaatetta voidaan yleistää mielivaltaiseen pulssisuhteen muokkaamiseen. Erilaisten vaihesiirtojen ja sopivan yhdistelemisen avulla pulssisuhdetta voidaan joko pienentää tai kasvattaa.
30 Kuvassa 4 on esitetty piirikaavio keksinnön mukaisen menetelmän symmetrisestä jaosta 5:llä toteuttavasta laitteesta. Tuleva kellotaajuus E jaetaan ensin epäsymmetriseksi läh-tösignaaliksi 5-jakajan 5 avulla. Jakajasta 5 tuleva 40 % pulssisuhteen omaava lähtötaajuus F viivästetään kiikussa 6, 35 jolloin saadaan samanlainen eri vaiheessa oleva signaali G. Signaali G viivästetään kiikussa 7, jolloin saadaan lähtönä signaali H, joka vastaavasti viivästetään kiikussa 8, jolloin saadaan lähtönä eri vaiheinen signaali I. Kiikun 7 kel- _ Ct Λ r. 1 t", 5 ' 0 t 0 / lotulo on kytketty suoraan kellosignaaliin E ja kiikkujen 6 ja 8 kellotulot on kytketty invertterin 9 avulla invertoituun kellosignaaliin. Saadut signaalit F ja G yhdistetään TAI-elimen 10 avulla, jolloin saadaan 50 % pulssisuhteen 5 omaava lähtötaajuus J. Vastaavasti signaalit F ja H yhdistetään TAI-elimen 11 avulla ja signaalit F ja I yhdistetään TAI-elimen 12 avulla, jolloin saadaan 60 % pulssisuhteen omaava lähtötaajuus K sekä 70 % pulssisuhteen omaava lähtö-taajuus L. Pulssikuviot E - L on esitetty kuvassa 5. Samaa 10 periaatetta voidaan luonnollisesti käyttää pelkkään pulssi-suhteen muokkaamiseen liittämättä siihen jakajia. Keksintöä voidaan soveltaa myös, kun jakajana oleva luku on muotoa (2n+l)/2, jossa n on mikä tahansa positiivinen kokonaisluku. Jakaja on tällöin muotoa 1,5, 2,5, 3,5 jne.
15
Kuva 6 esittää keksinnön mukaista piirikaaviota jaosta luvulla (2n+l)/2. Tällöin taajuus jaetaan ensin luvulla 2n+i ja se N kerrotaan sitten kahdella muodostamalla lisäksi vai-hesiirretty signaali 0 ja yhdistämällä se jaetun signaalin N 20 kanssa. Kun siis halutaan esimerkiksi jakaa tulotaajuus luvulla 1,5, tulotaajuus M jaetaan ensin luvulla 3 (1,5 * 2) jakajassa 13 ja lähtötaajuus N kerrotaan kahdella vaihesiir-ron avulla. Jakajan lähtötaajuus N viivästetään yhden kello-jakson verran kiikun 14 avulla. Tämän jälkeen taajuus vii-25 västetään puoli kellojaksoa kiikun 15 avulla, jonka kellotu-lo on kytketty invertterin 17 avulla käänteiseen kellosignaaliin. Saadut signaalit N ja O yhdistetään TAI-elimen 16 avulla, jolloin saadaan haluttu lähtötaajuus P. Jakaminen kaksinkertaisella luvulla on tehtävä, koska ei tunneta tapo-30 ja tehdä jako suoraan luvulla (2n+l)/2.
Kuvassa 7 on esitetty pulssikuviot kuvan 6 mukaisesta jaosta luvulla 1,5. Ml on tuleva kellotaajuus, N1 jakajan lähtösig-naali, 01 viivästetty kiikusta 15 saatava signaali ja Pl 35 lähtötaajuus.
Vastaavasti kuvassa 8 on esitetty pulssikuviot jaosta luvulla 2,5. Tällöin piirikaavio on kuvan 6 mukainen, mutta jaka- P n ^ n o < O (. ν ' / jana 13 on 5-jakaja ja viivekiikun 14 tilalla on kaksi sar-jaankytkettyä kiikkua. M2 on tuleva kellotaajuus, N2 jakajan lähtösignaali, 02 viivästetty kiikusta 15 saatava signaali ja P2 lähtötaajuus.
5
Ratkaisun mukainen kertominen kahdella toteutetaan siis muodostamalla aluksi esim. viivästämällä samantaajuinen signaali 0, joka on vastakkaisessa vaiheessa jaettuun signaaliin N nähden. Tämän jälkeen taajuus kerrotaan yhdistämällä nämä 10 kaksi erivaiheista signaalia N, 0 sopivasti signaaliksi P. Lähtösignaalin pulssisuhde ei ole enää 50 %, mutta nousevat reunat ovat toisiinsa nähden tasaisin välein samoin kuin vastaavasti laskevat reunat. Digitaalisissa sovellutuksissa, joissa signaalia käytetään pelkästään kellotukseen, tämä on 15 yleensä riittävää.
Ratkaisun mukaista periaatetta voidaan yleistää tekemällä jako ensin luvulla Y*(2n+l)/2, ja kertomalla jaetun lähtösignaalin taajuus luvulla Y. Yleensä Y:n arvo 2 tuottaa 20 helpoimman ja taloudellisimman toteutuksen logiikan määrän suhteen.
On huomattava, että keksinnön mukaista periaatetta voidaan soveltaa myös parittomilla luvuilla jakamiseen. Tällöin tu-25 lotaajuus jaetaan ensin luvulla (2n+l)/2 edellä esitetyn periaatteen mukaisesti ja sitten lähtötaajuus jaetaan luvulla 2. Kuitenkin aiemmin kuvattu parittomilla luvuilla jakamisen periaate on yleensä käyttökelpoisempi ja synkronisem-pi.
30
Jakajia voidaan myös kytkeä peräkkäin käyttämällä edellisen jakajan lähtökelloa seuraavan jakajan tulokellona. Näin voidaan muodostaa lähes mielivaltaisia jakosuhteita. Esimerkiksi kytkemällä peräkkäin 2,5-jakaja ja 3,5-jakaja, saadaan 35 jako 8,75:llä. Lisäämällä tähän vielä 4,5-jakaja saadaan jako 39,375:llä. Kun jakajia kytketään peräkkäin, kunkin jakajan lähdön pulssisuhde määräytyy kytkennässä edelliseltä jakajalta saatavan kellon pulssisuhteesta. Tapauskohtaisesti _ Q C r 7 7 < o o / viimeisestä jakajasta saadaan joko symmetrinen tai epäsymmetrinen lähtötaajuus.
Epäsymmetrisiä lähtötaajuuksia voidaan symmetrisoida keksin-5 nön mukaisella pulssisuhteen muokkaamisen periaatteella tai esim. tunnetun periaatteen mukaisesti suorittamalla viimeiseksi jako kahdella, joka symmetrisoi lähtötaajuuden. Jakajia peräkkäin kytkettäessä toiminta on kuitenkin osittain asynkronista eli kokonaisviive alkupäästä loppupäähän kasvaa 10 ja samoin testattavuus vaikeutuu.
On myös mahdollista tehdä vaihesiirto esimerkiksi invertte-reistä tai porteista muodostetulla asynkronisella viiveket-julla. Asynkroninen viiveketju on kuitenkin altis prosessis-15 ta, jännitteestä, lämpötilasta ja johdotuksen layoutista johtuville viivevaihteluille. Tällöin myös lähdön pulssisuh-de vaihtelee. Taajuuden jakoon voidaan myös käyttää kahta eri jakajaa, jotka ovat eri vaiheessa. Tällöin jakajien lähdöistä saadaan eri vaiheessa olevat signaalit. Toteutustapa 20 on muuten hyvä, mutta vaatii enemmän logiikkaa.
Monipuolisin, mutta eniten logiikkaa kuluttava, toteutus on tehdä jakajasta täysin parametrisoitava jakosuhteen ja lähdön pulssisuhteen osalta. Jakajalle annetaan tällöin toivo-25 tun jakosuhteen mukaan alkuarvo, joka vastaa haluttua jakajan pituutta ja samoin valitaan lähtöön sopiva portti edellä esitettyjen esimerkkien mukaisesti lopullisen signaalin muodostamiseksi. Tällöin sama jakaja voidaan tapauskohtaisesti ohjelmoida erilaisille jakosuhteille.
30
Keksinnön avulla digitaalisen signaalin taajuus voidaan jakaa parittomilla luvuilla ja lähtösignaali voidaan säilyttää symmetrisenä eli pulssisuhteella 50 %. Yleistettynä keksintöä voidaan käyttää mielivaltaiseen pulssisuhteen muokkaami-35 seen.
Keksinnön mukaista parittomilla luvuilla jakamisen periaatetta voidaan systemaattisesti soveltaa ja laajentaa myös 8 f Γ r ? π ^ κ.1 κ> / desimaaliluvuilla jakamiseen. Tällöin lähtösignaalin puls-sisuhde ei kuitenkaan ole enää 50 %.
Keksintö kuvaa systemaattisen periaatteen, jolla voidaan 5 tehdä jako millä tahansa parittomalla luvulla pientä logiik-kamäärää käyttäen. Keksinnön avulla voidaan toteuttaa sellaisia kellojakajia, joita ei aiemmin ole kyetty tekemään tai joiden toteutukset ovat olleet erittäin hankalia ja tapauskohtaisia. Keksinnön avulla saadaan aikaan synkroninen 10 lähtösignaali.
Keksinnön mukaisella ratkaisulla saadaan aikaan täysin synkroninen kellotettu toiminta, mikä siis tarkoittaa, että kiikkujen kellotuloihin tulee sama kello {invertoituna tai 15 ei-invertoituna) eikä näin ollen synny mitään etenemisvii-veitä. Tulokelloa ei ole portitettu ja muistielimien asynkronista resetointia ei käytetä. Tästä syystä testi voidaan tehdä myös esim. SCAN-periaatteella.
20 Järjestelmä ei ole riippuvainen asynkronisista viiveistä tai johdotuksen layoutista. Ajoitukset ovat tarkat eikä järjestelmässä ole parametreistä johtuvia suuria viivevaihteluita. Keksinnössä ei ole lainkaan takaisinkytkentöjä, joten siinä ei esiinny takaisinkytkennän aiheuttamaa viivettä normaali-25 toiminnassa ja sen testattavuus on helpompi.
Keksinnössä on minimimäärä tulo- ja lähtösignaaleja. Myös viive tulosta lähtöön on minimaalinen, joten ratkaisua voidaan käyttää hyvin myös suurilla taajuuksilla. Keksinnön 30 mukaisen menetelmän toteuttavia taajuusjakajia on helppo kytkeä useita peräkkäin.

Claims (11)

1. Menetelmä signaalin (A; E; M) taajuuden jakamiseksi parittomilla tai desimaaliluvuilla, tunnettu siitä, että 5. jaetaan signaalin (A; E; M) taajuus aluksi epäsymmetrises ti parittomalla kokonaisluvulla Y*n+1, jossa n on positiivinen kokonaisluku ja Y on positiivinen kahdella jaollinen kokonaisluku, ja - yhdistetään digitaalisella portilla (4; 10, 11, 12; 16) 10 mainittu taajuusjaettu signaali (B; F; N) ja siitä muodostettu samantaajuinen viivästetty signaali (C; G, H, I; O) lopullisen taajuusjaetun signaalin (D; J, K, L; P) muodostamiseksi .
2. Patenttivaatimuksen 1 mukainen menetelmä, tun nettu siitä, että muodostetaan useampia viivästettyjä signaaleja (G, H, I) ja yhdistetään jokainen viivästetty signaali (G, H, I) erikseen taajuusjaetun signaalin (F) kanssa, jolloin saadaan useampia taajuusjaettuja signaaleja 20 (J, K, L).
3. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että portti (4; 10, 11, 12; 16) on TAI-portti. 25
4. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että portti (4; 10, 11, 12; 16) on JA-portti.
5. Patenttivaatimuksen 1 mukainen menetelmä, tun nettu siitä, että viivästetty signaali (0) on viivästetty siten, että yhdistettäessä se mainitun taajuusjaetun signaalin (N) kanssa saadaan taajuusjaettuun signaalin (N) nähden Y-kertaisen taajuuden omaava signaali (P).
6. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että taajuusjaettu signaali (D; J) on symmetrinen 50 %:n pulssisuhteen (duty cycle) omaava signaali. 35 λ r - 7 n
7. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että.taajuusjaettu signaali (K, L; P) on epäsymmetrinen.
8. Taajuusjakaja signaalin (A; E; M) taajuuden jakamiseksi parittomilla tai desimaaliluvuilla, tunnettu siitä, että se käsittää - epäsymmetrisen taajuusjakajan (1; 5; 13), joka jakaa tu-losignaalin (A; E; M) taajuuden luvulla Y*n+1, jossa n on 10 positiivinen kokonaisluku ja Y on positiivinen kahdella jaollinen kokonaisluku, - ainakin yhden kiikun (2; 6, 7, 8; 14, 15), jonka datatulo on kytketty epäsymmetrisen taajuusjakajan (1; 5; 13) lähtöön ja jonka kellotulo on kytketty tulosignaaliin (A; E; M) suo- 15 raan tai invertterin (3; 9; 17) kautta, ja - ainakin yhden digitaalisen portin (4; 10, 11, 12; 16), jolla on kaksi tuloa, joista toinen on kytketty epäsymmetrisen taajuusjakajan (1; 5; 13) lähtöön ja toinen kiikun (2; 6, 7, 8; 14, 15) lähtöön, ja jolla on yksi lähtö, josta saa- 20 daan taajuusjakajan lähtösignaali (D; J, K, L; P).
9. Patenttivaatimuksen 8 mukainen taajuusjakaja, tunnettu siitä, että kiikun (2; 6, 7, 8; 14, 15) datatulo on kytketty toisen kiikun (2; 6, 7, 8; 14, 15) lähtöön. 25
9 Γ Γ r 7· ''
10. Patenttivaatimuksen 8 mukainen taajuusjakaja, tunnettu siitä, että digitaalinen portti (4; 10, 11, 12; 16. on TAI-portti.
10. O V o /
11. Patenttivaatimuksen 8 mukainen taajuusjakaja, tun nettu siitä, että digitaalinen portti (4; 10, 11, 12; 16. on JA-portti. r- p ^ -* i·· 11. u u ^ /
FI913862A 1991-08-15 1991-08-15 Frekvensdividering med udda tal och decimaltal FI88837C (fi)

Priority Applications (3)

Application Number Priority Date Filing Date Title
FI913862A FI88837C (fi) 1991-08-15 1991-08-15 Frekvensdividering med udda tal och decimaltal
GB9217037A GB2259620A (en) 1991-08-15 1992-08-11 Odd-number frequency divider with square wave output
US07/928,982 US5365119A (en) 1991-08-15 1992-08-12 Circuit arrangement

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI913862A FI88837C (fi) 1991-08-15 1991-08-15 Frekvensdividering med udda tal och decimaltal
FI913862 1991-08-15

Publications (3)

Publication Number Publication Date
FI913862A0 FI913862A0 (fi) 1991-08-15
FI88837B FI88837B (fi) 1993-03-31
FI88837C true FI88837C (fi) 1993-07-12

Family

ID=8532984

Family Applications (1)

Application Number Title Priority Date Filing Date
FI913862A FI88837C (fi) 1991-08-15 1991-08-15 Frekvensdividering med udda tal och decimaltal

Country Status (3)

Country Link
US (1) US5365119A (fi)
FI (1) FI88837C (fi)
GB (1) GB2259620A (fi)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4340966C1 (de) * 1993-12-01 1995-01-19 Siemens Ag Schaltungsanordnung zur Erzeugung gerader Tastverhältnisse
US5499280A (en) * 1995-02-02 1996-03-12 Qualcomm Incorporated Clock signal generation
US5526391A (en) * 1995-04-28 1996-06-11 Motorola Inc. N+1 frequency divider counter and method therefor
FI953433A (fi) * 1995-07-14 1997-01-15 Nokia Mobile Phones Ltd Kaksiulotteista hilarakennetta käyttävä kanavatransistori ja sen käyttäminen signaalin prosessointiin
US5691660A (en) * 1995-11-28 1997-11-25 International Business Machines Corporation Clock synchronization scheme for fractional multiplication systems
GB2308470B (en) * 1995-12-22 2000-02-16 Nokia Mobile Phones Ltd Program memory scheme for processors
US5748949A (en) * 1996-07-02 1998-05-05 Motorola Inc. Counter having programmable periods and method therefor
FI962816A (fi) * 1996-07-11 1998-01-12 Nokia Mobile Phones Ltd Mikropiirimodulien kotelorakenne
FI101914B (fi) * 1996-11-08 1998-09-15 Nokia Mobile Phones Ltd Parannettu menetelmä ja piirijärjestely signaalin käsittelemiseksi
GB2323190B (en) * 1997-03-14 2001-09-19 Nokia Mobile Phones Ltd Executing nested loops
FI103617B (fi) 1997-09-01 1999-07-30 Nokia Mobile Phones Ltd Kanavatransistorit
DE19811853C1 (de) 1998-03-18 1999-09-09 Nokia Mobile Phones Ltd Kommunikationseinrichtung und Verfahren zu deren Betriebssteuerung
US6064247A (en) * 1998-05-04 2000-05-16 Adaptec, Inc. Multiple frequency clock generation and synchronization
US6271702B1 (en) * 1998-06-25 2001-08-07 Cypress Semiconductor Corp. Clock circuit for generating a delay
DE10007606A1 (de) * 2000-02-18 2001-08-30 Siemens Ag Verfahren zur Frequenzteilung eines Taktsignals und Frequenzteilerschaltung zur Realisierung des Verfahrens
EP1342320B1 (en) * 2000-11-23 2005-05-04 Koninklijke Philips Electronics N.V. Clock generation circuit and integrated circuit for reproducing an audio signal comprising such a clock generation circuit
US7091762B2 (en) * 2001-10-09 2006-08-15 Gallitzin Allegheny Llc Systems and methods for minimizing harmonic interference
US6879201B1 (en) * 2002-04-01 2005-04-12 Xilinx, Inc. Glitchless pulse generator
US6777989B2 (en) * 2002-05-07 2004-08-17 The Boeing Company Generation of synchronized clocks to multiple locations in a system
TWI245178B (en) * 2004-01-16 2005-12-11 Realtek Semiconductor Corp Clock generation method and apparatus
JP2007189293A (ja) * 2006-01-11 2007-07-26 Matsushita Electric Ind Co Ltd クロック発生回路
US7622965B2 (en) * 2006-01-31 2009-11-24 International Business Machines Corporation Dual-edge shaping latch/synchronizer for re-aligning edges
US7801263B2 (en) * 2007-02-12 2010-09-21 Marvell Israel (M.I.S.L.) Ltd. Clock divider with a rational division factor
US7881422B1 (en) * 2008-07-10 2011-02-01 Marvell International Ltd. Circuits and methods for dividing frequency by an odd value
WO2010070830A1 (ja) * 2008-12-17 2010-06-24 日本電気株式会社 クロック分周回路、及びクロック分周方法
US7786786B2 (en) * 2008-12-17 2010-08-31 Hypres, Inc. Multiphase clock for superconducting electronics
TW201115297A (en) * 2009-10-16 2011-05-01 Novatek Microelectronics Corp Multi-phase signals generator
US8791729B2 (en) * 2012-06-11 2014-07-29 Cisco Technology, Inc. Multi-phase frequency divider having one or more delay latches
US8867695B2 (en) * 2013-01-25 2014-10-21 Apple Inc. Clock signal rate management circuit
US9059714B2 (en) 2013-10-28 2015-06-16 Qualcomm Incorporated Inductor-less 50% duty cycle wide-range divide-by-3 circuit
JP6985579B2 (ja) * 2016-07-27 2021-12-22 株式会社ソシオネクスト 分周補正回路、受信回路及び集積回路
CN118157659B (zh) * 2024-05-09 2024-07-30 成都旋极星源信息技术有限公司 一种奇数分频电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3938009A (en) * 1974-09-27 1976-02-10 Gte Automatic Electric (Canada) Limited Precision control of relay operate and release times
DE2700628A1 (de) * 1977-01-08 1978-07-20 Bosch Gmbh Robert Verfahren und vorrichtung zur korrektur der dauer von elektromagnetischen einspritzventilen zugefuehrten einspritzimpulsen in abhaengigkeit vom lastzustand
US4694197A (en) * 1986-01-06 1987-09-15 Rca Corporation Control signal generator
US4703495A (en) * 1986-05-23 1987-10-27 Advanced Micro Device, Inc. High speed frequency divide-by-5 circuit
DE3861319D1 (de) * 1988-01-28 1991-01-31 Hewlett Packard Gmbh Impulsformerschaltung.
US4935944A (en) * 1989-03-20 1990-06-19 Motorola, Inc. Frequency divider circuit with integer and non-integer divisors
US5163168A (en) * 1990-03-30 1992-11-10 Matsushita Electric Industrial Co., Ltd. Pulse signal generator and redundancy selection signal generator
JP2853894B2 (ja) * 1990-08-24 1999-02-03 三菱電機株式会社 分周回路及びパルス信号作成回路
US5231320A (en) * 1991-09-16 1993-07-27 Motorola, Inc. CMOS delay line having duty cycle control

Also Published As

Publication number Publication date
US5365119A (en) 1994-11-15
GB9217037D0 (en) 1992-09-23
FI88837B (fi) 1993-03-31
GB2259620A (en) 1993-03-17
FI913862A0 (fi) 1991-08-15

Similar Documents

Publication Publication Date Title
FI88837C (fi) Frekvensdividering med udda tal och decimaltal
FI88567C (fi) En generell synkronisk 2N+1 -divisor
US5230013A (en) PLL-based precision phase shifting at CMOS levels
US8471607B1 (en) High-speed frequency divider architecture
US9018996B1 (en) Circuits, architectures, apparatuses, algorithms and methods for providing quadrature outputs using a plurality of divide-by-n dividers
EP1900098B1 (en) Multi-phase frequency divider
US6906571B1 (en) Counter-based phased clock generator circuits and methods
US8791729B2 (en) Multi-phase frequency divider having one or more delay latches
US7414443B2 (en) Frequency multiplier
US6570417B2 (en) Frequency dividing circuit
US6798266B1 (en) Universal clock generator using delay lock loop
US7378885B1 (en) Multiphase divider for P-PLL based serial link receivers
US6956922B2 (en) Generating non-integer clock division
US9966964B1 (en) Multi-phase divider
JPH07321613A (ja) 周波数逓倍器、波形整形回路、可変位相シフト回路
RU2766442C1 (ru) Цифровой делитель частоты
KR100278271B1 (ko) 클럭주파수분주장치
KR20030066791A (ko) 정밀 위상 생성기
JPH01144725A (ja) 分周回路
KR100621518B1 (ko) 멀티 위상 클럭 분주기
CN117559972A (zh) 信号产生电路
JPH05347555A (ja) 可変分周回路
JP2000101427A (ja) 周波数比較器及びこれを用いたクロック抽出回路
JPH06112784A (ja) パルス発生回路
JPH07120931B2 (ja) 位相同期回路

Legal Events

Date Code Title Description
BB Publication of examined application