JPH06112784A - パルス発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、パルス列上に直列に配置された各
語について分離タイミングを与えるウインドウパルスを
生成するパルス発生回路に関し、回路構成を簡略化して
波形およびタイミングの誤差の少ないウインドウパルス
を生成できることを目的とする。 【構成】 並行して入力されるクロックを同一の分周比
で個別に分周して位相が異なる分周クロックを生成する
カウンタ１１₁ 〜１１_N と、カウンタ１１₁ 〜１１_N に
よって生成された分周クロックを取り込み、これらの分
周クロックに外部から指定された論理演算を施してパル
ス幅を設定し、そのパルス幅を有する単一のパルスを生
成するパルス幅可変手段１３と、パルス幅可変手段１３
によって生成されたパルスをクロックに同期して遅延さ
せて多相のパルスを生成する遅延手段１５とを備えて構
成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス列上に直列に配
置された各語について分離タイミングを与えるウインド
ウパルスを生成するパルス発生回路に関する。

【０００２】

【従来の技術】複数の低次群信号をワード（ブロック）
毎に多重化して形成された高次群信号を分離する多重変
換装置では、個々の低次群信号に対応した多相のウイン
ドウパルスを生成するパルス発生回路を搭載し、このよ
うにして生成された各位相のウインドウパルスと上述し
た高次群信号との論理積をとることにより各低次群信号
が抽出されて処理される。

【０００３】図７は、従来のパルス発生回路の構成例を
示す図である。図において、カウンタ７１およびカウン
タ７２の入力には、上述した高次群信号に同期したクロ
ックが与えられる。カウンタ７１の一方の出力はフリッ
プフロップ７３₁ 、７３₂ のクロック入力Ｃに接続さ
れ、カウンタ７１の他方の出力はフリップフロップ７４
₁ 、７４₂ のクロック入力Ｃに接続される。カウンタ７
２の出力は、フリップフロップ７３₁、７３₂、７４₁、
７４₂のリセット入力Ｒに接続される。フリップフロッ
プ７３₁ の非反転出力Ｑはフリップフロップ７３₂ のデ
ータ入力Ｄおよびオアゲート７５₁ 、７５₂ の第一の入
力に接続され、フリップフロップ７３₁ の反転出力Ｑ^-
はオアゲート７５₃ 、７５₄ の第一の入力に接続され
る。フリップフロップ７３₂ の非反転出力Ｑはオアゲー
ト７５₁ 、７５₄の第二の入力に接続され、フリップフ
ロップ７３₂ の反転出力Ｑ^- はフリップフロップ７３₁
のデータ入力Ｄおよびオアゲート７５₂ 、７５₃ の第二
の入力に接続される。フリップフロップ７４₁ の非反転
出力Ｑはフリップフロップ７４₂ のデータ入力Ｄおよび
ノアゲート７６₁ 、７６₂ の第一の入力に接続され、フ
リップフロップ７４₁ の反転出力Ｑ^- はノアゲート７６
₃、７６₄の第一の入力に接続される。フリップフロップ
７４₂ の非反転出力Ｑはノアゲート７６₁ 、７６₄ の第
二の入力に接続され、フリップフロップ７４₂ の反転出
力Ｑ^- はフリップフロップ７４₁ のデータ入力Ｄおよび
ノアゲート７６₂ 、７６₃ の第二の入力に接続される。
ノアゲート７６₁、７６₂、７６₃、７６₄の第三の入力に
は、制御信号が与えられる。ノアゲート７６₁ の出力は
オアゲート７５₁ の第三の入力に接続され、その出力は
ウインドウパルスφ₁ を出力する。ノアゲート７６₂ の
出力はオアゲート７５₂ の第三の入力に接続され、その
出力はウインドウパルスφ₂ を出力する。ノアゲート７
６₃ の出力はオアゲート７５₃ の第三の入力に接続さ
れ、その出力はウインドウパルスφ₄ を出力する。ノア
ゲート７６₄ の出力はオアゲート７５₄ の第三の入力に
接続され、その出力はウインドウパルスφ₃ を出力す
る。

【０００４】このような構成のパルス発生回路では、カ
ウンタ７１は、図８に示す各低次群信号のワード（ブロ
ック）の長さ（＝２５Ｔ）で上述したクロックを分周す
ることにより、高次群信号のフレームの先頭に配置され
たフレームワードの長さに等しい６ビット分の位相差
（＝６Ｔ）を有する二つのワードクロックを出力する。
なお、以下では、簡単のためこれらのワードクロックの
内、時間軸上で先行して得られる一方を「第一のワード
クロック」といい、他方のワードクロックを「第二のワ
ードクロック」という。

【０００５】フリップフロップ７３₁ 、７３₂ は高次群
信号の多重度（＝４）で第一のワードクロックを分周
し、フリップフロップ７４₁、７４₂はフリップフロップ
７３₁、７３₂ に対して上述した６ビット分の位相差で
同様に第二のワードクロックを分周する。

【０００６】フレーム同期がとられる前の状態では、上
述した制御信号の論理値が外部からローレベルに設定さ
れるので、ノアゲート７６₁ 〜７６₄ は、フリップフロ
ップ７４₁ 、７４₂ から上述した分周動作に応じて出力
されるカウント値をデコードして４相のパルスを出力す
る。一方、オアゲート７５₁ 〜７５₄ は、フリップフロ
ップ７３₁ 、７３₂ から同様にして出力されるカウント
値をデコードし、かつ上述した４相のパルスとビット毎
に負論理の論理積をとる。したがって、オアゲート７５
₁ 〜７５₄ は、図９に細線で示すように、各フレーム上
に配置された各ワード（ブロック）のフィールドの先頭
タイミングで上述したフレームワードと同じ長さの負論
理のウインドウパルスφ₁ 〜φ₄ を出力する。

【０００７】多重変換装置は、このようなウインドウパ
ルスと受信された高次群信号との論理積をとることによ
りフレームワードの検出を行ってフレーム同期を確立す
ると、制御信号の論理値をハイレベルに設定する。この
ような状態では、オアゲート７５₁〜７５₄は、これらの
第三の入力に与えられる論理値がそれぞれノアゲート７
６₁〜７６₄を介してローレベルに設定されるので、フリ
ップフロップ７３₁ 、７３₂ から与えられるカウント値
を単独でデコードする。したがって、オアゲート７５₁
〜７５₄ は、図９に太線に示すように、高次群信号に多
重化された個々の低次群信号のワード（ブロック）の分
離タイミングを与える負論理のウインドウパルスφ₁ 〜
φ₄ を出力する。

【０００８】

【発明が解決しようとする課題】ところで、このような
従来のパルス発生回路では、一般に、オアゲート７５₁
〜７５₄ やノアゲート７６₁ 〜７６₄ の立ち上がり時間
と立ち下がり時間とが等しくないために、上述したウイ
ンドウパルスのパルス幅に誤差が生じた。また、このよ
うな誤差は、特に、上述した同期確立前に得られるウイ
ンドウパルスが直列に配置されたノアゲート７６₁〜７
６₄とオアゲート７５₁、７５₄とを介して得られるため
に、大きかった。

【０００９】さらに、このようなパルス幅の誤差は、高
次群信号の伝送レートが低い場合には無視できるが、例
えば、その伝送レートが６００Mbpsである多重変換装置
では、フレームパターンの検出や各ワード（ブロック）
の分離時にビット誤りを生じる原因となる場合があっ
た。

【００１０】また、従来のパルス発生回路では、上述し
た高い伝送レートに対応したＥＣＬその他の素子からな
るオアゲート７５₁〜７５₄およびノアゲート７６₁〜７
６₄を用いて、各相のウインドウパルスのタイミングを
得るデコード回路を形成していたために、回路を構成す
る素子の数が多かった。

【００１１】本発明は、回路構成を簡略化して波形およ
びタイミングの誤差の少ないウインドウパルスを生成で
きるパルス発生回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１は、請求項１に記載
の発明の原理ブロック図である。本発明は、並行して入
力されるクロックを同一の分周比で個別に分周して位相
が異なる分周クロックを生成するカウンタ（１１₁ 〜１
１_N ）と、カウンタ（１１₁ 〜１１_N ）によって生成さ
れた分周クロックを取り込み、これらの分周クロックに
外部から指定された論理演算を施してパルス幅を設定
し、そのパルス幅を有する単一のパルスを生成するパル
ス幅可変手段（１３）と、パルス幅可変手段（１３）に
よって生成されたパルスをクロックに同期して遅延させ
て多相のパルスを生成する遅延手段（１５）とを備えた
ことを特徴とする。

【００１３】図２は、請求項２に記載の発明の原理ブロ
ック図である。本発明は、並行して入力されるクロック
を同一の分周比で個別に分周して位相が異なる分周クロ
ックを生成するカウンタ（１１₁ 〜１１_N ）と、カウン
タ（１１₁ 〜１１_N ）によって得られた分周クロックを
クロックに同期して個別に遅延させて多相のパルスを生
成する遅延手段（２１₁〜２１_N）と、遅延手段（２１₁
〜２１_N ）によって生成された多相のパルスを取り込
み、これらのパルスに外部から指定された論理演算を施
してパルス幅を設定するパルス幅可変手段（２３）とを
備えたことを特徴とする。

【００１４】

【作用】請求項１に記載のパルス発生回路では、パルス
幅可変手段１３がカウンタ１１ ₁〜１１_Nによって生成さ
れた異なる位相の分周クロックに外部から指定された論
理演算を施してパルス幅を決定し、遅延手段１５がこの
ようにしてパルス幅が決定されて生成されるパルスをク
ロックに同期して遅延させることにより多相のパルスを
生成する。

【００１５】すなわち、このような多相のパルスは、上
述した論理演算と並行してカウンタ１１₁〜１１_Nのカウ
ント値をデコードすることにより同様のパルスを生成し
ていた従来例に比べて、そのデコードを行う回路に代え
て配置された遅延手段１５を介して生成されるので、回
路構成が簡略化され、かつこのような回路を構成する素
子の立ち上がり時間と立ち下がり時間との差に起因して
生じていたパルス幅の誤差が吸収される。

【００１６】請求項２に記載のパルス発生回路では、遅
延手段２１₁ 〜２１_N がカウンタ１１₁ 〜１１_N によっ
て生成された異なる位相の分周クロックを個別に遅延さ
せて多相のパルスを生成し、パルス幅可変手段２３がこ
のようにして生成された多相のパルスに外部から指定さ
れた論理演算を並列に施してパルス幅を決定する。

【００１７】すなわち、このような多相のパルスは、上
述した論理演算と並行してカウンタ１１₁〜１１_Nのカウ
ント値をデコードすることにより同様のパルスを生成し
ていた従来例に比べて、そのデコードを行う回路に代え
て配置された遅延手段２１₁〜２１_N を介して生成され
るので、回路構成が簡略化され、かつこのような回路を
構成する素子の立ち上がり時間と立ち下がり時間との差
に起因して生じていたパルス幅の誤差が吸収される。

【００１８】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図３は、請求項１に記載の発明に対
応した実施例を示す図である。

【００１９】図において、図７に示すものと機能および
構成が同じものについては、同じ参照番号を付与して示
し、ここではその説明を省略する。本発明の特徴とする
構成は、本実施例では、オアゲート７５₁ 〜７５₃ およ
びノアゲート７６₁ 〜７６₃ に代えて、第一のワードク
ロックおよび第二のワードクロックの論理和をクロック
入力とするシフトレジスタ３１を備え、かつオアゲート
７５₄ の出力をシフトレジスタ３１の直列入力Ｓ_INに与
えてその奇数番目の並列出力Ｑ₀、Ｑ₂、Ｑ₄、Ｑ₆からそ
れぞれ４相のウインドウパルスφ₁〜φ₄を得る点にあ
る。

【００２０】なお、本実施例と図１に示すブロック図と
の対応関係については、カウンタ７１、７２およびフリ
ップフロップ７３₁ 、７３₂ 、７４₁ 、７４₂ はカウン
タ１１₁ 〜１１_N に対応し、ノアゲート７６₄ およびオ
アゲート７５₄ はパルス幅可変手段１３に対応し、シフ
トレジスタ３１は遅延手段１５に対応する。

【００２１】以下、本実施例の動作を説明する。制御信
号の論理値がローレベルに設定されているときには、オ
アゲート７５₄は、従来例と同様にしてフリップフロッ
プ７３₁ 、７３₂ からなるカウンタと、フリップフロッ
プ７４₁ 、７４₂ からなるカウンタとが共に「１」のカ
ウント値をとるタイミングに負論理のパルスを出力す
る。シフトレジスタ３１は、第一のワードクロックの立
ち上がりのタイミングでこのようなパルスの立ち下がり
点（ローレベルの論理値で与えられる。）を読み込み、
後続の第二のワードクロックの立ち上がりと、さらに後
続する３周期の第一のワードクロックおよび第二のワー
ドクロックの立ち上がりのタイミングで、このようなパ
ルスの立ち上がり点とこれに続くハイレベルの論理値と
を合計７回に渡って反復して読み込む。また、シフトレ
ジスタ３１は、ワード（ブロック）周期毎に第一のワー
ドクロックおよび第二のワードクロックで上述した読み
込み動作に並行して先行して読み込んだパルスの論理値
をシフトする動作を反復する。したがって、シフトレジ
スタ３１は、その並列出力Ｑ₀、Ｑ₂、Ｑ₄、Ｑ₆からフレ
ームワードの検出タイミングを与える負論理のウインド
ウパルスφ₁ 〜φ₄ を出力する。

【００２２】また、制御信号の論理値がハイレベルに設
定されたときには、オアゲート７５ ₄ は、従来例と同様
にしてフリップフロップ７３₁ 、７３₂ からなるカウン
タが「１」のカウント値をとるタイミングに負論理のパ
ルスを出力する。シフトレジスタ３１は、第一のワード
クロックの立ち上がりおよび後続の第二のワードクロッ
クの立ち上がりのタイミングで、このようなパルスの立
ち下がり点（ローレベルの論理値で与えられる。）を読
み込み、さらに後続する３周期の第一のワードクロック
および第二のワードクロックの立ち上がりのタイミング
で、このようなパルスの立ち上がり点およびこれに続く
ハイレベルの論理値を合計６回に渡って反復して読み込
む。また、シフトレジスタ３１は、ワード（ブロック）
周期毎に、第一のワードクロックおよび第二のワードク
ロックで上述した読み込み動作に並行して先行して読み
込んだパルスの論理値をシフトする動作を反復する。

【００２３】したがって、シフトレジスタ３１の並列出
力Ｑ₀、Ｑ₂、Ｑ₄、Ｑ₆には、高次群信号に多重化された
各ワード（ブロック）の分離タイミングを与える負論理
のウインドウパルスφ₁ 〜φ₄ が上述したワードクロッ
クに同期して精度よく出力される。

【００２４】このように本実施例によれば、オアゲート
７５₁ 〜７５₃ およびノアゲート７６₁ 〜７６₃ に代え
て、例えば、ピン数が「１６」のディップ型やピン数が
「２８」のＰＬＣＣ型の単一のチップから構成されるシ
フトレジスタ３１を用いることにより、従来例に比べて
回路の実装面積が約６３パーセントに低減され、かつ上
述したゲートの立ち上がり時間および立ち下がり時間の
差に起因した波形誤差を抑圧して精度のよいウインドウ
パルスφ₁ 〜φ₄ を生成することができる。

【００２５】図４は、請求項１に記載の発明に対応した
他の実施例を示す図である。図において、図３に示すも
のと機能および構成が同じものについては、同じ参照番
号を付与して示し、ここではその説明を省略する。

【００２６】本実施例と図３に示す実施例との相違点
は、シフトレジスタ３１に代えて単一のクロック入力を
有する７５段のシフトレジスタ４１を備え、そのクロッ
ク入力Ｃにはカウンタ７１、７２と共通のクロックを与
え、シフトレジスタ４１の並列出力Ｑ₀ 、Ｑ₂₅、Ｑ₅₀、
Ｑ₇₅から４相のウインドウパルスφ₁ 〜φ₄ を得る点に
ある。

【００２７】なお、本実施例と図１に示すブロック図と
の対応関係については、シフトレジスタ４１は遅延手段
１５に対応し、その他は図３に示す実施例と同様であ
る。本実施例では、シフトレジスタ４１は、図３に示す
実施例のシフトレジスタ３１に比べて２５倍の速度で動
作するが、その直列入力Ｓ_INに与えられる負論理のパル
スはこのような動作を決定するクロックに同期して与え
られるので、同様に回路を構成する素子の数を低減して
パルス幅の誤差が小さなウインドウパルスφ ₁ 〜φ₄ を
生成する。

【００２８】図５は、請求項２に記載の発明に対応した
他の実施例を示す図である。図において、図３に示すも
のと機能および構成が同じものについては、同じ参照番
号を付与して示し、ここではその説明を省略する。

【００２９】本実施例と図３に示す実施例との相違点
は、フリップフロップ７４₁ 、７４₂に代えて第二のワ
ードクロックに同期して動作し、かつイネーブル端子Ｅ
Ｎに制御信号が与えられたシフトレジスタ５１を備え、
オアゲート７５₄ に代えて２入力のオアゲート５２を備
え、シフトレジスタ３１に代えて第一のワードクロック
に同期して動作するシフトレジスタ５３を備え、シフト
レジスタ５１、５３の並列出力Ｑ₀、Ｑ₁、Ｑ₂、Ｑ₃から
得られるビットについて、個別に論理和をとってウイン
ドウパルスφ₁ 〜φ₄ を得るオアゲート５４₁〜５４₄を
備えた点にある。

【００３０】なお、本実施例と図２に示すブロック図と
の対応関係については、カウンタ７１、７２、フリップ
フロップ７３₁ 、７３₂ およびオアゲート５２はカウン
タ１１₁ 〜１１_N に対応し、シフトレジスタ５１、５３
は遅延手段２１₁ 〜２１_N に対応し、シフトレジスタ５
１およびオアゲート５４₁ 〜５４₄ はパルス幅可変手段
２３に対応する。

【００３１】本実施例では、シフトレジスタ５１は、そ
のイネーブル端子に与えられる制御信号に応じて動作を
停止あるいは開始することにより、同期確立の前後の各
状態で図３に示すノアゲート７６₄ と同様に作用する。
さらに、ウインドウパルスφ ₁ 〜φ₄ は、図３に示す実
施例のシフトレジスタ３１をシフトレジスタ５１、５３
に分離してその出力のビット毎の論理和をとることによ
り得られる。

【００３２】したがって、これらのウインドウパルスの
波形精度は、ノアゲート７６₁ 〜７６₄ が後段のオアゲ
ート５４₁〜５４₄に直列に配置されていないために、従
来例に比べて高められる。さらに、本実施例では、フリ
ップフロップ７４₁ 、７４₂およびノアゲート７６₄ が
含まれないので、図３に示す実施例に比べて回路規模が
低減される。

【００３３】なお、上述した各実施例では、２５ビット
長のワードを４多重するワードインタリーブ方式に対応
したウインドウパルスを生成しているが、本発明は、こ
のような多重化の方式や多重度の如何にかかわらず適用
可能である。

【００３４】また、上述した各実施例では、オアゲート
７５₄ およびノアゲート７６₄ またはオアゲート５２、
５４₁ 〜５４₄ の何れかを介して、ウインドウパルスの
パルス幅と位相とを切り替える論理演算を行っている
が、本発明は、このような論理演算の内容に限定され
ず、このような切り替えに伴って位相の跳躍が発生せ
ず、かつパルス幅その他が許容限度内に抑えられるなら
ば、フリップフロップ７３₁〜７３₂ 、７４₁ 〜７４₂
あるいはシフトレジスタ５３、５１から出力される２つ
のパルスにどのような論理演算を施してもよい。

【００３５】さらに、上述した各実施例では、フリップ
フロップ７３₁ 〜７３₂ 、７４₁ 〜７４₂ により形成さ
れるカウンタを介して生成すべき多相クロックの周期と
絶対位相とを設定しているが、本発明は、このような構
成のカウンタに限定されず、例えば、シフトレジスタを
用いてもよい。

【００３６】また、上述した各実施例では、２つのカウ
ンタあるいはシフトレジスタから出力される異なる位相
のパルスに論理演算を施して多相のウインドウパルスを
切り替えて生成しているが、本発明は、このような構成
に限定されず、例えば、上述した切り替えの段数が多い
場合には、このような論理演算の対象となるパルスを出
力する回路の数は「３」以上であってもよい。

【００３７】さらに、上述した各実施例では、オアゲー
ト７５₄ およびノアゲート７６₄ あるいはオアゲート５
２、５４₁ 〜５４₄ が行う論理演算の内容によりウイン
ドウパルスのパルス幅を設定しているが、そのパルス幅
を所定の範囲でビット単位で可変する場合には、例え
ば、図６に示すように、カウンタ７１から出力される第
一のワードクロックをクロックに同期して遅延させ、そ
の第一の遅延出力をフリップフロップ７３₁ 、７３₂ あ
るいはシフトレジスタ３１（５３）に与えるシフトレジ
スタ６１と、その各遅延出力の何れか１つを制御信号に
応じて選択してフリップフロップ７４₁ 、７４₂ あるい
はシフトレジスタ３１（５１）に与えるスイッチ６２と
を付加してもよい。

【００３８】

【発明の効果】以上説明したように本発明では、入力ク
ロックを分周するカウンタのカウント値をデコードする
ことにより出力すべき多相クロックの位相を決定してい
た従来の回路に代えて、少ない素子数で実現可能であ
り、かつその入力クロックに同期した遅延出力を並列に
得ることができる遅延手段を配置して上述した多相のク
ロックを得る。

【００３９】すなわち、従来例に比べて、回路規模が低
減され、かつ上述した回路の立ち上がり時間と立ち下が
り時間との差に起因して生じていたパルス幅の誤差が吸
収されるので、特に、回路素子の伝搬遅延時間、立ち上
がり時間および立ち下がり時間が無視できない程度に高
速の多相クロックからタイミングの基準を得る電子機器
では、設計上のタイミングマージンが拡大されて標準化
に対する柔軟な対応と性能の均一化とがはかられ、低廉
化をはかりつつ性能を高めることができる。

【図面の簡単な説明】

【図１】請求項１に記載の発明の原理ブロック図であ
る。

【図２】請求項２に記載の発明の原理ブロック図であ
る。

【図３】請求項１に記載の発明に対応した実施例を示す
図である。

【図４】請求項１に記載の発明に対応した他の実施例を
示す図である。

【図５】請求項２に記載の発明に対応した実施例を示す
図である。

【図６】パルス幅を可変する付加回路の一例を示す図で
ある。

【図７】従来のパルス発生回路の構成例を示す図であ
る。

【図８】ワードインタリーブ方式に対応したフレーム構
成の一例を示す図である。

【図９】従来のパルス発生回路の動作タイミングチャー
トである。

【符号の説明】

１１ カウンタ １３，２３ パルス幅可変手段 １５，２１ 遅延手段 ３１，４１，５１，５３，６１ シフトレジスタ ５２，５４，７５ オアゲート ６２ スイッチ ７１，７２ カウンタ ７３，７４ フリップフロップ ７６ ノアゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 並行して入力されるクロックを同一の分
   周比で個別に分周して位相が異なる分周クロックを生成
   するカウンタ（１１₁〜１１_N）と、 前記カウンタ（１１₁〜１１_N）によって生成された分周
   クロックを取り込み、これらの分周クロックに外部から
   指定された論理演算を施してパルス幅を設定し、そのパ
   ルス幅を有する単一のパルスを生成するパルス幅可変手
   段（１３）と、 前記パルス幅可変手段（１３）によって生成されたパル
   スを前記クロックに同期して遅延させて多相のパルスを
   生成する遅延手段（１５）とを備えたことを特徴とする
   パルス発生回路。
2. 【請求項２】 並行して入力されるクロックを同一の分
   周比で個別に分周して位相が異なる分周クロックを生成
   するカウンタ（１１₁〜１１_N）と、 前記カウンタ（１１₁〜１１_N）によって得られた分周ク
   ロックを前記クロックに同期して個別に遅延させて多相
   のパルスを生成する遅延手段（２１₁〜２１_N）と、 前記遅延手段（２１₁〜２１_N）によって生成された多相
   のパルスを取り込み、これらのパルスに外部から指定さ
   れた論理演算を施してパルス幅を設定するパルス幅可変
   手段（２３）とを備えたことを特徴とするパルス発生回
   路。