JPH05316086A - クロック乗換回路 - Google Patents
クロック乗換回路Info
- Publication number
- JPH05316086A JPH05316086A JP4117852A JP11785292A JPH05316086A JP H05316086 A JPH05316086 A JP H05316086A JP 4117852 A JP4117852 A JP 4117852A JP 11785292 A JP11785292 A JP 11785292A JP H05316086 A JPH05316086 A JP H05316086A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- pulse
- internal clock
- data
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 スキャンパス法による故障検出が可能で、且
つクロック乗換後のパラレルデータにずれが生じないク
ロック乗換回路を提供する。 【構成】 シリアルデータを取込み、伝送クロックに同
期したシリアル／パラレル変換パルスSPP のタイミング
でパラレルデータを出力するシリアル／パラレル変換部
１と、シリアル／パラレル変換パルスSSP を内部クロッ
クの周期以上のビット長分引き延ばした延長パルスLPを
生成する引延し回路３と、延長パルスLPの後縁を内部ク
ロックに同期して微分し切替制御パルスCTP を生成する
微分回路４と、切替制御パルスCTP がアクティブの間は
シリアル／パラレル変換部１からのパラレルデータを、
それ以外の時は自己が出力するパラレルデータを、それ
ぞれ内部クロックICLKによってラッチして出力するクロ
ック乗換部２とを有する。
つクロック乗換後のパラレルデータにずれが生じないク
ロック乗換回路を提供する。 【構成】 シリアルデータを取込み、伝送クロックに同
期したシリアル／パラレル変換パルスSPP のタイミング
でパラレルデータを出力するシリアル／パラレル変換部
１と、シリアル／パラレル変換パルスSSP を内部クロッ
クの周期以上のビット長分引き延ばした延長パルスLPを
生成する引延し回路３と、延長パルスLPの後縁を内部ク
ロックに同期して微分し切替制御パルスCTP を生成する
微分回路４と、切替制御パルスCTP がアクティブの間は
シリアル／パラレル変換部１からのパラレルデータを、
それ以外の時は自己が出力するパラレルデータを、それ
ぞれ内部クロックICLKによってラッチして出力するクロ
ック乗換部２とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル伝送装置等に
おいて、伝送クロックに同期して入力するシリアルデー
タをパラレルデータに変換したのち、伝送クロックより
低速度で位相が独立な内部クロックに乗換えて出力する
クロック乗換回路に関する。
おいて、伝送クロックに同期して入力するシリアルデー
タをパラレルデータに変換したのち、伝送クロックより
低速度で位相が独立な内部クロックに乗換えて出力する
クロック乗換回路に関する。
【０００２】
【従来の技術】同期式デジタル伝送システムでは、ビッ
トシリアルの主信号系の一部のチャネルに乗せて送られ
てくる監視制御信号等を取り出す際に、シリアルデータ
をパラレルデータに変換するとともに主信号系の伝送ク
ロックと位相が独立で低速度の監視制御系の内部クロッ
クに乗せ換えて監視制御装置に供給する必要があり、こ
のためにクロック乗換回路が用いられる。
トシリアルの主信号系の一部のチャネルに乗せて送られ
てくる監視制御信号等を取り出す際に、シリアルデータ
をパラレルデータに変換するとともに主信号系の伝送ク
ロックと位相が独立で低速度の監視制御系の内部クロッ
クに乗せ換えて監視制御装置に供給する必要があり、こ
のためにクロック乗換回路が用いられる。
【０００３】図５は従来の簡易なクロック乗換回路を示
す図、図６はその動作タイムチャート、図７は従来の他
のクロック乗換回路を示す図ある。図５の回路は、伝送
クロックと内部クロックとの位相差を考慮しないでシリ
アル／パラレル変換後のデータを単に内部クロックに同
期させて出力する回路である。
す図、図６はその動作タイムチャート、図７は従来の他
のクロック乗換回路を示す図ある。図５の回路は、伝送
クロックと内部クロックとの位相差を考慮しないでシリ
アル／パラレル変換後のデータを単に内部クロックに同
期させて出力する回路である。
【０００４】１はシリアル／パラレル変換部（以下Ｓ／
Ｐ変換部と称する）で、ｎビットのシリアル入力パラレ
ル出力のシフトレジスタ11と、Ｄ型フリップフロップ
（以下Ｄ−ＦＦと称する）12とからなる。シフトレジス
タ11は、入力するシリアルデータのｎビットを伝送クロ
ックSCLKで常時取り込んでおり、所定チャンネルのタイ
ミングを示すシリアル／パラレル変換パルス（以後Ｓ／
Ｐ変換パルスと略称）SPP にて、そのときのシフトレジ
スタ11のｎビットパラレル出力データをＤ−ＦＦ12に保
持させて所定のｎビットデータをパラレルに出力する。
このｎビットのパラレルデータはｎ個のＤ−ＦＦからな
るクロック乗換部５に入力し、伝送クロックに対して速
度が遅く位相が独立な内部クロックICLKの立上りエッジ
で保持されて出力する。
Ｐ変換部と称する）で、ｎビットのシリアル入力パラレ
ル出力のシフトレジスタ11と、Ｄ型フリップフロップ
（以下Ｄ−ＦＦと称する）12とからなる。シフトレジス
タ11は、入力するシリアルデータのｎビットを伝送クロ
ックSCLKで常時取り込んでおり、所定チャンネルのタイ
ミングを示すシリアル／パラレル変換パルス（以後Ｓ／
Ｐ変換パルスと略称）SPP にて、そのときのシフトレジ
スタ11のｎビットパラレル出力データをＤ−ＦＦ12に保
持させて所定のｎビットデータをパラレルに出力する。
このｎビットのパラレルデータはｎ個のＤ−ＦＦからな
るクロック乗換部５に入力し、伝送クロックに対して速
度が遅く位相が独立な内部クロックICLKの立上りエッジ
で保持されて出力する。
【０００５】この動作タイムチャートを図６に示す。シ
リアル／パラレル変換部のＤ−ＦＦの動作遅延時間や、
伝送線路の遅延時間、クロック乗換部のセットアップ時
間等がｎ本のパラレルビット間でバラツキがある。この
ため、両クロックの位相が接近してきて、クロック乗換
部のＤ−ＦＦのデータ取込みが、Ｓ／Ｐ変換部のパラレ
ル出力のデータ変化点に近づくと、内部クロックで各ビ
ット同時にパラレルデータを取り込んでも、出力される
パラレルデータのｎビットの間でデータのずれが生じて
同一タイミングでデータが出力されない問題が生じる。
リアル／パラレル変換部のＤ−ＦＦの動作遅延時間や、
伝送線路の遅延時間、クロック乗換部のセットアップ時
間等がｎ本のパラレルビット間でバラツキがある。この
ため、両クロックの位相が接近してきて、クロック乗換
部のＤ−ＦＦのデータ取込みが、Ｓ／Ｐ変換部のパラレ
ル出力のデータ変化点に近づくと、内部クロックで各ビ
ット同時にパラレルデータを取り込んでも、出力される
パラレルデータのｎビットの間でデータのずれが生じて
同一タイミングでデータが出力されない問題が生じる。
【０００６】このデータずれが生じないようにしたの
が、図６に示す従来のクロック乗換回路である。この回
路では、Ｓ／Ｐ変換回路が出力するｎビットデータの変
化点から所定時間の間はクロック乗換え回路でクロック
乗換えを停止し、Ｓ／Ｐ変換部が出力するパラレルデー
タの全ビットが確定した以後にクロック乗換え行うよう
にしている。
が、図６に示す従来のクロック乗換回路である。この回
路では、Ｓ／Ｐ変換回路が出力するｎビットデータの変
化点から所定時間の間はクロック乗換え回路でクロック
乗換えを停止し、Ｓ／Ｐ変換部が出力するパラレルデー
タの全ビットが確定した以後にクロック乗換え行うよう
にしている。
【０００７】即ち図７に示すように、マスクパルス生成
回路６を設け、Ｓ／Ｐ変換パルスの入力後の所定時間の
間アクティブとなるマスクパルスMPを生成し、ＮＡＮＤ
ゲート61でマスクパルスMPと内部クロックICLKとの否定
論理積をとり、内部クロックをマスクした歯抜け内部ク
ロックを作成する。そしてこの歯抜け内部クロックをク
ロック乗換部のＤ−ＦＦのクロックとして用いることに
より、クロック乗換え後のデータのパラレルビット間で
の出力タイミングの不揃いを防止していた。
回路６を設け、Ｓ／Ｐ変換パルスの入力後の所定時間の
間アクティブとなるマスクパルスMPを生成し、ＮＡＮＤ
ゲート61でマスクパルスMPと内部クロックICLKとの否定
論理積をとり、内部クロックをマスクした歯抜け内部ク
ロックを作成する。そしてこの歯抜け内部クロックをク
ロック乗換部のＤ−ＦＦのクロックとして用いることに
より、クロック乗換え後のデータのパラレルビット間で
の出力タイミングの不揃いを防止していた。
【０００８】
【発明が解決しようとする課題】ところで、Ｄ−ＦＦ等
の順序回路を含むＬＳＩの故障箇所を特定するたの試験
法として、スキャンパス法がある。スキャンパス法は、
順序回路であるＤ−ＦＦをシフトレジスタ動作できるよ
うに一筆書きに接続する回路を構成し、スキャンパス端
子からテストパターンをシリアルに入力し、シフトクロ
ックによってシフト動作を行わせ、シリアル出力の出力
パターンから順序回路の故障を検査する方法である。
ところが上記回路では、マスクパルス信号とクロックと
の論理をとっているので、クロック乗換部のＤ−ＦＦは
内部クロックに対して非同期の動作を行うことになり、
これらの回路をＬＳＩの１チップ上に形成した場合に、
スキャンパス法による故障箇所の検査ができないという
問題が生じる。
の順序回路を含むＬＳＩの故障箇所を特定するたの試験
法として、スキャンパス法がある。スキャンパス法は、
順序回路であるＤ−ＦＦをシフトレジスタ動作できるよ
うに一筆書きに接続する回路を構成し、スキャンパス端
子からテストパターンをシリアルに入力し、シフトクロ
ックによってシフト動作を行わせ、シリアル出力の出力
パターンから順序回路の故障を検査する方法である。
ところが上記回路では、マスクパルス信号とクロックと
の論理をとっているので、クロック乗換部のＤ−ＦＦは
内部クロックに対して非同期の動作を行うことになり、
これらの回路をＬＳＩの１チップ上に形成した場合に、
スキャンパス法による故障箇所の検査ができないという
問題が生じる。
【０００９】本発明は上記問題点に鑑み創出さたもの
で、スキャンパス法による故障検出が可能で、且つクロ
ック乗換後のパラレルデータにずれが生じないクロック
乗換回路を提供することを目的とする。
で、スキャンパス法による故障検出が可能で、且つクロ
ック乗換後のパラレルデータにずれが生じないクロック
乗換回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明のクロック
乗換回路の構成図である。上記課題は、図１に示すよう
に、伝送クロックSCLKに同期して入力するシリアルデー
タをパラレルデータに変換して、伝送クロックより低速
度で位相が独立な内部クロックICLKに乗換えて出力する
クロック乗換回路であって、伝送クロックSCLKに同期し
て入力するシリアルデータを取込み、伝送クロックに同
期したシリアル／パラレル変換パルスSPP のタイミング
でパラレルデータを出力するシリアル／パラレル変換部
１と、シリアル／パラレル変換パルスSSP を内部クロッ
クの周期以上のビット長分引き延ばした延長パルスLPを
生成する引延し回路３と、該延長パルスLPの後縁を内部
クロックに同期して微分し切替制御パルスCTP を生成す
る微分回路４と、該切替制御パルスCTP がアクティブの
間はシリアル／パラレル変換部１からのパラレルデータ
を、それ以外の時は自己が出力するパラレルデータを、
それぞれ内部クロックICLKによってラッチして出力する
クロック乗換部２とを有することを特徴とする本発明の
クロック乗換回路により解決される。
乗換回路の構成図である。上記課題は、図１に示すよう
に、伝送クロックSCLKに同期して入力するシリアルデー
タをパラレルデータに変換して、伝送クロックより低速
度で位相が独立な内部クロックICLKに乗換えて出力する
クロック乗換回路であって、伝送クロックSCLKに同期し
て入力するシリアルデータを取込み、伝送クロックに同
期したシリアル／パラレル変換パルスSPP のタイミング
でパラレルデータを出力するシリアル／パラレル変換部
１と、シリアル／パラレル変換パルスSSP を内部クロッ
クの周期以上のビット長分引き延ばした延長パルスLPを
生成する引延し回路３と、該延長パルスLPの後縁を内部
クロックに同期して微分し切替制御パルスCTP を生成す
る微分回路４と、該切替制御パルスCTP がアクティブの
間はシリアル／パラレル変換部１からのパラレルデータ
を、それ以外の時は自己が出力するパラレルデータを、
それぞれ内部クロックICLKによってラッチして出力する
クロック乗換部２とを有することを特徴とする本発明の
クロック乗換回路により解決される。
【００１１】
【作用】延長パルスは内部クロックの周期以上のパルス
幅を有するので、Ｓ／Ｐ変換パルスと内部クロックの位
相関係がどのように変化しても、延長パルスがアクティ
ブな期間中に必ず内部クロックの立上り点がある。その
立上りから１内部クロック周期後に切替制御パルスが生
成されるので、クロック乗換回路にラッチされるパラレ
ルデータはＳ／Ｐ変換パルスによるデータ変化点から１
内部クロック以後の時点のパラレルデータであるため遅
延量のバラツキにくらべて充分後の確定データであり、
ビット間のずれが生じることなくパラレルデータが出力
する。
幅を有するので、Ｓ／Ｐ変換パルスと内部クロックの位
相関係がどのように変化しても、延長パルスがアクティ
ブな期間中に必ず内部クロックの立上り点がある。その
立上りから１内部クロック周期後に切替制御パルスが生
成されるので、クロック乗換回路にラッチされるパラレ
ルデータはＳ／Ｐ変換パルスによるデータ変化点から１
内部クロック以後の時点のパラレルデータであるため遅
延量のバラツキにくらべて充分後の確定データであり、
ビット間のずれが生じることなくパラレルデータが出力
する。
【００１２】また、クロック乗換部へは、歯抜けのない
内部クロックが直接印加され、該内部クロックに同期し
て動作するのでスキャンパス法によって、故障の検出を
行うことができる。
内部クロックが直接印加され、該内部クロックに同期し
て動作するのでスキャンパス法によって、故障の検出を
行うことができる。
【００１３】
【実施例】以下添付図面により本発明のクロック乗換回
路の実施例を説明する。図２は本発明のクロック乗換回
路の実施例構成図、図３はクロック乗換部の詳細図、図
４は動作タイムチャートである。なお全図を通じて同一
符号は同一対象物を表している。
路の実施例を説明する。図２は本発明のクロック乗換回
路の実施例構成図、図３はクロック乗換部の詳細図、図
４は動作タイムチャートである。なお全図を通じて同一
符号は同一対象物を表している。
【００１４】本実施例は、２５．９２ＭＨｚの伝送クロ
ックSCLKに同期して、フレーム周波数８ＫＨｚ、１チャ
ンネル８ビットの４０５チャンネルが多重化されたシリ
アルデータから特定チャンネルの８ビットのみを取込
み、８ビットパラレルデータに変換し、２ＭＨｚの内部
クロックICLKに同期して１フレーム長に引き延ばして出
力する回路である。１はシリアル／パラレル変換回路で
シフトレジスタ11と８個のＤ−ＦＦとからなり、図５、
図７の従来例と同じ動作をする。２はクロック乗換回路
で、各ビット線に対応した８組の入力切替回路21とＤ−
ＦＦ22を組み合わせてなっており、Ｓ／Ｐ変換部からの
パラレルデータを内部クロックICLKに同期してビット間
のずれなく出力する。
ックSCLKに同期して、フレーム周波数８ＫＨｚ、１チャ
ンネル８ビットの４０５チャンネルが多重化されたシリ
アルデータから特定チャンネルの８ビットのみを取込
み、８ビットパラレルデータに変換し、２ＭＨｚの内部
クロックICLKに同期して１フレーム長に引き延ばして出
力する回路である。１はシリアル／パラレル変換回路で
シフトレジスタ11と８個のＤ−ＦＦとからなり、図５、
図７の従来例と同じ動作をする。２はクロック乗換回路
で、各ビット線に対応した８組の入力切替回路21とＤ−
ＦＦ22を組み合わせてなっており、Ｓ／Ｐ変換部からの
パラレルデータを内部クロックICLKに同期してビット間
のずれなく出力する。
【００１５】ここで図３によりクロック乗換部の詳細を
説明する。図３はクロック乗換部２の詳細回路図で、８
ビットパラレルのうちの１ビット分を示している。切替
回路21は、インバータ21a,二つのＡＮＤゲート21b,21c,
ＯＲゲート21d とからなり、切替制御パルスCTP （後
述）がアクティブ("H") のときはＳ／Ｐ変換部からのパ
ラレルデータを、その他のときはＤ−ＦＦ22が出力する
パラレルデータを選択して、後段のＤ−ＦＦ21のＤ端子
へ入力する。Ｄ−ＦＦ22は、Ｄ端子への入力信号を内部
クロックICLKの立上りエッジ毎に取込みＱ端子から出力
する。即ち、内部クロックICLKに同期して動作する。こ
れにより、後段の順序回路を含めてスキャンパス法によ
る故障検出が可能となる。
説明する。図３はクロック乗換部２の詳細回路図で、８
ビットパラレルのうちの１ビット分を示している。切替
回路21は、インバータ21a,二つのＡＮＤゲート21b,21c,
ＯＲゲート21d とからなり、切替制御パルスCTP （後
述）がアクティブ("H") のときはＳ／Ｐ変換部からのパ
ラレルデータを、その他のときはＤ−ＦＦ22が出力する
パラレルデータを選択して、後段のＤ−ＦＦ21のＤ端子
へ入力する。Ｄ−ＦＦ22は、Ｄ端子への入力信号を内部
クロックICLKの立上りエッジ毎に取込みＱ端子から出力
する。即ち、内部クロックICLKに同期して動作する。こ
れにより、後段の順序回路を含めてスキャンパス法によ
る故障検出が可能となる。
【００１６】図２において、３はカウンタ等を用いた引
延し回路で、Ｓ／Ｐ変換パルスSPと伝送クロックSCLKと
が入力し、SPパルスの後縁で立上り、少なくとも内部ク
ロックICLKの周期より長いビット数( 即ち伝送クロック
数) に相当するパルス幅をもつ延長パルスLPを生成す
る。本実施例の場合には、２５．９２ＭＨｚ／２ＭＨｚ
＝１２．９６より大きい１３ビットのパルス幅を有する
延長パルスを生成する。
延し回路で、Ｓ／Ｐ変換パルスSPと伝送クロックSCLKと
が入力し、SPパルスの後縁で立上り、少なくとも内部ク
ロックICLKの周期より長いビット数( 即ち伝送クロック
数) に相当するパルス幅をもつ延長パルスLPを生成す
る。本実施例の場合には、２５．９２ＭＨｚ／２ＭＨｚ
＝１２．９６より大きい１３ビットのパルス幅を有する
延長パルスを生成する。
【００１７】４は微分回路で、二つのＤ−ＦＦ41,42 と
ＮＯＲゲート43とからなり、引延し回路からの延長パル
スLPを内部クロッICLKを用いて微分し、延長パルスLP後
の最初の内部クロックの立上りでアクティブ( "H")とな
る１内部クロック幅の切替制御パルスCTP を出力する。
ＮＯＲゲート43とからなり、引延し回路からの延長パル
スLPを内部クロッICLKを用いて微分し、延長パルスLP後
の最初の内部クロックの立上りでアクティブ( "H")とな
る１内部クロック幅の切替制御パルスCTP を出力する。
【００１８】次に図４を共に用いて、クロック乗換動作
を説明する。シリアルデータの第一フレームの特定チャ
ネルの８ビットデータ1-1 〜1-8 をシリパラ変換してク
ロック乗換を行うものとする。対象シリアルデータの最
後のビット０−ｎに同期したＳ／Ｐ変換パルスにより、
Ｓ／Ｐ変換部のＤ−ＦＦ12はシフトレジスタ11が出力し
ているパラレルデータ1-1 〜1-8 をラッチして出力す
る。
を説明する。シリアルデータの第一フレームの特定チャ
ネルの８ビットデータ1-1 〜1-8 をシリパラ変換してク
ロック乗換を行うものとする。対象シリアルデータの最
後のビット０−ｎに同期したＳ／Ｐ変換パルスにより、
Ｓ／Ｐ変換部のＤ−ＦＦ12はシフトレジスタ11が出力し
ているパラレルデータ1-1 〜1-8 をラッチして出力す
る。
【００１９】引延し回路は、入力したＳ／Ｐ変換パルス
SPP の後縁で"H" となりシリアルデータ13ビット分のパ
ルス幅を持つ引延しパルスLPを生成する。今、ａのタイ
ミングに立上りエッジがある内部クロックICLKに乗り換
えるものとする。Ｄ−ＦＦ41はａ時点で引延しパルスSP
の"H" を取込み出力が"H" となり、次のクロック立上り
時点ｂでは引延しパルスの"L" により出力が"L" とな
る。またＤ−ＦＦ42の反転Ｑ出力はｂ時点で"L" とな
り、ｃ時点で"H" となる。ＮＯＲゲート43は、両Ｄ−Ｆ
Ｆ41,42 が共に"L" 出力の間、即ちｂ時点からｃ時点の
間の１内部クロック期間だけ、切替制御パルスCTP の
"H" を出力する。クロック乗換部の入力切替回路21はこ
の切替制御パルスによりＤ−ＦＦ22に入力するデータを
前段のＳ／Ｐ変換部からの新データに切り替えるので、
Ｄ−ＦＦ22はｃ時点でこのデータを取込み、新データ1-
1 〜 1-8を一斉に出力する。
SPP の後縁で"H" となりシリアルデータ13ビット分のパ
ルス幅を持つ引延しパルスLPを生成する。今、ａのタイ
ミングに立上りエッジがある内部クロックICLKに乗り換
えるものとする。Ｄ−ＦＦ41はａ時点で引延しパルスSP
の"H" を取込み出力が"H" となり、次のクロック立上り
時点ｂでは引延しパルスの"L" により出力が"L" とな
る。またＤ−ＦＦ42の反転Ｑ出力はｂ時点で"L" とな
り、ｃ時点で"H" となる。ＮＯＲゲート43は、両Ｄ−Ｆ
Ｆ41,42 が共に"L" 出力の間、即ちｂ時点からｃ時点の
間の１内部クロック期間だけ、切替制御パルスCTP の
"H" を出力する。クロック乗換部の入力切替回路21はこ
の切替制御パルスによりＤ−ＦＦ22に入力するデータを
前段のＳ／Ｐ変換部からの新データに切り替えるので、
Ｄ−ＦＦ22はｃ時点でこのデータを取込み、新データ1-
1 〜 1-8を一斉に出力する。
【００２０】次に、内部クロックとＳ／Ｐ変換パルスと
の位相差が変化して最初のクロック立上りａがＳＰクロ
ックに接近して内部クロックの立上りｂもＳ／Ｐ変換パ
ルスの"H" 期間に入ってきたとすると、Ｄ−ＦＦ41は次
のクロック立上りｃまで"H"出力を継続し、Ｄ−ＦＦ42
は立上りｂで"L" となり立上りｄで"H" となるので、切
替制御パルスはｃとｄの間で"H" となる。
の位相差が変化して最初のクロック立上りａがＳＰクロ
ックに接近して内部クロックの立上りｂもＳ／Ｐ変換パ
ルスの"H" 期間に入ってきたとすると、Ｄ−ＦＦ41は次
のクロック立上りｃまで"H"出力を継続し、Ｄ−ＦＦ42
は立上りｂで"L" となり立上りｄで"H" となるので、切
替制御パルスはｃとｄの間で"H" となる。
【００２１】このように、内部クロックICLKとS/P 変換
パルスとの位相関係がどうであっても、切替制御パルス
CTP はＳ／Ｐ変換パルスから１内部クロック周期（図４
にＴで示す）以上後にアクティブとなり、このアクティ
ブ期間に入ってからクロック乗換が内部クロックに同期
して行われるので、クロック乗換用のＤＦＦへ入力する
新パラレルテデータは完全に確定しておりビット間でず
れが起こったり、ビット誤りを起こすことがない。
パルスとの位相関係がどうであっても、切替制御パルス
CTP はＳ／Ｐ変換パルスから１内部クロック周期（図４
にＴで示す）以上後にアクティブとなり、このアクティ
ブ期間に入ってからクロック乗換が内部クロックに同期
して行われるので、クロック乗換用のＤＦＦへ入力する
新パラレルテデータは完全に確定しておりビット間でず
れが起こったり、ビット誤りを起こすことがない。
【００２２】
【発明の効果】以上説明したように、本発明によればシ
リアル／パラレル変換後に非同期クロックの乗り換えを
行う場合において、データのパラレル変換を行う時点の
付近でのクロック乗換えを防ぐことによって、パラレル
データ間の遅延のバラツキによって生じる出力データの
ずれをなくすとともに、スキャンパス法によって故障検
出が可能となるという効果がある。
リアル／パラレル変換後に非同期クロックの乗り換えを
行う場合において、データのパラレル変換を行う時点の
付近でのクロック乗換えを防ぐことによって、パラレル
データ間の遅延のバラツキによって生じる出力データの
ずれをなくすとともに、スキャンパス法によって故障検
出が可能となるという効果がある。
【図１】 本発明のクロック乗換回路の原理構成図
【図２】 本発明のクロック乗換回路の実施例構成図
【図３】 クロック乗換部の詳細図
【図４】 動作タイムチャート
【図５】 従来の簡易なクロック乗換回路を示す図
【図６】 図５の動作タイムチャート
【図７】 従来の他のクロック乗換回路を示す図
１…シリアル／パラレル（Ｓ／Ｐ）変換部、11…シフト
レジスタ、12…Ｄ−ＦＦ、２…クロック乗換部、21…入
力切替回路、22…Ｄ−ＦＦ、３…引延し回路、４…微分
回路
レジスタ、12…Ｄ−ＦＦ、２…クロック乗換部、21…入
力切替回路、22…Ｄ−ＦＦ、３…引延し回路、４…微分
回路
Claims (1)
- 【請求項１】 伝送クロック（SCLK）に同期して入力す
るシリアルデータをパラレルデータに変換して、伝送ク
ロックより低速度で位相が独立な内部クロック（ICLK)
に乗換えて出力するクロック乗換回路であって、 伝送クロック(SCLK)に同期して入力するシリアルデータ
を取込み、該伝送クロック(SCLK)に同期したシリアル／
パラレル変換パルス(SPP) のタイミングでパラレルデー
タを出力するシリアル／パラレル変換部(1) と、 該シリアル／パラレル変換パルス(SSP) を内部クロック
の周期以上のビット長分引き延ばした延長パルス(LP)を
生成する引延し回路(3) と、 該延長パルス(LP)の後縁を内部クロックに同期して微分
し切替制御パルス(CTP) を生成する微分回路(4) と、 該切替制御パルス(CTP) がアクティブの間はシリアル／
パラレル変換部１からのパラレルデータを、それ以外の
時は自己が出力するパラレルデータを、それぞれ内部ク
ロック(ICLK)によってラッチして出力するクロック乗換
部(2) とを有することを特徴とするクロック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117852A JP3036223B2 (ja) | 1992-05-12 | 1992-05-12 | クロック乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117852A JP3036223B2 (ja) | 1992-05-12 | 1992-05-12 | クロック乗換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05316086A true JPH05316086A (ja) | 1993-11-26 |
| JP3036223B2 JP3036223B2 (ja) | 2000-04-24 |
Family
ID=14721887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117852A Expired - Lifetime JP3036223B2 (ja) | 1992-05-12 | 1992-05-12 | クロック乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036223B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015231135A (ja) * | 2014-06-05 | 2015-12-21 | ローム株式会社 | クロック乗せ換え回路、半導体集積回路、データ受け渡し方法 |
-
1992
- 1992-05-12 JP JP4117852A patent/JP3036223B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015231135A (ja) * | 2014-06-05 | 2015-12-21 | ローム株式会社 | クロック乗せ換え回路、半導体集積回路、データ受け渡し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036223B2 (ja) | 2000-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6507230B1 (en) | Clock generator having a deskewer | |
| JPH0556085A (ja) | インターフエイス回路 | |
| JP2846428B2 (ja) | 論理比較回路 | |
| KR19980078161A (ko) | 반도체 메모리 소자의 딜레이 루프 럭크 회로 | |
| JPH06160476A (ja) | スキャンパスのテスト制御回路 | |
| JPH05316086A (ja) | クロック乗換回路 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPH0865173A (ja) | パラレルシリアル変換回路 | |
| US3688200A (en) | Automatic clock pulse frequency switching system | |
| JP3368572B2 (ja) | 周期発生装置 | |
| JPH11118883A (ja) | 半導体集積回路およびそのテスト方法 | |
| JPS6253539A (ja) | フレ−ム同期方式 | |
| JP2545986B2 (ja) | 論理パス多重化方式 | |
| JP2903548B2 (ja) | 論理回路診断システム | |
| JP2000321331A (ja) | スキャンテスト回路及びこれを用いた半導体集積回路 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JP2001339376A (ja) | 同期回路 | |
| SU900458A1 (ru) | Регистр | |
| JPH0691523B2 (ja) | フレーム同期方式 | |
| JPH09139730A (ja) | エラステックストア | |
| JP2504949B2 (ja) | シフトレジスタ | |
| JPH0829487A (ja) | Ｄｕｔの良否判定回路 | |
| JPH06112784A (ja) | パルス発生回路 | |
| KR20020020551A (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
| JPS6192058A (ja) | タイムスロツト同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000125 |