KR920004336B1 - 동기검출회로 - Google Patents

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KR920004336B1 KR1019870003208A KR870003208A KR920004336B1 KR 920004336 B1 KR920004336 B1 KR 920004336B1 KR 1019870003208 A KR1019870003208 A KR 1019870003208A KR 870003208 A KR870003208 A KR 870003208A KR 920004336 B1 KR920004336 B1 KR 920004336B1
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Abstract

내용 없음.

Description

동기검출회로
제 1 도는 동기 검출회로의 한 실시예를 계략적으로 도시하는 블록 다이어그램.
제 2 도는 제 1 신호처리단을 나타내는 비동기 펄스 캐처 및 동기 에지 검출기의 한 실시예의 세부점을 개략적으로 도시하는 블록다이어그램.
제 3 도는 제 2 도의 비동기 펄스 캐처 및 동기 에지 검출기의 타이밍을 설명하는 일련의 파형을 도시한 도면.
제 4 도는 동기 슬립 검출기 논리 및 상태 순차를 갖는 상태의 한 실시예를 도시한 도면.
제 5 도는 양 및 음의 슬립의 검출을 설명하는 일련의 파형을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 비동기 펄스 캐처 101 : 동기 에지 검출기
102 : 기준 처리회로 103 : 동기슬립 검출기
104 : 슬립 처리
본 발명은 펄스 검출회로의 관한 것으로 특히 여러 입력신호 사이의 슬립 상태 검출을 위한 회로에 관한 것이다. 특별한 신호 라인상의 디지털 펄스가 또다른 신호 라인상의 디지털 펄스와 동기인지 아닌지를 아는 것이 중요한 여러 상황이 있다. 그러한 상황은 위상 폐쇄루프 및 디지털 수신기내에서 발생한다. 이 상황은 또한 두 회로가 서로 독립적으로, 그러나 병렬로 작동하고, 두 회로가 동일한 마스터 클릭으로부터, 동일한 클럭 주파수로부터 또는 동일한 주파수인 것으로 기대되는 독립된 마스터 클럭들로부터 작동할 때 발생한다. 전형적으로, 정보는 그러한 회로들 사이로 전송되고 구 회로는 서로 동기인 것이 중요하다. 동기되지 않은 상태는 교정이 취해질 수 있도록 재빨리 검출되어야 한다.
문제는 모니터되는 신호가 서로에 대해서 동기이고 넓은 영역의 듀티 사이클 또는 역동적으로 변화하는 듀티 사이클을 갖을 때 해결된다.
바람직한 결과를 얻기 위해서 회로들이 사용되는데, 그 예에는 미합중국 특허 제4,471,299호 및 4,516,255호에 나와 있고 도구 및 측정에 관한 IEEE의 사록(제1 M-26권 제 3 호) 1977년 9월판 에프.엠.가드너의 명칭 "사이클 슬립 검출기"인 논문에 논의된 회로가 있다. 그러나, 그러한 회로는 검출회로를 통해 비동기 신호처리에 의존한다. 그러한 회로가 실행가능할 때, 그 설계의 비동기 성질은 VLSI기술실행을 시험하고 사용하는데 어려움을 준다. 이것은 그러한 회로가 전형적으로 디지털 원쇼트 또는 지연라인을 갖기 때문에 발생된다. 동기 논리회로와 비교하여, 이 성분은 제조 시험을 증명하고 발생하기가 늘 훨씬 어렵다. 이에 더해서, 그것들은 VLSI실행에 쉽게 적응되지 않는다. 그러한 회로의 출력은 또한 비동기이고, 또다른 신호 처리에 동일한 어려움을 부가한다.
탁월하게 동기인 작동의 잇점은, VLSI로 직접 실행, 간단한 회로설계 및 간단한 제조시험이다.
우리는 비동기 입력을 조정하는 동기 슬립 검출기를 설계하였다. 우리 회로는 이 단내의 그 입력신호를 처리한다. 제 1 단은 이 신호를 마스터 클럭 주파수에 동기인 신호로 변환한다. 상기 변환은, 다음 마스터 클럭 사이클까지 그 입력상에서 좁은 펄스를 기억하는 비동기 및 동기 플립플롭의 결합에 의해서 얻을 수 있는데, 그 시간에 대응하는 신호가 제 2 처리단으로 통과된다. 상기 제 1 신호 처리단은, 설계 확인을 수월하게 하기에 충분히 작은 일체 완비된 동기 기능을 제공한다. 그것은 또한 제조시험을 손쉽게 하기 위해 동시에 작동될 수 있다.
제 2 처리단은, 두 개의 각 입력 펄스의 상대적 위치설정을 기억하는 상태 머시인으로서 설계된 동기 슬립 검출기이다. 펄스가 두 입력상으로서 동시에 수신 되면, 무효상태가 존재한다. 그러나, 펄스가 다른 입력상의 펄스에 앞서서 입력들상에 도달하면, "표시된" 상태가 그 점에 대해서 존재한다. 펄스가 다른 입력상에 도달하기 전에 제 2 펄스가 표시된 입력상에 도달하면, 슬립 지적이 주어진다. 펄스가 표시되지 않은 입력상에 도달할때까지, 표시된 입력상의 각 후속 펄스에 대해서, 슬립 지적이 공급된다.
제 1 도는 동기 펄스 캐처(100), 동기 에지검출기(101) 및 비동기 슬립 검출기(103)을 포함하는 비동기 검출회로(10)의 한 실시예를 발표한다. 이 설명에서, "기준 입력 주파수" 고속 클럭 입력신호로부터 유래한다는 것을 가정할 수 있다. 이것이 상기 경우가 아니라면, 기준 처리회로(102)가 요구된다.
상기 가변 입력 주파수 신호는, 설명되겠지만, 비동기 펄스 캐처(100)가 고속 클럭 주기보다 짧은 기간의 입력 펄스폭을 보상함에도 불구하고, 고속 클럭 신호보다 낮은 주파수이다. 비동기 펄스 캐처(100)는, 그 변화가 고속 클럭에 의해 확인된 간격동안에만 가변 입력 주파수의 변화를 따르는 신호 "캐치"를 발생한다. 동기 에지 검출기(101)는 신호 "캐치"가 낮은데서 높은 데로 변화할때마다 "가변 입력 펄스"라는 높은 펄스 신호를 발생한다. 동기 슬립 검출기(103)는 양 및 음의 슬립 치적을 발생하기 위해 "가변 입력 펄스"신호를 "기준 입력 펄스"신호와 비교한다.
상기 양 및 음의 슬립 지적과 기준 입력 주파수는 어떤 슬립 처리 기능으로의 입력으로서 사용된다. 예로서, 슬립 처리회로(104), 레이트 입력으로서 기준 입력 주파수를 수신하므로 가변 입력신호 및 기준 입력신호사이의 차이 주파수를 계산할 수 있다. 기준 입력 주파수가 동기가 아니거나 동기 슬립 검출기(103)의 요구된 펄스형태가 아니면, 기준 처리회로(102)가 필요하다. 이 회로는 블록(100 및 101)내에 포함된 회로와 같을 수 있다.
제 2 도는 제 1 도에 도시된 비동기 펄스 캐처(100) 및 동기 에지 검출기(101)의 한 실시예의 세부점을 포함한다.
"홀드"신호의 궤한을 갖는 게이트(200,201,202 및 203)로 구성된 AND-OR회로(20)는 비동기, 즉, 플리플롭(204)이 그 레벨을 캐치할때까지 가변 입력 주파수(VIF)의 주어진 레벨을 홀드하는 넌-클럭된, 플리플롭이다. 상기 레벨에 캐치될 때, 릴리즈 라인상의 신호는, 새로운 입사 레벨을 홀드하도록 허용하는 비동기 플리플롭을 릴리즈한다. 이 방식에서 상기 회로는 그 기간이 고속 클럭 사이클보다 짧은 입력 펄스 검출이 가능하다. 상기 회로는 하나의 클럭 신호에 앞서서 두 개의 입력 펄스를 검출하지 않지만 입력 주파수가 클럭 신호보다 작게 가정되므로 이것이 무효상태임을 주의해야 한다. 그러므로 이 회로는 펄스폭 또는 펄스위치가 아니라 주파수에 의해 결합된다.
회로(20)에 도시된 1 및 0는, 높은 펄스가 초기 활성 상태를 나타내는 것을 가정하는 안정 상태에 있는 여러 도선의 상태이다. 게이트(200)는, 그 출력을 높이고 게이트(203)의 출력을 역시 높이는 VIF의 낮은데서 높은데로의 변화를 검출한다. 게이트(201)는, 플리플롭(204)가 고속 클럭상의 에지상에서 그 레벨을 캐치하고 릴리즈할 때까지 VIF이 0레벨로 변화되는 것을 검출하고 0레벨을 홀드한다. 높게 올라가는 게이트(203)의 어떤 입력에 대한 응답으로, 게이트(202)는, 플리플롭(204)이 고속 클럭의 에지에서 높은 레벨을 캐치할때까지 높은 레벨을 홀드하기 위해서 게이트(203)의 입력을 높인다.
동기 에지 검출기(101)는 플리플롭(205) 및 게이트(206)를 포함한다. 플리플롭(205)는 지연되고 반전된 "캐치"신호를 발생한다. 게이트(206)는, 낮은 데 높은데로 변하는 모든 신호 "캐치"에 대해 넓은 하나의 클럭주기를 측정하는 펄스인 "가변 입력 펄스"(VIP)신호를 발생하기 위해 두 신호를 결합시킨다. 상기 신호 "캐치"는 신호 VIF와 닮았지만 고속 클럭 펄스와 동기이다. 어떤 좁은 입력 펄스는 고속 클럭의 한 주기로 연장된다. 신호 VIP는 VIF와 같은 주파수를 갖지만 단일 고속 클럭 사이클만의 한 듀티 사이클을 갖는다.
제 3 도는 제 2 도의 신호 타이밍 회로의 파형을 도시한다.
HSC는 고속 클럭이고 HSC의 상승 에지는 동기 클럭킹 에지로서 사용된다. 초기에 VIF는 낮은 상태였고 신호는 홀드, 캐치이고 VIP는 낮을 것이다.
네 개의 상태, 좁고 높은 펄스(a), 길고 낮은 주기(b), 길고 높은 주기(c) 및 좁고 낮은 펄스(d)가 검사된다.
VIP의 좁고 높은 펄스(a)는, 상술된 바와 같이(게이트(200, 202)를 통해), 캐치가 제 1 HSC높은 에지(e)상에서 높아질때까지, 홀드신호에 의해 검출되고 홀드된다. 다음 HSC상에서, 높은 에지(f)치는 VIF를 낮은 레벨로 뒤따르게 한다. 그때 캐치는 VIF가 낮은 상태로 머물 때 이 낮은 (b)레벨에 머문다.
캐치는 높아지는 (c) VIF를 따르고 VIF가 높은 상태로 머물 때 이 높은 상태에 머문다. VIF의 좁고 낮은 펄스는, 캐치가 제 1 HSC높은 에지(h)상에서 낮아질때까지 검출되고(게이트(201)을 통해) 홀드신호에 의해 홀드된다. 다음 HSC상에서 높은 에지(i)캐치는 VIF를 높은 레벨로 뒤따르게 한다.
VIP는 캐치의 낮은 데서 높은데로 변환되는 모든 캐치에 대해 높은 단일 펄스를 제공한다. 그래서, VIF는 세 개의 (a), (c) 및 (d)를 낮은데서 높은데로 변환시키고, VIP도 그와 같다. 도시된 바와 같이 VIP는 캐치와 같은 주파수를 갖지만 단일 HSC주기의 듀티 사이클만을 갖는다. 결과는 펄스폭 또는 VIF주파수에 관계없이, 모든 VIF상승 에지에 대한 VIP상에 동기화된 높은 펄스이다.
제 4 도는 클럭상태 머시인(400)과 양의 슬립 게이트(401) 및 음의 슬립 게이트(402)로 구성된 슬립 검출기이다. 상태 및 상태 변환은 거기 도시된 바와 같이 상태 다이어그램내에 도시되었고 회로에 의해 제어된다.
상태 머시인의 목적은, VIP높은 입력만을 갖는 또는 RIP높은 입력만을 갖는 고속 클럭 주기를 계산하는 것이다. 이 기능은 언제 양 및 음의 슬립 조건이 발생되었는지를 결정하기 위해 게이트(401 및 402)에 의해 사용된다.
전형적인 노-플리플롭 상태에서, VIP 및 RIP입력(제 1 도로부터)이 낮으면 상태는 00이고 00로 머물러 있다. RIP 및 VIP입력이 높은 상태로 함께 올라가면, 상태는 VIP 및 RIP가 서로 추적하는 것을 지적하는 00에 머문다. VIP만이 높은 상태로 올라가면, 상태는 01롤 변화되고 RIP가 높은 상태로 올라갈때까지 01로 머물러 있다. 이 상태는 슬립을 구성하지 않지만 입력 VIP상의 신호가 입력 RIP상의 신호에 앞서서 왔음을 지적한다. 상태가 01에 머물러 있을 때, 입력 VIP가 높은 상태로 다시 올라가면, 게이트(401)는 이 제 2 VIP높은 펄스 동안에 양의 슬립을 지적한다. 이것은 대응하는 RIP높은 펄스없이 입력 VIP가 두개의 높은 펄스를 갖었으므로 양의 슬립 상태로 규정된다. 또한 VIP 입력 펄스는 부가적인 양의 슬립 지적을 가져온다. 이 상태는 상태 머시인이 RIP입력상의 펄스에 의해 00로 리세트될때까지 계속된다.
음의 슬립 검출은, 게이트(402)를 통해, 대칭으로 작동한다. 높은 RIP입력 펄스가 수신되면, 상태는 10로 변환되고 VIP펄스가 수신될때까지 10로 머무른다. 다시, 이것은 슬립을 구성하지 않지만 입력 RIP 상의 펄스가 입력 VIP상의 펄스에 앞서서 왔음을 지적한다.
제 2 펄스가 상태 10일 때 입력 RIP상에서 발생하면, 게이트(402)는 음의 슬립상태를 지적한다.
제 5 도는, 양 및 음의 슬립검출을 설명하는 일련의 파형이 시험되는 두 경우를 도시한다.
경우 1은 가변 주파수가 기준 주파수보다 빠른 레이트일 때 발생된 상태를 도시한다. 이 경우에, 기준 주파수가 가변 주파수보다 더 늦으므로 양의 방향에서의 세 개의 슬립이 발생한다. 점 f에서 제 1 양의 슬립이 발생하다. 점 i에서, 제 2 양의 슬립이 발생한다.
점 h에서의 펄스는 슬립상태가 아니다. 다음 두 펄스, i 및 i'은 다음 기준 펄스에 앞서고, 이것에 의해 두개의 양의 슬립상태를 저장한다. 도시된 바와 같이, 슬립이 발생된 후, 슬립의 반대방향으로부터의 펄스는 상태 머시인을 평평하게 되돌린다.
경우 2는 기준 주파수가 가변 주파수보다 빠른 레이트에 있을 때 발생된 상태를 도시한다. 도시된 바와 같이, 슬립은 음의 방향에서 발생된다. 제 1 음의 슬립은 점 P에서 발생한다. 상태 머시인은 펄스 q에 의해 리세트되고 두개의 펄스(r 및 s)는 또다른 가변 펄스 t전에 도달하고, 그것에 의해 제 2 슬립 지적이 생긴다.
상기 회로가 디지탈 2진 신호 레벨이 항으로 설명되었으므로, 다중 레벨 또는 다중상태를 포함하는 어떤 비동기 신호 구성이 본 발명의 정신 및 범위에서 분리됨이 없이 여기서 설명된 방식으로 처리될 수 있음을 이해할 수 있다. 또한 기준 입력 주파수 및 기준 회로는 고속 클럭 신호이거나 그 변형일 수 있고 제 2 독립 신호 입력일 수 있음이 명백하다. 클럭 신호 자체는 내부에서 유도될 수 있거나 외부 소스로부터 수신될수 있다.

Claims (10)

  1. 두개의 소스로부터 신호들을 모니터링 하고, 상기 신호간에 슬립 상태를 표시하기 위한 회로에 있어서, 어떤 주파수를 갖는 클럭 신호를 공급하기 위한 클럭 신호 소스와, 상기 클럭 주파수보다 낮은 주파수의 입력신호를 수신하고 상기 클럭 신호와 무관하고 비동기인 듀티 사이클 및 위상각을 갖는 적어도 하나의 비동기 신호 입력과, 어떤 수신된 입력신호를 상기 클럭 신호와 동기인 신호로 변환하기 위해 상기 신호 입력에 접속된 수단과, 상기 동기화된 입력신호 및 상기 클럭신호를 모니터링하고 상기 모니터된 신호 사이의 어떤 슬립 상태를 표시하기 위한 수단을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시회로.
  2. 제 1 항에 있어서, 상기 비동기 신호가 레벨들 사이의 변환을 갖고 여기서 상기 변환 수단은 새로운 레벨로 상기 신호가 변환하는 것을 검출하고 상기 클럭 신호의 다음 사이클까지 상기 검출된 새로운 레벨을 홀드하기 위한 수단을 포함하는 것을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시 회로.
  3. 제 2 항에 있어서, 상기 검출 수단이 넌-클럭된 플리플롭 회로를 포함하는 것을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시 회로.
  4. 제 1 항에 있어서, 상기 비동기 신호가 레벨들 사이의 변환을 갖고 여기서 상기 슬립 지적 공급 수단이 상기 모니터된 신호의 변환 기술을 유지하고 상기 변환 기술에 의해 설치된 회로 상태에 의존해서 출력 지적을 공급하기 위해 실시가능한 메모리 수단을 포함하는 것을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시회로.
  5. 제 1 항에 있어서, 상기 회로가 상기 클럭 신호와 동기인 신호를 수신하기 위해 배치된 제 2 신호 입력을 포함하고, 여기서 상기 모니터링 수단은 상기 제 2 입력상에 공급된 신호를 모니터하고 상기 모니터된 동기화된 제 1 및 제 2 입력신호 사이의 슬립 상태 지적을 공급하기 위해 배치되는 것을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시 회로도.
  6. 제 1 항에 있어서, 상기 회로는 상기 클럭 주파수보다 낮은 주파수의 신호를 수신하기 위해서 배치되었고 상기 클럭 신호와 무관하고 비동기인 듀티 사이클 및 위상각을 갖는 제 2 신호 입력을 포함하고, 제 2 변환 수단은 상기 제 2 입력상에 수신된 신호를 상기 클럭 신호와 동기인 신호로 변환하기 위한 수단이며, 상기 모니터링 수단은 상기 제 2 입력상의 신호로부터 변환된 신호를 모니터하고 상기 모니터된 제 1 및 제 2 입력신호 사이에 슬립 상태 지적을 공급하기 위해 배치되는 것을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시회로.
  7. 적어도 두 입력상에서 디지탈 신호를 모니터링하고 상기 신호간의 슬립 상태를 표시하기 위한 회로에 있어서, 어떤 주파수를 갖는 클럭 신호를 공급하기 위한 클럭 신호 소스와, 상기 클럭 주파수보다 낮은 주파수의 입력신호를 수신하고, 상기 클럭 신호에 무관하고 비동기인 듀티 사이클 및 위상각을 갖는 적어도 하나의 비동기 디지탈 신호 입력과, 어떤 수신된 비동기 입력신호를 상기 클럭 신호와 동기인 신호로 변환하기 위해 상기 신호 입력에 접속된 제 1 변환 수단과, 상기 클럭 주파수보다 낮은 주파수의 신호를 수신하기 위해 배치되고, 상기 클럭 신호와 무관하고 비동기인 듀티 사이클 및 위상각을 갖는 제 2 신호 입력과, 상기 제 2 입력상에서 수신된 신호를 상기 클럭 신호와 동기인 신호로 변환하기 위한 제 2 변환 수단과, 상기 모니터된 신호 사이에 슬립 상태 지적을 공급하기 위한 상기 클럭 신호에 의해 조절된 상기 동기화된 입력 신호 수단을 모니터링하기 위한 수단을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시 회로.
  8. 제 7 항에 있어서, 상기 비동기 신호는 레벨들 사이의 변환을 갖고 여기서 상기 제 1 및 제 2 변환 수단은 각각 상기 비동기 신호 입력상에서 새로운 레벨로 변환하는 신호를 검출하고 상기 클럭 신호의 다음 사이클까지 상기 검출된 새로운 레벨을 홀드하기 위한 수단을 포함하는 것을 특징으로 하는 모니터링 및 신호간의 슬립 상태 표시 회로.
  9. 적어도 두 입력상에서 디지탈 신호를 모니터링하고, 상기 신호간의 슬립상태를 표시하기 위한 회로에 있어서, 어떤 주파수를 갖는 클럭 신호를 공급하기 위한 클럭 신호 소스와, 상기 클럭 주파수보다 낮은 주파수의 입력신호를 수신하고 상기 클럭 신호와 무관하고 비동기인 듀티 사이클 및 위상각을 갖는 적어도 하나의 비동기 디지탈 신호 입력과, 어떤 수신된 비동기 입력신호를 상기 클럭 신호와 동기인 신호를 변환하기 위해 상기 신호 입력에 접속된 수단과, 상기 클럭 신호와 동기인 신호를 수신하기 위해 배치된 제 2 신호 입력과, 상기 모니터된 신호들 사이에 슬립 상태 지적을 공급하기 위해 상기 클릭 신호에 의해 조절된 상기 동기화된 입력신호 수단을 모니터링하기 위한 수단과, 상기 제 2 입력상에 공급된 신호를 모니터하고 상기 동기화된 제 1 및 제 2 입력신호 사이에 슬립 상태 지적을 공급하기 위해 배치된 상기 모니터링 수단을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시 회로.
  10. 제 9 항에 있어서, 상기 비동기 신호는 레벨들 사잉의 변환을 갖고 여기서 상기 제 1 및 제 2 변환 수단은 각각 상기 비동기 신호 입력상의 새로운 레벨로 변환되는 어떤 신호를 검출하고 상기 클럭 신호의 다음 사이클까지 상기 검출된 새로운 레벨을 홀드하기 위한 수단을 포함하는 것을 특징으로 하는 신호 모니터링 및 신호간의 슬립 상태 표시 회로.
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