CN105092876B - 速度传感器抗干扰脉冲计数方法和装置 - Google Patents

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Abstract

本发明公开了一种速度传感器抗干扰脉冲计数方法，包括步骤：选择速度传感器输出的第一相输入脉冲信号并取反得到第一相输入脉冲取反信号；分别在第一相输入脉冲信号和第一相输入脉冲取反信号的每个上升沿产生一个短脉冲分别形成第一和二路短脉冲信号；将第一和二路短脉冲信号分别和第二相输入脉冲信号进行逻辑与分别形成第一和二列计数脉冲信号；分别对第一和二列计数脉冲信号进行计数并将两个计数值的差值作为速度传感器的脉冲计数值。本发明还公开了一种速度传感器抗干扰脉冲计数装置。本发明能得到准确的脉冲计数值、提高测速定位精度，能防止由于测速不准造成的列车运营安全隐患。

Description

速度传感器抗干扰脉冲计数方法和装置
技术领域
本发明涉及一种轨道交通信号系统领域，特别是涉及一种速度传感器抗干扰脉冲计数方法。本发明还涉及一种速度传感器抗干扰脉冲计数的装置。
背景技术
轨道交通信号系统需要实现列车测速、定位等功能，目前使用较多的都是旋转编码式速度传感器，其原理就是一个经过光电或者磁电转换后的增量式旋转编码器，能够输出两路或者多路正交脉冲信号。现有技术在对速度传感器进行测速处理时，为提高测速准确性和精度，更多的都是进行硬件电路上的滤波、滞回比较等抗干扰措施。但是硬件电路存在一定的不确定性，恶劣电磁环境下易受外部干扰，同时滤波带宽边界模糊的，并不能完全保证最终输入给处理器的速度信号完美无毛刺。当存在信号毛刺时，这将导致测速脉冲计数比实际增多，测速误差增大。进而可能导致列车发生不必要的超速EB(紧急制动)，影响运行效率，甚至导致安全事故。
发明内容
本发明所要解决的技术问题是提供一种速度传感器抗干扰脉冲计数方法,能实现干扰计数脉冲相互抵消，能得到准确的脉冲计数值、提高测速定位精度，能防止由于测速不准造成的列车运营安全隐患。为此，本发明还提供一种速度传感器抗干扰脉冲计数装置。
为解决上述技术问题，本发明提供的速度传感器抗干扰脉冲计数方法包括如下步骤：
步骤一、选择速度传感器输出的两相正交的输入脉冲信号中的任意一相，令选中的输入脉冲信号为第一相输入脉冲信号、未选择的输入脉冲信号为第二相输入脉冲信号，对所述第一相输入脉冲信号进行逻辑取反得到第一相输入脉冲取反信号。
步骤二、在所述第一相输入脉冲信号的每个上升沿产生一个短脉冲并形成第一路短脉冲信号；在所述第一相输入脉冲取反信号的每个上升沿产生一个短脉冲并形成第二路短脉冲信号。
步骤三、将所述第一路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第一列计数脉冲信号，将所述第二路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第二列计数脉冲信号。
步骤四、分别对所述第一列计数脉冲信号和所述第二列计数脉冲信号进行计数并将两个计数值的差值作为所述速度传感器的脉冲计数值。
进一步改进是，速度传感器抗干扰脉冲计数方法采用硬件描述语言(HDL)实现。
进一步改进是，步骤二中采用有限状态机的方式形成所述第一路短脉冲信号和所述第二路短脉冲信号。
进一步改进是，步骤二中所述第一路短脉冲信号和所述第二路短脉冲信号的宽度能够调整。
为解决上述技术问题，本发明提供的速度传感器抗干扰脉冲计数装置包括如下模块：
第一模块，用于实现：选择速度传感器输出的两相正交的输入脉冲信号中的任意一相，令选中的输入脉冲信号为第一相输入脉冲信号、未选择的输入脉冲信号为第二相输入脉冲信号，对所述第一相输入脉冲信号进行逻辑取反得到第一相输入脉冲取反信号。
第二模块，用于实现：在所述第一相输入脉冲信号的每个上升沿产生一个短脉冲并形成第一路短脉冲信号；在所述第一相输入脉冲取反信号的每个上升沿产生一个短脉冲并形成第二路短脉冲信号。
第三模块，用于实现：将所述第一路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第一列计数脉冲信号，将所述第二路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第二列计数脉冲信号。
第四模块，用于实现：分别对所述第一列计数脉冲信号和所述第二列计数脉冲信号进行计数并将两个计数值的差值作为所述速度传感器的脉冲计数值。
进一步改进是，速度传感器抗干扰脉冲计数装置采用硬件描述语言实现。
进一步改进是，所述第二模块中采用有限状态机的方式形成所述第一路短脉冲信号和所述第二路短脉冲信号。
进一步改进是，所述第二模块中所述第一路短脉冲信号和所述第二路短脉冲信号的宽度能够调整。
进一步改进是，所述速度传感器抗干扰脉冲计数装置加载到复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)芯片或者现场可编程门阵列(FieldProgrammable Gate Array，FPGA)芯片中。
本发明通过对速度传感器的两相正交的输入脉冲信号进行处理，采用可逆计数方法实现干扰计数脉冲相互抵消，能得到准确的脉冲计数值，从而大大提高测速定位精度，防止由于测速不准造成的列车运营安全隐患。
本发明能采用硬件描述语言实现，能单独加载在任意复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)或现场可编程门阵列(Field ProgrammableGate Array，FPGA)芯片器件上，也能将代码作为模块嵌入到其他代码里面再加载到CPLD或FPGA器件中，而无需任何电路修改，非常方便移植。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例方法流程图；
图2A是本发明实施例方法在速度传感器正转时抗干扰波形分析时序图；
图2B是本发明实施例方法在速度传感器反转时抗干扰波形分析时序图；
图3是本发明实施例方法和现有不带抗干扰算法的脉冲计数对比时序图；
图4A是本发明实施例方法的A相上升沿处产生Ap信号状态转换图；
图4B是本发明实施例方法的AN相上升沿处产生ANp信号状态转换图；
图5是本发明实施例抗干扰算法的RTL视图。
具体实施方式
如图1所示，是本发明实施例方法流程图；如图2A所示，是本发明实施例方法在速度传感器正转时抗干扰波形分析时序图；如图2B所示，是本发明实施例方法在速度传感器反转时抗干扰波形分析时序图；本发明实施例速度传感器抗干扰脉冲计数方法包括如下步骤：
步骤一、选择速度传感器输出的两相正交的输入脉冲信号中的任意一相，令选中的输入脉冲信号为第一相输入脉冲信号A也即A相信号、未选择的输入脉冲信号为第二相输入脉冲信号B也即B相信号，对所述第一相输入脉冲信号A进行逻辑取反得到第一相输入脉冲取反信号AN简称信号AN。
比较图2A和图2B可知，速度传感器正转和反转的区别是A相信号和B相信号的相位差不同，图2A中是假定B相信号领先A相信号90度；图2B中A相信号领先B相信号90度。由于图2A和图2B的分析方法类似，以下仅以图2A所示的速度传感器正转时抗干扰波形分析来说明。
如图2A所示，A相信号中除了正常的脉冲外还包括了多个毛刺产生的干扰脉冲，分别用小写的a、b、c和d标出；B相信号中也有干扰脉冲e、f和g。信号AN和B型信号的反相信号BN也分别形成有相对应的干扰脉冲a’、b’、c’、d’、e’、f’和g’。
步骤二、如图2A所示，在所述第一相输入脉冲信号A的每个上升沿产生一个短脉冲并形成第一路短脉冲信号Ap简称信号Ap；在所述第一相输入脉冲取反信号AN的每个上升沿产生一个短脉冲并形成第二路短脉冲信号ANp即信号ANp。
步骤三、如图2A所示，将所述第一路短脉冲信号Ap和所述第二相输入脉冲信号B进行逻辑与运算形成第一列计数脉冲信号ApB简称信号ApB，将所述第二路短脉冲信号ANp和所述第二相输入脉冲信号B进行逻辑与运算形成第二列计数脉冲信号ANpB。
由图2A可以看出，信号ApB除了产生对A相信号的各正常脉冲的计数脉冲外，还产生了干扰脉冲b和d的计数脉冲，干扰脉冲a和c的计数脉冲消除。
信号ANpB只产生了干扰脉冲b和d的计数脉冲，A相信号的各正常脉冲的计数脉冲和干扰脉冲a和c的计数脉冲都不存在。
步骤四、如图2A所示，分别对所述第一列计数脉冲信号ApB和所述第二列计数脉冲信号ANpB进行计数并将两个计数值的差值作为所述速度传感器的脉冲计数值。由图2A可以看出，由于信号ApB的计数脉冲的计数值为A相信号的各正常脉冲的计数脉冲和干扰脉冲b和d的计数脉冲的个数总和，而信号ANpB的计数脉冲的计数值为干扰脉冲b和d的计数脉冲的个数总和，两个计数值相减后得到计算值正好为A相信号的各正常脉冲的计数脉冲的个数总和。
现实使用场景中，经常会遇到速度传感器由于外部震动产生信号毛刺、脉冲信号处理电路由于外部电磁兼容性(EMC)干扰导致信号毛刺等等信号质量不佳的情况，此时如果不经算法处理，而是直接计数的话，将大大增加测速定位误差。如图3所示，是本发明实施例方法和现有不带抗干扰算法的脉冲计数对比时序图；其中时钟信号CLK用于同步。信号A、B、AN、BN、Ap、ANp、ApB、ANpB的分析方法和图2A相同。信号cntF为对信号ApB的计数，可以看出可以看出计数值为6；信号cntR为对信号ANpB的计数，可以看出计数值为2；信号cntPulse为采用本发明实施例方法的计数，可以看出信号ApB和ANpB的中有2个脉冲能重叠的脉冲为毛刺脉冲，减去之后得到计数值为4，各正常脉冲的计数脉冲的个数总和为4；信号cntNormal为现有方法中直接对信号Ap进行计数，计数包括了四个毛刺产生的干扰脉冲的计数，所以最后计数结果为8。显然现有方法的计数结果不准确，使得测试不准；而本发明实施例采用可逆计数方法实现了干扰计数脉冲相互抵消，能得到准确的脉冲计数值，从而大大提高测速定位精度，防止由于测速不准造成的列车运营安全隐患。
较佳为，本发明实施例方法的步骤二中采用有限状态机的方式形成所述第一路短脉冲信号Ap和所述第二路短脉冲信号ANp,即使用有限状态机的方式在A相和AN相上升沿出分别产生短脉冲信号Ap和ANp，配合1MHz以上高速时钟clk采样，每次状态机翻转时，均需要时钟上升沿同步。如图4A所示。是本发明实施例方法的A相上升沿处产生Ap信号状态转换图；当A相信号为低电平时，状态机停留在A_idle状态，Ap保持低电平；一旦采样到A变为高电平之后，就进入A_count状态，Ap变为高电平，A_count状态持续一定时间后，进入A_delay状态，此时将Ap置为低电平，状态机停留在A_delay状态，直到A再次变为低电平，状态机重新进入A_idle状态，以此规律循环。如图4B所示，是本发明实施例方法的AN相上升沿处产生ANp信号状态转换图；采用了和图4A所示同样的机制对AN相信号进行处理。
所述第一路短脉冲信号Ap和所述第二路短脉冲信号ANp的宽度能够根据需要进行调整。
较佳为，本发明实施例速度传感器抗干扰脉冲计数方法采用硬件描述语言实现；如图5所示，是本发明实施例抗干扰算法的寄存器传输级(RTL)视图，本发明实施例方法最终HDL代码综合后得到的RTL视图，图5中的phaseA对应于图2A中的A相信号，phaseB对应于图2A中的B相信号，CLK为时钟信号，pulse：inst7用于产生信号Ap、pulse：inst7用于产生信号ANp，inst9和inst10分别将信号Ap和ANp和对于的B相信号进行逻辑与产生信号ApB和ANpB，coder：inst对信号ApB和ANpB进行计数并相减最后实现准确的计数值输出。所本发明实施例方法成功实现了速度传感器信号抗毛刺干扰处理，使得脉冲计数值准确率大大提高。
本发明实施例速度传感器抗干扰脉冲计数装置，速度传感器抗干扰脉冲计数装置采用硬件描述语言实现，包括如下模块：
第一模块，用于实现：选择速度传感器输出的两相正交的输入脉冲信号中的任意一相，令选中的输入脉冲信号为第一相输入脉冲信号A、未选择的输入脉冲信号为第二相输入脉冲信号B，对所述第一相输入脉冲信号A进行逻辑取反得到第一相输入脉冲取反信号AN。
第二模块，用于实现：在所述第一相输入脉冲信号A的每个上升沿产生一个短脉冲并形成第一路短脉冲信号Ap；在所述第一相输入脉冲取反信号AN的每个上升沿产生一个短脉冲并形成第二路短脉冲信号ANp。采用有限状态机的方式形成所述第一路短脉冲信号Ap和所述第二路短脉冲信号ANp。
第三模块，用于实现：将所述第一路短脉冲信号Ap和所述第二相输入脉冲信号B进行逻辑与运算形成第一列计数脉冲信号ApB，将所述第二路短脉冲信号ANp和所述第二相输入脉冲信号B进行逻辑与运算形成第二列计数脉冲信号ANpB。
第四模块，用于实现：分别对所述第一列计数脉冲信号ApB和所述第二列计数脉冲信号ANpB进行计数并将两个计数值的差值作为所述速度传感器的脉冲计数值。
本发明实施例能采用硬件描述语言实现，能单独加载在任意CPLD或FPGA芯片器件上，也能将代码作为模块嵌入到其他代码里面再加载到CPLD或FPGA器件中，而无需任何电路修改，非常方便移植。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种速度传感器抗干扰脉冲计数方法，其特征在于，包括如下步骤：
步骤一、选择速度传感器输出的两相正交的输入脉冲信号中的任意一相，令选中的输入脉冲信号为第一相输入脉冲信号、未选择的输入脉冲信号为第二相输入脉冲信号，对所述第一相输入脉冲信号进行逻辑取反得到第一相输入脉冲取反信号；
步骤二、在所述第一相输入脉冲信号的每个上升沿产生一个短脉冲并形成第一路短脉冲信号；在所述第一相输入脉冲取反信号的每个上升沿产生一个短脉冲并形成第二路短脉冲信号；
步骤三、将所述第一路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第一列计数脉冲信号，将所述第二路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第二列计数脉冲信号；
步骤四、分别对所述第一列计数脉冲信号和所述第二列计数脉冲信号进行计数并将两个计数值的差值作为所述速度传感器的脉冲计数值。
2.如权利要求1所述的速度传感器抗干扰脉冲计数方法，其特征在于：速度传感器抗干扰脉冲计数方法采用硬件描述语言实现。
3.如权利要求1或2所述的速度传感器抗干扰脉冲计数方法，其特征在于：步骤二中采用有限状态机的方式形成所述第一路短脉冲信号和所述第二路短脉冲信号。
4.如权利要求1或2所述的速度传感器抗干扰脉冲计数方法，其特征在于：步骤二中所述第一路短脉冲信号和所述第二路短脉冲信号的宽度能够调整。
5.一种速度传感器抗干扰脉冲计数装置，其特征在于，包括如下模块：
第一模块，用于实现：选择速度传感器输出的两相正交的输入脉冲信号中的任意一相，令选中的输入脉冲信号为第一相输入脉冲信号、未选择的输入脉冲信号为第二相输入脉冲信号，对所述第一相输入脉冲信号进行逻辑取反得到第一相输入脉冲取反信号；
第二模块，用于实现：在所述第一相输入脉冲信号的每个上升沿产生一个短脉冲并形成第一路短脉冲信号；在所述第一相输入脉冲取反信号的每个上升沿产生一个短脉冲并形成第二路短脉冲信号；
第三模块，用于实现：将所述第一路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第一列计数脉冲信号，将所述第二路短脉冲信号和所述第二相输入脉冲信号进行逻辑与运算形成第二列计数脉冲信号；
第四模块，用于实现：分别对所述第一列计数脉冲信号和所述第二列计数脉冲信号进行计数并将两个计数值的差值作为所述速度传感器的脉冲计数值。
6.如权利要求5所述的速度传感器抗干扰脉冲计数装置，其特征在于：速度传感器抗干扰脉冲计数装置使用硬件描述语言。
7.如权利要求5或6所述的速度传感器抗干扰脉冲计数装置，其特征在于：所述第二模块中采用有限状态机的方式形成所述第一路短脉冲信号和所述第二路短脉冲信号。
8.如权利要求5或6所述的速度传感器抗干扰脉冲计数装置，其特征在于：所述第二模块中所述第一路短脉冲信号和所述第二路短脉冲信号的宽度能够调整。
9.如权利要求6所述的速度传感器抗干扰脉冲计数装置，其特征在于：所述速度传感器抗干扰脉冲计数装置加载到CPLD芯片或者FPGA芯片中。
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