KR100235563B1

KR100235563B1 - 극성 검출기(A Polarity Detector)

Info

Publication number: KR100235563B1
Application number: KR1019970012849A
Authority: KR
Inventors: 융-얀 첸
Original assignee: 비센트 비.인그라시아; 모토로라 인코포레이티드
Priority date: 1996-04-15
Filing date: 1997-04-08
Publication date: 1999-12-15
Also published as: US5831455A; KR970072664A

Abstract

극성 검출기(100)내에 제공된쌍안정 소자(105 및 107)는 펄스열을 선택적으로 샘플링하고 그 샘플을 저장한다. 이 샘플들과 쌍안정 소자(109)에 의해 저장된 출력 신호(125)는 논리 회로(108)에 의해 비교된다. 저장된 샘플들이 동일한 극성을 가지고 출력 신호(125)의 극성이 이 샘플들의 극성과 동일하지 않을 때, 출력 신호(125)의 극성은 이 샘플들의 극성으로 변화한다. 그러나, 샘플들의 극성과 출력 신호(125)의 극성이 동일하지 않을 때, 출력 신호(125)의 극성은 변하지 않는다. 또한, 저장된 샘플들의 극성이 동일하지 않을 때, 출력신호(125)의 극성은 변하지 않는다. 따라서, 출력신호(125)의 극성은 퍼스열(120)의 극성을 나타낸다.

Description

극성 검출기

본 발명은 일반적으로 극성 검출기(polarity detector)에 관한 것이다. 본 발명은 특히 컴퓨터 모니터에서 동기화 펄스열의 극성을 검출하는데 유용하나 이것에만 제한되는 것은 아니다.

컴퓨터 모니터에서 수직 및 수평 동기화 펄스(synchronising oulse)는 모니터상에 디스플레이가 정확히 재생되는 것을 보장해주는 타이밍(timing)을 결정한다. 이를 달성하기 위해, 컴퓨터 모니터 내의 회로는 수직 및 수평 동기화 펄스의 극성을 검출할 필요가 있다.

동기화 펄스의 극성을 검출하기 위한 종래의 아날로그 방법은 선정된 시간동안 동기화 펄스를 평균화하는 저항-커패시터(R/C) 적분기 회로를 사용하는 것이다. 다음으로, 이 평균값의 크기로부터 동기화 펄스의 극성이 결정된다. 그러나, 비교정 큰 값의 저항과 커패시터가 필요하기 때문에, 반도체 칩 상에 저항과 커패시터르 제조하는 것은 어렵다. 따라서, 이러한 유형의 극성 검출기를 디지털 컴퓨터 모니터 컨트롤러 칩 상에 집적하는데에는 제한이 따른다. 동기화 펄스열의 극성을 검출하기 위한 종래의 디지털 방법은 카운터와 비교기를 사용하는 것이다. 그러나, 이러한 유형의 디지털 극성 검출기가 디지털 컴퓨터 모니터 컨드롤러 칩 내에 집적될 수 있다하더라도, 비교적 많은 수의 소자들 때문에 전류 흐름, 칩 면적, 동작 속도등의 증가를 초래하여 일부 응용의 컨트롤러 칩에서는 부적절할 것이다.

본 발명의 목적은 종래 기술의 극성 검출기에 관련된 문제 중 적어도 하나를 극복하거나 완화시키는 것이다.

본 발명의 한 특징에 따르면, 적어도 2개 펄스의 시퀀스를 선택적으로 샘플링하고 저장하기 위한 저장 수단(storage means), 및 저장수단의 출력에 결합되어 상기 샘플을을 비교하여 출력 신호를 제공하는 디지털 비교기 수단(digital comparator means)을 포함하는 극성 검출기가 제공된다.

양호하게, 저장 수단은 저자을 개시(effect)하기 위한 클럭 입력(clock input)을 가질 수도 있다.

적절하게는, 저장 수단은 최소한 2개의 쌍안정 소자(bistable)를 포함할 수도 있다.

디지털 비교기는 출력 신호를 저장하기위해 출력 신호 저장 수단(output signal storage means)을 포함할 수도 있다. 출력 신호 저장 수단은 클럭 펄스의 수신시에 출력 신호의 저장을 개시하기 위해 저장 수단의 클럭 입력에 결합될 수도 있다.

양호하게, 디지털 비교기는 저장된 출력 신호를 수신하여 샘플과 비교하도록 설계된 논리 회로 (logic citcuit)를 포함할 수도 있다.

본 발명의 한 특징에 따르면, 펄스열의 극성을 검출하기 위한 방법이 제공된다. 이 방법은 (a) 펄스를 선택적으로 샘플링하고 샘플을 저장하는 단계; 및 (b) 샘플을 비교하여 샘플들의 극성이 동일함을 가리키는 출력 신호를 제공하는 단계를 포함한다.

양호하게, 선택적으로 샘플링하고 저장하는 단계 (a)는 클럭 신호에 이해 개시될 것이다.

적절하게, 비교 단계 (b)는 최소한 한 싸이클의 클럭 신호 동안에 출력 신호를 저장하는 단계를 더 포함할 수도 있다.

양호하게, 비교 단계(b)는 샘플과 출력 신호를 비교하는 단계를 더 포함할 수도 있다.

제1도는 본 발명의 양호한 실시예에 따른 극성 검출기를 도시하는 도면.

제2도 내지 제8도는 본 발명의 양호한 실시예에 따른 제1도의 극성 검출기의 타이밍 파형을 도시하는 도면.

제9도는 본 발명의 양호한 실시예에 따른 제1도의 극성 검출기의 상세한 동작을 기술하는 흐름도.

* 도면의 주요부분에 대한 부호의 설명

100 : 극성 검출기 102 : 저장 수단

103 : 디지털 비교기 105 : 쌍안정 소자

107 : 쌍안정 소자 108 : 논리 회로

109 : 쌍안정 소자 114 : 클럭 신호 발생기

115 : 클럭 신호 120 : 펄스열

121 : 쌍안정 소자(105)의 출력 신호

122 : 쌍안정 소자(107)의 출력 신호

123 : 배타 or 게이트(131)의 출력 신호

124 : OR 게이트(134)의 출력 신호

125 : 쌍안정 소자(109)의 출력 신호 131 : 배타 OR 게이트

132 : AND 게이트 133 : AND 게이트

134 : OR 게이트

다음의 기술에서, 이후의 설명에서, 논리 0 및 논리 0상태는 네거티브 극성을 갖는 펄스나 샘플을의미하고, 논리 1 및 논리 1 상태는 포지티브(positive) 극성을 갖는 펄스나 샘플을 의미한다.

도1은 저장 수단(102)와 디지철 비교기(103)을 포함하는 극성 검출기(100)을 도시한다. 저장 수단(102)는 쌍안정 소자(105 및 107)를 포함하고, 디지털 비교기(103)은 논리 회로(108)과 쌍안정 소자(109)를 포함한다. 쌍안정 소자(105)는 클럭 신호 발생기(114)와 펄스열(120)에 결합된다. 쌍안정 소자(105)의 출력은 쌍안정 소자(107)와 논리 회로(108)의 배차 OR 게이트(131)의 입력에 결합된다. 쌍안정 소자(107)는 클럭 신호 발생기(114)와 결합된다. 쌍안정 소자(107)의 출력은 배차 OR 게이트(131)의 다른 입력과 AND 게이트(132)의 반전 입력과 AND 게이트(133)의 입력에 결합된다. AND 게이트(132 및 133) 모두의 출력은 쌍안정 소자(109)의 입력에 결합된 출력을 갖는 OR 게이트(134)의 입력에 결합된다. 쌍안정 소자(109)의 출력은 AND 게이트(133)의 다른 입력에 결합된다. 클럭 신호 발생기는 클럭 신호(115)를 쌍안정 소자(105,107, 및 109)의 클럭 신호 입력에 제공한다. 극성 검출기(100) 내의 댜양한 신호에는 쌍안정 소자(105)의 출력신호(121), 쌍안정 소자(107)의 출력 신호(122), 배타 OR 게이트(131)의 출력 신호(123), OR 게이트(134)의 출력 신호(124), 및 쌍안정 소자(109)의 출력 신호(125)가 있다.

쌍안정 소자(105 및 107)에 입력되는 클럭 신호(115)는 펄스열(120)의 샘플링과 그 샘플의 저장을 개시한다. 샘플을 쌍안정 소자(105 및 107)에 의해 저장되며 출력 신호(121 및 122)를 통해 논리 회로(108)에 제공된다. 논리 회로(108)은 쌍안정 소자(105)로부터의 출력 신호(121)와 쌍안정 소자9107)로부터의 출력 신호를 수신하여 출력 신호(123)을 제공하는 배타 OR 게이트(131)을 포함한다. 배타 OR 게이트(131)은 쌍안정 소자(105 및 107)에 의해 저장된 샘플을 비교하여 저장된 샘플의 극성이 다를 때 논리 1을 갖는 출력 신호(123)을 제공하고, 저장된 샘플의 극성이 같을 때는 논리 0을 갖는 출력 신호(123)을 제공한다. 출력 신호(123)은 한 쌍의 AND 게이트(132 및 133)에 제공되고, 이 AND 게이트들의 출력은 쌍안정 소자(109)의 입력단으로 출력 신호(124)를 제공하는 OR 게이트(134)로 보내진다. 샘플의 극성이 동일하지 않을 때는 AND 게이트(133)가 인에이블되고, 샘플의 극성이 동일할 때는 AND 게이트(132)가 인에이블된다. 2-입력 AND 게이트의 두 입력중 하나에 논리 1이 인가될 경우, 이 AND 게이트가 인에이블된다. 이것은 인에이블된 AND 게이트는 그 AND 게이트의 다른 입력에 제공되는 것과 동일한 논리를 갖는 출력 신호를 생섬함을 의미한다. 즉, AND 게이트의 나머지 한 입력에서의 논리가 AND 게이트의 출력으로 게이트되게 된다. 쌍안정 소자(109)는 클럭 신호(115)와 출력 신호(124)를 수신하며, 이에 응답하여 출력 신호(125)를 제공한다. 쌍안정 소자(109)는 클럭 신호(115)의 한 클럭 싸이클의 최소 지속 기간동안 출력 신호(12)를 저장한다. AND 게이트(133)은 출력 신호(125)를 수신하기 위해 역시 결합되며, 샘플의 극성이 동일하지 않고 클럭 신호(115)의 클럭 펄스가 발생하면, 출력 신호(125)(논리 1 또는 논리 0일 수 있음)가 AND 게이트(133), OR 게이트(134), 및 출력 신호(124)를 통해 쌍안정 소자(109)로 향하게 된다. 이것은 출력 신호(125)가 클럭 펄스의 발생 이전과 동일한 논리 상태에 머물게 한다. 즉, 출력 신호는 변하지 않는다. 또한, AND 게이트(132)는 출력 신호(122 및 123)을 수신하기 위해 결합된다. AND 게이트(132)는 출력 신호(123)를 반전시킨다. 따라서, 저장된 샘플들의 극성이 동일할 때, AND 게이트(132)는 반전된 출력 신호(123)에 의해 인에이블된다. 결과적으로, 저장된 샘플들이 동일하고 클럭 신호(115)의 클럭 펄스가 발생하면, 저장된 펄스들의 극성 (논리 1 또는 논리 0일 수 있음)을 나타내는 출력 신호(122)가 AND 게이트(132), OR 게이트(134), 및 출력 신호(124)를 통해 쌍안정 소자(109)에 결합된다. 이것은 출력 신호(125)가 저장된 샘플들의 극성을 갖도록 한다. 쌍안정 소자(105,107, 및 109)는 에지트리거되는 D-형 플립플롭이지만, 동해 기술에서 공지된 기능적으로 유사한 유형의 어떠한 쌍아전 소자도 사용될 수 있다. 논리 회로(108)은 기술된 것과 다른 다양한 논리 게이트들을 포함할 수 있다. 그러나, 논리 회로(108)과 동일한 기능을 구현하기 위해 다양한 조합의 논리 게이트가 사용될 수 있다는 것을 이해할 수 있을 것이다.

[표 1]

상기 표 1은 극성 검출기(100)에 의해 수행되는 논리 기능을 설명한다. 여기서, Q1과 Q2는 각각 샘플의 극성을 나타내는 쌍안정 소자(105 및 107)의 출력이며, F는 출력 신호(125)이다. 표기(n 및 n+1)은 클럭 펄스열을 나타낸다. 예를 들어, 표 1의 제1 행을 보면, 클럭 펄수 n이 발생할 때, Q1과 Q2는 논리 0인데, 이는 샘플의 극성이 네거티브임을 가리킨다. 결과적으로, 출력 신호 F는 논리 0이며, 이는 후속되는 클럭 펄스 n+1이 발생할 때, 펄스열의 극성이 네거티브임을 나타낸다. 표 1의 제2 및 3행으로부터, 하나는 논리 0이고 다른 하나는 논리 1일 때, 즉 입력 Q1 및 Q2가 동일하지 않으면, 출력 신호 F는 변하지 않는다. 이는 펄스열의 극성에서 어떠한 일관적인 변화도 발견되지 않았고 결과적으로 출력 신호 F는 변하지 않음을 가리킨다. 제4 행으로부터, Q1과 Q2가 논리 1일 때, 출력 신호는 1이다. 표1로부터, 본 발명의 극성 검출기(100)은 펄스열을 샘플링하여 그로부터 펄스열의 극성을 나타내는 출력 신호를 제공한다.

도2 내지 도8은 극성 검출기(100)의 동작을 보다 상세히 이해하기 위해 극성 검출기(100)의 다양한 신호의 타이밍도를 설명한다. 초기에, 극성 검출기(100)이 구동되고 펄스열(120)이 극성 검출기(100)에 제공된다. 클럭 펄스(301)의 상승 에지(rising edge)가 발생할 때, 쌍안전 소자(105)가 펄스열(120)의 논리 0 상태를 갖는 펄스(210)을 샘플링하게 한다. 결과적으로, 출력 신호(121)은 논리 0 상태(401)을 가지며, 출력 신호(122,123,124, 및 125)는 미결정 상태(501,601,701, 및 801)을 각각 가진다. 미결정 상태는 극성 검출기(100)의 논리 회로에 의해 논리 1 또는 논리 0으로 분간될 수 없음에 주목해야한다. 클럭 펄스(302)의 발생은 출력 신호(121)이 논리 0 상태(401)에 머물게 하고, 출력(122,123, 및 124)가 논리 0 상태(502,602, 및 702)로 각각 변하도록 유발한다. 결과적으로, 클럭 펄스(302)가 발생할 때 쌍안정 소자(109)에 제공되는 출력 신호(124)는 미결정 상태이기 때문에, 쌍안정 소자(109)의 출력 신호(125)는 미결정 상태(801)에 머문다. 클럭 펄스(303)이 발생할 때, 쌍안정 소자(105)는 펄스열(120)의논리 1 상태를 갖는 펄스(202)를 샘플링하고, 출력 신호(121)은 논리 1 상태(402)로 변화한다. 결과적으로, 쌍안정 소자(107)의 출력 신호(122)는 논리 0 상태(502)에 머문다. 배타적 OR 게이트(131)은 논리 1 상태(402)를 갖는 출력 신호(121)와 논리 0상태(502)를 갖는 출력 신호(122)를 수신하여 출력 신호(123)이 논리 1 상태(603)으로 변하도록 유발하며, 출력 신호(125)는 논리 0 상태(802)를 취한다. 클럭 펄스(303)이 발생한 후에, 극성 검출기(100)의 초기화는 끝나고, 극성 검출기의 동작은 도2 내지 도8의 타이밍도에 도시된 바와 같이 진행한다.

도9는 극성 검출기(100)의 상세한 동작을 기술하는 흐름도이다. 도1을 역시 참조하며, 극성 검출기(100)은 펄스열(120)의 샘플을 얻고 저장하는 동작(305)를 한다. 이것을 클럭 발생기(114)로부터의 클럭 펄스를 수신할 때 쌍안정 소자(105)에 의해 달성된다. 다음번 단계는 샘플의 극성을 판정하는 것이다.(315) 양호한 실시예에서, 샘플의 극성은 상술한 바와 같이 샘플이 나타내는 논리 레밸로부터 판정된다. 샘플의 극성이 포지티브일 때, 샘플의 극성이 이전 샘플의 극성과 동일한지에 관한 결정(320)이 더 이루어진다. 샘플들의 극성이 동일하지 않을 때, 극성 검출기(100)의 출력 신호(125)에는 어떠한 변화도 없다. 샘플들의 극성이 동일할 때, 샘플들의 포지티브 극성이 극성 검출기(100)의 출력 신호(125)의 극성과 동일한지에 관한 결정(325)가 더 이루어진다. 극성 검출기(100)의 출력 신호(125)의 극성이 샘플들의 극성과 동일하지 않을 때, 출력 신호(125)의 극성은 저장된 샘플들의 극성으로 변화한다.(330) 그러나, 출력 신호(125)의 극성이 샘플들의 극성과 동일할 때, 출력 신호에는 어떠한 변화도 없으며, 극성 검출기(100)은 다음번 샘플을 얻기 위해 되돌아간다. 극성 검출기(100)이 네거티브 극성을 갖는 샘플을 얻을 때 상술한 바와 유사한 동작이 발행한다.

본 발명에 따라, 펄스열의 극성을 검출하기 위해 디지털 회로를 사용하는 극성 검출기가 제공된다. 이것은 펄스열을 샘플링하고 그 샘플을 저장하는 쌍안정 소자를 사용하여 달성된다. 다음으로, 샘플들의 극성을 비교하고, 나아가 샘플들의 극성과 출력 신호의 극성을 더 비교하는 논리 회로를 사용하여, 출력 신호가 샘플들의 극성을 가리키는지에 관한 판별이 이루어진다. 다음으로, 출력 신호의 극성은 샘플들의 극성을 가리키도록 변화될 수 있다. 따라서, 출력 신호는 펄스열의 극성을 효과적으로 가리키게 된다. 또한, 본 발명은 디지털 회로로 용이하게 구현될 수 있기 때문에, 컴퓨터 모니터에 사용될 수 있도록 단일의 반도체 칩상의 컨트롤러로 집적화될 수 있어, 단일 패키지 솔루션을 제공한다. 이것은 컴퓨터 모니너 제조업자가 그들의 상품으로 보다 용이하게 설계할 수 있게 한다. 또한, 단일 패기지는 어셈블리를 용이하게 하여 비용 절감을 낳고, 소자 개수의 감소는 컴퓨터 모니터의 신뢰성을 증가시킨다.

따라서, 본 발명에 따른 극성 검출기는 저항과 커패시터가 없이 컴퓨터 모니터 내의 수직 및 수평 동기화 펄스의 극성을 검출하며, 카운터 및 비교기의 복잡한 배열을 필요로 하지 않고, 콘트롤러 칩의 복잡성, 성능, 및 비용에 부정적인 영향을 주지 않고 단일의 칩으로 컴퓨터 모니터 콘트롤러로 집적화될 수 있다.

Claims

극성 검출기(polarity detector)에 있어서, 적어도 2개 펄스의 시퀀스를 선택적으로 샘플링(sampling)하고 저장하기 위한 저장 수단(storage means); 및 상기 저장 수단의 출력에 결합되어, 샘플들을 비교하여 출력 신호를 제공하는 디지털 비교기(digital comprator)를 포함하며, 이용시에, 샘플들의 극성이 동일할 경우에는 이 샘플들의 극성과 출력 신호의 극성에 따라서 상기 출력 신호가 변화하며, 샘플들이 극성이 다를 경우에는 상기 출력 신호가 변화하지 않는 것을 특징으로 하는 극성 검출기.
제1항에 있어서, 상기 저장 수단은 상기 저장을 개시(effecting)하기 위한 클럭 입력을 가지는 것을 특징으로 하는 극성 검출기.
제1항에 있어서, 상기 저장 수단은 적어도 2개의 쌍안정 소자(bistavle)를 포함하는 것을 특징으로 하는 극성 검출기.
제2항에 있어서, 상기 디지털 비교기는 상기 출력 신호를 저장하기 위한 출력 신호 저장 수단을 포함하고, 상기 출력 신호 저장 수단은 클럭 펄스의 수신시에 상기 출력 신호의 저장을 개시하기 위해 상기 저장 수단의 상기 클럭 입력에 결합되는 것을 특징으로 하는 극성 검출기.
제4항에 있어서, 상기 디지털 비교기는 상기 저장도이 출력 신호와 상기 샘플을 비교하기 위해 상기 저장된 출력 신호를 수신하도록 설계된 논리 회로를 포함하는 것을 특징으로 하는 극성 검출기.
펄스열의 극성을 검출하기 위한 방법에 있어서, (a) 상기 펄스열을 선택적으로 샘플링하고 그 샘플들을 저장하는 단계; 및 (b) 상기 샘플들을 비교하여 이 샘플들이 극성이 동일한 지 여부를 가리키는 출력 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 펄스열의 극성을 검출하기 위한 방법.
제6항에 있어서, 상기 선택적으로 샘플링하고 저장하는 단계 (a)는 클럭 신호에 의해 개시되는 것을 특징으로 하는 펄스열의 극성을 검출하기 위한 방법.
제7항에 있어서, 상기 비교 단계 (b)는 상기 클럭 신호의 적어도 한 싸이클 동안 상기 출력 신호를 저장하는 단계를 더 푸함하는 것을 특징으로 하는 펄스열의 극성을 검출하기 위한 방법.
제6항에 있어서, 상기 비교 단계 (b)는 상기 샘플들과 상기 출력 신호를 비교하는 단계를 더 포함하는 것을 특징으로 하는 펄스열의 극성을 검출하기 위한 방법.