KR930006292Y1 - 카운터회로의 원하는 타이밍 검출회로 - Google Patents

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KR930006292Y1
KR930006292Y1 KR2019900019967U KR900019967U KR930006292Y1 KR 930006292 Y1 KR930006292 Y1 KR 930006292Y1 KR 2019900019967 U KR2019900019967 U KR 2019900019967U KR 900019967 U KR900019967 U KR 900019967U KR 930006292 Y1 KR930006292 Y1 KR 930006292Y1
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김직
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금성일렉트론 주식회사
문정환
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    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Abstract

내용 없음.

Description

카운터회로의 원하는 타이밍 검출회로
제1도는 일반적인 4단 카운터회로도.
제2도는 본 고안에 따른 CK플립플롭 회로도.
제3도는 본 고안에 따른 타이밍 검출회로도.
제4a도는 제2도 회로에 따른 타이밍도.
제4b도는 제3도 회로에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 디플립플롭 2 : 래치
3~8 : 인버터 9~12 : 트랜스미션게이트
13~16 : 낸드게이트 17 : 오아게이트
21 : 4단 카운터 22~25 : 익스클로시브 노아게이트
26 : 낸드게이트 27 : 인버터
28 : CK플립플롭
본 고안은 로직 디자인(Logic Design)에 관한 것으로, 특히 카운터회로에서 원하는 타이밍을 검출하는데 적당하도록 한 카운터회로의 원하는 타이밍 검출회로에 관한 것이다.
제1도는 T플립플롭(Toggle) 4개로 연결된 일반적인 4단 카운터 회로이다.
상기 회로에서는 리세트신호가 로직 '0'에서 카운터 전체를 리세트시키며, 리세트신호가 '1'일 때에 카운팅을 시작하게 된다.
리세트신호가 로직 '하이'일때 클락(CK)입력이 네가티브에지에서 트리거되어 최하위비트(LSB)에서 최상위비트(MSB)로 카운팅을 시작해 낸다. 그러나, 이와 같은 종래의 회로에 있어서는 카운터회로의 원하는 타이밍을 검출할 수 없고, 주기적으로 변하는 리세트신호의 동기회로에 응용하기가 어려운 문제점이 있었다.
본 고안은 이러한 종래의 문제점을 감안하여 카운터회로의 원하는 타이밍을 정확히 검출할 수 업고, 주기적으로 변하는 리세트 신호의 동기호로에 응용할 수 있게 안출할 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 고안에 따른 CK플립플롭으로서, 그 구성을 보면 2개의 낸드게이트(13,14), 2개의 인버터(5,6) 및 4개의 트랜스미션 게이트(9~12)로 구성된 디플립플롭(1)과, 2개의 낸드게이트(15,16) 및 낸드게이트(15)의 입력단에 연결되는 오아게이트(17)로 구성되는 래치(2)아, 그리고 클락입력용 인버터(3,4)와 출력단용 인버터(7,8)로 기본회로가 구성되고, 리세트단자(Reset)가 디플립플롭(1)의 낸드게이트(13,14)로 연결이 되는 동시에 낸드게이트(13,14)이 출력이 인가되는 래치(2)의 입력으로도 연결되고 또 디플립플롭(1)의 입력단으로는 입력신호(Tn)가 연결되고, 클럭단으로는 인버터(3, 4)에 의해 콘트롤된 클락신호(CK)가 인가되며, 출력단(Q)은 펄스검출 출력단자이다.
제3도는 상기 CK플립플롭을 응용한 회로로서 그 구성을 보면, 클락입력(CK)은 상기에서 설명된 4단 카운터(21)의 클락신호가 되는 동시에 CK플립플롭(28)의 클락신호가 되고 리세트신호 역시 4단 카운터(21) 및 CK플립플롭(28)의 리세트단(Reset)으로 인가되며, 4단 카운터(21)의 출력은 각1측 입력단이 일정한 값으로 각각 세팅(여기서는 편의상 1001로 함)된 익스클루시브 노아게이트(22~25)를 통해 낸드게이트(26)로 인가되고, 낸드게이트(26)의 출력은 인버터(27)를 통해 CK플립플롭(28)의 입력단(Input)으로 인가되게 구성된 것으로, 이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.
먼저, 제2도의CK플립플롭(28)의 동작상태를 제4a도를 참조하여 설명하면, 리세트신호(제4a도의 b파형)가 '하이'인 동안 입력신호(제4a도의 d파형)는 이를 검출하여 새로운 펄스를 발생시키며 리세트 신호를 해제시켜 주기까지 전상태를 유지해 준다.
제3도 회로의 동작상태를 제4b도의 타이밍도를 참조하여 설명하면, 먼저 외부에서 '1001'이라는 신호를 익스클루시브 노아게이트(22~25)에 일측 입력단에 프리세팅시켜 놓고 클락입력에 동기시켜 카운트를 시작하게 된다.
카운터(21)의 출력이 '1001'까지 익스크로시브 노아게이트(22~25)중 최소한 어느 하나에서 저전위신호가 출력되어 낸드게이트(26)에서 고전위신호가 출력되므로 인버터(26)의 출력(제4b도의 c파형)은 저전위 '0'상태에 있게 되나, '1001'이 되면 익스클루시브 노아게이트(22~25)에서 모두 고전위신호가 출력되어 낸드게이트(26)에서 저전위신호가 출력되므로 인버터(27)의 출력은 고전위 '1'로 변하게 된다.(제4b도의 c파형) . 이때 CK플립플롭(28)은 '0'에서 '1'로 변하는 상태를 검출하여 제4b도의 d와 같은 펄스를 발생시켜 주게 된다.
이상에서와 같이 본 고안은 주기적으로 변하는 리세트신호에 동기되는 회로에 응용할 수 있으며(TV주사선, 시계알람기능, ...), 도난방지기등의 비동기 리세트신호에도 이용가능한 효과가 있다.

Claims (1)

  1. 리세트신호에 의해 리세트되고 클락입력을 카운터하는 4단 카운터(21)와, 상기4단 카운터(221)의 출력과 일정하게 세팅된 신호를 논리합하는 익스클루시브 노아게이트(22~25)와, 상기 익스클루시브 노아게이트(22~25)의 출력을 논리곱하는 낸드게이트(26)와, 상기 낸드게이트(26)의 출력은 반전하는 인버터(27)와 상기 리세트 신호에 의해 리세트되고 상기 인버터(27)의 출력신호를 입력받아 펄스를 발생시키는 CK플립플롭(28 D으로 구성하여 된 것을 특징으로 하는 카운터회로의 원하는 타이밍 검출회로.
KR2019900019967U 1990-12-15 1990-12-15 카운터회로의 원하는 타이밍 검출회로 KR930006292Y1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002044007A1 (en) * 2000-11-09 2002-06-06 Choi Tae Myung Skid board

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