KR0118254Y1 - 디지탈 신호의 상승 에지 검출회로 - Google Patents
디지탈 신호의 상승 에지 검출회로Info
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- KR0118254Y1 KR0118254Y1 KR2019930022923U KR930022923U KR0118254Y1 KR 0118254 Y1 KR0118254 Y1 KR 0118254Y1 KR 2019930022923 U KR2019930022923 U KR 2019930022923U KR 930022923 U KR930022923 U KR 930022923U KR 0118254 Y1 KR0118254 Y1 KR 0118254Y1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
이 고안은 디지탈 신호의 상승 에지 검출회로에 관한 것으로서, 입력되는 디지탈 신호를 소정시간 지연한 후 출력하는 제 1차 플립플롭과, 입력되는 디지탈 신호와 상기 제 1차 D타입 플립플롭의 출력신호를 논리조합하여 출력하는 낸드 게이트와, 낸드 게이트의 출력을 소정시간 지연한 후 출력하는 제 2차 플립플롭과, 입력되는 디지탈 신호와 제 2차 플립를롭의 출력을 논리조합하여 출력하는 앤드 게이트로 구성됨으로써, 모든 소자가 디지탈 회로로 구성되어 집적회로나 원칩화가 용이한 효과가 있다. 이것은 디지탈 신호의 상승 에지를 검출하기 위하여 이용이 가능하다.
Description
제 1도는 종래의 디지탈 신호의 상승 에지 검출회로를 나타내는 회로도,
제 2도의 제 1도의 부분별 동작 파형도로서,
(a)는 입력 디지탈 신호,
(b)는 제 1인버터의 출력신호,
(c)는 제 2인버터의 입력측 인가신호,
(d)는 제 2인버터의 출력신호,
제 3도는 이 고안에 따른 디지탈 신호의 상승 에지 검출회로의 실시예를 나타내는 회로도,
제 4도는 상기 제 3도의 부분별 동작 파형도로서,
(a)는 입력되는 펄스파의 파형도,
(b)는 제 1차 플립플롭의 출력 파형도,
(c)는 낸드 게이트의 출력 파형도,
(d)는 제 2차 플립플롭의 출력 파형도,
(e)는 앤드 게이트의 출력 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
20, 40 : 플립플롭22 : 낸드 게이트
42 : 앤드 게이트
이 고안은 디지탈 신호의 상승 에지 검출회로에 관한 것으로서, 더욱 상세하게는 다수의 플립플롭과 게이트로 구성하여 디지탈 신호의 상승 에지 검출 파형을 출력하는 상승 에지 검출회로에 관한 것이다.
통상적으로 디지탈 신호는 신호의 레벨이 로우에서 하이로 변하는 상승 에지와 하이에서 로우로 변하는 하강 에지를 갖는다. 상승 에지와 하강 에지되는 시간을 정확히 검출하는 것은 디지탈 신호를 사용하는 일반적인 전자회로에 있어서 각 신호의 기본적인 동기를 맞춤으로써 동작을 정확히 수행하는데 중요성이 있다.
따라서 이러한 각 신호의 동기를 정확히 맞추기 위하여 디지탈 신호의 상승 에지 또는 하강 에지를 검출하기 위한 회로의 구성이 필요하게 되었다.
제 1도는 종래의 디지탈 신호 상승 에지 검출회로이고, 제 2도의 (a) 내지 (b)는 제 1도의 동작에 따른 부분 파형도이다.
디자탈 신호가 입력되는 제 1차 인버터(2)의 출력측에 콘덴서(C)가 연결되어 있고, 콘덴서(C)의 타측은 기준전압(Vcc)이 인가된 저항(R)과 제 2차 인버터(4)가 병렬로 결합되어 있다.
따라서 제 2도의 (a)에 도시된 디지탈 신호가 제 1차 인버터(2)에 인가되면 신호가 반전되어 제 2도의 (b)의 파형이 출력된다. 도시된 바와 같이 입력되는 디지탈 신호가 상승 에지이면, 제 1차 인버터(2)의 출력신호의 레벨은 하이에서 로우로 떨어진다. 따라서 콘덴서(C)의 층방전에 순간적인 영향을 주게되어, 제 2도의 (다)에 나타난 바와 같이 제 2차 인버터(4)의 입력측에 인가되는 전압의 레벨이 순간적으로 하이에서 로우로 떨어진 후 다시 하이로 복귀된다. 따라서 제 2차 인버터(4)의 출력측으로 출력되는 신호는 제 2도의 (라)에 나타난 파형의 신호가 출력되게 된다.
그러나 디지탈 신호의 전압레벨이 하이에서 로우로 떨어지면, 제 2도의 (나)에서와 같이 제 1차 인버터(2)의 출력측은 이와 반대로 로우에서 하이로되어 콘덴서(C)의 순간적인 전압레벨이 제 2도의 (다)에서와 같이 더 상승된 후 원래의 레벨로 복귀된다. 그러므로 같은 하이의 레벨에서의 신호 변화이므로 디지탈에서 로우와 하이로 인식되는 데는 의미가 없다.
이와 같은 동작에 따라 입력된 디지탈 신호의 상승 에지를 검출하는 신호는 제 2인버터(4)를 통하여 제 2도의 (라)에 나타난 펄스파로 출력된다.
그러나 제 1도에 도시된 바와 같은 저항(R)과 콘덴서C)로 구성된 디지탈 신호의 상승 에지 검출회로는 직접회로나 원침화하기 곤란한 점이 있다. 일반적으로 콘덴서는 집적회로나 원칩화할 시에 사이즈를 많이 차지하게 되어 구성상에 어려움이 있다.
이 고안은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 고안의 목적은, 디지탈 신호의 상승 에지에서 펄스를 발생시키는 회로를 모두 디지탈 회로로 사용함으로써, 집적회로나 원칩화하기 용이한 디지탈 신호의 상승 에지 검출회로를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 고안에 따른 디지탈 신호의 상승 에지 검출 회로의 특징은, 디지탈 신호의 상승 에지를 검출하여 이에 해당하는 펄스파를 출력하는 디지탈 신호의 상승 에지 검출회로에 있어서, 상기 디지탈 신호를 소정시간 지연한 후 출력하는 제 1차 D타입 플립플롭과, 상기 디지탈 신호와 상기 1차 D타입 플립플롭의 출력신호를 논리조합하여 출력하는 낸드 게이트와, 상기 낸드 게이트의 출력을 소정시간 지연한 후 출력하는 제 2차 D타입 플립플롭과, 상기 디지탈 신호와 상기 제 2차 D타입 플립플롭의 출력을 논리조합하여 출력하는 앤드 게이트로 구성되는 점에 있다.
이하, 이 고안에 따른 디지탈 신호의 상승 에지 검출회로의 바람직한 하나의 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제 3도는 이 고안에 따른 디지탈 신호의 상승 에지 검출회로의 실시예이고, 제 4도는 상기 제 3도의 실시예의 동작에 따른 파형도이다.
입력측(D)에 디지탈 신호가 입력되는 클럭 입력측으로는 클럭신호가 입력되며 출력측(Q)은 낸드 게이트(22)의 입력측이 연결되어 있는 D타입 플립플롭(20)과, 다른 입력측으로 디지탈 신호가 입력되어 출력신호가 D타입 플립플롭(40)의 입력측(D)에 입력되도록 연결되어 있는 낸드 게이트(22)와, 클럭 입력측으로 클럭신호가 입력되고 출력측(Q)이 앤드 게이트의 입력측에 연결되어 있는 D타입 플립플롭(40)과, 일측으로 디지탈 신호가 입력되어 논리곱한 신호를 출력하는 앤드 게이트(42)가 구성되어 있다.
우선, 제 4도의 (가)와 같이 입력되는 디지탈 신호가 D타입 플립플롭(20)에 입력된 후, D타입 플립플롭(20)의 동작 특성에 따라 소정시간만큼 입력신호가 지연되어 제 4도의 (나)에 도시된 것과 같은 신호로서 출력되어 낸드 게이트(22)로 입력된다.
즉, 낸드 게이트(22)의 입력측으로는 제 4도 (가)와 같은 입력 디지탈 신호와, 제 4도 (나)와 같은 D타입 플립플롭(20)의 출력신호가 입력되어 논리조합된 후, 제 4도 (다)와 같은 신호로 출력된다.
제 4도 (다)와 같은 신호가 입력되는 D타입 플립플롭(40)은 소정시간동안 출력이 지연된 후, 제 4도의 (라)와 같은 신호를 앤드 게이트(42)로 입력한다.
이때, 앤드 게이트(42)의 다른 입력측으로는 제 4도의 (가)에 도시된 입력 디지탈 신호가 입력되므로, 결국 제 4도 (가)와 (라)의 신호가 앤드 게이트(42)에서 논리 곱되어 제 4도 (마)와 같은 파형으로 출력된다.
즉, 제 4도 (마)에 도시된 신호는 입력 디지탈 신호 레벨이 로우에서 하이로 되는 시점을 체크하여, 상승 에지 시간으로부터 하이 상태로 되어 소정시간 지연된 후 다시 로우 레벨로 되는 펄스파인 디지탈 상승 에지 검출신호이다.
이러한 동작에 따라서 출력되는 에지 검출신호에 의하여, 디지탈 회로에 입력되는 디지탈 신호의 상승 에지를 정확히 동기할 수 있어서, 디지탈 신호가 입력되는 각 구성부분의 동작이 정확히 수행될 수 있다.
이상에서와 같이 이 고안에 따른 디지탈 신호 상승 에지 검출회로에 의하면, 회로가 모두 디지탈 소자로 구성되었기 때문에 집적회로로 구성하거나 원칩화하기 용이한 효과가 있다.
Claims (1)
- 디지탈 신호의 상승 에지를 검출하여 이에 해당하는 펄스파를 출력하는 디지탈 신호의 상승 에지 검출회로에 있어서,상기 디지탈 신호를 소정시간 지연한 후 출력하는 제 1차 D타입 플립플롭과,상기 디지탈 신호와 제 1차 D타입 플립플롭의 출력신호를 논리조합하여 출력하는 낸드 게이트와,상기 낸드 게이트의 출력을 소정시간 지연한 후 출력하는 제 2차 D타입 플립플롭과,상기 디지탈 신호와 제 2차 D타입 플립플롭의 출력을 논리조합하여 출력하는 앤드 게이트로 구성되는 디지탈 신호의 상승 에지 검출회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930022923U KR0118254Y1 (ko) | 1993-11-04 | 1993-11-04 | 디지탈 신호의 상승 에지 검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930022923U KR0118254Y1 (ko) | 1993-11-04 | 1993-11-04 | 디지탈 신호의 상승 에지 검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950015851U KR950015851U (ko) | 1995-06-19 |
| KR0118254Y1 true KR0118254Y1 (ko) | 1998-06-01 |
Family
ID=19367054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930022923U KR0118254Y1 (ko) | 1993-11-04 | 1993-11-04 | 디지탈 신호의 상승 에지 검출회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0118254Y1 (ko) |
-
1993
- 1993-11-04 KR KR2019930022923U patent/KR0118254Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015851U (ko) | 1995-06-19 |
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