KR0118634Y1

KR0118634Y1 - 주파수 체배기

Info

Publication number: KR0118634Y1
Application number: KR92013876U
Authority: KR
Inventors: 방대성
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1992-07-27
Filing date: 1992-07-27
Publication date: 1998-08-01
Also published as: KR940004486U

Abstract

본 고안은 주파수체배기에 관한 것으로, 종래의 회로는 주파수체배작용을 단지 인버터 2개의 지연시간에 의존함으로써 정확한 주파수체배값을 얻기가 어렵고, 또한 EX-OR 게이트가 5개의 게이트로 구성되어 있으므로 상기 인버터에서 얻어진 지연시간을 소멸시키기 쉬우며, 반도체 집적회로로 구성할 시 많은 면적을 차지하는 문제점이 있었다.

본 고안은 이와같은 종래의 문제점을 감안하여 인버터의 지연시간에 의존하지 않아 정확한 체배주파수값을 얻을 수 있으며, 또한 EX-OR 게이트를 사용하지 않아 게이트수를 감소시켜 씨모스(CMOS)집적회로로 구성할 시 적은 면적을 점유하는 주파수체배기를 안출한 것으로 본 고안의 회로를 사용하면 인버터의 지연시간에 의존하지 않아 정확한 체배주파수값을 얻을 수 있으며, EX-OR 게이트를 사용하지 않아 집적회로로 구성할 시 적은 면적을 점유하게 되는 효과가 발행한다.

Description

주파수 체배기

제1도는 종래 주파수체배기 회로도.

제2도는 본 고안 주파수체배기 회로도.

제3도의 (a)는 입력단자(Vin)로 입력되는 구형파 펄스 파형도.

(b)는 제2도 (D)지점의 파형도.

(c)는 출력단자(Vout)로 출력되는 구형파 펄스 파형도.

*도면의 주요부분에 대한 부호의 설명

1,2,10-13: 인버터 3:EX-OR 게이트

14,15:전송게이트 Vin:입력게이트

Vout:출력게이트 C1:캐패시터

본 고안은 주파수체배기에 관한 것으로, 특히 정확한 체배주파수값을 얻을 수 있으며 또한 게이트수를 감소시켜 씨모스(CMOS)집적회로로 구성할 시 적은 면적을 점유하는 주파수체배기에 관한 것이다.

종래 주파수체배기는 제1도 종래 주파수체배기 회로도에 도시된 바와 같이, 입력단자(Vin)가 직접 단자(A)에 연결되어 있고 또한 이 입력단자(Vin)가 인버터(1) 및 (2)를 통하여 단자(B)에 연결된 EX-OR 게이트(3)로 구성되어 있다.

이와같이 구성된 종래회로의 작용을 상세히 설명하면 다음과 같다.

입력단자(Vin)로 입력되는 구형파 펄스열중 첫 번째 구형파 펄스를 직접 EX-OR 게이트(3)의 단자(A)에 인가하고 이와 동시에 이 첫 번째 구형파 펄스를 인버터(1)및(2)를 통하여 일정시간 지연시켜 단자(A)에 인가된 첫 번째 구형파 펄스가 종료되고 두 번째 구형파 펄스가 입력되기 전의 기간중 어느 일정한 기간동안만 EX-OR 게이트(3)의 단자(B)에 인가되도록 한다.

EX-OR 게이트(3)는 단자(A),(B)가 모두 하이 또는 로우상태이면 출력 단자(Vout)로 로우상태를 출력하고 단자(A),(B) 둘중 어느 하나의 단자가 하이이고 다른 단자가 로우상태이면 하이를 출력하므로 상기 설명한 바와 같이 종래의 주파수체배기의 입력단자(Vin)에 구형파 펄스를 인가하면 출력단자(Vout)에서는 입력단자(Vin)에 입력되는 구형파 펄스열 주파수의 2배가 되는 주파수를 가진 구형파 펄스열이 출력단자(Vout)로 출력된다.

그러나 이와같이 구성된 종래의 회로는 주파수체배작용을 단지 인버터 2개의 지연시간에 의존함으로써 정확한 주파수체배값을 얻기가 어렵고, 또한 EX-OR 게이트가 5개의 게이트로 구성되어 있으므로 상기 인버터에서 얻어진 지연시간을 소멸시키기 쉬우며, 반도체 집적회로로 구성할 시 많은 면적을 차지하는 문제점이 있었다.

본 고안은 이와같은 종래의 문제점을 감안하여 인버터의 지연시간에 의존하지 않아 정확한 체배주파수값을 얻을 수 있으며, 또한 EX-OR 게이트를 사용하지 않아 게이트수를 감소시켜 씨모스(CMOS)집적회로로 구성할 시 적은 면적을 점유하는 주파수체배기를 안출한 것으로 이하 첨부한 도면을 참조로 상세히 설명한다.

본 고안 주파수체배기는 제2도에 도시된 바와 같이, 입력단자(Vin)는 인버터(13)를 통하여 전송게이트(14)의 단자(P1), 인버터(10)를 통하여는 전송게이트(14) 단자(T1)와 캐패시터(C1)의 접속점, 및 전송게이트(14)와(15)의 단자(N1)과(P2)의 공통접속점에 동시에 연결되고, 인버터(10)와 캐패시터(C1)의 접속점은 인버터(11)를 통하여 전송게이트(15)단자(T3)에 연결되고, 전송게이트(14)단자(P1)및(T2)는 각각 전송게이트(15)단자 (N2) 및(T4)에 연결되고, 전송게이트(14)및(15)의 단자(T2)와(T4)의 공통 접속점은 인버터(12)를 통하여 출력단자(Vout)에 연결되도록 구성되어있다.

본 고안의 작용효과를 제2도 및 제2도 각지점 파형을 (a)에서(c)까지 도시한 제3도를 참조로 상세히 설명하면 다음과 같다.

도3a와 같은 파형이 입력단자(Vin)로 입력되면 인버터(10)의 출력은 캐패시터(C1)로 인하여 도3b와 같은 파형이 된다. 도3a의 파형이 하이상태가 되면 전송게이트(14)가 온되고 도3b와 같은 파형의 신호가 출력단자(Vout)로 출력된다. 이때 도3b와 같은 파형의 신호는 캐패시터(C1)에 의해서 일정시간 지연되어 나타난다. 이 지연시간이 입력파형 도3a의 한주기 보다는 빠르고 인버터(10)의 통과시간 보다 늦으면 입력파형 도3a양의 에치에서 트리거 포인트를 만든다. 또한 입력파형 도3a가 로우상태가 되면 전송게이트(15)가 온 되고 도3a의 파형이 하이 상태와 마찬가지로 도3b와 같은 파형이 되어 출력단자(Vout)로 출력되는데 이때는 신호파형이 인버터(11)를 지나게 되므로 이 파형의 지연시간은 캐패시터(C1)에 의한 지연시간에 인버터(11)의 지연시간을 더한값이 된다. 이 지연시간이 입력파형 도3a의 한 주기 보다는 빠르고 인버터(10)의 통과시간보다 늦으면 입력파형 도3a의 음의 에치에서 트리거 포인트를 만든다. 이상에서 설명한바와 같이 입력파형 도3a의 하이와 로우상태에서 두 번의 트리거포인트가 발생함으로서 입력파형 도3a 주파수의 2배에 해당하는 파형 도3c가 출력단자(Vout)로 출력된다. 전체적인 동작을 요약해보면 인버터(10)의 지연시간과 캐패시터(C1)에 의한 지연시간의 합에 의해서 트리거 펄스폭이 결정되며 이 펄스폭이 입력파형 도3a의 펄스폭보다 작을 때 주파수체배가 수행된다.

이와같이 구성된 본 고안의 회로를 사용하면 인버터의 지연시간에 의존하지 않아 정확한 체배주파수값을 얻을 수 있으며, EX-OR 게이트를 사용하지 않아 집적회로로 구성할 시 적은 면적을 점유하게되는 효과가 발행한다.

Claims

입력단자(Vin)는 인버터(13)를 통하여 전송게이트(14)의 단자(P1), 인버터(10)를 통하여는 전송게이트(14) 단자(T1)와 캐패시터(C1)의 접속점, 및 전송게이트(14)와 (15)의 단자(N1)과(P2)의 공통접속점에 동시에 연결되고, 인버터(10)와 캐패시터(C1)의 접속점은 인버터(11)를 통하여 전송게이트(15)단자(T3)에 연결되고, 전송게이트(14)단자(P1) 및(T2)는 각각 전송게이트(15)단자(N2) 및(T4)에 연결되고, 전송게이트(14)및(15)의 단자(T2)와(T4)의 공통접속점은 인버터(12)를 통하여 출력단자(Vout)에 연결되도록 구성된 것을 특징으로하는 주파수 체배기.